TWI692206B - 時脈資料回復電路、記憶體儲存裝置及快閃記憶體控制器 - Google Patents

時脈資料回復電路、記憶體儲存裝置及快閃記憶體控制器 Download PDF

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Abstract

本發明的範例實施例提供一種時脈資料回復電路，其包括相位偵測器、數位迴路濾波器及相位內插器。相位偵測器用以偵測資料訊號與時脈訊號之間的相位差。相位內插器用以根據所述數位迴路濾波器的輸出產生所述時脈訊號。數位迴路濾波器用以在初始狀態下自動根據儲存於數位迴路濾波器的預設值運作，以在所述資料訊號與所述時脈訊號被比較前建立所述時脈訊號相對於所述資料訊號的預設相位移或頻率差。

Description

時脈資料回復電路、記憶體儲存裝置及快閃記憶體控制器
本發明是有關於一種電子電路技術，且特別是有關於一種時脈資料回復電路、記憶體儲存裝置及快閃記憶體控制器。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
大部分的電子裝置中都設置有時脈資料回復電路，以提供必要的時脈校正。但是，在某些情況下，若時脈訊號中存在時脈偏移(skew)，則可能會因為初始產生的時脈訊號的相位處於偵測死區，而導致時脈資料回復電路中的相位偵測器無法順利提供相應的時脈調整訊號。若時脈訊號經過一段預設時間仍無法離開偵測死區，則可能會導致資料訊號的分析發生錯誤。
本發明提供一種時脈資料回復電路、記憶體儲存裝置及快閃記憶體控制器，可改善上述問題。
本發明的範例實施例提供一種時脈資料回復電路，其包括相位偵測器、數位迴路濾波器及相位內插器。所述相位偵測器用以偵測資料訊號與時脈訊號之間的相位差。所述數位迴路濾波器耦接至所述相位偵測器。所述相位內插器耦接至所述相位偵測器與所述數位迴路濾波器並用以根據所述數位迴路濾波器的輸出產生所述時脈訊號。所述數位迴路濾波器用以在初始狀態下自動根據儲存於所述數位迴路濾波器的預設值運作，以在所述資料訊號與所述時脈訊號被比較前建立所述時脈訊號相對於所述資料訊號的預設相位移或頻率差。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、記憶體控制電路單元及時脈資料回復電路。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至該連接介面單元與該可複寫式非揮發性記憶體模組。所述時脈資料回復電路設置於所述連接介面單元與所述記憶體控制電路單元的至少其中之一中。所述時脈資料回復電路用以接收資料訊號、產生時脈訊號並偵測所述資料訊號與所述時脈訊號之間的相位差。所述時脈資料回復電路更用以在初始狀態下自動根據儲存於所述時脈資料回復電路的預設值運作，以在所述資料訊號與所述時脈訊號被比較前建立所述時脈訊號相對於所述資料訊號的預設相位移或頻率差。
本發明的範例實施例另提供一種快閃記憶體控制器，其用以控制可複寫式非揮發性記憶體模組。所述快閃記憶體控制器包括時脈資料回復電路。所述時脈資料回復電路用以接收資料訊號、產生時脈訊號並偵測所述資料訊號與所述時脈訊號之間的相位差。所述時脈資料回復電路更用以在初始狀態下自動根據儲存於所述時脈資料回復電路的預設值運作，以在所述資料訊號與所述時脈訊號被比較前建立所述時脈訊號相對於所述資料訊號的預設相位移或頻率差。
在本發明的一範例實施例中，所述預設值非由所述相位偵測器提供。
在本發明的一範例實施例中，所述預設值與所述相位差無關。
在本發明的一範例實施例中，所述時脈資料回復電路包括相位偵測器、數位迴路濾波器及相位內插器。所述數位迴路濾波器包括至少一放大器與至少一累積器。所述放大器耦接至所述相位偵測器的輸出端。所述累積器耦接至所述放大器的輸出端與所述相位內插器的輸入端。所述預設值是燒錄於所述累積器中。
在本發明的一範例實施例中，所述放大器包括第一放大器與第二放大器。所述累積器包括第一累積器與第二累積器。所述第一放大器的輸入端與所述第二放大器的輸入端耦接至所述相位偵測器的所述輸出端。所述第一累積器的輸入端耦接至所述第二放大器的輸出端。所述第二累積器的輸入端耦接至所述第一放大器的輸出端與所述第一累積器的輸出端。所述第二累積器的輸出端耦接至所述相位內插器。
在本發明的一範例實施例中，所述預設值是燒錄於所述第一累積器中。
在本發明的一範例實施例中，所述預設值為整數，且所述預設值不為零。
基於上述，時脈資料回復電路中可預先儲存一預設值，且此預設值是用以在資料訊號與時脈訊號被比較前建立時脈訊號相對於資料訊號的預設相位移或頻率差。在某些情況下，若時脈訊號的相位(或取樣點)處於偵測死區，則此預設相位移或頻率差有助於快速驅使時脈訊號離開偵測死區，從而有效提高時脈資料回復電路的工作效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的時脈資料回復電路的示意圖。請參照圖1，時脈資料回復電路10可用於接收訊號Din並產生訊號CDR_CLK。時脈資料回復電路10亦可偵測訊號Din與CDR_CLK之間的相位差並根據此相位差調整訊號CDR_CLK。例如，時脈資料回復電路10可根據訊號Din的相位及/或頻率來調整訊號CDR_CLK的相位及/或頻率。藉此，時脈資料回復電路10可用於將訊號Din與CDR_CLK鎖定於一個預設的相位關係。例如，訊號Din與CDR_CLK之間的相位差可被鎖定於90度、180度、270度或360度。經鎖定的訊號CDR_CLK可用於分析(例如取樣)訊號Din，以獲得訊號Din所傳遞的位元資料(例如位元1/0)。在一範例實施例中，訊號Din亦稱為資料訊號及/或訊號CDR_CLK亦稱為時脈訊號。
時脈資料回復電路10包括相位偵測器11、數位迴路濾波器12及相位內插器13。相位偵測器11可用以接收訊號Din與CDR_CLK並偵測訊號Din與CDR_CLK之間的相位差。相位偵測器11可根據此相位差輸出訊號UP/DN。訊號UP/DN可用於改變訊號CDR_CLK的相位及/或頻率。例如，訊號UP可用於提前訊號CDR_CLK的至少一個上升緣及/或至少一個下降緣。訊號DN可用於延遲訊號CDR_CLK的至少一個上升緣及/或至少一個下降緣。在一範例實施例中，訊號UP/DN亦稱為校正訊號。
數位迴路濾波器12耦接至相位偵測器11。數位迴路濾波器12用以接收訊號UP/DN並根據訊號UP/DN產生訊號PI。訊號PI可對應一個代碼(或控制碼)。此代碼(或控制碼)可用於控制訊號CDR_CLK的相位及/或頻率。在一範例實施例中，訊號PI亦稱為相位控制訊號。
相位內插器13耦接至數位迴路濾波器12與相位偵測器11。相位內插器13用以接收訊號PI與訊號PLL_CLK。相位內插器13可根據訊號PI對訊號PLL_CLK執行相位內插以產生訊號CDR_CLK。例如，相位內插器13可根據訊號PI調整訊號CDR_CLK的相位及/或頻率。訊號PLL_CLK可以是由一個鎖相迴路(Phase Locked Loop, PLL)電路14提供。鎖相迴路電路14可包含於時脈資料回復電路10內或獨立於時脈資料回復電路10之外，本發明不加以限制。藉由相位偵測器11、數位迴路濾波器12及相位內插器13之運作，訊號Din與CDR_CLK可被鎖定於所述預設的相位關係，以利於後續的訊號分析。此外，訊號CDR_CLK亦可被提供給其他的電路元件使用。
在一範例實施例中，相位偵測器11可為半速率(half-rate)相位偵測器或1/4速率相位偵測器。因此，在運作時，相位偵測器11可能會因為某些原因(例如訊號CDR_CLK的取樣點位於偵測死區)而無法正常工作，例如無法正常產生訊號UP/DN。
圖2是根據本發明的一範例實施例所繪示的訊號之間的相位關係的示意圖。請參照圖1與圖2，假設訊號CDR_CLK包括4個訊號CLK(1)~CLK(4)。在理想狀態下，訊號CLK(1)~CLK(4)的頻率相同且訊號CLK(1)~CLK(4)彼此之間的相位差為90度。例如，訊號CLK(1)與CLK(3)反相，訊號CLK(2)與CLK(4)反相，且訊號CLK(1)與CLK(2)之間的相位差為90度。此外，在理想狀態下，時脈資料回復電路10可藉由調整訊號CLK(1)~CLK(4)之相位來將訊號CKL(1)與Din之間的相位差鎖定於90度，以利於後續對訊號Din進行分析(例如取樣)。
然而，在一範例實施例中，若訊號CLK(1)~CLK(4)之間存在時脈偏移(skew)，則時脈資料回復電路10可能無法正確地對訊號CLK(1)~CLK(4)進行校正。例如，若訊號CLK(1)~CLK(4)之間存在時脈偏移，則訊號Din的任兩個眼之間的交界處可能存在一個偵測死區DZ。若訊號CLK(1)~CLK(4)中任一者的上升緣或下降緣處於此偵測死區DZ內，則時脈資料回復電路10可能無法正確地對其進行校正或因此無法產生校正訊號。例如，若訊號CLK(1)的至少一取樣點位於訊號Din的上升緣或下降緣處及/或訊號CLK(3)的至少一取樣點位於訊號Din的上升緣或下降緣處，則可能發生時脈偏移造成取樣錯誤，進而使得相位偵測器11無法順利產生訊號UP/DN。若訊號UP/DN無法被產生，則訊號CDR_CLK可能無法被校正。
換言之，在一範例實施例中，若訊號CLK(1)~CLK(4)之間存在時脈偏移，則相位偵測器11可能無法順利產生訊號UP/DN以協助訊號CLK(1)~CLK(4)脫離偵測死區DZ。此外，在一範例實施例中，偵測死區DZ亦可以是位於訊號Din中的其他位置，本發明不加以限制。
在一範例實施例中，一個預設值可被儲存於時脈資料回復電路10(例如數位迴路濾波器12)中。此預設值非由相位偵測器11提供。此預設值也與相位偵測器11所偵測的相位差無關。此外，此預設值可為正整數或負整數，且此預設值不為零。
在初始狀態下(例如剛開始對訊號CDR_CLK進行校正時)，若訊號CDR_CLK(例如訊號CLK(1)~CLK(4)的至少其中之一)的相位(或取樣點)處於偵測死區DZ中，則數位迴路濾波器12可根據此預設值來產生相應的訊號PI。根據這個訊號PI，相位內插器13可在未經過相位偵測器11比較的訊號Din與CDR_CLK之間建立訊號CDR_CLK相對於訊號Din的一個預設相位移或頻率差。此預設相位移或頻率差受控於此預設值。藉由此預設相位移或頻率差，時脈資料回復電路10可快速驅使訊號CDR_CLK離開偵測死區DZ。在訊號CDR_CLK離開偵測死區DZ後，藉由相位偵測器11、數位迴路濾波器12及相位內插器13之間的持續運作，訊號Din與CDR_CLK可被鎖定於正確的相位關係。
從另一角度來看，藉由在時脈資料回復電路10(例如數位迴路濾波器12)中預先儲存此預設值，可減少時脈資料回復電路10因訊號CDR_CLK之時脈偏移而造成無法脫離(或需要長時間校正才能脫離)偵測死區DZ之問題發生，進而提高時脈資料回復電路10的工作效率。
圖3是根據本發明的一範例實施例所繪示的數位迴路濾波器的示意圖。請參照圖1與圖3，數位迴路濾波器32可相同或相似於數位迴路濾波器12。數位迴路濾波器32包括放大器(亦稱為第一放大器)301、放大器(亦稱為第二放大器)302、累積器(亦稱為第一累積器)311、累積器(亦稱為第二累積器)312及加法器321。
在本範例實施例中，放大器301與302的輸入端可耦接至相位偵測器11之輸出端以接收訊號UP/DN。累積器311的輸入端可耦接至放大器302的輸出端。累積器311與放大器301的輸出端可耦接至加法器321的輸入端。累積器312的輸入端可耦接至加法器321的輸出端。累積器312的輸出端可耦接至相位內插器13的輸入端，以將訊號PI提供給相位內插器13。
在本範例實施例中，放大器301亦稱為比例增益放大器，且放大器302亦稱為積分增益放大器。例如，放大器301可將訊號UP/DN所對應的數值放大N倍，且放大器302可將訊號UP/DN所對應的數值放大M倍。N大於M。例如，N可為6及/或M可為4，且N與M的數值不限於此。經放大器302放大M倍的數值可用於更新累積器311所儲存的數值。加法器321可將儲存於累積器311的數值與放大器301輸出的數值相加並根據運算結果更新儲存於累積器312的數值。然後，訊號PI可根據累積器312中儲存的數值產生。
在本範例實施例中，前述預設值可預先儲存於累積器311中。例如，此預設值可燒錄於累積器311中以作為累積器311的初始值。此預設值為非零的整數(可為正整數或負整數)，故累積器311的初始值也為非零的整數(可為正整數或負整數)。
在一範例實施例中，假設此預設值為“1”(即累積器311的初始值為“1”)，N為6，且M為4。在啟動時脈資料回復電路10後，響應於一個UP訊號(例如對應於數值“1”)，累積器311所儲存的數值可被更新為“5”(例如4+1=5)，且累積器312所儲存的數值可被更新為“11”(例如6+5=11)。因此，對應於累積器312所儲存的數值(例如“11”)，相應的訊號PI可被輸出。接著，響應於一個DN訊號(對應於數值“-1”)，累積器311所儲存的數值可被更新為“1”(5+(-4)=1)，且累積器312所儲存的數值可被更新為“6”((-6)+1+11=6)。因此，對應於累積器312所儲存的數值(例如“6”)，相應的訊號PI可被輸出。依此類推，響應於輸入的訊號UP/DN，累積器311與312所儲存的數值可持續被更新且相應的訊號PI可被持續輸出。
傳統上，累積器311的初始值可能沒有被預先設定及/或累積器311的初始值是被設定為零。因此，受到偵測死區DZ的影響，相位偵測器11可能無法提供訊號UP/DN，從而導致訊號CDR_CLK無法脫離(或需要長時間校正才能脫離)偵測死區DZ。然而，在本範例實施例中，累積器311的初始值是預先被設定為不為零的整數。因此，即便相位偵測器11受到偵測死區DZ的影響而無法提供訊號UP/DN，一個初始的訊號PI也可以響應於累積器311的初始值而被產生，以協助訊號CDR_CLK脫離偵測死區DZ。
須注意的是，此初始的訊號PI可影響訊號CDR_CLK的相位及/或頻率並且用以在初次比較訊號Din與CDR_CLK之前，就預先建立訊號CDR_CLK相對於訊號Din的一個預設相位移或頻率差。在產生此預設相位移或頻率差之後，藉由相位偵測器11、數位迴路濾波器12及相位內插器13之間的持續運作，訊號CDR_CLK可被快速地移出偵測死區DZ，且訊號Din與CDR_CLK可被鎖定於正確的相位關係。
須注意的是，圖3的範例實施例所繪示的數位迴路濾波器32僅為範例而非用以限制本發明。在另一範例實施例中，數位迴路濾波器32中的放大器之數目、累積器之數目及各電子元件之間的耦接關係皆可以視實務需求而調整。此外，數位迴路濾波器32中還可包含其他類型的電子元件以提供其他附加功能，本發明不加以限制。或者，在一範例實施例中，所述預設值也可以儲存或燒錄於時脈資料回復電路(或數位迴路濾波器)中其他類型的電子元件中，只要可用於產生圖1中訊號Din與CDR_CLK之間的預設相位移或頻率差即可。
在一範例實施例中，圖1的時脈資料回復電路10可設置於一個記憶體儲存裝置或一個記憶體控制電路單元中。或者，在一範例實施例中，圖1的時脈資料回復電路10亦可設置於任意類型的電子裝置中，本發明不加以限制。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖4是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖5是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖4與圖5，主機系統41一般包括處理器411、隨機存取記憶體(random access memory, RAM)412、唯讀記憶體(read only memory, ROM)413及資料傳輸介面414。處理器411、隨機存取記憶體412、唯讀記憶體413及資料傳輸介面414皆耦接至系統匯流排(system bus)410。
在本範例實施例中，主機系統41是透過資料傳輸介面414與記憶體儲存裝置40耦接。例如，主機系統41可經由資料傳輸介面414將資料儲存至記憶體儲存裝置40或從記憶體儲存裝置40中讀取資料。此外，主機系統41是透過系統匯流排410與I/O裝置42耦接。例如，主機系統41可經由系統匯流排410將輸出訊號傳送至I/O裝置42或從I/O裝置42接收輸入訊號。
在本範例實施例中，處理器411、隨機存取記憶體412、唯讀記憶體413及資料傳輸介面414可設置在主機系統41的主機板50上。資料傳輸介面414的數目可以是一或多個。透過資料傳輸介面414，主機板50可以經由有線或無線方式耦接至記憶體儲存裝置40。記憶體儲存裝置40可例如是隨身碟501、記憶卡502、固態硬碟(Solid State Drive, SSD)503或無線記憶體儲存裝置504。無線記憶體儲存裝置504可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板50也可以透過系統匯流排410耦接至全球定位系統(Global Positioning System, GPS)模組505、網路介面卡506、無線傳輸裝置507、鍵盤508、螢幕509、喇叭510等各式I/O裝置。例如，在一範例實施例中，主機板50可透過無線傳輸裝置507存取無線記憶體儲存裝置504。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖6是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖6，在另一範例實施例中，主機系統61也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置60可為其所使用的安全數位(Secure Digital, SD)卡62、小型快閃(Compact Flash, CF)卡63或嵌入式儲存裝置64等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置64包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)641及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置642等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖7是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖7，記憶體儲存裝置70包括連接介面單元702、記憶體控制電路單元704與可複寫式非揮發性記憶體模組706。
連接介面單元702用以將記憶體儲存裝置70耦接至主機系統61。記憶體儲存裝置70可透過連接介面單元702與主機系統61通訊。在本範例實施例中，連接介面單元702是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元702亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元702可與記憶體控制電路單元704封裝在一個晶片中，或者連接介面單元702是佈設於一包含記憶體控制電路單元704之晶片外。
記憶體控制電路單元704用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統61的指令在可複寫式非揮發性記憶體模組706中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組706是耦接至記憶體控制電路單元704並且用以儲存主機系統61所寫入之資料。可複寫式非揮發性記憶體模組706可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組706中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組1006中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組706的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在一範例實施例中，圖7的可複寫式非揮發性記憶體模組706亦稱為快閃記憶體模組。在一範例實施例中，圖7的記憶體控制電路單元704亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖1的時脈資料回復電路10可設置於圖10的連接介面單元702或記憶體控制電路單元704中。例如，時脈資料回復電路10可用於處理來自主機系統的資料訊號。
綜上所述，本發明的範例實施例可在時脈資料回復電路中預先儲存一個預設值。此預設值是用以在資料訊號與時脈訊號被比較前建立時脈訊號相對於資料訊號的預設相位移或頻率差。在某些情況下，若時脈訊號的相位(或取樣點)處於偵測死區，則此預設相位移或頻率差有助於快速驅使時脈訊號離開偵測死區，從而有效提高時脈資料回復電路的工作效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:時脈資料回復電路 11:相位偵測器 12、32:數位迴路濾波器 13:相位內插器 14:鎖相迴路電路 301、302:放大器 311、312:累積器 321:加法器 40、60、70:記憶體儲存裝置 41、61:主機系統 410:系統匯流排 411:處理器 412:隨機存取記憶體 413:唯讀記憶體 414:資料傳輸介面 42:輸入/輸出(I/O)裝置 50:主機板 501:隨身碟 502:記憶卡 503:固態硬碟 504:無線記憶體儲存裝置 505:全球定位系統模組 506:網路介面卡 507:無線傳輸裝置 508:鍵盤 509:螢幕 510:喇叭 62:SD卡 63:CF卡 64:嵌入式儲存裝置 641:嵌入式多媒體卡 642:嵌入式多晶片封裝儲存裝置 702:連接介面單元 704:記憶體控制電路單元 706:可複寫式非揮發性記憶體模組
圖1是根據本發明的一範例實施例所繪示的時脈資料回復電路的示意圖。 圖2是根據本發明的一範例實施例所繪示的訊號之間的相位關係的示意圖。 圖3是根據本發明的一範例實施例所繪示的數位迴路濾波器的示意圖。 圖4是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖5是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖6是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖7是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
10:時脈資料回復電路
11:相位偵測器
12:數位迴路濾波器
13:相位內插器
14:鎖相迴路電路

Claims (23)

  1. 一種時脈資料回復電路，包括：一相位偵測器，用以偵測一資料訊號與一時脈訊號之間的一相位差；一數位迴路濾波器，耦接至該相位偵測器；以及一相位內插器，耦接至該相位偵測器與該數位迴路濾波器並用以根據該數位迴路濾波器的輸出產生該時脈訊號，其中該數位迴路濾波器用以在一初始狀態下自動根據儲存於該數位迴路濾波器的一預設值運作，以在該資料訊號與該時脈訊號被比較前建立該時脈訊號相對於該資料訊號的預設相位移或頻率差，其中該預設值是預先儲存於一累積器中以作為該累積器的一初始值，且該初始值在測得該相位差之後根據該相位差進行更新。
  2. 如申請專利範圍第1項所述的時脈資料回復電路，其中該預設值非由該相位偵測器提供。
  3. 如申請專利範圍第1項所述的時脈資料回復電路，其中該預設值與該相位差無關。
  4. 如申請專利範圍第1項所述的時脈資料回復電路，其中該數位迴路濾波器包括：至少一放大器，耦接至該相位偵測器的輸出端；以及至少一累積器，耦接至該至少一放大器的輸出端與該相位內插器的輸入端， 其中該預設值是燒錄於該至少一累積器中。
  5. 如申請專利範圍第4項所述的時脈資料回復電路，其中該至少一放大器包括一第一放大器與一第二放大器，該至少一累積器包括一第一累積器與一第二累積器，該第一放大器的輸入端與該第二放大器的輸入端耦接至該相位偵測器的該輸出端，該第一累積器的輸入端耦接至該第二放大器的輸出端，該第二累積器的輸入端耦接至該第一放大器的輸出端與該第一累積器的輸出端，且該第二累積器的輸出端耦接至該相位內插器。
  6. 如申請專利範圍第5項所述的時脈資料回復電路，其中該預設值是燒錄於該第一累積器中。
  7. 如申請專利範圍第1項所述的時脈資料回復電路，其中該預設值為整數，且該預設值不為零。
  8. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組；以及一時脈資料回復電路，設置於該連接介面單元與該記憶體控制電路單元的至少其中之一中，該時脈資料回復電路用以接收一資料訊號、產生一時脈訊號並偵測該資料訊號與該時脈訊號之間的一相位差，並且該時脈資料回復電路更用以在一初始狀態下自動根據儲存於 該時脈資料回復電路的一預設值運作，以在該資料訊號與該時脈訊號被比較前建立該時脈訊號相對於該資料訊號的預設相位移或頻率差，其中該預設值是預先儲存於一累積器中以作為該累積器的一初始值，且該初始值在測得該相位差之後根據該相位差進行更新。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該預設值非由一相位偵測器提供。
  10. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該預設值與該相位差無關。
  11. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該該時脈資料回復電路包括一相位偵測器、一數位迴路濾波器及一相位內插器，且該數位迴路濾波器包括：至少一放大器，耦接至該相位偵測器的輸出端；以及至少一累積器，耦接至該至少一放大器的輸出端與該相位內插器的輸入端，其中該預設值是燒錄於該至少一累積器中。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該至少一放大器包括一第一放大器與一第二放大器，該至少一累積器包括一第一累積器與一第二累積器，該第一放大器的輸入端與該第二放大器的輸入端耦接至該相位偵測器的該輸出端，該第一累積器的輸入端耦接至該第二放大器的輸出端，該第二累積器 的輸入端耦接至該第一放大器的輸出端與該第一累積器的輸出端，且該第二累積器的輸出端耦接至該相位內插器。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該預設值是燒錄於該第一累積器中。
  14. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該預設值為整數，且該預設值不為零。
  15. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該時脈資料回復電路包括：一相位偵測器，用以偵測該資料訊號與該時脈訊號之間的該相位差；一數位迴路濾波器，耦接至該相位偵測器；以及一相位內插器，耦接至該相位偵測器與該數位迴路濾波器並用以根據該數位迴路濾波器的輸出產生該時脈訊號，其中該數位迴路濾波器用以在該初始狀態下自動根據儲存於該數位迴路濾波器的該預設值運作，以在該資料訊號與該時脈訊號被比較前建立該時脈訊號相對於該資料訊號的該預設相位移或該頻率差。
  16. 一種快閃記憶體控制器，用以控制一可複寫式非揮發性記憶體模組，且該快閃記憶體控制器包括：一時脈資料回復電路，用以接收一資料訊號、產生一時脈訊號並偵測該資料訊號與該時脈訊號之間的一相位差，並且該時脈資料回復電路更用以在一初始狀態下自動根據儲存於 該時脈資料回復電路的一預設值運作，以在該資料訊號與該時脈訊號被比較前建立該時脈訊號相對於該資料訊號的預設相位移或頻率差，其中該預設值是預先儲存於一累積器中以作為該累積器的一初始值，且該初始值在測得該相位差之後根據該相位差進行更新。
  17. 如申請專利範圍第16項所述的快閃記憶體控制器，其中該預設值非由一相位偵測器提供。
  18. 如申請專利範圍第16項所述的快閃記憶體控制器，其中該預設值與該相位差無關。
  19. 如申請專利範圍第16項所述的快閃記憶體控制器，其中該該時脈資料回復電路包括一相位偵測器、一數位迴路濾波器及一相位內插器，且該數位迴路濾波器包括：至少一放大器，耦接至該相位偵測器的輸出端；以及至少一累積器，耦接至該至少一放大器的輸出端與該相位內插器的輸入端，其中該預設值是燒錄於該至少一累積器中。
  20. 如申請專利範圍第19項所述的快閃記憶體控制器，其中該至少一放大器包括一第一放大器與一第二放大器，該至少一累積器包括一第一累積器與一第二累積器，該第一放大器的輸入端與該第二放大器的輸入端耦接至該相位偵測器的該輸出端，該第一累積器的輸入端耦接至該第二放大器的輸出端，該第二累積 器的輸入端耦接至該第一放大器的輸出端與該第一累積器的輸出端，且該第二累積器的輸出端耦接至該相位內插器。
  21. 如申請專利範圍第20項所述的快閃記憶體控制器，其中該預設值是燒錄於該第一累積器中。
  22. 如申請專利範圍第16項所述的快閃記憶體控制器，其中該預設值為整數，且該預設值不為零。
  23. 如申請專利範圍第16項所述的快閃記憶體控制器，其中該時脈資料回復電路包括：一相位偵測器，用以偵測該資料訊號與該時脈訊號之間的該相位差；一數位迴路濾波器，耦接至該相位偵測器；以及一相位內插器，耦接至該相位偵測器與該數位迴路濾波器並用以根據該數位迴路濾波器的輸出產生該時脈訊號，其中該數位迴路濾波器用以在該初始狀態下自動根據儲存於該數位迴路濾波器的該預設值運作，以在該資料訊號與該時脈訊號被比較前建立該時脈訊號相對於該資料訊號的該預設相位移或該頻率差。
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