TWI694679B - 鎖相迴路電路 - Google Patents
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Abstract
本發明公開一種鎖相迴路電路，其包括延遲鎖相迴路及次取樣鎖相迴路。延遲鎖相迴路用於將第一參考時脈及第二參考時脈鎖相於輸入時脈，其包括相位修正電路、積分器、第一次取樣相位偵測器及第一電荷幫浦。次取樣鎖相迴路經配置以預定的鎖相迴路頻率產生輸出時脈，且輸出時脈鎖相於第一參考訊號，其包括第二次取樣相位偵測器、第二電荷幫浦、相位頻率偵測電路、電壓控制振盪器及第一除頻器。其中，第一次取樣相位偵測器及第二次取樣相位偵測器具有對稱電路架構，且第一電荷幫浦電路及第二電荷幫浦電路具有對稱電路架構。
Description
本發明涉及一種鎖相迴路電路，特別是涉及一種具有對稱電路架構的鎖相迴路電路。
鎖相迴路(Phase-locked loop,PLL)是一種利用反饋(Feedback)控制原理實現的頻率及相位的同步技術，其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。當參考時鐘的頻率或相位發生改變時，鎖相迴路會檢測到這種變化，並且通過其內部的反饋系統來調節輸出頻率，直到兩者重新同步，這種同步又稱為「鎖相」(Phase-locked)。
在傳統的PLL中，由於反饋路徑中設置的N除頻器，相位檢測器(PD)及電荷泵(CP)的雜訊在控制壓控振盪器(Voltage-controlled oscillator,VCO)輸出時被乘以N2，而此因子主導了PLL的相位雜訊，並限制可實現的PLL抖動．功率因數(FOM)。為此，發展了次取樣鎖相迴路(Sub-sampling phase locked loop,SSPLL)，其中使用了相位偵測器，用參考時脈對高頻VCO的輸出進行次採樣。因在回饋路徑上省去了除頻器，因此，此PLL中的PD及CP雜訊不會乘以N2，並且會因高相位檢測增益而大大衰減，從而導致較低的相位雜訊及更好的PLL抖動．功率因數。
然而，當上述次取樣鎖相迴路(Sub-sampling phase locked loop,SSPLL)應用於延遲鎖相迴路中時，須與另一取樣電路同時對輸出時脈進行取
樣，由於兩取樣電路相對於輸出時脈的負載不同，會使得取樣位置產生誤差。故，如何通過電路設計的改良，來進一步使次取樣電路能精確對輸出時脈取樣以提升電路效能，來克服上述的缺陷，已成為該項事業所欲解決的重要課題之一。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種鎖相迴路電路，利用具有對稱電路架構的兩個次取樣相位偵測器及電荷幫浦來實現對稱性取樣，進而使效能提升。
為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種鎖相迴路電路，其包括延遲鎖相迴路及次取樣鎖相迴路。延遲鎖相迴路用於將一第一參考時脈及一第二參考時脈鎖相於一輸入時脈，其包括相位修正電路、第一次取樣相位偵測器及第一電荷幫浦電路。相位修正電路經配置以根據第一控制訊號或第二控制訊號調整該輸入時脈，並產生第一參考時脈及第二參考時脈。第一次取樣相位偵測器經配置以第二參考時脈對輸出時脈差動對取樣，並轉換第二參考時脈及輸出時脈差動對之間的相位誤差以輸出第一電荷幫浦控制訊號對。第一電荷幫浦電路依據第一電荷幫浦控制訊號對產生第二控制訊號。次取樣鎖相迴路經配置以預定的鎖相迴路頻率產生輸出時脈差動對，且輸出時脈差動對鎖相於第一參考訊號，其包括第二次取樣相位偵測器、第二電荷幫浦電路、相位頻率偵測電路、電壓控制振盪器及第一除頻器。第二次取樣相位偵測器經配置以第一參考時脈對輸出時脈差動對取樣，並轉換第一參考時脈及輸出時脈差動對之間的相位誤差以輸出第二電荷幫浦控制訊號對。第二電荷幫浦電路經配置以依據第二電荷幫浦控制訊號對產生第三控制訊號。相位頻率偵測電路經配置以接收第一參考時脈
及除頻訊號，當第一參考時脈及除頻訊號之間的相位誤差大於預定死區時間時，相位偵測電路產生第四控制訊號。電壓控制振盪器經配置以依據第三控制訊號及第四控制訊號產生輸出時脈差動對。第一除頻器，經配置以將輸出時脈差動對除頻以產生除頻訊號。其中，第一次取樣相位偵測器及第二次取樣相位偵測器具有對稱電路架構，且第一電荷幫浦及第二電荷幫浦具有對稱電路架構，使第一次取樣相位偵測器及第二次取樣相位偵測器分別對輸出時脈差動對取樣時具有相同負載。
本發明的其中一有益效果在於，本發明所提供的鎖相迴路電路，利用具有對稱電路架構的兩個次取樣相位偵測器及電荷幫浦來實現對稱性取樣，使得在鎖相迴路電路中應用次取樣相位偵測技術時不影響輸出時脈差動對的波形，進而能精確取樣使效能提升。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
PLLC:鎖相迴路電路
DLL:延遲鎖相迴路
SSPLL:次取樣鎖相迴路
VREF1:第一參考時脈
VREF2:第二參考時脈
CLKIN:輸入時脈
DCC:相位修正電路
INT:積分器
SSPD1:第一次取樣相位偵測器
CP1:第一電荷幫浦電路
Vctrl1:第一控制訊號
Vctrl2:第二控制訊號
VCO:電壓控制振盪器
PFDC:相位頻率偵測電路
Div-N:第一除頻器
Vctrl3:第三控制訊號
Vdiv:除頻訊號
Vctrl4:第四控制訊號
SSPD2:第二次取樣相位偵測器
CP2:第二電荷幫浦電路
CPC1:第一電荷幫浦控制訊號對
CPC2:第二電荷幫浦控制訊號對
PFD:相位頻率偵測器
CP3:第三電荷幫浦
CPC3:第三電荷幫浦控制訊號對
LPF:低通濾波器
Vpf:第二濾波後訊號
FLL:頻率鎖定迴路
DP1:第一差動對電路
MR1:第一電流鏡電路
CPI:第一電荷幫浦
DP2:第二差動對電路
MR2:第二電流鏡電路
CPII:第二電荷幫浦
Vvcop:第一輸出時脈
Vvcon:第二輸出時脈
PSR1:第一脈衝產生器
PSR2:第二脈衝產生器
CPC11:第一電荷幫浦控制訊號
CPC12:第二電荷幫浦控制訊號
CPC22:第三電荷幫浦控制訊號
CPC21:第四電荷幫浦控制訊號
P1:第一脈衝訊號
P2:第二脈衝訊號
SW1:第一取樣開關
SW2:第二取樣開關
SW3:第三取樣開關
SW4:第四取樣開關
Cs1:第一取樣電容
Cs2:第二取樣電容
Cs3:第三取樣電容
Cs4:第四取樣電容
M1:第一電晶體
M2:第二電晶體
M3:第三電晶體
M4:第四電晶體
M5:第五電晶體
M6:第六電晶體
M7:第七電晶體
M8:第八電晶體
M9:第九電晶體
M10:第十電晶體
M11:第十一電晶體
M12:第十二電晶體
M13:第十三電晶體
M14:第十四電晶體
M15:第十五電晶體
M16:第十六電晶體
M17:第十七電晶體
M18:第十八電晶體
M19:第十九電晶體
M20:第廿電晶體
M21:第廿一電晶體
M22:第廿二電晶體
M23:第廿三電晶體
M24:第廿四電晶體
S1:第一電流源
S2:第二電流源
VDD1:第一系統參考電壓
VDD2:第二系統參考電壓
VDD3:第三系統參考電壓
VDD4:第四系統參考電壓
Vr1:第一參考電壓源
Vr2:第二參考電壓源
Vr3:第三參考電壓源
Vr4:第四參考電壓源
Vr5:第五系統參考電壓
Vr6:第六系統參考電壓
BOP1:第一緩衝放大器
BOP2:第二緩衝放大器
DC1:第一延遲單元
INV1:第一反相器
AG1:第一及閘
DC2:第二延遲單元
INV2:第二反相器
AG2:第二及閘
DVREF1:第一延遲參考時脈
INVS1:第一反相訊號
τp1:第一脈衝延遲時間
DVREF2:第二延遲參考時脈
INVS2:第二反相訊號
τp2:第二脈衝延遲時間
Vctrl1:第一控制訊號
Vvco:輸出時脈
IDN1:第二電荷幫浦控制電流
IDN2:第四電荷幫浦控制電流
IUP2:第三電荷幫浦控制電流
IUP1:第一電荷幫浦控制電流
C1:第一電容
C2:第二電容
PSER:相位誤差
圖1為本發明實施例的鎖相迴路電路的方塊示意圖。
圖2為本發明實施例的延遲鎖相電路的電路架構圖。
圖3為本發明實施例的第一次取樣相位偵測器、第一電荷幫浦電路、第二次取樣相位偵測器及第二電荷幫浦電路電路的電路架構圖。
圖4為本發明實施例的第一次取樣相位偵測器、第一電荷幫浦電路、第二次取樣相位偵測器及第二電荷幫浦電路電路的細部電路圖。
圖5為本發明實施例的第一脈衝產生器及第二脈衝產生器的電路架構圖。
圖6為根據本發明實施例的採用對稱性架構及未採用對稱性架構的訊號時序圖。
以下是通過特定的具體實施例來說明本發明所公開有關“鎖相迴路電路”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。
應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
參閱圖1，其為本發明實施例的鎖相迴路電路的方塊示意圖。如圖1所示，本發明實施例提供一種鎖相迴路電路PLLC，其包括延遲鎖相迴路DLL及次取樣鎖相迴路SSPLL。延遲鎖相迴路DLL利用反饋(Feedback)控制原理，將所輸出的第一參考時脈VREF1及第二參考時脈VREF2與其外部的輸入時脈CLKIN保持同步，換言之，即是將第一參考時脈VREF1及第二參考時脈VREF2鎖相於輸入時脈CLKIN，進而實現頻率及相位的同步。
如圖1所示，延遲鎖相迴路DLL包括相位修正電路DCC、積分器INT及第一次取樣相位偵測器SSPD1及第一電荷幫浦電路CP1。
相位修正電路DCC用於根據第一控制訊號Vctrl1或第二控制訊號Vctrl2調整輸入時脈CLKIN，並產生第一參考時脈VREF1及第二參考時脈VREF2。
積分器INT用於根據第一參考時脈VREF1及第二參考時脈VREF2產生第一控制訊號Vctrl1，其電路細節將於下文中詳述。
進一步，請參考圖2，其為本發明實施例的延遲鎖相電路的電路架構圖。如圖2所示，積分器INT根據第一參考時脈VREF1、第二參考時脈VREF2產生第一控制訊號Vctrl1。其中，第一控制訊號Vctrl1可隨著第一參考時脈VREF2及第二參考時脈VREF2之占空比之平均成分變化。
舉例而言，積分器INT可以在第一參考時脈VREF1及第二參考時脈VREF2的占空比大於(或小於)一目標值(例如50%)時，降低(或提高)第一控制訊號Vctrl1的電壓準位。或者，當第一參考時脈VREF1及第二參考時脈VREF2的的占空比大於(或小於)該目標值時，提高(或降低)第一控制訊號Vctrl1的電壓準位。其中，第一控制訊號Vctrl1的變化反應第一參考時脈VREF1及第二參考時脈VREF2的占空比的變化。因此，在工作週期調整模式下可作為倍頻器使用，且具有較低的抖動(Jitter)量。
另一方面，第一次取樣相位偵測器SSPD1耦接於相位修正電路DCC，第一電荷幫浦電路CP1耦接於第一次取樣相位偵測器SSPD1。其中，第一次取樣相位偵測器SSPD1接收第二參考時脈VREF2及輸出時脈差動對Vvco，用於以第二參考時脈VREF2對輸出時脈差動對Vvco取樣，並轉換第二參考時脈VREF2及輸出時脈差動對Vvco之間的相位誤差以輸出第一電荷幫浦控制訊號對CPC1。而第一電荷幫浦電路CP1，依據第一電荷幫浦控制訊號對CPC1產生第二控制訊號Vctrl2。
其中經過第一次取樣相位偵測器/第一電荷幫浦SSPD1/CP1產
生的控制訊號可經過低通濾波器濾波，進而產生第二控制訊號Vctrl2。其目的在於，在次取樣鎖相迴路SSPLL之上，增加了次採樣延遲鎖定環(SSDLL)，其使用與次取樣鎖相迴路SSPLL相同的次取樣相位偵測電路，但其採樣時脈為第一參考時脈VREF1的反相，即是第二參考時脈VREF2。因此，次取樣鎖相迴路SSPLL使用上升沿對電壓控制振盪器VCO的輸出時脈差動對Vvco進行採樣，能夠使第二參考時脈VREF2的上升沿(即，第一參考時脈VREF1的下降沿)與輸出時脈差動對Vvco過零點對齊。也因此，在延遲鎖相迴路模式下，可作為次取樣鎖相迴路SSPLL中的相位延遲器，且具有較低的突波(spur)。
請復參考圖2，次取樣鎖相迴路SSPLL用於以預定的鎖相迴路頻率產生輸出時脈差動對Vvco，且輸出時脈差動對Vvco鎖相於第一參考訊號VREF1。具體而言，次取樣鎖相迴路SSPLL包括第二次取樣相位偵測器SSPD2、第二電荷幫浦電路CP2、相位頻率偵測電路PFDC、電壓控制振盪器VCO及第一除頻器Div-N。
第二次取樣相位偵測器SSPD2用於以第一參考時脈VREF1對輸出時脈差動對Vvco取樣，並轉換第一參考時脈VREF1及輸出時脈差動對Vvco之間的相位誤差以輸出第二電荷幫浦控制訊號對CPC2。第二電荷幫浦CP2用於依據第二電荷幫浦控制訊號對CPC2產生第三控制訊號Vctrl3。
相位頻率偵測電路PFDC經配置以接收第一參考時脈VREF1及除頻訊號Vdiv，當第一參考時脈VREF1及除頻訊號之間的相位誤差大於預定死區時間(Dead time)時，相位偵測電路PFDC產生第四控制訊號Vctrl4。
電壓控制振盪器VCO依據第三控制訊號Vctrl3及第四控制訊號Vctrl4產生輸出時脈差動對Vvco。第一除頻器Div-N用於將輸出時脈差動對Vvco除頻，以產生除頻訊號Vdiv。
另一方面，當第一參考時脈VREF1及電壓控制振盪器VCO輸出
的輸出時脈差動對Vvco之間的相位誤差很小時，相位頻率偵測電路PFDC偵測到此相位誤差小於預定死區時間，因此輸出變為零。換言之，直到輸出時脈差動對Vvco接近鎖定前，電壓控制振盪器VCO主要由第四控制訊號Vctrl4進行控制，而在輸出時脈差動對Vvco處於鎖定狀態時，則由第三控制訊號Vctrl3控制電壓控制振盪器VCO處於鎖定狀態。因此，在鎖定狀態下，次取樣鎖相迴路SSPLL在反饋路徑中不存在分頻器，因而消除了分頻器產生的雜訊，同時免除其功率。進而，次取樣鎖相迴路SSPLL可以實現非常低的相位雜訊。
相位頻率偵測器PFD，接收第一參考時脈VREF1及除頻訊號Vdiv，當第一參考時脈VREF1及除頻訊號Vdiv之間的相位誤差大於預定死區時間時，產生第三電荷幫浦控制訊號對CPC3。第三電荷幫浦CP3經配置以依據第三電荷幫浦控制訊號對CPC3產生第四控制訊號Vctrl4。
再者，如圖2所示，次取樣鎖相迴路SSPLL更包括低通濾波器LPF，用於濾波第三控制訊號Vctrl3及第四控制訊號Vctrl4以產生第二濾波後訊號Vpf，而電壓控制振盪器VCO則依據第二濾波後訊號Vpf產生輸出時脈差動對Vvco。以這種方式，第二次取樣相位偵測器SSPD2及第二電荷幫浦CP2對電壓控制振盪器VCO的輸出時脈差動對Vvco進行取樣，但卻無法將第一參考時脈VREF1的頻率與此頻率的其他諧波區分開。因此，次取樣鎖相迴路SSPLL可能錯誤地鎖定到不需要的分頻比，因此需要頻率鎖定迴路FLL來進行精確的頻率鎖定。此處，頻率鎖定迴路FLL包括相位頻率偵測電路PFDC及第一除頻器Div-N。
需要說明的是，電壓控制振盪器VCO可為環形振盪器(Ring VCO)，其具有較大的調整增益，也因此，其控制訊號中的小幅變量將會造成電壓控制振盪器VCO輸出的輸出時脈差動對Vvco的頻率具有大幅變量。因此，需要針對次取樣鎖相迴路SSPLL提供具有精確預定死區時間的
頻率鎖定迴路FLL，以在輸出時脈差動對Vvco的頻率距離鎖定狀態較遠時運作。
進一步參考圖3及圖4所示，其分別為本發明實施例的第一次取樣相位偵測器、第一電荷幫浦電路、第二次取樣相位偵測器及第二電荷幫浦電路電路的電路架構圖及細部電路圖。如圖所示，第一電荷幫浦電路CP1包括第一差動對電路DP1、第一電流鏡電路MR1及第一電荷幫浦CPI，第二電荷幫浦電路CP2包括第二差動對電路DP2、第二電流鏡電路MR2及第二電荷幫浦CPII。
需要說明的是，第一次取樣相位偵測器SSPD1及第二次取樣相位偵測器SSPD2具有對稱電路架構，而且第一電荷幫浦電路CP1及第二電荷幫浦電路CP2具有對稱電路架構，使第一次取樣相位偵測器SSPD1及第二次取樣相位偵測器SSPD2分別對輸出時脈差動對Vvco的第一輸出時脈Vvcop及第二輸出時脈Vvcon取樣時具有相同負載。
進一步參考圖4，第一次取樣相位偵測器SSPD1包括第一取樣開關SW1、第二取樣開關SW2、第一取樣電容Cs1及第二取樣電容Cs2。第一取樣開關SW1的一端接收輸出時脈差動對Vvco的第一輸出時脈Vvcop，其控制端由第二參考時脈VREF2控制，以對第一輸出時脈Vvcop取樣，以從其另一端輸出第一電荷幫浦控制訊號對CPC1的第一電荷幫浦控制訊號CPC12。
第二取樣開關SW2的一端接收輸出時脈差動對Vvco的第二輸出時脈Vvcon，其控制端由第二參考時脈VREF2控制，以對第二輸出時脈Vvcon取樣，以從其另一端輸出第一電荷幫浦控制訊號對CPC1的第二電荷幫浦控制訊號CPC11。在操作期間，第一次取樣相位偵測器SSPD1直接以低頻的第二參考時脈VREF2對高頻的輸出時脈差動對Vvco取樣，而不
使用分頻器。其偵測輸出時脈差動對Vvco與第二參考時脈VREF2之間的相位差，而第二參考時脈VREF2對輸出時脈差動對Vvco的邊緣取樣，並將其轉換為取樣後的電壓差，而產生用於控制第一電荷幫浦CPI的電流。
第一取樣電容Cs1連接於第一取樣開關SW1的另一端及第一參考電壓源Vr1之間。第二取樣電容Cs2連接於第二取樣開關SW2的另一端及第二參考電壓源Vr2之間。
進一步參考圖3，第一差動對電路DP1用於將第一電荷幫浦控制訊號CPC11及第二電荷幫浦控制訊號CPC12轉換為第一電荷幫浦控制電流IUP1及第二電荷幫浦控制電流IDN1，而第一電流鏡電路MR1用於複製第一電荷幫浦控制電流IUP1及第二電荷幫浦控制電流IDN1，並輸入第一電荷幫浦CPI。
詳細而言，第一差動對電路DP1可包括第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4及第一電流源S1。第一電晶體M1的第一端連接第一系統參考電壓VDD1，其第二端連接其第三端，第二電晶體M2的第一端連接第一電晶體M1的第三端，其第二端接收第一電荷幫浦控制訊號CPC11，其第三端通過第一電流源S1連接於第二系統參考電壓VDD2。第三電晶體M3的第一端連接第一系統參考電壓VDD1，其第二端連接其第三端。第四電晶體M4的第一端連接第三電晶體M3的第三端，其第二端接收第二電荷幫浦控制訊號CPC12，其第三端通過第一電流源S1連接於第二系統參考電壓VDD2。
因此，響應於第一電荷幫浦控制訊號CPC11及第二電荷幫浦控制訊號CPC12，並基於第一電流源S1的電流大小，將分別於第一電晶體M1處產生第一電荷幫浦控制電流IUP1，以及於第三電晶體M3處產生第二電荷幫浦控制電流IDN1。
進一步，第一電流鏡電路MR1包括第九電晶體M9及第十電晶體M10，第九電晶體M9的第一端連接第一系統參考電壓VDD1，其第二端連接於第一電晶體M1的第二端。第十電晶體M10的第一端連接其第二端及第九電晶體M9的第三端，其第三端連接於第二系統參考電壓VDD2。
此處，第九電晶體M9與第一電晶體M1形成一電流鏡架構，因此第九電晶體M9處會產生第二電荷幫浦控制電流IDN1。
續參照圖4，第一電荷幫浦CPI可包括第十三電晶體M13、第十四電晶體M14、第十五電晶體M15、第十六電晶體M16、第十七電晶體M17及第十八電晶體M18。第十三電晶體M13的第一端連接第一系統參考電壓VDD1，其第二端連接第三電晶體M3的第二端。此處，第十三電晶體M13與第三電晶體M3形成一電流鏡架構，因此第十三電晶體M13處會產生第一電荷幫浦控制電流IUP1。
第十四電晶體M14的第一端連接第十三電晶體M13的第三端，其第二端接收第一脈衝訊號P1，其第三端通過第一電容C1連接於第五系統參考電壓Vr5。第十五電晶體M15的第一端連接第十四電晶體M14的第三端，其第二端接收第一脈衝反相訊號
。第十六電晶體M16的第一端連接第十三電晶體M13的第三端，其第二端接收第一脈衝反相訊號
。第十七電晶體M17的第一端連接第十六電晶體M16的第三端，其第二端接收第一脈衝訊號P1。
第十八電晶體M18的第一端連接十五電晶體M15的第三端及第十七電晶體M17的第三端，其第二端連接第十電晶體M10的第二端，其第三端連接第二系統參考電壓VDD2。此處，第十八電晶體M18與第十電晶體M10形成一電流鏡架構，因此第十八電晶體M18處會產生第二電荷幫浦控制電流IDN1。
此外，第一電荷幫浦CPI更包括第一緩衝放大器BOP1，其第一輸入端連接於第十六電晶體M16的第二端，其第二輸入端連接於其第三端，其第三端連接於第十五電晶體M15的第三端。第一緩衝放大器BOP1可用於在第一電荷幫浦CPI中減少電荷分享的問題，其中，第一緩衝放大器BOP1可為單增益放大器(OPA)作為緩衝(Buffer)，當第一電荷幫浦CPI中的電晶體關閉時，由於電流源由電晶體組成，其汲極電壓能夠保持為輸出點的電壓，而當電晶體導通時，電荷分享效應會降低。
再者，請參照圖5，其為本發明實施例的第一脈衝產生器及第二脈衝產生器的電路架構圖。詳細而言，延遲鎖相迴路DLL更包括第一脈衝產生器PSR1，其包括第一延遲單元DC1、第一反相器INV1及第一及閘AG1。其中，第一延遲單元DC1係將第二參考時脈VREF2延遲第一脈衝延遲時間τp1，以產生第一延遲參考時脈DVREF1。第一反相器INV，將該第二參考時脈進行反相以產生第一反相訊號INVS1。第一及閘AG1將第一延遲參考時脈DVREF1及第一反相訊號INVS1進行AND運算以產生第一脈衝訊號P1，且通過另一反相器產生第一脈衝反相訊號
。其中，第一脈衝訊號P1不與第二參考時脈VREF2重疊。
詳細而言，第十四電晶體M14、第十五電晶體M15、第十六電晶體M16、第十七電晶體M17分別由第一脈衝產生器PSR1提供的第一脈衝訊號P1及第一脈衝反相訊號
所控制，以提供具有與第二參考時脈VREF2相同週期以及與第一脈衝訊號P1具有相同第一脈衝延遲時間τp1的第二控制訊號Vctrl2，而使得第一電荷幫浦CPI僅在第二參考時脈VREF2的單一週期中啟動第一脈衝延遲時間τp1，且第一電荷幫浦CPI的增益取決於第一脈衝延遲時間τp1。也因此，當輸出時脈差動對Vvco與第二參考時脈VREF2之間的相位誤差為零時，可防止紋波出現在輸出的第二控制訊號
Vctrl2中。
類似的，第一次取樣相位偵測器SSPD1及第二次取樣相位偵測器SSPD2具有對稱電路架構，而且第一電荷幫浦電路CP1及第二電荷幫浦電路CP2具有對稱電路架構。可進一步參考如圖3、4所示，第二次取樣相位偵測器SSPD2包括第三取樣開關SW3、第四取樣開關SW4、第三取樣電容Cs3及第四取樣電容Cs4。第三取樣開關SW3的一端接收輸出時脈差動對Vvco的第一輸出時脈Vvcop，其控制端由第一參考時脈VREF1控制，以對第一輸出時脈Vvcop取樣，以從其另一端輸出第二電荷幫浦控制訊號對CPC2的第三電荷幫浦控制訊號CPC22。
第四取樣開關SW4的一端接收輸出時脈差動對Vvco的第二輸出時脈Vvcon，其控制端由第一參考時脈VREF1控制，以對第二輸出時脈Vvcon取樣，以從其另一端輸出第二電荷幫浦控制訊號對CPC2的第四電荷幫浦控制訊號CPC21。在操作期間，第二次取樣相位偵測器SSPD2直接以低頻的第一參考時脈VREF1對高頻的輸出時脈差動對Vvco取樣，而不使用分頻器。其偵測輸出時脈差動對Vvco與第一參考時脈VREF1之間的相位差，而第一參考時脈VREF1對輸出時脈差動對Vvco的邊緣取樣，並將其轉換為取樣後的電壓差，而產生用於控制第二電荷幫浦CPII的電流。
第三取樣電容Cs3連接於第三取樣開關SW3的另一端及第三參考電壓源Vr3之間。第四取樣電容Cs4連接於第四取樣開關SW4的另一端及第四參考電壓源Vr4之間。
進一步參考圖3，第二差動對電路DP2用於將第三電荷幫浦控制訊號CPC21及第四電荷幫浦控制訊號CPC22轉換為第三電荷幫浦控制電流IUP2及第四電荷幫浦控制電流IDN2，而第二電流鏡電路MR2用於複製第三電荷幫浦控制電流IUP2及第四電荷幫浦控制電流IDN2，並輸入
第二電荷幫浦CPII。
詳細而言，第二差動對電路DP2可包括第五電晶體M5、第六電晶體M6、第七電晶體M7、第八電晶體M8及第二電流源S2。第五電晶體M5的第一端連接第三系統參考電壓VDD3，其第二端連接其第三端，第六電晶體M6的第一端連接第五電晶體M5的第三端，其第二端接收第三電荷幫浦控制訊號CPC21，其第三端通過第二電流源S2連接於第四系統參考電壓VDD4。第七電晶體M7的第一端連接第三系統參考電壓VDD3，其第二端連接其第三端。第八電晶體M8的第一端連接第七電晶體M7的第三端，其第二端接收第四電荷幫浦控制訊號CPC22，其第三端通過第二電流源S2連接於第四系統參考電壓VDD4。
因此，響應於第三電荷幫浦控制訊號CPC21及第四電荷幫浦控制訊號CPC22，並基於第二電流源S2的電流大小，將分別於第五電晶體M5處產生第三電荷幫浦控制電流IUP2，以及於第七電晶體M7處產生第四電荷幫浦控制電流IDN2。
進一步，第二電流鏡電路MR2包括第十一電晶體M11及第十二電晶體M12，第十一電晶體M11的第一端連接第三系統參考電壓VDD3，其第二端連接於第五電晶體M5的第二端。第十二電晶體M12的第一端連接其第二端及第十一電晶體M11的第三端，其第三端連接於第四系統參考電壓VDD4。
此處，第十一電晶體M11與第五電晶體M5形成一電流鏡架構，因此第十一電晶體M11處會產生第四電荷幫浦控制電流IDN2。
續參照圖4，第二電荷幫浦CPII可包括第十九電晶體M19、第廿電晶體M20、第廿一電晶體M21、第廿二電晶體M22、第廿三電晶體M23及第廿四電晶體M24。第十九電晶體M19的第一端連接第三系統參考
電壓VDD3，其第二端連接第七電晶體M7的第二端。此處，第十九電晶體M19與第七電晶體M7形成一電流鏡架構，因此第十九電晶體M19處會產生第三電荷幫浦控制電流IUP2。
第廿電晶體M20的第一端連接第十九電晶體M19的第三端，其第二端接收第二脈衝訊號P2，其第三端通過第一電容C1連接於第六系統參考電壓Vr6。第廿一電晶體M21的第一端連接第廿電晶體M20的第三端，其第二端接收第二脈衝反相訊號
。第廿二電晶體M22的第一端連接第十九電晶體M19的第三端，其第二端接收第二脈衝反相訊號
。第廿三電晶體M23的第一端連接第廿二電晶體M22的第三端，其第二端接收第二脈衝訊號P2。
第廿四電晶體M24的第一端連接廿一電晶體M21的第三端及第廿三電晶體M23的第三端，其第二端連接第十二電晶體M12的第二端，其第三端連接第四系統參考電壓VDD4。此處，第廿四電晶體M24與第十二電晶體M12形成一電流鏡架構，因此第廿四電晶體M24處會產生第四電荷幫浦控制電流IDN2。
此外，第二電荷幫浦CPII更包括第二緩衝放大器BOP2，其第一輸入端連接於第廿二電晶體M22的第二端，其第二輸入端連接於其第三端，其第三端連接於第廿一電晶體M21的第三端。第二緩衝放大器BOP2可用於在第二電荷幫浦CPII中減少電荷分享的問題，其中，第二緩衝放大器BOP2可為單增益放大器(OPA)作為緩衝(Buffer)，當第二電荷幫浦CPII中的電晶體關閉時，由於電流源由電晶體組成，其汲極電壓能夠保持為輸出點的電壓，而當電晶體導通時，電荷分享效應會降低。
再者，請參照圖5，次取樣鎖相迴路SSPLL更包括第二脈衝產生器PSR2，其包括第二延遲單元DC2、第二反相器INV2及第二及閘
AG2。其中，第二延遲單元DC2係將第一參考時脈VREF1延遲第二脈衝延遲時間τp2，以產生第二延遲參考時脈DVREF2。第二反相器INV2，將第一參考時脈VREF1進行反相以產生第二反相訊號INVS2。第二及閘AG2將第二延遲參考時脈DVREF2及第二反相訊號INVS2進行AND運算以產生第二脈衝訊號P2，且經過另一反相器後產生第二脈衝反相訊號
。其中，第二脈衝訊號P2不與第一參考時脈VREF1重疊。
詳細而言，第廿電晶體M20、第廿一電晶體M21、第廿二電晶體M22、第廿三電晶體M23分別由第二脈衝產生器PSR2提供的第二脈衝訊號P2及第二脈衝反相訊號
所控制，以提供具有與第一參考時脈VREF1相同週期以及與第二脈衝訊號P2具有相同第二脈衝延遲時間τp2的第三控制訊號Vctrl3，而使得第二電荷幫浦CPII僅在第一參考時脈VREF1的單一週期中啟動第二脈衝延遲時間τp2，且第二電荷幫浦CPII的增益取決於第二脈衝延遲時間τp2。也因此，當輸出時脈差動對Vvco與第一參考時脈VREF1之間的相位誤差為零時，可防止紋波出現在輸出的第三控制訊號Vctrl3中。
進一步可參考圖6，其為根據本發明實施例的採用對稱性架構及未採用對稱性架構的訊號時序圖。如圖所示，在未採用對稱性架構的情況下，由於兩取樣電路(如上述的第一次取樣相位偵測器SSPD1及第二次取樣相位偵測器SSPD2)在進行取樣時，相對於第一輸出時脈Vvcop的負載不同，會使得取樣位置產生相位誤差PSER。另一方面，在採用對稱性架構的情況下，由於第一次取樣相位偵測器SSPD1及第二次取樣相位偵測器SSPD2取樣時，具有完全對稱的電路架構，使得輸出時脈差動對Vvco具有相同波形，因此能精確取樣而消除相位誤差PSER。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的鎖相迴路電路，利用具有對稱電路架構的兩個次取樣相位偵測器及電荷幫浦來實現對稱性取樣，使得在鎖相迴路電路中應用次取樣相位偵測技術時不影響輸出時脈差動對的波形，進而能精確取樣使效能提升。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
PLLC:鎖相迴路電路
DLL:延遲鎖相迴路
SSPLL:次取樣鎖相迴路
VREF1:第一參考時脈
VREF2:第二參考時脈
CLKIN:輸入時脈
DCC:相位修正電路
INT:積分器
SSPD1:第一次取樣相位偵測器
CP1:第一電荷幫浦電路
Vctrl1:第一控制訊號
Vctrl2:第二控制訊號
VCO:電壓控制振盪器
SSPD2:第二次取樣相位偵測器
CP2:第二電荷幫浦電路
PFDC:相位頻率偵測電路
Div-N:第一除頻器
Vctrl3:第三控制訊號
Vdiv:除頻訊號
Vctrl4:第四控制訊號
Vvco:輸出時脈
CPC1:第一電荷幫浦控制訊號對
CPC2:第二電荷幫浦控制訊號對
Claims (10)
- 一種鎖相迴路電路，其包括：一延遲鎖相迴路，用於將一第一參考時脈及一第二參考時脈鎖相於一輸入時脈，其包括：一相位修正電路，經配置以根據一第一控制訊號或一第二控制訊號調整該輸入時脈，並產生該第一參考時脈及該第二參考時脈；一積分器，根據該第一參考時脈及該第二參考時脈產生該第一控制訊號；一第一次取樣相位偵測器，經配置以該第二參考時脈對一輸出時脈差動對取樣，並轉換該第二參考時脈及該輸出時脈差動對之間的相位誤差以輸出一第一電荷幫浦控制訊號對；及一第一電荷幫浦電路，依據該第一電荷幫浦控制訊號對產生該第二控制訊號；以及一次取樣鎖相迴路，經配置以預定的一鎖相迴路頻率產生該輸出時脈差動對，且該輸出時脈差動對鎖相於該第一參考訊號，其包括：一第二次取樣相位偵測器，經配置以該第一參考時脈對該輸出時脈差動對取樣，並轉換該第一參考時脈及該輸出時脈差動對之間的相位誤差以輸出一第二電荷幫浦控制訊號對；以及一第二電荷幫浦電路，經配置以依據該第二電荷幫浦控制訊號對產生一第三控制訊號；一相位頻率偵測電路，經配置以接收該第一參考時脈及一除頻訊號，當該第一參考時脈及該除頻訊號之間的一相位誤差大於一預定死區時間時，該相位偵測電路產生一第四控 制訊號；一電壓控制振盪器，經配置以依據該第三控制訊號及該第四控制訊號產生該輸出時脈差動對；及一第一除頻器，經配置以將該輸出時脈差動對除頻以產生該除頻訊號，其中該第一次取樣相位偵測器及該第二次取樣相位偵測器具有對稱電路架構，且該第一電荷幫浦電路及該第二電荷幫浦電路具有對稱電路架構，使該第一次取樣相位偵測器及該第二次取樣相位偵測器分別對該輸出時脈差動對取樣時具有相同負載。
- 如申請專利範圍第1項所述的鎖相迴路電路，其中該第二參考時脈係為該第一參考時脈的反相訊號。
- 如申請專利範圍第2項所述的鎖相迴路電路，其中該第二次取樣相位偵測器包括：一第三取樣開關，一端接收該輸出時脈差動對的該第一輸出時脈，其控制端由該第一參考時脈控制以對該第二輸出時脈取樣，以從其另一端輸出該第二電荷幫浦控制訊號對的一第三電荷幫浦控制訊號；以及一第四取樣開關，一端接收該輸出時脈差動對的該第二輸出時脈，其控制端由該第二參考時脈控制以對該第二輸出時脈取樣，以從其另一端輸出該第二電荷幫浦控制訊號對的一第四電荷幫浦控制訊號。
- 如申請專利範圍第3項所述的鎖相迴路電路，其中該第一次取樣相位偵測器包括：一第一取樣電容，連接於該第一取樣開關的該另一端及一第一參考電壓源之間；一第二取樣電容，連接於該第二取樣開關的該另一端及一第二 參考電壓源之間。
- 如申請專利範圍第4項所述的鎖相迴路電路，其中該第二次取樣相位偵測器包括：一第三取樣電容，連接於該第三取樣開關的該另一端及一第三參考電壓源之間；一第四取樣電容，連接於該第四取樣開關的該另一端及一第四參考電壓源之間。
- 如申請專利範圍第5項所述的鎖相迴路電路，其中該第一電荷幫浦電路包括：一第一差動對電路，用於將該第一電荷幫浦控制訊號及該第二電荷幫浦控制訊號轉換為一第一電荷幫浦控制電流及一第二電荷幫浦控制電流；一第一電荷幫浦，依據一第一脈衝控制訊號將該第一電荷幫浦控制電流及該第二電荷幫浦控制電流之差值轉換為該第二控制訊號並輸出。
- 如申請專利範圍第6項所述的鎖相迴路電路，其中該第二電荷幫浦電路包括：一第二差動對電路，用於將該第三電荷幫浦控制訊號及該第四電荷幫浦控制訊號轉換為一第三電荷幫浦控制電流及一第四電荷幫浦控制電流；一第二電荷幫浦，依據一第二脈衝控制訊號將該第三電荷幫浦控制電流及該第四電荷幫浦控制電流之差值轉換為該第三控制訊號並輸出。
- 如申請專利範圍第7項所述的鎖相迴路電路，其中該第一電荷幫浦電路更包括一第一電流鏡電路，以複製該第一電荷幫浦控制電流及該第二電荷幫浦控制電流並輸入該第一電荷幫浦。
- 如申請專利範圍第8項所述的鎖相迴路電路，其中該第二電荷 幫浦電路更包括一第二電流鏡電路，以複製該第三電荷幫浦控制電流及該第四電荷幫浦控制電流並輸入該第二電荷幫浦。
- 如申請專利範圍第9項所述的鎖相迴路電路，其中該第一差動對電路包括：一第一電晶體，其第一端連接一第一系統參考電壓，其第二端連接其第三端；一第二電晶體，其第一端連接該第一電晶體的第三端，其第二端接收該第一電荷幫浦控制訊號，其第三端通過一第一電流源連接於一第二系統參考電壓；一第三電晶體，其第一端連接該第一系統參考電壓，其第二端連接其第三端；一第四電晶體，其第一端連接該第三電晶體的第三端，其第二端接收該第二電荷幫浦控制訊號，其第三端通過該第一電流源連接於該第二系統參考電壓。
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Also Published As
| Publication number | Publication date |
|---|---|
| US10826503B1 (en) | 2020-11-03 |
| TW202046644A (zh) | 2020-12-16 |
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