TW201535686A

TW201535686A - 半導體記憶裝置

Info

Publication number: TW201535686A
Application number: TW103122865A
Authority: TW
Inventors: Hideyuki Kamata; Toshifumi Minami; Teppei Higashitsuji; Atsuhiro Sato; Keisuke Yonehama; Yasuyuki Baba; Hiroshi Shinohara
Original assignee: Toshiba Kk
Priority date: 2014-03-14
Filing date: 2014-07-02
Publication date: 2015-09-16
Also published as: US20150262669A1; CN104916316A; US9437300B2; TWI567947B; CN104916316B; JP2015177002A

Abstract

本發明提供一種可抑制面積增加之半導體記憶裝置。實施形態之半導體記憶裝置包括第1、第2記憶胞電晶體MT、第1、第2字元線WL、第1、第2電晶體50、及第1、第2驅動電路60。第1記憶胞電晶體MT係設置於半導體基板上方且包括電荷儲存層。第2記憶胞電晶體MT係設置於第1記憶胞電晶體MT之上方且包括電荷儲存層。第1、第2字元線WL分別與第1、第2記憶胞電晶體MT連接。第1、第2驅動電路60分別輸出應施加至第1、第2字元線WL之電壓。第1、第2電晶體50分別將第1、第2字元線WL與第1、第2驅動電路60之間連接。第1電晶體50與第2電晶體50之尺寸不同。

Description

半導體記憶裝置

[相關申請案]

本申請案享受以日本專利申請案2014-52079號(申請日：2014年3月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

本發明之實施形態係關於一種半導體記憶裝置。

近年來，已知有三維地排列有記憶胞之NAND(Not AND，反及)型快閃記憶體。

本實施形態提供一種可抑制面積增加之半導體記憶裝置。

實施形態之半導體記憶裝置包括第1、第2記憶胞電晶體、第1、第2字元線、第1、第2電晶體、及第1、第2驅動電路。第1記憶胞電晶體係設置於半導體基板上方且包括電荷儲存層。第2記憶胞電晶體係設置於第1記憶胞電晶體之上方且包括電荷儲存層。第1、第2字元線分別與第1、第2記憶胞電晶體連接。第1、第2驅動電路分別輸出應施加至第1、第2字元線之電壓。第1、第2電晶體分別將第1、第2字元線與第1、第2驅動電路之間連接。第1電晶體與第2電晶體之尺寸不同。

1‧‧‧NAND型快閃記憶體

10‧‧‧記憶胞陣列

11‧‧‧列解碼器

11-1~11-4‧‧‧列解碼器

12‧‧‧驅動電路

13‧‧‧感測放大器

14‧‧‧電壓產生電路

15‧‧‧控制電路

16‧‧‧NAND串

20‧‧‧周邊電路

21、23、26、27a、27b、34a、34b、73、74、83‧‧‧半導體層

22‧‧‧背閘極孔

24‧‧‧記憶體孔

24a‧‧‧記憶體孔

24b‧‧‧記憶體孔

25a、87‧‧‧區塊絕緣層

25b、86‧‧‧電荷儲存層

25c、33a、33b、85‧‧‧閘極絕緣層

26a‧‧‧柱狀部

26b‧‧‧連結部

27‧‧‧導電層

28、29、30、75、88‧‧‧金屬層

31、81、82‧‧‧絕緣層

32‧‧‧狹縫

40‧‧‧區塊解碼器

50、51、52、53、54、55‧‧‧電晶體

50-1~50-2n、51-1~51-4、52-1~52-4、53-1~53-4、54-1~54-4、55‧‧‧電晶體

60‧‧‧WL驅動器

60-1~60-2n‧‧‧WL驅動器

61‧‧‧SGD驅動器

61-1~61-4‧‧‧SGD驅動器

62‧‧‧SGS驅動器

62-1~62-4‧‧‧SGS驅動器

63‧‧‧電壓驅動器

64‧‧‧BG驅動器

70‧‧‧p型井區域

71、72‧‧‧雜質擴散層

80‧‧‧半導體基板

82-1~82-4‧‧‧絕緣膜

83-1~83-3‧‧‧半導體層

84‧‧‧翼型構造

84-1~84-4‧‧‧翼型構造

A1、A2、B1‧‧‧面積

BA‧‧‧區塊位址

BC‧‧‧位元線接觸

BC1~BC6‧‧‧接觸插塞

BG、BG1‧‧‧背閘極線

BGD、CG1~CG(2n)、SGDD1~SGDD4、SGSD1~SGSD4、RDECADn、TG‧‧‧信號線

BLK1~BLK4‧‧‧區塊

BL、BL1~BL6、BLm‧‧‧位元線

BT‧‧‧背閘極電晶體

CPWELL‧‧‧井線

CSG1~CSG4‧‧‧行選擇閘極

D1、Dn‧‧‧直徑

GR1-1~GR4-1‧‧‧串組

GSL1、GSL2、SGD、SGD1~SGD4、SGS、 SGS1~SGS4‧‧‧選擇閘極線

L、L1~Ln‧‧‧閘極長度

L1‧‧‧背閘極電晶體層

L2‧‧‧記憶胞電晶體層

L3‧‧‧選擇電晶體層

L4‧‧‧配線層

MT1~MT(2n)‧‧‧記憶胞電晶體

MU1、MU2‧‧‧記憶體單元

SC‧‧‧接觸插塞

SC1~SC3‧‧‧源極線接觸

SGD_COM‧‧‧節點

SL‧‧‧源極線

SR1~SR3‧‧‧NAND串

SSL1~SSL4‧‧‧控制信號線

ST1、ST2‧‧‧選擇電晶體

SU1~SU4‧‧‧串單元

VPGM、VPGM1~VPGMn‧‧‧編程電壓

W、W1~Wn‧‧‧閘極寬度

WL1~WL(2n)‧‧‧字元線

ZN1~ZN3‧‧‧區

圖1係第1實施形態之半導體記憶裝置之方塊圖。

圖2係第1實施形態之半導體記憶裝置之區塊配置圖。

圖3係第1實施形態之記憶胞陣列之電路圖。

圖4係第1實施形態之記憶胞陣列之剖面圖。

圖5係表示第1實施形態之字元線與對應之記憶體孔徑之關係的曲線圖。

圖6係表示第1實施形態之記憶體孔之深度與直徑之關係的曲線圖。

圖7係第1實施形態之記憶胞電晶體之剖面圖。

圖8係第1實施形態之列解碼器與驅動電路之方塊圖。

圖9係表示第1實施形態之字元線與對應之電晶體50之尺寸之關係的曲線圖。

圖10係第1實施形態之資料寫入方法之流程圖。

圖11係表示第1實施形態之可傳輸之最大電壓相對於電晶體50之尺寸之關係的曲線圖。

圖12係第1實施形態之自WL驅動器傳輸至電晶體50之編程電壓之時序圖。

圖13係第1實施形態之傳輸至字元線WL1之編程電壓之時序圖。

圖14係第1實施形態之傳輸至字元線WLn之編程電壓之時序圖。

圖15係表示第1實施形態之NAND串之製造步驟之剖面圖。

圖16係表示第1實施形態之NAND串之製造步驟之剖面圖。

圖17係表示第1實施形態之NAND串之製造步驟之剖面圖。

圖18係第2實施形態之電晶體50之俯視圖。

圖19係第2實施形態之第1例之電晶體50之佈局圖。

圖20係尺寸相同之電晶體50之佈局圖。

圖21係第2實施形態之第2例之電晶體50之佈局圖。

圖22係第2實施形態之第3例之電晶體50之佈局圖。

圖23係第3實施形態之記憶胞陣列之剖面圖。

圖24係第3實施形態之電晶體50與WL驅動器之方塊圖。

圖25係表示第3實施形態之字元線和與之對應之編程電壓及電晶體50之尺寸之關係的曲線圖。

圖26係第4實施形態之記憶胞陣列之剖面圖。

圖27係表示第4實施形態之字元線和與之對應之記憶體孔徑、編程電壓、及電晶體50之尺寸之關係的曲線圖。

圖28係第5實施形態之記憶胞陣列之剖面圖。

圖29係表示第5實施形態之記憶體孔之深度與直徑之關係的曲線圖。

圖30係表示第5實施形態之字元線和與之對應之編程電壓及電晶體50之尺寸之關係的曲線圖。

圖31係第6實施形態之第1例之記憶胞陣列之剖面圖。

圖32係第6實施形態之第2例之記憶胞陣列之剖面圖。

圖33係第7實施形態之第1例之記憶胞陣列之電路圖。

圖34係第7實施形態之第1例之記憶胞陣列之立體圖。

圖35係第7實施形態之第1例之記憶胞陣列之俯視圖。

圖36係沿著圖35中之36-36線之剖面圖。

圖37係沿著圖35中之37-37線之剖面圖。

圖38係沿著圖35中之38-38線之剖面圖。

圖39係第7實施形態之第2例之記憶胞陣列之立體圖。

圖40係第7實施形態之第2例之記憶胞陣列之俯視圖。

圖41係沿著圖40中之41-41線之剖面圖。

圖42係沿著圖40中之42-42線之剖面圖。

圖43係第1至第7實施形態之第1變化例之記憶胞陣列之電路圖。

以下，參照圖式對實施形態進行說明。於該說明時，於所有圖中，對共通之部分標註共通之參照符號。

1.第1實施形態

對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉記憶胞積層於半導體基板上之三維積層型NAND型快閃記憶體為例進行說明。

1.1關於半導體記憶裝置之構成

首先，對本實施形態之半導體記憶裝置之構成進行說明。

1.1.1關於半導體記憶裝置之整體構成

圖1係本實施形態之半導體記憶裝置之方塊圖。如圖所示，NAND型快閃記憶體1包括記憶胞陣列10、列解碼器11(11-1~11-4)、驅動電路12、感測放大器13、電壓產生電路14、及控制電路15。

記憶胞陣列10包括作為非揮發性之記憶胞之集合之複數個(本例中為4個)區塊BLK(BLK1~BLK4)。同一區塊BLK內之資料一次性被抹除。區塊BLK分別包括作為記憶胞串列連接而成之NAND串16之集合之複數個(本例中為4個)串單元SU(SU1~SU4)。當然，記憶胞陣列10內之區塊數及區塊BLK內之串單元數為任意。

列解碼器11-1~11-4分別與區塊BLK1~BLK4建立對應而設置。而且，選擇相對應之區塊BLK之列方向。

驅動電路12係將資料之寫入、讀出及抹除所需之電壓供給至列解碼器11。該電壓由列解碼器11施加至記憶胞。

感測放大器13係於資料之讀出時，感測、放大自記憶胞讀出之資料。又，於資料之寫入時，將寫入資料傳輸至記憶胞。

電壓產生電路14係產生資料之寫入、讀出及抹除所需之電壓，並將該電壓供給至驅動電路12。

控制電路15控制NAND型快閃記憶體整體之動作。

圖2係記憶胞陣列10與周邊電路20之於半導體基板上方之區塊配置圖。周邊電路20包括圖1所示之列解碼器11-1~11-4、驅動電路12、感測放大器13、電壓產生電路14、及控制電路15之至少任一者。周邊電路20係二維地配置於半導體基板之平面上。而且，記憶胞陣列10係三維地形成於周邊電路20之上方，並與周邊電路20電性連接。

關於記憶胞陣列10與周邊電路20之配置，例如，記載於名為“半導體記憶體器件”之於2012年1月17日申請之美國專利申請案13/351,737號中。該專利申請案之全部內容藉由參照而援用於本案說明書中。

1.1.2關於記憶胞陣列10

其次，對上述記憶胞陣列10之構成之詳細情況進行說明。圖3係區塊BLK1之電路圖。區塊BLK2~BLK4亦具有相同之構成。

如圖所示，區塊BLK1包含4個串單元SU。又，各串單元SU包含m個(m為自然數)NAND串16。

NAND串16分別包含例如2n個(n為自然數，例如4、8、16、32、64等)記憶胞電晶體MT(MT1~MT(2n))、2個選擇電晶體ST1、2個選擇電晶體ST2、及背閘極電晶體BT。再者，選擇電晶體ST1與ST2之各個數為任意。背閘極電晶體BT亦與記憶胞電晶體MT同樣地，包括包含控制閘極與電荷儲存層之積層閘極。然而，背閘極電晶體BT並非用於保持資料者，而於資料之寫入及抹除時僅作為電流路徑發揮功能。各2個選擇電晶體ST1與ST2分別串列連接，記憶胞電晶體MT及背閘極電晶體BT係以其電流路徑串列連接之方式配置於選擇電晶體ST1、ST2間。再者，背閘極電晶體BT設置於記憶胞電晶體MTn與MT(n+1)之間。該串列連接之一端側之記憶胞電晶體MT1之電流路徑係連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT(2n)之電流路徑係連接於選擇電晶體ST2之電流路徑之一端。

串單元SU1~SU4之各選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD1~SGD4，選擇電晶體ST2之閘極分別共通連接於選擇閘極線SGS1~SGS4。與此相對，位於同一區塊BLK1內之記憶胞電晶體MT1~MT(2n)之控制閘極分別共通連接於字元線WL1~WL(2n)，背閘極電晶體BT之控制閘極共通連接於背閘極線BG(區塊BLK1~BLK4中分別為BG1~BG4)。

即，字元線WL1~WL(2n)及背閘極線BG係於同一區塊BLK1內之複數個串單元SU1~SU4間被共通連接，與此相對，即便於同一區塊BLK1內，選擇閘極線SGD、SGS亦針對串單元SU1~SU4中之每一個而獨立。

又，於記憶胞陣列10內配置成矩陣狀之NAND串16中位於同一列之NAND串16之經串列連接之2個選擇電晶體ST1之電流路徑之另一端係共通連接於任一位元線BL(BL1~BLm)。即，位元線BL係於複數個區塊BLK間，共通地連接NAND串16。又，經串列連接之2個選擇電晶體ST2之電流路徑之另一端係共通地連接於源極線SL。源極線SL例如於複數個區塊間，共通地連接NAND串16。

如上所述，位於同一區塊BLK內之記憶胞電晶體MT之資料一次性被抹除。與此相對，資料之讀出及寫入係對任一區塊BLK之任一串單元SU中之共通地連接於任一字元線WL之複數個記憶胞電晶體MT一次性進行。將該單位稱為「頁」。

其次，對上述NAND串16之構成之詳細情況進行說明。圖4係NAND串16之剖面圖。

NAND串16成為如圖4所示之三維積層構造，包含依次形成於半導體基板上方之背閘極電晶體層L1、記憶胞電晶體層L2、選擇電晶體層L3、及配線層L4。

背閘極電晶體層L1係作為背閘極電晶體BT發揮功能。記憶胞電晶體層L2係作為記憶胞電晶體MT1~MT(2n)(NAND串16)發揮功能。選擇電晶體層L3係作為選擇電晶體ST1、ST2發揮功能。配線層L4係作為源極線SL及位元線BL發揮功能。

背閘極電晶體層L1包含背閘極導電層21。背閘極導電層21係以於與半導體基板平行之列方向及行方向二維地擴展之方式形成。背閘極導電層21係於每一區塊BLK被分斷。背閘極導電層21係由例如多晶矽形成。背閘極導電層21係作為背閘極線BG發揮功能。

記憶胞電晶體層L2形成於背閘極導電層L1之上層。記憶胞電晶體層L2包含字元線導電層23。字元線導電層23係隔著層間絕緣膜層(未圖示)而積層有n層。字元線導電層23係於行方向具有特定間距地形成為沿列方向延伸之條狀。字元線導電層23係由例如多晶矽形成。字元線導電層23係作為各記憶胞電晶體MT1~MT(2n)之控制閘極(字元線WL1~WL(2n))發揮功能。

選擇電晶體層L3形成於記憶胞電晶體層L2之上層。選擇電晶體層L3包含導電層27a及27b。導電層27a及27b係隔著層間絕緣膜層而積層有2層。導電層27a及27b係以於行方向具有特定間距之方式形成為沿列方向延伸之條狀。一對導電層27a與一對導電層27b係於行方向交替地配置。導電層27a形成於一字元線導電層23之上層，導電層27b形成於另一字元線導電層23之上層。導電層27a及27b係由例如多晶矽形成。導電層27a係作為選擇電晶體ST2之閘極(選擇閘極線SGS)發揮功能，導電層27b係作為選擇電晶體ST1之閘極(選擇閘極線SGD)發揮功能。導電層27a及27b各設置有2層之原因係為了將選擇電晶體ST1及ST2形成為所需之尺寸。即，選擇閘極線SGD及SGS必須形成為大於等於一定厚度之膜厚，且其膜厚大於成為字元線WL之導電層23。然而，若增大導電層27a及27b之膜厚，則貫通其等之記憶體孔成為錐形狀，而特性變差。因此，形成膜厚相對較小之各2層導電層27a及27b，藉由該2層導電層27a構成選擇電晶體ST2，並藉由2層導電層27b 構成選擇電晶體ST1。藉此，可防止由錐形狀所致之選擇電晶體ST1及ST2之特性變差。由此，於圖3之等效電路中，於各NAND串16中記載有2個選擇電晶體ST1，但其實質上作為1個電晶體發揮功能，該情況對於選擇電晶體ST2而言亦相同。

又，記憶胞電晶體層L2及選擇電晶體層L3具有記憶體孔24。記憶體孔24例如貫通導電層27b與字元線WL1~WLn而到達至背閘極電晶體層L1，又，另一記憶體孔24貫通導電層27a與WL(n+1)~WL(2n)而到達至背閘極電晶體層L1。又，記憶體孔24係以於背閘極導電層21之行方向之端部附近整合之方式形成。

進而，如圖4所示，背閘極電晶體層L1、記憶胞電晶體層L2、及選擇電晶體層L3包含區塊絕緣層25a、電荷儲存層25b、隧道絕緣層25c、及半導體層26。半導體層26係作為NAND串16之主體(各電晶體之背閘極)發揮功能。

如圖4所示，區塊絕緣層25a係具有特定厚度地形成於面向背閘極孔22及記憶體孔24之側壁。電荷儲存層25b係具有特定厚度地形成於區塊絕緣層25a之側面。隧道絕緣層25c係具有特定厚度地形成於電荷儲存層25b之側面。半導體層26係以與隧道絕緣層25c之側面接觸之方式形成。半導體層26係以填埋背閘極孔22及記憶體孔24之方式形成。

半導體層26係自列方向觀察時形成為U字狀。即，半導體層26包含沿相對於半導體基板之表面垂直之方向延伸之一對柱狀部26a、及將一對柱狀部26a之下端連結之連結部26b。

區塊絕緣層25a及隧道絕緣層25c係由例如氧化矽(SiO₂)形成。電荷儲存層25b係由例如氮化矽(SiN)形成。半導體層26係由例如多晶矽形成。該等區塊絕緣層25a、電荷儲存層25b、隧道絕緣層25c、及半導體層26形成作為記憶胞電晶體MT發揮功能之MONOS(Metal Oxide Nitride Oxide Silicon，金屬氧化物氮氧化矽)型電晶體。

若採用另一種說法對上述背閘極電晶體層L1之構成進行說明，則隧道絕緣層25c係以包圍連結部26b之方式形成。電荷儲存層25b係以包圍隧道絕緣層25c之方式形成。區塊絕緣層25a係以包圍電荷儲存層25b之方式形成。背閘極導電層21係以包圍區塊絕緣層25a之方式形成。

又，若採用另一種說法對上述記憶胞電晶體層L2及選擇電晶體層L3之構成進行說明，則隧道絕緣層25c係以包圍柱狀部26a之方式形成。電荷儲存層25b係以包圍隧道絕緣層25c之方式形成。區塊絕緣層25a係以包圍電荷儲存層25b之方式形成。字元線導電層23、導電層27a及27b係以包圍區塊絕緣層25a之方式形成。

如圖4所示，配線層L4形成於選擇電晶體層L3之上層。配線層L4包含源極線層28、插塞層29、及位元線層30。

源極線層28形成為沿列方向延伸之板狀。源極線層28係以與於行方向鄰接之一對導電層27a之上表面接觸之方式形成。插塞層29係以與導電層27b之上表面接觸且沿相對於半導體基板之表面垂直之方向延伸的方式形成。位元線層30係於列方向具有特定間距地形成為沿行方向延伸之條狀。位元線層30係以與插塞層29之上表面接觸之方式形成。源極線層28、插塞層29、及位元線層30係由例如鎢(W)等金屬形成。源極線層28係作為圖1及圖3中所說明之源極線SL發揮功能，位元線層30係作為圖1及圖3中所說明之位元線BL發揮功能。

關於記憶胞陣列10之構成，例如，記載於名為“三維積層非揮發性半導體記憶體”之於2009年3月19日申請之美國專利申請案12/407,403號中。又，記載於名為“三維積層非揮發性半導體記憶體”之於2009年3月18日申請之美國專利申請案12/406,524號、名為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日申請之美國專利申請案12/679,991號、名為“半導體記憶體及其製造方法”之於2009 年3月23日申請之美國專利申請案12/532,030號中。該等專利申請案之全部內容藉由參照而援用於本案說明書中。

1.1.2.1關於記憶體孔24之形狀

其次，對記憶體孔24之形狀、形成於字元線WLi(i為1~2n之任意之編號)之記憶體孔24之直徑Di、及記憶胞電晶體MTi之尺寸之關係進行說明。圖5係表示字元線WL與對應之記憶體孔24之直徑D之關係的曲線圖，圖6係表示記憶體孔24之深度與直徑之關係的曲線圖。

如圖4所示，記憶體孔24不具有側壁相對於半導體基板平面之傾斜角度為90度之垂直形狀，而成為傾斜角度小於等於90度之形狀(此處稱為錐形狀)。因此，如圖5所示，形成於位於上層之字元線WL之記憶體孔24與形成於位於下層之字元線WL之記憶體孔24相比，其直徑D較大。更具體而言，若著眼於形成於字元線WL1~WLn之記憶體孔24，則D1>D2>...>Dn之關係成立。同樣地，若著眼於形成於字元線WL(n+1)~WL(2n)之記憶體孔24，則成為D(n+1)<D(n+2)<...<D(2n)之關係。而且，如圖6所示，形成於例如如字元線WL1與WL(2n)般位於同一層之字元線WL的記憶體孔24之直徑D相互成為相同(或者大致相同)之大小。而且，位於越下層之層，則記憶體孔24之直徑D越小。

又，記憶胞電晶體MT之尺寸係依存於記憶體孔24之直徑D。本說明書中敍述之所謂記憶胞電晶體MT之尺寸，例如，可為由字元線WL之厚度與形成於字元線WL之記憶體孔24之圓周決定的記憶體孔24之表面積、由字元線WL之厚度與記憶胞電晶體MT之電荷儲存層25b之厚度及圓周決定的電荷儲存層25b之體積、或者由字元線WL之厚度與記憶胞電晶體MT之半導體層26之直徑決定的半導體層26之體積等。於任一情形時，只要字元線WL之厚度於各層相同，則記憶胞電晶體MT之尺寸係由記憶體孔24之直徑D(=記憶體孔之圓周)決定。圖 7係記憶胞電晶體MT1及MTn之剖面圖。如圖所示，D1>Dn，因此，記憶胞電晶體MT1與MTn之尺寸TS1及TSn亦具有TS1>TSn之關係。即，記憶體孔24之直徑D越小，則記憶胞電晶體MT之尺寸越小。

1.1.3關於列解碼器11

其次，對列解碼器11之構成進行說明。列解碼器11-1~11-4分別與區塊BLK1~BLK4相關聯地設置，係為了將區塊BLK1~BLK4設為選擇或者非選擇而設置。圖8表示列解碼器11-1及驅動電路12之構成。再者，列解碼器11-2~11-4之構成亦與列解碼器11-1相同。

如圖所示，列解碼器11-1包括區塊解碼器40以及高耐壓n通道MOS(Metal Oxide Semiconductor，金氧半導體)電晶體50(50-1~50-2n)、51(51-1~51-4)、52(52-1~52-4)、53(53-1~53-4)、54(54-1~54-4)及55。

1.1.3.1關於區塊解碼器40

首先，對區塊解碼器40進行說明。區塊解碼器40對區塊位址BA進行解碼。繼而，根據其結果決定信號線TG及信號線RDECADn之邏輯位準，控制電晶體50~55之接通/斷開狀態。

於資料之寫入、讀出及抹除時，區塊位址與該區塊BLK1一致之情形時，區塊解碼器40對信號線TG施加“H(high，高)”位準，並對信號線RDECADn施加“L(low，低)”位準(例如0V)。另一方面，於區塊位址與該區塊BLK1不一致時，區塊解碼器40對信號線TG施加“L”位準(例如0V)，並對信號線RDECADn施加“H”位準。

1.1.3.2關於電晶體50

其次，對電晶體50進行說明。電晶體50係用於對選擇區塊BLK之字元線WL傳輸電壓者。電晶體50-1~50-2n係電流路徑之一端分別連接於對應之區塊BLK1之字元線WL1~WL(2n)，另一端分別連接於信號線CG1~CG(2n)，閘極共通地連接於信號線TG。

因此，於例如與選擇區塊BLK1對應之列解碼器11-1中，電晶體50-1~50-2n設為接通狀態，字元線WL1~WL(2n)連接於信號線CG1~CG(2n)。另一方面，於與非選擇區塊BLK2~BLK4對應之列解碼器11-2~11-4中，電晶體50-1~50-2n設為斷開狀態，字元線WL1~WL(2n)係自信號線CG1~CG(2n)分離。

又，如圖8所示，電晶體50-1~50-2n具有互不相同之電晶體尺寸。本說明書中敍述之所謂電晶體尺寸，例如，係指電晶體之由決定閘極尺寸之閘極長度L與閘極寬度W之積(L×W)所決定的面積。而且，電晶體50-1~50-2n係閘極長度L與閘極寬度W之任一者或者兩者互不相同。圖9係表示字元線WL與和各字元線WL對應之電晶體50之電晶體尺寸之關係的曲線圖。如圖所示，若著眼於與字元線WL1~WLn對應之電晶體50-1~50-n，則該等電晶體尺寸TS1~TSn存在TS1>TS2>...>TSn之關係。又，若著眼於與字元線WL(n+1)~WL(2n)對應之電晶體50-(n+1)~50-2n，則該等電晶體尺寸TS(n+1)~TS(2n)存在TS(2n)>TS(2n-1)>...>TS(n+1)之關係。

即，電晶體50中與所形成之記憶體孔24之直徑D越大之字元線WL對應者，其電晶體尺寸亦越大。換言之，電流驅動力(電壓傳輸能力)越高。

1.1.3.3關於電晶體51、52

其次，返回至圖8，對電晶體51、52進行說明。電晶體51-1~51-4、52-1~52-4係用以對選擇閘極線SGD傳輸電壓者。電晶體51-1~51-4係各自之電流路徑之一端連接於對應之BLK1之選擇閘極線SGD1~SGD4，另一端連接於信號線SGDD1~SGDD4，閘極共通地連接於信號線TG。又，電晶體52-1~52-4係各自之電流路徑之一端連接於選擇閘極線SGD1~SGD4，另一端連接於節點SGD_COM，閘極共通地連接於信號線RDECADn。節點SGD_COM係例如0V等將選擇電晶體 ST1設為斷開狀態之電壓。

因此，於例如與選擇區塊BLK1對應之列解碼器11-1中，電晶體51-1~51-4設為接通狀態，電晶體52-1~52-4設為斷開狀態。由此，選擇區塊BLK1之選擇閘極線SGD1~SGD4連接於信號線SGDD1~SGDD4。

另一方面，於與非選擇區塊BLK2~BLK4對應之列解碼器11-2~11-4中，電晶體51-1~51-4設為斷開狀態，電晶體52-1~52-4設為接通狀態。由此，非選擇區塊BLK2~BLK4之選擇閘極線SGD1~SGD4連接於節點SGD_COM。

1.1.3.4關於電晶體53、54

電晶體53、54係用於對選擇閘極線SGS傳輸電壓者，其連接及動作係與於電晶體51、52中將選擇閘極線SGD更換為選擇閘極線SGS所得者等效。

即，於與選擇區塊BLK1對應之列解碼器11-1中，電晶體53-1~53-4設為接通狀態，電晶體54-1~54-4設為斷開狀態。另一方面，於與非選擇區塊BLK2~BLK4對應之列解碼器11-2~11-4中，電晶體53-1~53-4設為斷開狀態，電晶體54-1~54-4設為接通狀態。

1.1.3.5關於電晶體55

其次，對電晶體55進行說明。電晶體55係用於對背閘極線BG傳輸電壓者。電晶體55係電流路徑之一端連接於對應之區塊BLK1之背閘極線BG1，另一端連接於信號線BGD，閘極共通地連接於信號線TG。

因此，於與選擇區塊BLK1對應之列解碼器11-1中，電晶體55設為接通狀態，於與非選擇區塊BLK2~BLK4對應之列解碼器11-2~11-4中，電晶體55設為斷開狀態。

1.1.4關於驅動電路12

接著，對圖8所示之驅動電路12之構成進行說明。驅動電路12係對信號線CG1~CG(2n)、SGDD1~SGDD4、SGSD1~SGSD4、及BGD之各者傳輸資料之寫入、讀出及抹除所需之電壓。

驅動電路12包括WL驅動器60(60-1~60-2n)、SGD驅動器61(61-1~61-4)、SGS驅動器62(62-1~62-4)、BG驅動器64、及電壓驅動器63。

1.1.4.1關於電壓驅動器63

首先，對電壓驅動器63進行說明。電壓驅動器63傳輸區塊解碼器40及WL驅動器60中使用之電壓。所傳輸之電壓係於電壓產生電路14內產生。

於資料寫入(程式化)時自電壓驅動器63傳輸之電壓係例如VPGM、VPGMH、VPASS、及VISO。VPGM係傳輸至選擇字元線WL之高電壓。VPGMH係大於VPGM之電壓，於經由區塊解碼器40將列解碼器之電晶體50、51、53、55設為接通狀態時施加至各閘極。VPASS係傳輸至非選擇字元線WL之電壓，且係無關於保持資料而將記憶胞電晶體MT設為接通狀態之電壓。VISO係傳輸至非選擇字元線WL之電壓，且係無關於保持資料而將記憶胞電晶體MT設為斷開狀態之電壓。

於讀入資料時自電壓驅動器63傳輸之電壓係VREAD、VREADH、及VCGRV。VREAD係傳輸至非選擇字元線WL之電壓，且係無關於保持資料而將記憶胞電晶體MT設為接通狀態之電壓。VREADH係大於VREAD之電壓，且係於經由區塊解碼器40將列解碼器之電晶體50、51、53、55設為接通狀態時施加至各閘極。VCGRV係傳輸至選擇字元線WL之高電壓。

1.1.4.2關於WL驅動器60

其次，對WL驅動器60進行說明。WL驅動器60-1~60-2n分別對信號線CG1~CG(2n)(字元線WL1~WL(2n))傳輸所需之電壓。

於與選擇字元線WL對應之WL驅動器60，於程式化時，將電壓VPGM傳輸至對應之信號線CG。又，於讀出時，將電壓VCGRV傳輸至對應之信號線CG。而且，該等電壓經由電晶體50之電流路徑而傳輸至選擇字元線WL。

又，於與非選擇字元線WL對應之WL驅動器60，於程式化時，選擇電壓VPASS或電壓VISO，並傳輸至對應之信號線CG。又，於讀出時，將電壓VREAD傳輸至對應之信號線CG。而且，該等電壓經由電晶體50之電流路徑而傳輸至非選擇字元線WL。

再者，亦可於各區塊BLK間共用CG1~CG(2n)。即，屬於4個區塊BLK1~BLK4之各者之4根字元線WL1亦可經由對應之列解碼器11-1~11-4之電晶體50-1而由同一WL驅動器60-1驅動。其他信號線CG1~CG(2n)亦情況相同。

1.1.4.3關於SGD驅動器61

其次，對SGD驅動器61進行說明。SGD驅動器61-1~61-4分別對信號線SGDD1~SGDD4(選擇閘極線SGD1~SGD4)傳輸所需之電壓。

於與連接於包含選擇字元線WL之NAND串16之選擇閘極線SGD對應的SGD驅動器61，將電壓VSGD傳輸至對應之信號線SGDD。電壓VSGD係於讀出時使選擇電晶體ST1接通之電壓(於寫入時，根據寫入資料使其接通)。另一方面，除此以外之SGD驅動器61係將例如0V傳輸至信號線SGDD。

1.1.4.4關於SGS驅動器62

其次，對SGS驅動器62進行說明。SGS驅動器62-1~62-4分別對信號線SGSD1~SGSD4(選擇閘極線SGS1~SGS4)傳輸所需之電壓。於讀出時，於與連接於包含選擇字元線WL之NAND串16之選擇閘極線SGS對應的SGS驅動器62，將電壓VSGS傳輸至對應之信號線 SGSD。電壓VSGS係使選擇電晶體ST2接通之電壓。另一方面，除此以外之SGS驅動器62係將例如0V傳輸至信號線SGSD。寫入時亦情況相同。

1.1.4.5關於BG驅動器64

其次，對BG驅動器64進行說明。BG驅動器64係於寫入時將電壓VPASS(或VISO)傳輸至背閘極線BG，於讀出時將電壓VREAD傳輸至背閘極線BG。

1.2關於資料之寫入動作

其次，以電晶體50與WL驅動器60之動作為中心，對上述構成之NAND型快閃記憶體之寫入動作進行說明。

1.2.1關於資料之寫入動作之全體之流程

首先，利用圖10簡單地對資料之寫入動作之流程進行說明。圖10係表示寫入動作之流程之流程圖。

資料之寫入係對任一串單元SU內之連接於同一字元線WL之所有記憶胞電晶體MT(1頁)一次性進行。於本說明書中，將如下動作稱為「程式化」：對控制閘極與通道之間賦予電位差而向電荷儲存層注入電荷，藉此使記憶胞電晶體MT之閾值上升。藉由執行該程式化複數次，而記憶胞電晶體MT之閾值上升至所期望之值，進行資料之寫入動作。

首先，控制電路15接收到寫入命令時，進行設置(步驟S10)。即，對電壓產生電路14命令電路之啟動。電壓產生電路14響應控制電路15而產生VPGMH、VPGM、VPASS(及VISO)。

繼而，對感測放大器13傳輸寫入資料，進而，自感測放大器13對各位元線BL傳輸寫入資料(步驟S11)。換言之，感測放大器13係將與寫入資料對應之電壓施加至各位元線BL。

繼而，進行程式化(步驟S12)。以選擇圖4所示之區塊BLK1之串單元SU1之字元線WL3之情形為例，對程式化動作之詳細情況進行說明。

首先，於列解碼器11-1中，區塊解碼器40對信號線TG輸出“H”位準(VPGMH)。藉此，電晶體50-1~50-2n成為接通狀態。於該狀態下，與選擇字元線WL3對應之WL驅動器60-3係經由信號線CG3將VPGM傳輸至電晶體50-3。電晶體50-3係根據其電晶體尺寸控制VPGM之值，並傳輸至字元線WL3。又，分別自WL驅動器60-1、60-2、60-4~60-2n經由信號線CG1、CG2、CG4~CG(2n)與電晶體50-1、50-2、50-4~50-2n而對非選擇字元線WL1、WL2、WL4~WL(2n)傳輸VPASS(或VISO)。

又，根據寫入資料，選擇電晶體ST1成為接通或斷開狀態。於選擇電晶體ST1設為接通狀態之情形時，傳輸至位元線BL之寫入資料被傳輸至連接於選擇字元線WL3之記憶胞電晶體MT3，於記憶胞電晶體MT3資料被程式化。

繼而，進行檢驗(步驟S13)。所謂檢驗，係指程式化之後，自記憶胞電晶體MT讀出資料，判定是否已寫入所期望之資料的處理。繼而，於尚未寫入所期望之資料之情形時，重複進行步驟S12之程式化。以下，將判定記憶胞電晶體MT之閾值電壓充分上升而已寫入所期望之資料的狀態稱為「通過(pass)檢驗」，將判定閾值電壓之上升不充分而尚未完成資料之寫入的狀態稱為「未通過(fail)檢驗」。

若未通過檢驗，則返回至步驟S12，再次進行程式化。繼而，藉由重複進行上述程式化而所有選擇胞通過檢驗時(步驟S14、是(YES))，進行回覆(步驟S15)，從而資料之寫入結束。

1.2.2關於編程電壓

對上述步驟S12中傳輸至選擇字元線WL之編程電壓VPGM詳細進行說明。圖11係表示可傳輸之最大電壓相對於電晶體50之尺寸之關係的曲線圖。

如圖所示，尺寸夠大之電晶體50係電壓傳輸能力亦較高，因此，可將自WL驅動器60傳輸之編程電壓VPGM直接傳輸至對應之字元線WL。與此相對，尺寸較小之電晶體50係電壓傳輸能力較低，因此，可傳輸之最大電壓根據其電晶體尺寸而受到限制。換言之，電晶體50調節自WL驅動器60傳輸之編程電壓VPGM，而傳輸至對應之字元線WL。即，傳輸至字元線WL之編程電壓VPGM係根據電晶體50之尺寸進行控制。例如，若為圖9之例則電晶體50之尺寸TS1~TSn存在TS1>TS2>...>TSn之關係，因此，對於可傳輸至字元線WL1~WLn之編程電壓VPGM1~VPGMn之最大值，VPGM1>VPGM2>...>VPGMn之關係成立。

圖12係表示程式化次數與自WL驅動器60傳輸至電晶體50之編程電壓VPGM之關係的曲線圖。圖13係表示程式化次數與自電晶體50-1傳輸至字元線WL1之編程電壓VPGM之關係的曲線圖，圖14係表示程式化次數與自電晶體50-n傳輸至字元線WLn之編程電壓VPGM之關係的曲線圖。例如如圖12所示，WL驅動器60係每當未通過檢驗時使傳輸之編程電壓VPGM升高。

如此一來，如圖13所示，電晶體50-1係因尺寸較大而將自WL驅動器60-1傳輸之編程電壓VPGM直接傳輸至字元線WL1。與此相對，於尺寸較小之電晶體50-n，傳輸至字元線WL之電壓之大小係於VPGMn飽和。即，如圖14所示，自某時間點起電晶體50-n不使編程電壓升高，而將固定值VPGMn傳輸至字元線WL。換言之，所供給之電壓係由電晶體50-n進行控制，進行控制後所得之電壓被傳輸至字元線WL。

1.3本實施形態之效果

如上所述，於三維積層型記憶胞陣列中，記憶胞電晶體MT之尺寸根據形成對應之字元線WL之層而不同。其結果，記憶胞電晶體MT之特性根據層而不同。

如此般記憶胞電晶體MT之尺寸根據層而不同之原因在於其製造方法。利用圖15至圖17對三維積層型記憶胞陣列之製造方法進行說明。圖15至圖17係依次表示記憶胞陣列之製造步驟之剖面圖。

首先，如圖15所示，於未圖示之背閘極層L1上，交替地積層複數層字元線導電層23與絕緣膜31，進而，於其上層積層2層導電層27。此處，絕緣膜31係例如氧化矽(SiO₂)。

繼而，如圖16所示，將複數層字元線導電層23與導電層27圖案化。其結果，藉由導電層23而形成字元線WL，藉由導電層27而形成選擇閘極線SGD及SGS。接著，藉由絕緣膜而埋入圖案化步驟中產生之狹縫32內。

繼而，如圖17所示，藉由光微影技術與蝕刻技術，形成記憶體孔24。記憶體孔24係貫通選擇閘極線SGD及SGS、複數根字元線WL、及絕緣膜31而到達至未圖示之背閘極電晶體。

其後，如圖4所示，於記憶體孔24內部形成絕緣層25a~25c及半導體層26，接著，依次形成源極線SL、插塞層29、及位元線BL。

若為本方法，則如利用圖17所說明般，記憶體孔24係藉由一次性蝕刻複數根字元線層而形成。尤其，於三維積層型記憶體中，可藉由增加記憶胞電晶體MT之積層數而提昇積體度。而且，越是增加記憶胞電晶體MT之積層數，記憶體孔24變得越深。因此，表示記憶體孔24之開口徑與高度之比之縱橫比(=[記憶體孔高度]/[記憶體孔開口徑])有時大於等於20。若縱橫比變大，則難以將記憶體孔24形成為垂直形狀。即，如圖17所示，記憶體孔24具有錐形狀。而且，記憶體孔24具有錐形狀後，越下層之記憶胞電晶體MT之尺寸越小，越上層之記憶胞電晶體MT之尺寸越大。而且，因該尺寸之差異，而記憶胞電晶體MT之特性根據層而不同。更具體而言，尺寸越大之記憶胞電晶體MT越難將資料程式化，需要越高之編程電壓VPGM。相反，尺寸越小之記憶胞電晶體MT越容易將資料程式化，以越低之編程電壓VPGM寫入資料。

根據該方面，若為本實施形態之構成，則根據記憶體孔24之大小，改變傳輸電晶體50之尺寸。更具體而言，對因記憶體孔24較大而尺寸變大之上層之記憶胞電晶體MT傳輸電壓的電晶體50，其尺寸較大。即，電流驅動力較大，而可傳輸更高之電壓。相反，對因記憶體孔24較小而尺寸變小之下層之記憶胞電晶體MT傳輸電壓的電晶體50，其尺寸較小。即，電流驅動力較小，而傳輸調節電壓VPGM後所得之較低之電壓。

其結果，與位於上層而難以將資料程式化之記憶胞電晶體MT對應之電晶體50係電流驅動力較高，而將更高之電壓傳輸至字元線WL。另一方面，與位於下層而易於將資料程式化之記憶胞電晶體MT對應之電晶體50係電流驅動力較低，調節自WL驅動器60供給之電壓VPGM，而將更低之電壓傳輸至字元線WL。

如此，配合記憶胞電晶體MT之尺寸，將傳輸電晶體50之尺寸最佳化。因此，無需無謂地增大電晶體50之尺寸，而能夠使NAND型快閃記憶體1小型化。

又，如上所述，記憶胞電晶體MT藉由於半導體基板之垂直方向積層多層，而可抑制面積增加，並且可增大記憶體容量。與此相對，列解碼器11等周邊電路20係如利用圖2所說明般，二維地配置於半導體基板上。

如此一來，若記憶體容量增大，則相應地，周邊電路20之尺寸亦變大。而且，儘管記憶胞陣列10之面積增加得到抑制，但因周邊電路20之大型化，而NAND型快閃記憶體1之尺寸變大。

然而，若為本實施形態，則以必要最小限度之尺寸形成列解碼器11內之電晶體50。因此，可抑制列解碼器11之大型化而使NAND型快閃記憶體1小型化。同時，可使電晶體50之尺寸最佳化(縮小)，因而其寄生電容及寄生電阻亦可最佳化(減小)。藉此，可實現列解碼器11之高速動作。

2.第2實施形態

其次，對第2實施形態之半導體記憶裝置進行說明。本實施形態係與上述第1實施形態中之電晶體50之佈局相關者。以下，僅對與第1實施形態不同之方面進行說明。

2.1關於佈局之第1例

首先，對佈局之第1例進行說明。本例係將電晶體50之閘極寬度W最佳化所得者。圖18係電晶體50之俯視圖。如圖所示，於設置於半導體基板之各主動區域上形成有例如2個電晶體50，該等共有源極或汲極。設置於同一主動區域上之2個電晶體50係相互對應於同一字元線WL且對應於不同之區塊BLK者。即，例如分別對應於BLK1及BLK2之列解碼器11-1及11-2之電晶體50-1形成於同一主動區域上。而且，源極及汲極中之所共有之任一者連接於WL驅動器60，另一者連接於對應之區塊BLK之字元線WL。

而且，圖19係本例之列解碼器11-1及11-2之俯視圖，尤其表示電晶體50之佈局。如圖所示，電晶體50之尺寸係根據其閘極寬度W進行控制。即，於電晶體50之尺寸有圖9所示之關係之情形時，電晶體50-1~50-n之閘極寬度W1~Wn具有W1>W2>...>Wn之關係，電晶體50-(n+1)~50-2n之閘極寬度W(n+1)~W(2n)具有W(n+1)<W(n+2)<...<W(2n)之關係。

又，於本例中，按照電晶體尺寸之大小排列電晶體50，越是位於圖式之左側之電晶體50之閘極寬度W越大，越是位於右側之電晶體 50之閘極寬度W越小。然而，該關係亦可相反。

此處，作為比較例，將電晶體尺寸全部相同之情形時之佈局圖示於圖20。若將本例之圖19之佈局中配置電晶體50之區域之面積設為A1，並將比較例之圖20中配置電晶體50之區域之面積設為B1，則有A1<B1之關係。即，根據本例，藉由縮短閘極寬度W，可將面積縮小(B1-A1)。

2.2關於佈局之第2例

其次，對佈局之第2例進行說明。本例係將電晶體50之閘極長度L最佳化所得者。

圖21係本例之列解碼器11-1及11-2之俯視圖，尤其表示電晶體50之佈局。如圖所示，電晶體50之尺寸係根據其閘極長度L進行控制。即，於電晶體50之尺寸有圖9所示之關係之情形時，電晶體50-1~50-n之閘極長度L1~Ln具有L1>L2>...>Ln之關係，電晶體50-(n+1)~50-2n之閘極長度L(n+1)~L(2n)具有L(n+1)<L(n+2)<...<L(2n)之關係。

又，於本例中，電晶體50-1~50-n係以越是位於圖式之左側之電晶體50之閘極長度L越大，越是位於右側之電晶體50之閘極長度L越小的方式配置。與此相對，電晶體50-(n+1)~50-2n係以越是位於圖式之左側之電晶體50之閘極長度L越小，越是位於右側之電晶體50之閘極長度L越大的方式配置。然而，該關係亦可相反。

若將本例之圖21之佈局中配置電晶體50之區域之面積設為A2，並與圖20之區域B1進行比較，則有A2<B1之關係。即，根據本例，藉由縮短閘極長度L，可將面積縮小(B1-A2)。

2.3關於佈局之第3例

其次，對佈局之第3例進行說明。本例係組合上述第1例與第2例，將電晶體50之閘極寬度W與閘極長度L之兩者最佳化所得者。

圖22係本例之列解碼器11-1及11-2之俯視圖，表示電晶體50之佈局。根據本例，電晶體50-1~50-n具有W1>W2>...>Wn及L1>L2>...>Ln之關係，電晶體50-(n+1)~50-2n具有W(2n)>W(2n-1)>...>W(n+1)及L(2n)>L(2n-1)>...>L(n+1)之關係。而且，電晶體50-1~50-n係於某方向依序排列，電晶體50-(n+1)~50-2n係於相反方向依序排列。其結果，可於閘極長度方向及閘極寬度方向之兩個方向縮小列解碼器11之尺寸。

2.4本實施形態之效果

如上所述，第1實施形態中所說明之電晶體50能夠以本實施形態中所說明之步局圖案最佳化。藉此，可縮小列解碼器11之面積。

3.第3實施形態

其次，對第3實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1及第2實施形態中以複數根字元線為單位(將其稱為區)改變電晶體50之尺寸者。以下，僅對與第1及第2實施形態不同之方面進行說明。

3.1關於記憶胞陣列10之區ZN劃分

圖23係本實施形態之NAND串16之剖面圖。如圖所示，於本實施形態中，字元線WL1~WL(2n)係劃分成例如3個區而加以管理。記憶體孔24之直徑D較大之上層之字元線WL1、WL2、WL(2n-1)、及WL(2n)屬於區ZN1，記憶體孔24之直徑D為中間程度之中間層之字元線WL3~WL(n-3)及WL(n+4)~WL(2n-2)屬於區ZN2，記憶體孔24之直徑D較小之下層之字元線WL(n-2)~WL(n+3)屬於區ZN3。

3.2關於電晶體50之區ZN劃分

圖24係對本實施形態之列解碼器11與驅動電路12抽出電晶體50與WL驅動器60所得之圖。電晶體50屬於與對應之字元線WL相同之區。即，電晶體50-1、50-2、50-(2n-1)、及50-2n屬於區ZN1，電晶體50- 3~50-(n-3)及50-(n+4)~50-(2n-2)屬於區ZN2，電晶體50-(n-2)~50-(n+3)屬於區ZN3。

圖25係表示字元線WL和與之對應之電晶體50之尺寸及可傳輸之最大編程電壓之關係的曲線圖。

如圖所示，屬於同一區之電晶體50具有相同之電晶體尺寸，可傳輸之最大編程電壓亦相同。電晶體尺寸及編程電壓之大小係如第1及第2實施形態中所說明般，依存於對應之記憶體孔之尺寸。

3.3本實施形態之效果

於本實施形態之構成之情形時，可傳輸之最大編程電壓VPGM及電晶體50之尺寸係以區為單位改變。藉此，可使電晶體50之佈局設定更簡單。進而，若為本實施形態之構成，則獲得與上述第1及第2實施形態相同之效果。

4.第4實施形態

其次，對第4實施形態之半導體記憶裝置進行說明。本實施形態係表示於上述第1至第3實施形態中分成2個步驟形成記憶體孔24之情形者。以下，僅對與第1實施形態不同之方面進行說明。

4.1關於記憶胞陣列10之構成

圖26係本實施形態之NAND串16之剖面圖。如圖所示，本實施形態之NAND串16包含例如16個(8層)記憶胞電晶體。當然，該數量僅為一例，亦可為32個(16層)或64個(32層)等。又，記憶體孔24係利用2個步驟而形成。一記憶體孔24a具有自上層貫通字元線WL5~WL8之錐形狀，另一記憶體孔24a具有自上層貫通字元線WL12~WL9之錐形狀。又，一記憶體孔24b具有自上層貫通選擇閘極線SGD與字元線WL1~WL4之錐形狀，另一記憶體孔24b具有自上層貫通選擇閘極線SGS與字元線WL16~WL13之錐形狀。記憶體孔24a與24b之半導體層26相互連接，但區塊絕緣膜25a、電荷儲存層25b、及隧道絕緣層25c 可於字元線WL4與WL5之間、及WL12與WL13之間不連續。

4.2關於記憶體孔之形成方法

對記憶體孔24之形成方法進行說明。首先，於形成有字元線WL5~WL12之階段，形成第1記憶體孔24a。繼而，於第1記憶體孔24a內依次形成區塊絕緣層25a、電荷儲存層25b、及隧道絕緣層25c，進而形成半導體層26。藉此，第1記憶體孔24a被埋入。

繼而，形成字元線WL1~WL4、WL13~WL16、選擇閘極線SGD、SGS，然後形成第2記憶體孔24b。繼而，與第1記憶體孔24a同樣地，藉由區塊絕緣層25a、電荷儲存層25b、隧道絕緣層25c、及半導體層26埋入第2記憶體孔24b。第2記憶體孔24b係以其底部到達至第1記憶體孔24a之上表面之方式形成。而且，由於記憶體孔24a與24b具有錐形狀，故而第2記憶體孔24b之底面之直徑小於第1記憶體孔24a之上表面之直徑。

4.3關於電晶體50

圖27係表示字元線WL1~WL16和與該等對應之記憶體孔24之直徑D、可傳輸之最大編程電壓VPGM、電晶體50之尺寸之關係的曲線圖。

如圖所示，若著眼於字元線WL1~WL4，則記憶體孔之直徑D1~D4有D1>D2>D3>D4之關係。因此，電壓VPGM1~VPGM4有VPGM1>VPGM2>VPGM3>VPGM4之關係，電晶體50-1~50-4之尺寸TS1~TS4成為TS1>TS2>TS3>TS4之關係。同樣地，關於字元線WL5~WL8，記憶體孔之直徑D5~D8之大小亦成為D5>D6>D7>D8之關係。因此，電壓VPGM5~VPGM8有VPGM5>VPGM6>VPGM7>VPGM8之關係，電晶體50-5~50-8之尺寸TS5~TS8成為TS5>TS6>TS7>TS8之關係。WL9~WL16之情形亦情況相同。

4.4本實施形態之效果

如第1實施形態中所說明般，三維積層型NAND型快閃記憶體越是增加字元線層數，越是能夠提昇積體度。然而，另一方面，記憶體孔之深度變深而縱橫比增大。若縱橫比增大，則難以形成記憶體孔，而容易產生記憶體孔之開設不良。

與此相對，於本實施形態之構成之情形時，分成複數個步驟使記憶體孔開口，藉此，可防止開設不良。因此，可提昇字元線之積體度。因此，可將半導體記憶裝置高積體化。進而，若為本實施形態之構成，則獲得與上述第1至第3實施形態相同之效果。再者，於本例中，以利用2個步驟形成記憶體孔24之情形為例進行了說明，但亦可大於等於3個步驟。

5.第5實施形態

其次，對第5實施形態之半導體記憶裝置進行說明。本實施形態係與在第1至第4實施形態中記憶體孔24之形狀具有弓形狀之情形相關。以下，僅對與第1至第4實施形態不同之方面進行說明。

5.1關於記憶胞陣列10之構成

圖28係本實施形態之NAND串16之剖面圖。如圖所示，本實施形態之NAND串16包含例如16個記憶胞電晶體。又，記憶體孔24具有弓形狀。圖29係表示記憶體孔24之直徑D與其深度之關係的曲線圖。如圖所示，弓形狀之情形，即，記憶體孔24具有於中間之高度具有最大徑，而且隨著趨往上端及下端而其直徑變小的形狀。

5.2關於電晶體50

圖30係表示字元線WL1~WL16和與該等對應之電晶體50之尺寸及電晶體50可傳輸之最大編程電壓之關係的曲線圖。如圖所示，與上述實施形態同樣地，貫通對應之字元線WL之記憶體孔24之直徑越大，則電晶體50之尺寸越大。而且，若為本實施形態，則中間層之字元線WL4及WL13所對應之電晶體50以最大尺寸形成，於上層及下層之字元線WL1、WL8、WL9、及WL16電晶體尺寸形成得較小。可傳輸之最大電壓亦情況相同。

5.3本實施形態之效果

記憶體孔24之形狀係根據記憶體孔開口時之加工特性而成為各種形狀。而且，上述實施形態亦可應用於各種形狀之記憶體孔24，且獲得相同之效果。

6.第6實施形態

其次，對第6實施形態之半導體記憶裝置進行說明。本實施形態係於第1至第5實施形態中使記憶胞陣列10之構成變化所得者。以下，僅對與第1至第5實施形態不同之方面進行說明。

6.1關於記憶胞陣列10之構成之第1例

圖31係本實施形態之第1例之記憶胞陣列10之沿著位元線方向之剖面圖，與第1實施形態中所說明之圖4對應。

如圖所示，NAND串16亦可並非如圖4中所說明般之U字型之形狀，而為1根柱狀之形狀。於此情形時，如圖31所示，於半導體基板(未圖示)之上方形成源極線層28，於該源極線層28上形成複數之柱狀之半導體層34及26。繼而，於半導體層34及26之周圍，自下方起依序形成選擇電晶體ST2、字元線WL8~WL1(記憶胞電晶體MT8~MT1)、及選擇電晶體ST1，進而形成位元線層30。於本構成之情形時，無需背閘極電晶體BT。

於圖31中，貫通字元線WL1~WL8之記憶體孔24之直徑D1~D8具有D1>D2>...>D8之關係。因此，對應之記憶胞電晶體MT1~MT8之尺寸TS1~TS8亦成為TS1>TS2>...>TS8之關係。

而且，電晶體50之尺寸亦根據記憶胞電晶體MT之大小而設定。即，係以如下方式形成：與貫通之記憶體孔24越大之字元線WL對應之電晶體50，其尺寸形成得越大，可傳輸之最大電壓越大。

6.2關於記憶胞陣列10之構成之第2例

圖32係本實施形態之第2例之記憶胞陣列10之沿著位元線方向之剖面圖，與第1例相同，與第1實施形態中所說明之圖4對應。

於第2例中，NAND串16亦可形成於例如p型井區域70上。於井區域70上形成半導體層34a。又，於井區域70內形成n⁺型雜質擴散層71及p⁺型雜質擴散層72。而且，於擴散層71上形成接觸插塞73，並以與接觸插塞73連接之方式形成源極線層28。又，於擴散層72上形成接觸插塞74，並以與接觸插塞74連接之方式形成井線層75。井線CPWELL係用於對井區域70賦予電位之配線。源極線層28與井線層75例如與位元線層30形成於同一層。

又，於區塊BLK內，選擇閘極線SGS被共通地連接。選擇電晶體ST2之閘極絕緣膜33a不僅形成於半導體層34a之側面，亦形成於井區域70上，於串單元SU間被共通地連接。進而，選擇電晶體ST2之導電層27a係埋入鄰接之半導體層34a間之區域，並形成至擴散層71附近。

根據本構成，選擇電晶體ST2作為4端子器件(閘極、源極、汲極、基板)發揮功能。而且，可藉由井線CPWELL對井區域70及半導體層26賦予電壓。因此，藉由對井線CPWELL賦予正電壓，並對字元線WL賦予0V或負電壓，而可進行利用FN穿隧(Fowler-Nordheim Tunneling，福勒-諾德漢穿隧)之資料抹除。

又，於資料之讀出時，選擇電晶體ST2之通道不僅形成於半導體層34a側面，亦沿著閘極絕緣膜33a形成於井區域70之表面。藉此，各NAND串16之電流路徑係經由擴散層71及接觸插塞73而與源極線SL電性連接。因此，井區域70與導電層27a之間之閘極絕緣膜33a之膜厚設為和半導體層34a與導電層27a之間之閘極絕緣膜33a之膜厚同等程度。

圖32之情形亦與圖31同樣地，越上層之記憶胞電晶體MT之電晶體尺寸越大。而且，電晶體50之尺寸亦情況相同。

6.4本實施形態之效果

如上所述，第1至第5實施形態亦可應用於具有本實施形態之構造之NAND型快閃記憶體。

7.第7實施形態

其次，對第7實施形態之半導體記憶裝置進行說明。本實施形態係與和第1至第6實施形態不同之記憶胞陣列10之構成相關者。以下，僅對與第1至第6實施形態不同之方面進行說明。

7.1關於記憶胞陣列10之構成之第1例

圖33係本實施形態之第1例之記憶胞陣列10之電路圖，表示任一區塊BLK之構成。如圖所示，區塊BLK包括複數個記憶體單元MU(MU1、MU2)。於圖33中，僅圖示2個記憶體單元MU，但亦可大於等於3個，其數量不受限定。

記憶體單元MU分別包括例如4個串組GR(GR1~GR4)。再者，於記憶體單元MU1及MU2間加以區別時，將記憶體單元MU1之串組GR分別稱為GR1-1~GR4-1，將記憶體單元MU2之串組GR分別稱為GR1-2~GR4-2。

串組GR分別包括例如3個NAND串SR(SR1~SR3)。當然，NAND串SR之數量並不限於3個，亦可大於等於4個。NAND串SR分別包括選擇電晶體ST1及ST2、以及4個記憶胞電晶體MT(MT1~MT4)。記憶胞電晶體MT之數量並不限於4個，亦可大於等於5個，亦可小於等於3個。

於串組GR內，3個NAND串SR1~SR3依次積層於半導體基板上方，NAND串SR1形成於最下層，NAND串SR3形成於最上層。即，於第1實施形態中所說明之圖4中，NAND串內之記憶胞電晶體MT沿與半導體基板垂直之方向積層，與此相對，於本實施形態中，NAND串內之記憶胞電晶體MT沿與半導體基板平行之方向排列，該NAND串沿垂直方向積層。而且，包含於同一串組GR之選擇電晶體ST1及ST2分別連接於同一選擇閘極線GSL1及GSL2，位於同一行之記憶胞電晶體MT之控制閘極係連接於同一字元線WL。進而，某串組GR內之3個選擇電晶體ST1之汲極係相互連接於不同之位元線BL，選擇電晶體ST2之源極係連接於同一源極線SL。

於第奇數個串組GR1及GR3與第偶數個串組GR2及GR4，選擇電晶體ST1及ST2係以其位置關係相反之方式配置。即，若為圖33之例，則串組GR1及GR3之選擇電晶體ST1配置於NAND串SR之左端，選擇電晶體ST2配置於NAND串SR之右端。與此相對，串組GR2及GR4之選擇電晶體ST1配置於NAND串SR之右端，選擇電晶體ST2配置於NAND串SR之左端。

而且，串組GR1及GR3之選擇電晶體ST1之閘極係連接於同一選擇閘極線GSL1，選擇電晶體ST2之閘極係連接於同一選擇閘極線GSL2。另一方面，串組GR2及GR4之選擇電晶體ST1之閘極係連接於同一選擇閘極線GSL2，選擇電晶體ST2之閘極係連接於同一選擇閘極線GSL1。

又，包含於某記憶體單元MU之4個串組GR1~GR4係相互連接於相同之位元線BL，不同之記憶體單元MU係相互連接於不同之位元線BL。更具體而言，於記憶體單元MU1，串組GR1~GR4中之NAND串SR1~SR3之選擇電晶體ST1之汲極分別經由行選擇閘極CSG(CSG1~CSG4)而連接於位元線BL1~BL3。行選擇閘極CSG具有與例如記憶胞電晶體MT或選擇電晶體ST1及ST2等相同之構成，於各記憶體單元MU，選擇對位元線BL選擇之1個串組GR。因此，與各串組GR建立對應之行選擇閘極CSG1~CSG4之閘極分別由不同之控制信號線SSL1~SSL4進行控制。

具有以上所說明之構成之記憶體單元MU沿字元線方向排列有複數個。該等複數個記憶體單元MU係與記憶體單元MU1共有字元線WL及選擇閘極線GSL1及GSL2。另一方面，位元線BL獨立，例如相對於記憶體單元MU2而與記憶體單元MU1不同之3根位元線BL4~BL6建立對應。與各記憶體單元MU建立對應之位元線BL之根數係與包含於1個串組GR之NAND串SR之總數對應。因此，若NAND串有4層則位元線BL亦設置4根，其他數量之情形時亦情況相同。又，控制信號線SSL1~SSL4可於記憶體單元MU間共通地被控制，或者亦可獨立地被控制。

於上述構成中，自各記憶體單元MU各選擇1個之串組GR中之連接於同一字元線WL之複數個記憶胞電晶體MT之集合成為「頁」。

圖34與圖35係區塊BLK之立體圖與俯視圖，圖36係沿著圖35中之36-36線之剖面圖，圖37係沿著圖35中之37-37線之剖面圖，圖38係沿著圖35中之38-38線之剖面圖。於圖34、圖36、及圖38中，圖示1個記憶體單元MU，圖35及圖37中圖示2個記憶體單元MU1及MU2。

如圖所示，於半導體基板80上形成絕緣膜81，於絕緣膜81上形成區塊BLK。

於絕緣膜81上，形成沿著與相對於半導體基板80表面之垂直方向即第1方向正交之第2方向的條狀之例如4個翼型構造84(84-1~84-4)，藉此，形成1個記憶體單元MU。翼型構造84分別包含沿著第2方向設置之絕緣膜82(82-1~82-4)及半導體層83(83-1~83-3)。而且，於各翼型構造84，絕緣膜82-1~82-4與半導體層83-1~83-3交替地積層，藉此，形成沿相對於半導體基板80之表面垂直之方向延伸之4根積層構造。該翼型構造84分別相當於圖33中所說明之串組GR。而且，最下層之半導體層83-1相當於NAND串SR1之電流路徑(形成通道之區域)，最上層之半導體層83-3相當於NAND串SR3之電流路徑，位於半導體層83-1與半導體層83-3之間之半導體層83-2相當於NAND串SR2之電流路徑。

於翼型構造84之上表面及側面依次形成有隧道絕緣層85、電荷儲存層86、區塊絕緣層87、及控制閘極88(參照圖36)。控制閘極88係由導電膜形成，作為字元線WL或選擇閘極線GSL1及GSL2發揮功能。字元線WL及選擇閘極線GSL1及GSL2係以於複數個記憶體單元MU間橫跨複數個翼型構造84之方式形成。另一方面，控制信號線SSL1~SSL4係針對各翼型構造84中之每一個而獨立。

翼型構造84係其一端部引出至區塊BLK之端部，於所引出之區域與位元線BL連接。即，作為一例，若著眼於記憶體單元MU1，則第奇數個翼型構造84-1及84-3之一端部係沿著第2方向引出至某區域而被共通地連接，於該區域形成接觸插塞BC1~BC3。形成於該區域之接觸插塞BC1係將串組GR1及GR3之半導體層83-1與位元線BL1連接，且與半導體層83-2及83-3絕緣。接觸插塞BC2係將串組GR1及GR3之半導體層83-2與位元線BL2連接，且與半導體層83-1及83-3絕緣。接觸插塞BC3係將串組GR1及GR3之半導體層83-3與位元線BL3連接，且與半導體層83-1及83-2絕緣。

另一方面，第偶數個翼型構造84-2及84-4之一端部係引出至與翼型構造84-1及84-3之一端部於第2方向對向之區域而被共通地連接，於該區域形成接觸插塞BC1~BC3。形成於該區域之接觸插塞BC1係將串組GR2及GR4之半導體層83-1與位元線BL1連接，且與半導體層83-2及83-3絕緣。接觸插塞BC2係將串組GR2及GR4之半導體層83-2與位元線BL2連接，且與半導體層83-1及83-3絕緣。接觸插塞BC3係將串組GR2及GR4之半導體層83-3與位元線BL3連接，且與半導體層83-1及83-2絕緣。

當然，上述說明係記憶體單元MU1之情形時之情況，於例如記憶體單元MU2之情形時，形成接觸插塞BC4~BC6，該等將半導體層83-1~83-3分別連接於位元線BL4~BL6(參照圖37)。

又，於翼型構造84之另一端上形成接觸插塞SC。接觸插塞SC係將半導體層83-1~83-3連接於源極線SL。

7.2關於記憶胞陣列10之構成之第2例

圖39係第7實施形態之第2例之區塊BLK之立體圖。如圖所示，與第1例不同，係藉由源極線SL而選擇NAND串SR1~SR3。圖39係本實施形態之區塊BLK之立體圖，表示任一記憶體單元MU。圖40係記憶體單元MU之俯視圖，圖41係沿著圖40中之41-41線之剖面圖，圖42係沿著圖40中之42-42線之剖面圖。

如圖所示，第2例之構成係於第1例中所說明之構成中，複數個翼型構造84之一端部被引出至區塊BLK之端部，並於所引出之區域與位元線BL連接，另一端部被共通地連接，且連接於源極線SL者。而且，位元線BL係共通地連接於對應之翼型構造84中之各半導體層83-1~83-3(參照圖42)。另一方面，源極線SL係相對於被共通地連接之翼型構造84中之各半導體層83-1~83~3之各者獨立地設置(參照圖41)。又，於本例中，廢棄第1例中之控制信號線SSL。

7.3關於第1例及第2例之記憶胞電晶體MT之尺寸

包含於NAND串SR1~SR3之記憶胞電晶體MT之尺寸互不相同。更具體而言，如圖37所示，於各翼型構造84，半導體層83之沿著第3方向之寬度係位於越低之層者寬度越大，位於越高之層者寬度越小。即，半導體層83-1之寬度最大，半導體層83-3之寬度最窄，半導體層83-2之寬度係其等之中間之寬度。

7.4本實施形態之效果

上述第1至第6實施形態亦可應用於具備本實施形態之記憶胞陣列之構成。即，若為本實施形態之構成，則如NAND串SR1~SR3般形成於不同層之記憶胞電晶體MT之尺寸不同，因此，最佳之程式化條件於每一層不同。

於本例中，複數個設置於不同層之記憶胞電晶體MT形成頁，因此，亦可不對每一層改變列解碼器之傳輸電晶體之尺寸，而對每一層改變自感測放大器或源極線驅動器傳輸寫入資料之電晶體之尺寸。藉此，獲得與上述第1至第6實施形態相同之效果。

又，分別連接於上述第1例之NAND串SR1~SR3之位元線接觸插塞BC1~BC3係如圖37所示，接觸之深度不同。因此，若位元線接觸插塞BC成為例如錐形狀，則位元線接觸插塞BC之底部直徑係與越下層之層連接者(接觸越深)越小。因此，位元線接觸插塞BC之接觸電阻係與越下層之層連接(接觸越深)則越高。即，於位元線接觸插塞BC1~BC3，位元線接觸插塞BC1之接觸電阻最高，位元線接觸插塞BC3之接觸電阻最低，位元線接觸插塞BC2之接觸電阻成為其等之中間之電阻。

進而，分別連接於上述第2例之NAND串SR1~SR3之源極線接觸插塞SC1~SC3係如圖41所示，接觸之深度不同。因此，若源極線接觸插塞SC成為例如錐形狀，則與第1例同樣地，源極線接觸插塞SC之接觸電阻係與越下層之層連接(接觸越深)則越高。

亦可考慮該方面而決定傳輸電晶體之尺寸。

8.變化例等

如上所述，實施形態之半導體記憶裝置包括第1、第2記憶胞電晶體MT、第1、第2字元線WL、第1、第2電晶體50、及第1、第2驅動電路60。第1記憶胞電晶體MT係設置於半導體基板上方且包括電荷儲存層。第2記憶胞電晶體MT係設置於第1記憶胞電晶體MT之上方且包括電荷儲存層。第1、第2字元線WL分別與第1、第2記憶胞電晶體MT連接。第1、第2驅動電路60分別輸出應施加至第1、第2字元線WL之電壓。第1、第2電晶體50分別將第1、第2字元線WL與第1、第2驅動電路60之間連接。第1電晶體50與第2電晶體50之尺寸不同。

藉此，可使連接於各字元線之電晶體50之尺寸最佳化。其結果，半導體記憶裝置可縮小化，可進一步推進微細化、高積體化。又，可抑制電晶體之寄生電容及寄生電阻，降低半導體記憶裝置之消耗電力，實現高速化。又，藉由提供最佳之寫入電壓，而可提昇寫入動作之可靠性。

再者，實施形態並不限定於上述所說明之形態，而可進行各種變化。

8.1第1變化例

圖43係第1實施形態之第1變化例之區塊BLK1之電路圖。於該圖中，表示將記憶胞電晶體之個數設為8個之情形。其他區塊BLK2~BLK4亦可具有相同之構成。如圖所示，此處，字元線WL1~WL4、第偶數根選擇閘極線SGD2、SGD4、及第奇數根選擇閘極線SGS1、SGS3係引出至記憶胞陣列10之一端側。與此相對，字元線WL5~WL8、第奇數根選擇閘極線SGD1、SGD3、第偶數根選擇閘極線SGS2、SGS4、及背閘極線BG1係引出至記憶胞陣列之與上述一端側為相反側之另一端側。亦可設為此種構成。

於本構成中，例如，亦可將列解碼器11分割成2個列解碼器，並以隔著記憶胞陣列10對向之方式配置該等。而且，亦可藉由一列解碼器對選擇閘極線SGD2、SGD4、SGS1、SGS3、及字元線WL1~WL4進行選擇，藉由另一列解碼器對選擇閘極線SGD1、SGD3、SGS2、SGS4、字元線WL5~WL8、及背閘極線BG1進行選擇。

根據本構成，可緩和驅動電路12與記憶胞陣列10之間之區域(包含列解碼器11)之選擇閘極線或字元線等配線之雜亂。

8.2其他變化例

於上述實施形態中，對在寫入動作時最佳之編程電壓VPGM根據記憶胞電晶體之尺寸而不同進行了說明，但於讀出動作時施加至選擇閘極線WL之VCGRV、施加至位元線BL之電壓VBL、或施加至源極線SL之電壓VSL之最佳之值亦根據記憶胞電晶體之尺寸而不同，亦可分別進行控制。抹除動作亦情況相同。

又，於上述實施形態中，以於記憶胞陣列10與半導體基板之間設置周邊電路20之情形為例進行了說明。然而，周邊電路20之場所並不限定於此。例如，亦可鄰接於記憶胞陣列10而設置。關於此種配置例，例如記載於名為“非揮發性半導體記憶器件”之於2009年9月22日申請之美國專利7,933,151號中。該美國專利之全部內容藉由參照而援用於本案說明書中。

進而，於第1實施形態中，以貫通字元線WL1~WLn之記憶體孔24具有與貫通字元線WL(n+1)~WL(2n)之記憶體孔24相同之直徑之情形為例進行了說明。然而，兩者亦可不同。例如，貫通字元線WL1之記憶體孔徑亦可與貫通與字元線WL1為同一層之字元線WL(2n)之記憶體孔徑不同。例如，有如下情形：於記憶胞陣列之中心部與外周部(端部)，因光微影技術或乾式蝕刻技術之影響而加工形狀產生變動，記憶體孔24之直徑D之大小不同或者錐角不同之形狀混合存在。因此，亦可配合各記憶體孔24之形狀而變更電晶體50之構成。

進而，亦可將WL驅動器之電晶體尺寸最佳化。根據本構成，藉由於WL驅動電路傳輸VPGM之電晶體尺寸亦與列解碼器同樣地進行最佳化，WL驅動器之面積亦可縮小化。

進而，選擇閘極線層與字元線層一次性被加工，但亦可分開進行加工。即，亦可加工僅貫通字元線層之記憶體孔24，另外加工選擇閘極線層之接觸孔，於內部形成閘極絕緣膜層與半導體層。

進而，於第2實施形態中，將電晶體50排列於閘極寬度方向，但亦可排列於閘極長度方向，亦可為其他佈局。又，對2個電晶體50共有汲極或源極之構造進行了說明，但亦可為1個1個獨立，亦可為大於等於3個之電晶體50共有汲極或源極之構造。

進而，於第3實施形態中，將NAND串分割成3個區ZN，但只要分割成大於等於2個之區ZN即可。又，屬於各區ZN之字元線WL之組、及傳輸至各者之編程電壓VPGM可任意設定。

進而，於第4實施形態中分成2個步驟形成記憶體孔，但亦可將步驟次數增加至大於等於3個步驟。

進而，於第6實施形態中，圖31與圖32之半導體層34a、半導體層26及半導體層34b分開形成，但亦可一次性形成。即，亦可加工自上層貫通選擇閘極線SGD、字元線WL1~WL8及選擇閘極線SGS層之1個記憶體孔24，於內部形成區塊絕緣層25a、電荷儲存層25b、隧道絕緣層25c及半導體層26。

進而，於第6實施形態中，圖32之接觸插塞73及74亦可形成於區塊BLK之邊界部分，亦可形成於區塊BLK內之某特定之區域。

再者，於第1實施形態與第5實施形態中說明了並不限定於記憶體孔越深則其直徑越小般之簡單之形狀。又，於第7實施形態中，並不限定於越下層之半導體層83(記憶胞之電流路徑)之寬度越大之情形。即，只要為不管設置對應之字元線WL之層或記憶胞電晶體MT之大小而均根據記憶胞電晶體MT之特性改變傳輸電晶體50之尺寸、即電流驅動力(電壓傳輸能力)的構成，則不受限定。

對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態能夠以其他多種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，且同樣包含於申請專利範圍所記載之發明及其均等之範圍中。

11-1‧‧‧列解碼器