JP2019192869A - 半導体記憶装置 - Google Patents

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賢史 永嶋
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Keisuke Nakatsuka
圭祐 中塚
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史隆 荒井
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Shinya Arai
伸也 荒井
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Abstract

【課題】信頼性を向上する【解決手段】実施形態によれば、半導体記憶装置は、第１及び第２信号線１０９と、第１及び第２信号線１０９の間に設けられた第１絶縁層１１０と、第１及び第２配線層１０３と、第１信号線１０９と第１配線層１０３との間、及び第２信号線１０９と第２配線層１０３との間にそれぞれ電圧を印加して情報を記憶する第１及び第２メモリセルＭＣと、第１及び第２信号線１０９上に設けられた第１導電層１１１と、第３及び第４配線層１０３と、第１導電層１１１上に設けられた第３及び第４信号線１０９と、第３及び第４信号線１０９の間に設けられた第２絶縁層１１０と、第３信号線と第３配線層との間、及び第４信号線と第４配線層との間にそれぞれ電圧を印加して情報を記憶する第３及び第４メモリセルＭＣとを含む。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２０１０−２７８７０号公報
信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、半導体基板と、第１方向に延伸する第１信号線と、第１信号線と第１方向と交差し半導体基板に平行な第２方向に離れて配置され、第１方向に延伸する第２信号線と、第１信号線と第２信号線との間に設けられた第１絶縁層と、半導体基板の上方において、第１及び第２方向に交差し半導体基板に平行な第３方向に延伸する第１配線層と、第３方向に延伸する第２配線層と、第１信号線と第１配線層との間に電圧を印加して第１の情報を記憶する第１メモリセルと、第２信号線と第２配線層との間に電圧を印加して第２の情報を記憶する第２メモリセルと、第１信号線と第２信号線の上に設けられた第１導電層と、第１配線層の上方において、第３方向に延伸する第３配線層と、第３配線層と第２方向に離れて位置し、第３方向に延伸する第４配線層と、第１方向に延伸し、第１導電層上に設けられた第３信号線と、第３信号線と第２方向に離れて配置され、第１方向に延伸し、第１導電層上に設けられた第４信号線と、第３信号線と第４信号線との間に設けられた第２絶縁層と、第３信号線と第３配線層との間に電圧を印加して第３の情報を記憶する第３メモリセルと、第４信号線と第４配線層との間に電圧を印加して第４の情報を記憶する第４メモリセルとを含む。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける導電層１１１の平面図である。 図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１５は、第１実施形態に係る半導体記憶装置における読み出し動作時の各配線の電圧の一例を示す図である。 図１６は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図１７は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるメモリピラーＬＭＰの断面図である。 図１８は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける導電層１１１の平面図である。 図１９は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図２０は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２１は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２２は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２３は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２４は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２５は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２６は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２７は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２８は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図２９は、第５実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。 図３０は、第５実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
図１に示すように、半導体記憶装置１は、大まかにメモリコア部１０と周辺回路部２０とを含む。
メモリコア部１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
メモリセルアレイ１１は、複数のブロックＢＬＫを備えている。図１の例では３つのブロックＢＬＫ０〜ＢＬＫ２を示しているが、その数は限定されない。ブロックＢＬＫは、ロウ及びカラムに関連付けられ、三次元に積層された複数のメモリセルトランジスタを含む。
ロウデコーダ１２は、図示せぬ外部コントローラから受信したロウアドレスをデコードする。そしてロウデコーダ１２は、デコード結果に基づいてメモリセルアレイ１１のロウ方向を選択する。より具体的には、ロウ方向を選択するための種々の配線に電圧を与える。
センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫから読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に与える。
周辺回路部２０は、シーケンサ２１及び電圧発生回路２２を含む。
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、ロウデコーダ１２及びセンスアンプ１３等に供給する。
１．１．２ メモリセルアレイの回路構成
次に、メモリセルアレイ１１の回路構成について、図２を用いて説明する。図２は、１つのブロックＢＬＫにおけるメモリセルアレイ１１の回路図を示している。
図２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。また各々のストリングユニットＳＵは、複数のメモリグループＭＧを含む。メモリグループＭＧの各々は、４つのメモリストリングＬＭＳＬ、ＬＭＳＲ、ＵＭＳＬ、及びＵＭＳＲを含む。メモリストリングＬＭＳＬとＬＭＳＲとが並列に接続され、メモリストリングＵＭＳＬとＵＭＳＲとが並列に接続される。そして、並列に接続されたメモリストリングＬＭＳＬ及びＬＭＳＲは、並列に接続されたメモリストリングＵＭＳＬ及びＵＭＳＲと直列に接続される。以下、メモリストリングＬＭＳＬ及びＬＭＳＲを限定しない場合は、メモリストリングＬＭＳと表記し、メモリストリングＵＭＳＬ及びＵＭＳＲを限定しない場合は、メモリストリングＵＭＳと表記する。更にメモリストリングＬＭＳ及びＵＭＳを限定しない場合は、メモリストリングＭＳと表記する。なお、１つのメモリグループＭＧに含まれるメモリストリングＭＳの個数は４個に限定されない。メモリグループＭＧは、２ｍ（ｍは３以上の整数）個以上のメモリストリングＭＳを含んでいてもよい。
メモリストリングＬＭＳＬは、例えば８個のメモリセルトランジスタＭＣＬ０〜ＭＣＬ７、並びに３個の選択トランジスタＳＴＬ２Ａ、ＳＴＬ２Ｂ、及びＳＴＬ２Ｃを含む。同様に、メモリストリングＬＭＳＲは、例えば８個のメモリセルトランジスタＭＣＲ０〜ＭＣＲ７、並びに３個の選択トランジスタＳＴＲ２Ａ、ＳＴＲ２Ｂ、及びＳＴＲ２Ｃを含む。また、メモリストリングＵＭＳＬは、例えば８個のメモリセルトランジスタＭＣＬ８〜ＭＣＬ１５、並びに３個の選択トランジスタＳＴＬ１Ａ、ＳＴＬ１Ｂ、及びＳＴＬ１Ｃを含む。メモリストリングＵＭＳＲは、例えば８個のメモリセルトランジスタＭＣＲ８〜ＭＣＲ１５、並びに３個の選択トランジスタＳＴＲ１Ａ、ＳＴＲ１Ｂ、及びＳＴＲ１Ｃを含む。
以下、メモリセルトランジスタＭＣＬ０〜ＭＣＬ１５を限定しない場合は、メモリセルトランジスタＭＣＬと表記し、ＭＣＲ０〜ＭＣＲ１５を限定しない場合は、メモリセルトランジスタＭＣＲと表記する。更に、メモリセルトランジスタＭＣＬ及びＭＣＲを限定しない場合は、メモリセルトランジスタＭＣと表記する。また、選択トランジスタＳＴＬ１Ａ〜ＳＴＬ１Ｃ及びＳＴＲ１Ａ〜ＳＴＲ１Ｃを限定しない場合は、選択トランジスタＳＴ１と表記する。選択トランジスタＳＴＬ２Ａ〜ＳＴＬ２Ｃ及びＳＴＲ２Ａ〜ＳＴＲ２Ｃを限定しない場合は、選択トランジスタＳＴ２と表記する。
メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリストリングＭＳの各々に含まれるメモリセルトランジスタＭＣの個数は、１６個や３２個、４８個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。更に、メモリストリングＬＭＳの各々に含まれる選択トランジスタＳＴ２の個数及びメモリストリングＵＭＳの各々に含まれる選択トランジスタＳＴ１の個数は、任意であり、それぞれ１個以上あればよい。
メモリストリングＬＭＳＬに含まれるメモリセルトランジスタＭＣ及び選択トランジスタＳＴ２は、それぞれが直列に接続されている。より具体的には、選択トランジスタＳＴＬ２Ｃ、ＳＴＬ２Ｂ、及びＳＴＬ２Ａ、並びにメモリセルトランジスタＭＣＬ０〜ＭＣＬ７は、その電流経路が直列に接続される。同様に、メモリストリングＬＭＳＲに含まれる選択トランジスタＳＴＲ２Ｃ、ＳＴＲ２Ｂ、及びＳＴＲ２Ａ、並びにメモリセルトランジスタＭＣＲ０〜ＭＣＲ７は、その電流経路が直列に接続される。そして、メモリセルトランジスタＭＣＬ７のドレインとメモリセルトランジスタＭＣＲ７のドレインとが接続される。選択トランジスタＳＴＬ２Ｃのソースと選択トランジスタＳＴＲ２Ｃのソースとは、ソース線ＳＬに共通に接続される。
メモリストリングＵＭＳＬに含まれるメモリセルトランジスタＭＣＬ８〜ＭＣＬ１５、並びに選択トランジスタＳＴＬ１Ｃ、ＳＴＬ１Ｂ、及びＳＴＬ１Ａは、その電流経路が直列に接続される。同様に、メモリストリングＵＭＳＲに含まれるメモリセルトランジスタＭＣＲ８〜ＭＣＲ１５、並びに選択トランジスタＳＴＲ１Ｃ、ＳＴＲ１Ｂ、及びＳＴＲ１Ａは、その電流経路が直列に接続される。そして、メモリセルトランジスタＭＣＬ８のソース、メモリセルトランジスタＭＣＲ８のソース、メモリセルトランジスタＭＣＬ７のドレイン、及びメモリセルトランジスタＭＣＲ７のドレインは、互いに共通に接続される。選択トランジスタＳＴＬ１Ａのドレインと選択トランジスタＳＴＲ１Ａのドレインとは、複数のビット線ＢＬ（ＢＬ０、…、ＢＬ（Ｎ−１）、但し（Ｎ−１）は２以上の整数）のいずれかに共通に接続される。
ストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）に対応して選択ゲート線ＳＧＤＬ（ＳＧＤＬ０、ＳＧＤＬ１、…）及び選択ゲート線ＳＧＤＲ（ＳＧＤＲ０、ＳＧＤＲ１、…）が設けられている。そして、ストリングユニットＳＵ内の複数の選択トランジスタＳＴＬ１Ａ、ＳＴＬ１Ｂ、及びＳＴＬ１Ｃのゲートは、対応する選択ゲート線ＳＧＤＬに共通に接続される。同様に、ストリングユニットＳＵ内の複数の選択トランジスタＳＴＲ１Ａ、ＳＴＲ１Ｂ、及びＳＴＲ１Ｃのゲートは、対応する選択ゲート線ＳＧＤＲに共通に接続される。以下、選択ゲート線ＳＧＤＬ及びＳＧＤＲを限定しない場合は、選択ゲート線ＳＧＤと表記する。各選択ゲート線ＳＧＤは、ロウデコーダ１２によって独立に制御される。
ブロックＢＬＫに対応して選択ゲート線ＳＧＳＬ及びＳＧＳＲが設けられている。そして、同一のブロックＢＬＫ内の複数の選択トランジスタＳＴＬ２Ａ、ＳＴＬ２Ｂ、及びＳＴＬ２Ｃのゲートは、対応する選択ゲート線ＳＧＳＬに共通に接続され、選択トランジスタＳＴＲ２Ａ、ＳＴＲ２Ｂ、及びＳＴＲ２Ｃのゲートは、対応する選択ゲート線ＳＧＳＲに共通に接続される。選択ゲート線ＳＧＳＬ及びＳＧＳＲは、例えばロウデコーダ１２に共通に接続されてもよいし、ロウデコーダ１２によって独立に制御されてもよい。以下、選択ゲート線ＳＧＳＬ及びＳＧＳＲを限定しない場合は、選択ゲート線ＳＧＳと表記する。
同一のブロックＢＬＫ内のメモリセルトランジスタＭＣＬ０〜ＭＣＬ１５及びＭＣＲ０〜ＭＣＲ１５の制御ゲートは、それぞれブロックＢＬＫ毎に設けられたワード線ＷＬＬ０〜ＷＬＬ１５及びＷＬＲ０〜ＷＬＲ１５に共通に接続される。ワード線ＷＬＬ０〜ＷＬＬ１５及びＷＬＲ０〜ＷＬＲ１５は、ロウデコーダ１２によって独立に制御される。以下、ワード線ＷＬＬ及びＷＬＲを限定しない場合は、ワード線ＷＬと表記する。
ブロックＢＬＫは、例えば、データの消去単位であり、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＣの保持するデータは、一括して消去される。また、書き込み動作及び読み出し動作は、１つのストリングユニットＳＵの１つのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＣに対して一括して行われる。
メモリセルアレイ１１内において、同一列にあるメモリグループＭＧの選択トランジスタＳＴＬ１Ａのドレイン及びＳＴＲ１Ａのドレインは、いずれかのビット線ＢＬに共通に接続される。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間でメモリグループＭＧを共通に接続する。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたメモリグループＭＧを複数含む。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。そして、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。そしてメモリセルアレイ１１内において、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤが半導体基板上方に積層されることで、メモリセルトランジスタＭＣが三次元に積層されている。
１．１．３ メモリセルアレイの全体構成
次に、メモリセルアレイ１１の全体構成について、図３を用いて説明する。図３は、メモリセルアレイ１１の１つのブロックＢＬＫに対応する斜視図である。なお、図３の例では、絶縁膜の一部が省略されている。
図３に示すように、半導体基板１００の上方に、半導体基板１００に平行なＸＹ平面に延びる配線層１０１が形成されている。配線層１０１は、ソース線ＳＬとして機能する。配線層１０１の上方には、Ｙ方向に延びる３層の配線層１０２が半導体基板１００に垂直なＺ方向に離間されて、すなわち、それぞれの層間に図示せぬ層間絶縁膜を介在させて、積層されている。配線層１０２は、選択ゲート線ＳＧＳ、または消去動作時の消去電流生成のためのゲート電極として機能する。配線層１０１の上面の一部には最下層の配線層１０２をＸ方向に分離するようにＹ方向に延びる半導体層１０５が形成されている。半導体層１０５の上面は、最下層の配線層１０２の上面よりも高く、中間の配線層１０２の底面よりも低い位置にある。
３層の配線層１０２の上方には、Ｙ方向に延び、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１０３がＺ方向に離間されて積層されている。そして、８層の配線層１０３及び上層２層の配線層１０２をＸ方向に離間させるように、半導体層１０５上にＹ方向に延びるメモリトレンチＬＭＴが形成されている。メモリトレンチＬＭＴの側面には、ブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８が順に積層されている。そして、側面がトンネル絶縁膜１０８の側面に接し、底面が半導体層１０５に接する半導体層１０９が形成されている。更にメモリトレンチＬＭＴ内の半導体層１０９より内側は、コア層１１０により埋め込まれている。
Ｙ方向に延びるメモリトレンチＬＭＴをＹ方向に分離するように、底面が半導体層１０５に達する複数のホールＬＡＨがＹ方向に沿って形成されている。以下、分離されたメモリトレンチＬＭＴの１つをメモリピラーＬＭＰと呼ぶ。１つのメモリピラーＬＭＰが、１つのメモリグループＭＧのメモリストリングＬＭＳＬ及びＬＭＳＲとして機能する。
Ｙ方向に沿って配置された複数のメモリピラーＬＭＰ上には、導電層１１１がそれぞれ形成されている。
導電層１１１の上方には、Ｙ方向に延びるワード線ＷＬ８〜ＷＬ１５として機能する８層の配線層１０３及びＹ方向に延びる選択ゲート線ＳＧＤとして機能する３層の配線層１０４がＺ方向に離間されて積層されている。そして、８層の配線層１０３及び３層の配線層１０４をＸ方向に離間させるように、Ｙ方向に延び、底面の一部が導電層１１１に達するメモリトレンチＵＭＴが形成されている。メモリトレンチＵＭＴは、メモリトレンチＬＭＴと同様に、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０により埋め込まれている。
メモリトレンチＵＭＴをＹ方向に分離するように、底面がホールＬＡＨまたは導電層１１１に達する複数のホールＵＡＨがＹ方向に沿って形成されている。以下、分離されたメモリトレンチＵＭＴの１つをメモリピラーＵＭＰと呼ぶ。１つのメモリピラーＵＭＰが、１つのメモリグループＭＧのメモリストリングＵＭＳＬ及びＵＭＳＲとして機能する。以下、メモリピラーＬＭＰ及びＵＭＰを限定しない場合は、メモリピラーＭＰと表記する。
メモリグループＭＧは、メモリピラーＬＭＰ及びＵＭＰ、並びにメモリピラーＬＭＰとメモリピラーＵＭＰとを電気的に接続する導電層１１１を含む。
Ｙ方向に沿って配置された複数のメモリピラーＵＭＰ上には、導電層１１２がそれぞれ形成されている。そして、各導電層１１２上にはコンタクトプラグ１１３が形成されている。コンタクトプラグ１１３の上面は、例えばＸ方向に延びるビット線ＢＬに接続される。
１．１．４ メモリセルアレイの平面構成
次に、メモリセルアレイ１１の平面構成について、図４を用いて説明する。図４は、半導体基板１００に平行なＸＹ平面内における導電層１１１の平面を示している。なお、図４の例において、層間絶縁膜は省略されている。
図４に示すように、Ｙ方向に延びるワード線ＷＬＬ７（配線層１０３）及びワード線ＷＬＲ７（配線層１０３）がＸ方向に隣接するように配置されている。ワード線ＷＬＬ７とＷＬＲ７との間には、Ｙ方向に沿って複数のメモリピラーＬＭＰ及び複数のホールＬＡＨが交互に配置されている。Ｙ方向に延びるメモリピラーＬＭＰの２つの側面には、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、及び半導体層１０９が順次積層されており、メモリピラーＬＭＰの内部はコア層１１０により埋め込まれている。Ｘ方向に延びるメモリピラーＬＭＰの側面には、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０が接している。すなわちメモリピラーＭＰの２つの側面に接するブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、及び半導体層１０９はＸ方向において互いに分離されている。図４の例では、ワード線ＷＬＬ７とメモリピラーＬＭＰの左側面に形成されたブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９とを含む領域により、メモリセルトランジスタＭＣＬ７が形成され、ワード線ＷＬＲ７とメモリピラーＬＭＰの右側面に形成されたブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９とを含む領域により、メモリセルトランジスタＭＣＲ７が形成される。
ホールＬＡＨはメモリトレンチＬＭＴをＹ方向に分離するために設けられる。このため、Ｘ方向におけるホールＬＡＨの長さ（幅）は、Ｘ方向におけるメモリトレンチＬＭＴ、すなわちメモリピラーＬＭＰの長さ（幅）よりも長い。
メモリピラーＬＭＰ上には、メモリピラーＬＭＰの上面を覆うように導電層１１１が設けられている。導電層１１１は、メモリトレンチＵＭＴを加工する際、メモリピラーＬＭＰの上面を保護するエッチングストッパとして機能する。このため、導電層１１１のＸ方向及びＹ方向における長さは、メモリピラーＬＭＰのＸ方向及びＹ方向における長さよりも長い。
Ｙ方向に沿って配置された２つの導電層１１１間の距離をＷ１とし、図示せぬメモリトレンチＵＭＴ内において、Ｘ方向におけるブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８による幅（膜厚）をＷ２とする。すると、距離Ｗ１を幅Ｗ２の２倍以下とする、すなわち、Ｗ１≦２×Ｗ２の関係にある方が好ましい。この関係にある場合、メモリトレンチＵＭＴを加工した際に、導電層１１１間のホールＬＡＨが加工されても、メモリトレンチＵＭＴの埋め込みにおいてブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８によりホールＬＡＨ内の加工領域が埋め込まれ、ホールＬＡＨ内に半導体層１０９が入り込まない。
１．１．５ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成について、図５を用いて説明する。図５は、図４のＡ１−Ａ２線に沿ったメモリセルアレイ１１の断面図である。なお、図５において、層間絶縁膜は省略されている。
図５に示すように、半導体基板１００の上方には、図示せぬ層間絶縁膜を介在させてソース線として機能する配線層１０１が形成されている。配線層１０１には、例えばリン（Ｐ）等をドープした多結晶シリコンが用いられる。なお、半導体基板１００と配線層１０１との間には、ロウデコーダ１２やセンスアンプ１３等の回路が設けられていてもよい。
配線層１０１の上方には、選択ゲート線ＳＧＳＬ及びＳＧＳＲとして機能する３層の配線層１０２及びワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１０３が、それぞれの層間に図示せぬ層間絶縁膜を介在させて順次積層されている。配線層１０２及び配線層１０３は導電材料により構成され、例えば不純物を添加されたｎ型半導体またはｐ型半導体、あるいは金属材料が用いられる。本実施形態では、配線層１０２及び１０３にタングステン（Ｗ）及び窒化チタン（ＴｉＮ）を用いた場合について説明する。ＴｉＮは、Ｗを形成する際のバリアメタル及び密着層として機能する。
配線層１０１上には、最下層の配線層１０２をＸ方向に分離するように半導体層１０５が設けられている。半導体層１０５には、例えば、選択ＣＶＤ（chemical vapor deposition）により形成されたシリコンが用いられる。
半導体層１０５上には、メモリトレンチＬＭＴが形成され、メモリトレンチＬＭＴ内に、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０を含むメモリピラーＬＭＰが形成されている。ブロック絶縁膜１０６、トンネル絶縁膜１０８、及びコア層１１０には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。電荷蓄積層には、例えばシリコン窒化膜（ＳｉＮ）またはハフニウムオキサイド（ＨｆＯ）等が用いられる。半導体層１０９は、メモリセルトランジスタＭＣのチャネルが形成される領域である。よって、半導体層１０９は、メモリセルトランジスタＭＣの電流経路を接続する信号線として機能する。半導体層１０９には、例えば多結晶シリコンが用いられる。
図５の例では、半導体層１０５及びメモリピラーＬＭＰに対して紙面左側に配置された配線層１０２が選択ゲート線ＳＧＳＬとして機能し、８層の配線層１０３が下層よりワード線ＷＬＬ０〜ＷＬＬ７として機能する。例えば、ワード線ＷＬＬ０として機能する配線層１０３とメモリピラーＬＭＰの左側面に設けられたブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、及び半導体層１０９の一部とを含む領域によりメモリセルトランジスタＭＣＬ０が形成される。他のメモリセルトランジスタＭＣＬ１〜ＭＣＬ７及び選択トランジスタＳＴＬ２Ａ〜ＳＴＬ２Ｃも同様である。
また、紙面右側に配置された配線層１０２が選択ゲート線ＳＧＳＲとして機能し、８層の配線層１０３が下層よりワード線ＷＬＲ０〜ＷＬＲ７として機能する。例えば、ワード線ＷＬＲ０として機能する配線層１０３とメモリピラーＬＭＰの右側面に設けられたブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、及び半導体層１０９の一部とを含む領域によりメモリセルトランジスタＭＣＲ０が形成される。他のメモリセルトランジスタＭＣＲ１〜ＭＣＲ７及び選択トランジスタＳＴＲ２Ａ〜ＳＴＲ２Ｃも同様である。
従って、メモリセルトランジスタＭＣＬ０とＭＣＲ０とは同じ層に形成されており、メモリセルトランジスタＭＣＬ０及びＭＣＲ０の各々に対応する配線層１０３、電荷蓄積層１０７、及び半導体層１０９は、同じ層（ＸＹ平面）において互いに分離されている。すなわち、メモリセルトランジスタＭＣＬ０及びＭＣＲ０のチャネルは互いに分離されている。他のメモリセルトランジスタＭＣＬ及びＭＬＲも同様である。また、選択トランジスタＳＴＬ２Ａ〜ＳＴＬ２Ｃ及びＳＴＲ２Ａ〜ＳＴＬ２Ｃも同様であり、例えば、選択トランジスタＳＴＬ２ＡとＳＴＲ２Ａが同じ層に形成されている。
メモリピラーＬＭＰ上には、導電層１１１が形成されている。導電層１１１は導電材料により構成され、例えば多結晶シリコンを用いたｎ型半導体が用いられる。
導電層１１１の上方には、ワード線ＷＬ８〜ＷＬ１５として機能する８層の配線層１０３及び選択ゲート線ＳＧＤとして機能する３層の配線層１０４が、それぞれの層間に図示せぬ層間絶縁膜を介在させて順次積層されている。配線層１０４は、配線層１０２及び１０３と同様に、導電材料により構成され、例えば不純物を添加されたｎ型半導体またはｐ型半導体、あるいは金属材料が用いられる。本実施形態では、配線層１０２及び１０３と同様に、配線層１０４にＷ及びＴｉＮを用いた場合について説明する。
導電層１１１上には、メモリトレンチＵＭＴが形成されており、メモリトレンチＵＭＴ内には、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０を含むメモリピラーＵＭＰが形成されている。従って、導電層１１１は、メモリピラーＬＭＰ及びＵＭＰの半導体層１０９に接している。すなわち、導電層１１１を介して、メモリストリングＬＭＳＬ、ＬＭＳＲ、ＵＭＳＬ、ＵＭＳＲのチャネルが電気的に互いに接続される。
図５の例では、メモリピラーＵＭＰに対して紙面左側に配置された８層の配線層１０３が下層よりワード線ＷＬＬ８〜ＷＬＬ１５として機能し、配線層１０４が選択ゲート線ＳＧＤＬとして機能する。例えば、ワード線ＷＬＬ８として機能する配線層１０３とメモリピラーＵＭＰの左側面に設けられたブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、及び半導体層１０９の一部とを含む領域によりメモリセルトランジスタＭＣＬ８が形成される。他のメモリセルトランジスタＭＣＬ９〜ＭＣＬ１５及び選択トランジスタＳＴＬ１Ａ〜ＳＴＬ１Ｃも同様である。
また、紙面右側に配置された８層の配線層１０３が下層よりワード線ＷＬＲ８〜ＷＬＲ１５として機能し、配線層１０４が選択ゲート線ＳＧＤＲとして機能する。例えば、ワード線ＷＬＲ８として機能する配線層１０３とメモリピラーＵＭＰの右側面に設けられたブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、及び半導体層１０９の一部とを含む領域によりメモリセルトランジスタＭＣＲ８が形成される。他のメモリセルトランジスタＭＣＲ９〜ＭＣＲ１５及び選択トランジスタＳＴＲ１Ａ〜ＳＴＲ１Ｃも同様である。
メモリピラーＵＭＰ上には、導電層１１２が形成されている。導電層１１２は導電材料により構成され、例えば多結晶シリコンが用いられる。また、導電層１１２上には、ビット線ＢＬと接続するためのコンタクトプラグ１１３が形成される。コンタクトプラグ１１３は導電材料により構成され、例えばＷ及びＴｉＮが用いられる。コンタクトプラグ１１３上には図示せぬビット線ＢＬが形成される。
なお、メモリピラーＭＰは３段以上積層されてもよい。この場合、各メモリピラーＭＰ間に導電層１１１を設ける。
１．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図６〜図１４を用いて説明する。図６〜図１４は、製造工程におけるメモリセルアレイの上面（アレイ上面）及びＡ１−Ａ２線に沿った断面（Ａ１−Ａ２断面）をそれぞれ示している。本実施形態では、配線層１０２、１０３、及び１０４に相当する構造を犠牲層１２１で形成した後、犠牲層１２１を除去してから導電材料で埋め込んで配線層１０２、１０３、及び１０４を形成する方法（以下、「埋め戻し」と呼ぶ）を用いた場合について説明する。以下では、犠牲層１２１としてシリコン窒化膜（ＳｉＮ）を用い、配線層１０２、１０３、及び１０４の導電材料としてＷ及びＴｉＮを用いる場合について説明する。ＴｉＮは、Ｗを成膜する際、例えばＷと下地のＳｉとの反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層として機能を有する。なお、犠牲層１２１は、ＳｉＮに限定されない。例えばシリコン酸窒化膜（ＳｉＯＮ）でもよく、層間絶縁膜とウエットエッチングの選択比が十分に得られる材料であればよい。
図６に示すように、半導体基板１００上に、層間絶縁膜として絶縁層１２０を形成し、その上に配線層１０１を形成する。次に、配線層１０１上に絶縁層１２０（例えばＳｉＯ２）を形成した後に、３層の配線層１０２及び８層の配線層１０３に対応する１１層の犠牲層１２１と、１１層の絶縁層１２０とを交互に積層する。
図７に示すように、底面が配線層１０１に達するようにメモリトレンチＬＭＴを加工する。次に、最下層の犠牲層１２１の側面がメモリトレンチＬＭＴ内に露出しないように、最下層の犠牲層１２１の側面に絶縁層１２０の薄膜を形成する。次に、Ｓｉのエピタキシャル成長により露出した配線層１０１上に半導体層１０５を形成する。次に、メモリトレンチＬＭＴを、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０により埋め込む。より具体的には、まず、ブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８を形成し、ドライエッチングにより最上層の絶縁層１２０及びメモリトレンチＬＭＴ底面のブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８を除去する。次に、半導体層１０９及びコア層１１０を形成しメモリトレンチＬＭＴを埋め込んだ後に、絶縁層１２０上の余剰の半導体層１０９及びコア層１１０を除去する。
図８に示すように、底面の一部が半導体層１０５に達するホールＬＡＨを形成した後、ホールＬＡＨ内を絶縁層１２２（例えばＳｉＯ２）により埋め込む。より具体的には、絶縁層１２２を形成しホールＬＡＨを埋め込んだ後で、例えばドライエッチングあるいはＣＭＰ（chemical mechanical polishing）により絶縁層１２２の表面を平坦化する。これにより、メモリトレンチＬＭＴがＹ方向に分離され、メモリピラーＬＭＰが形成される。
図９に示すように、メモリピラーＬＭＰ上に導電層１１１を形成する。導電層１１１はメモリトレンチＵＭＴを加工する際のエッチングストッパとして機能する。このため、導電層１１１のＺ方向における膜厚は、メモリトレンチＵＭＴを加工した際に導電層１１１が除去されメモリピラーＬＭＰが露出しない膜厚とする。
図１０に示すように、絶縁層１２０により導電層１１１を被覆した後に、８層の配線層１０３及び３層の配線層１０４に対応する１１層の犠牲層１２１と、１１層の絶縁層１２０とを交互に積層する。
図１１に示すように、底面が導電層１１１及びホールＬＡＨを埋め込む絶縁層１２２に達するメモリトレンチＵＭＴを加工する。次に、メモリトレンチＵＭＴを、メモリトレンチＬＭＴと同様にブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０により埋め込む。
図１２に示すように、底面の一部が導電層１１１に達するにホールＵＡＨを形成した後、ホールＵＡＨ内を絶縁層１２２により埋め込む。これにより、メモリトレンチＵＭＴがＹ方向に分離され、メモリピラーＵＭＰが形成される。
図１３に示すように、メモリピラーＵＭＰ上に導電層１１２を形成する。
図１４に示すように、導電層１１２を絶縁層１２０で被覆した後、埋め戻しを行い配線層１０２、１０３、及び１０４を形成する。より具体的には、まず、犠牲層１２１の側面が露出するように図示せぬスリットまたはホールを形成する。次に、例えば燐酸（Ｈ３ＰＯ４）を用いたウエットエッチングを行う。これにより、スリットから犠牲層１２１がエッチングされ、空洞が形成される。次に、ＴｉＮ及びＷを順に形成して空洞を埋め込む。次に、スリットの側面及び表面の絶縁層１２０上の余剰のＷ及びＴｉＮを除去し、配線層１０２、１０３、及び１０４を形成する。次に、スリットを例えば絶縁層により埋め込む。
１．３ 読み出し動作
次に、読み出し動作について、図１５を用いて説明する。図１５の例は、１つのメモリグループＭＧの等価回路を簡略に示したものであり、メモリストリングＵＭＳＲのメモリセルトランジスタＭＣが読み出し対象として選択された場合を示している。
図１５に示すように、メモリストリングＵＭＳＲのメモリセルトランジスタＭＣが選択された場合、ロウデコーダ１２は、メモリストリングＵＭＳＲに対応する選択ゲート線ＳＧＤに電圧Ｖｏｎを印加し、メモリストリングＵＭＳＲの選択トランジスタＳＴ１（ＳＴＲ１Ａ、ＳＴＲ１Ｂ、及びＳＴＲ１Ｃ）をオン状態にする。電圧Ｖｏｎは、選択トランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。また、ロウデコーダ１２は、メモリストリングＵＭＳＲに並列に接続されている非選択のメモリストリングＵＭＳＬに対応する選択ゲート線ＳＧＤに電圧Ｖｏｆｆを印加し、メモリストリングＵＭＳＬの選択トランジスタＳＴ１（ＳＴＬ１Ａ、ＳＴＬ１Ｂ、及びＳＴＬ１Ｃ）をオフ状態とする。電圧Ｖｏｆｆは、選択トランジスタＳＴ１及びＳＴ２をオフ状態にする電圧であり、電圧Ｖｏｎよりも低い電圧（例えば接地電圧ＶＳＳ）である。更に、ロウデコーダ１２は、非選択のメモリストリングＬＭＳＬ及びＬＭＳＲに対応する選択ゲート線ＳＧＳに電圧Ｖｏｎを印加し、メモリストリングＬＭＳＬ及びＬＭＳＲの選択トランジスタＳＴ２（ＳＴＬ２Ａ、ＳＴＬ２Ｂ、ＳＴＬ２Ｃ、ＳＴＲ２Ａ、ＳＴＲ２Ｂ、及びＳＴＲ２Ｃ）をオン状態にする。なお、例えばメモリストリングＬＭＳＬ及びＬＭＳＲのいずれかが選択された場合、ロウデコーダ１２は、選択されたメモリストリングＬＭＳの選択トランジスタＳＴ２、並びに非選択のメモリストリングＵＭＳＬ及びＵＭＳＲの選択トランジスタＳＴ１をオン状態にし、非選択のメモリストリングＬＭＳの選択トランジスタＳＴ２をオフ状態にする。
また、ロウデコーダ１２は、メモリストリングＵＭＳＲにおいて選択されたメモリセルトランジスタＭＣに対応するワード線ＷＬ（以下、選択ワード線ＷＬと呼ぶ）に電圧Ｖｃｇｘｘｒを印加し、非選択のメモリセルトランジスタＭＣに対応するワード線ＷＬ（以下、非選択ワード線ＷＬと呼ぶ）に電圧Ｖｒｅａｄを印加する。電圧Ｖｃｇｘｘｒは、読み出し対象データの読み出しレベルに応じた電圧である。例えば、選択されたメモリセルトランジスタＭＣの閾値電圧が電圧Ｖｃｇｘｘｒよりも低い場合、メモリセルトランジスタＭＣはオン状態とされ、閾値電圧が電圧Ｖｃｇｘｘｒ以上の場合、メモリセルトランジスタＭＣはオフ状態とされる。電圧Ｖｒｅａｄは、メモリセルトランジスタＭＣの閾値電圧によらずメモリセルトランジスタＭＣをオン状態にする電圧である。例えば、電圧Ｖｃｇｘｘｒは、電圧Ｖｒｅａｄ及び電圧Ｖｏｎよりも低く、電圧Ｖｏｆｆよりも高い電圧である。
また、ロウデコーダ１２は、メモリストリングＵＭＳＬに対応する非選択ワード線ＷＬ（ＷＬＬ８〜ＷＬＬ１５）をフローティング状態とする。更に、ロウデコーダ１２は、メモリストリングＬＭＳＬ及びＬＭＳＲに対応する非選択ワード線ＷＬ（ＷＬＬ０〜ＷＬＬ７及びＷＬＲ０〜ＷＬＲ７）に電圧Ｖｒｅａｄを印加する。従って、メモリストリングＬＭＳＬ及びＬＭＳＲのメモリセルトランジスタＭＣ及び選択トランジスタＳＴ２はオン状態とされ、例えばビット線ＢＬからソース線ＳＬに電流を流す際の電流経路として機能する。なお、例えばメモリストリングＬＭＳのいずれかが選択された場合、ロウデコーダ１２は、選択されたメモリストリングＬＭＳ並びにメモリストリングＵＭＳＬ及びＵＭＳＲの非選択ワード線ＷＬに電圧Ｖｒｅａｄを印加し、非選択のメモリストリングＬＭＳの非選択ワード線ＷＬをフローティング状態にする。
この状態において、センスアンプ１３は、読み出し対象となるメモリセルトランジスタＭＣに対応するビット線ＢＬに電圧ＶＢＬを印加する。また、ソース線ＳＬには電圧ＶＳＲＣが印加される。電圧ＶＢＬと電圧ＶＳＲＣとは、ＶＢＬ＞ＶＳＲＣの関係にある。
選択されたメモリセルトランジスタＭＣがオン状態の場合、メモリストリングＵＭＳＲ、ＬＭＳＬ、及びＬＭＳＲを介して、ビット線ＢＬからソース線ＳＬに電流が流れる。従って、１つのメモリストリングＭＳが電流経路として機能する場合の抵抗値を２Ｒとすると、１つのメモリグループＭＧにおける合成抵抗値は３Ｒとなる。他方で、選択されたメモリセルトランジスタＭＣがオフ状態の場合、ビット線ＢＬからソース線ＳＬに電流が流れない。センスアンプ１３は、例えばビット線ＢＬからソース線ＳＬに流れる電流をセンスして、メモリセルトランジスタＭＣのデータを読み出す。
１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できる。本効果につき、詳述する。
１つのメモリピラーＭＰにおいて、同じ層に形成された２つのメモリセルトランジスタＭＣＬ及びＭＣＲの半導体層１０９が分離されていない場合、すなわちチャネルが共通である場合、読み出し動作時に、メモリセル領域外のチャネルに電流が流れ、誤読み出しを生じる可能性がある。
これに対し、本実施形態に係る構成であれば、１つのメモリピラーＭＰにおいて同じ層に形成された２つのメモリセルトランジスタＭＣＬ及びＭＣＲの半導体層１０９、すなわちチャネルを分離させることができる。これにより、メモリセル領域外のチャネルに電流が流れ、誤読み出しが生じる可能性を抑制できる。従って、半導体記憶装置の信頼性を向上できる。
更に、本実施形態に係る構成であれば、メモリピラーＬＭＰとメモリピラーＵＭＰとの間に導電層１１１を設けることができる。導電層１１１をメモリトレンチＵＭＴ加工時のエッチングストッパとして利用することにより、メモリピラーＬＭＰへの加工ダメージを抑制できる。これにより、メモリピラーＵＭＰとメモリピラーＬＭＰとを積層した場合においても、メモリピラーＬＭＰの形状及び電気特性の劣化を抑制できる。従って、半導体記憶装置の信頼性を向上できる。
更に、本実施形態に係る構成であれば、ホールＬＡＨを挟んで隣接するメモリピラーＬＭＰ上に形成された導電層１１１間の距離を、Ｘ方向におけるブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８による幅（膜厚）の２倍の厚さ以下とすることができる。これにより、メモリトレンチＵＭＴを加工した際に導電層１１１間のホールＬＡＨ内の絶縁層１２２が加工されても、メモリトレンチＵＭＴの埋め込みの際にブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８によりホールＬＡＨ内の加工領域が埋め込まれる。このため、ホールＬＡＨ内に半導体層１０９が入り込むのを抑制できる。従って、ホールＬＡＨ内に残存する半導体層１０９に起因するメモリピラーＬＭＰにおけるリークの発生や、セル動作に影響する浮遊電位の形成を抑制できる。
更に、本実施形態に係る構成であれば、読み出し動作時に、読み出し対象のメモリピラーＭＰに接続された非選択のメモリピラーＭＰの２つのメモリストリングＭＳを介してセル電流を流すことができる。これにより、メモリグループＭＧにおける抵抗値の増加を抑制し、セル電流の低下を抑制できる。よって、読み出し動作における誤読み出しを抑制できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは異なるメモリピラーＭＰの形状について説明する。以下、第１実施形態と異なる点についてのみ説明する。
２．１ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成について、図１６及び図１７を用いて説明する。図１６は、メモリセルアレイ１１の断面図である。図１７は、メモリピラーＬＭＰの拡大図である。なお、図１６において、層間絶縁膜は省略されている。また、図１７は、メモリピラーＬＭＰを示しているがメモリピラーＵＭＰも同様である。
図１６に示すように、本実施形態では、半導体層１０９のＸ方向（すなわち、メモリピラーＭＰの径方向）の膜厚が、メモリピラーＭＰの底部近傍おいて、メモリピラーＭＰの上端部よりも厚くなっている。その他の構成は、第１実施形態の図５と同じである。
図１７に示すように、より具体的には、メモリピラーＬＭＰは大まかにメモリピラーＬＭＰの上端を含むピラー上部ＵＰとメモリピラーＬＭＰの下端を含むピラー下部ＬＰとを含む。ピラー下部ＬＰの側面において半導体層１０９のＸ方向の膜厚をＬ１とし、ピラー上部ＵＰの側面において半導体層１０９のＸ方向の膜厚をＬ２とすると、Ｌ１＞Ｌ２の関係にある。
２．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、簡略に説明する。
本実施形態では、メモリトレンチＬＭＴ（またはＵＭＴ）を埋め込む際に、まず、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びカバー絶縁層を形成する。カバー絶縁層は半導体層１０９の表面を保護するために設けられ、例えばＳｉＯ２が用いられる。次に、ドライエッチングにより最上層の絶縁層１２０及びメモリトレンチＬＭＴ（またはＵＭＴ）底面のブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びカバー絶縁層を除去する。次に、例えばウエットエッチングによりカバー絶縁層を除去する。次に、半導体層１０９及びコア層１１０を形成しメモリトレンチＬＭＴを埋め込む。以降の工程は、第１実施形態と同じである。これにより、ピラー下部ＬＰにおける半導体層１０９のＸ方向の膜厚が、ピラー上部ＵＰにおける半導体層１０９のＸ方向の膜厚よりも厚くなる。
２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、ホールＬＡＨ及びＵＡＨ内にメモリピラーＬＭＰ及びＵＭＰを形成する場合について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ メモリセルアレイの平面構成
まず、メモリセルアレイ１１の平面構成について、図１８を用いて説明する。図１８は、半導体基板１００に平行なＸＹ平面内における導電層１１１の平面を示している。なお、図１８の例において、層間絶縁膜は省略されている。
図１８に示すように、Ｙ方向に延びるワード線ＷＬＬ７（配線層１０３）及びワード線ＷＬＲ７（配線層１０３）がＸ方向に隣接するように配置されている。ワード線ＷＬＬ７とＷＬＲ７との間には、Ｙ方向に沿って複数のホールＬＡＨが形成されている。ホールＬＡＨ内には、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０を含むメモリピラーＬＭＰが形成されている。
ワード線ＷＬＬ７とＷＬＲ７とは、Ｙ方向に沿って形成されたメモリトレンチＬＭＴによりＸ方向に離間されている。本実施形態では、メモリトレンチＬＭＴ内は絶縁層１２３により埋め込まれている。また、メモリピラーＬＭＰは、メモリトレンチＬＭＴによりＸ方向において左領域と右領域の２つに分離されている。図１８の例では、ワード線ＷＬＬ７とメモリピラーＬＭＰの左領域とを含む領域により、メモリセルトランジスタＭＣＬ７が形成され、ワード線ＷＬＲ７とメモリピラーＬＭＰの右領域とを含む領域により、メモリセルトランジスタＭＣＲ７が形成される。
Ｘ方向におけるメモリトレンチＬＭＴの長さ（幅）は、メモリセルトランジスタＭＣのチャネルを形成する半導体層１０９が除去されないようにするため、半導体層１０９のＸ方向における内径よりも短い。
メモリピラーＬＭＰ上には、メモリピラーＬＭＰの上面を覆うように導電層１１１が設けられている。導電層１１１のＸ方向及びＹ方向における長さは、メモリピラーＬＭＰの直径よりも長い。
第１実施形態の図４と同様に、Ｙ方向に沿って配置された２つの導電層１１１間の距離Ｗ１と、Ｘ方向におけるブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８による幅（膜厚）Ｗ２とは、Ｗ１≦２×Ｗ２の関係にある方が好ましい。
３．２ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成について、図１９を用いて説明する。図１９は、メモリセルアレイ１１の断面図である。なお、図１９において、層間絶縁膜は省略されている。
図１９に示すように、半導体層１０５上にホールＬＡＨが形成されている。ホールＬＡＨ内は、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０により埋め込まれ、メモリピラーＬＭＰが形成されている。そして、メモリピラーＬＭＰをＸ方向において２つに分離するように、底面が半導体層１０５に達するメモリトレンチＬＭＴが形成されている。メモリトレンチＬＭＴ内は、絶縁層１２３により埋め込まれている。絶縁層１２３には、例えばＳｉＯ２が用いられる。
メモリピラーＬＭＰ上には、導電層１１１が形成されている。導電層１１１上には、ホールＵＡＨが形成されている。ホールＵＡＨ内は、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０により埋め込まれ、メモリピラーＵＭＰが形成されている。そして、メモリピラーＵＭＰをＸ方向において２つに分離するように、底面が半導体層１０５に達するメモリトレンチＵＭＴが形成されている。メモリトレンチＵＭＴ内は、絶縁層１２３により埋め込まれている。
なお、メモリピラーＭＰは３段以上積層されてもよい。この場合、各メモリピラーＭＰ間に導電層１１１を設ける。
３．３ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図２０〜図２７を用いて説明する。図２０〜図２７は、製造工程におけるアレイ上面及びＡ１−Ａ２断面をそれぞれ示している。
図２０に示すように、第１実施形態の図６で説明した犠牲層１２１と絶縁層１２０の積層構造を形成した後、底面が配線層１０１に達するようにホールＬＡＨを加工する。次に、最下層の犠牲層１２１の側面がホールＬＡＨ内に露出しないように、最下層の犠牲層１２１の側面に絶縁層１２０の薄膜を形成する。次に、Ｓｉの選択ＣＶＤにより露出した配線層１０１上に半導体層１０５を形成する。次に、ホールＬＡＨを、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０により埋め込む。より具体的には、まず、ブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８を形成し、ドライエッチングにより最上層の絶縁層１２０及びホールＬＡＨ底面のブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８を除去する。次に、半導体層１０９及びコア層１１０を形成しメモリトレンチＬＭＴを埋め込んだ後に、絶縁層１２０上の余剰の半導体層１０９及びコア層１１０を除去する。
図２１に示すように、底面が半導体層１０５に達するメモリトレンチＬＭＴを形成した後、メモリトレンチＬＭＴ内を絶縁層１２３により埋め込む。これにより、メモリピラーＬＭＰがＸ方向において２つに分離される。
図２２に示すように、第１実施形態の図９と同様に、メモリピラーＬＭＰ上に導電層１１１を形成する。
図２３に示すように、絶縁層１２０により導電層１１１を被覆した後に、８層の配線層１０３及び３層の配線層１０４に対応する１１層の犠牲層１２１と、１１層の絶縁層１２０とを交互に積層する。
図２４に示すように、底面が導電層１１１に達するホールＵＡＨを加工する。次に、ホールＵＡＨを、ホールＬＡＨと同様にブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０により埋め込む。
図２５に示すように、底面が導電層１１１及びメモリトレンチＬＭＴを埋め込む絶縁層１２３に達するにメモリトレンチＵＭＴを形成した後、メモリトレンチＵＭＴ内を絶縁層１２３により埋め込む。これにより、メモリピラーＵＭＰがＸ方向において２つに分離される。
図２６に示すように、メモリピラーＵＭＰ上に導電層１１２を形成する。
図２７に示すように、第１実施形態の図１４と同様に、導電層１１２を絶縁層１２０で被覆した後、埋め戻しを行い配線層１０２、１０３、及び１０４を形成する。
３．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。なお、本実施形態は、第２実施形態と組み合わせてもよい。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、ＦＧ型のメモリセルトランジスタＭＣを適用した場合について説明する。
４．１ メモリセルアレイの断面構成
メモリセルアレイ１１の断面構成について、図２８を用いて説明する。図２８は、メモリセルアレイ１１の断面図である。なお、図２８において、層間絶縁膜は省略されている。
図２８に示すように、本実施形態では、配線層１０２、１０３、及び１０４に対応して、複数のブロック絶縁膜１０６及び複数の電荷蓄積層１３０が形成されている。より具体的には、ブロック絶縁膜１０６のＸＹ平面における一方の側面は、配線層１０２、１０３、及び１０４のいずれかの側面に接し、ＸＹ平面における他方の側面は、電荷蓄積層１３０のＸＹ平面における一方の側面と接する。そして電荷蓄積層１３０のＸＹ平面における他方の側面は、メモリトレンチＬＭＴ（またはＵＭＴ）の側面に形成されたトンネル絶縁膜１０８に接する。電荷蓄積層１３０には、例えば、多結晶シリコンが用いられる。なお、電荷蓄積層１３０は、窒化タンタル（ＴａＮ）、ＴｉＮ、Ｗ、ルテニウム（Ｒｕ）等の金属を含んでいてもよい。
また、メモリトレンチＬＭＴ（またはＵＭＴ）内では、側面がトンネル絶縁膜１０８の側面に接し、底面が半導体層１０５（または導電層１１１）に接する半導体層１０９が形成されている。半導体層１０９の内部は、コア層１１０により埋め込まれている。
４．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
なお、本実施形態は、第２及び／または第３実施形態と組み合わせてもよい。
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、メモリグループＭＧが、６個のメモリストリングＭＳを含んでいる場合、すなわち３つのメモリピラーＭＰが積層されている場合について、２つの例を示す。以下、第１乃至第４実施形態と異なる点についてのみ説明する。
５．１ 第１例
まず、第１例について、図２９を用いて説明する。第１例では、第２実施形態で説明したメモリピラーＭＰが３段に積層されている場合について説明する。図２９は、メモリセルアレイ１１の１つのブロックＢＬＫに対応する斜視図である。なお、図２９の例では、絶縁膜の一部が省略されている。
図２９に示すように、本例のメモリグループＭＧは、メモリピラーＬＭＰ、ＭＭＰ、及びＵＭＰ、メモリピラーＬＭＰとメモリピラーＭＭＰとを電気的に接続する導電層１１１ａ、並びにメモリピラーＭＭＰとメモリピラーＵＭＰとを電気的に接続する導電層１１１ｂを含む。第２実施形態の図１６と同様に、各メモリピラーＭＰの径方向における半導体層１０９の膜厚は、メモリピラーＭＰの底部近傍おいて、メモリピラーＭＰの上端部よりも厚くなっている。また、導電層１１１ａ及び１１１ｂは、第１実施形態で説明した導電層１１１と同じである。
より具体的には、メモリピラーＬＭＰ上に導電層１１１ａが形成されている。そして、導電層１１１ａの上方には、Ｙ方向に延びるワード線ＷＬとして機能する、例えば１０層の配線層１０３がＺ方向に離間されて積層されている。そして、１０層の配線層１０３をＸ方向に離間させるように、Ｙ方向に延び、底面の一部が導電層１１１ａに達するメモリトレンチＭＭＴが形成されている。メモリトレンチＭＭＴは、メモリトレンチＬＭＴ及びＵＭＴと同様に、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０により埋め込まれている。
メモリトレンチＭＭＴをＹ方向に分離するように、底面がホールＬＡＨまたは導電層１１１ａに達する複数のホールＭＡＨがＹ方向に沿って形成されている。分離されたメモリトレンチＭＭＴの１つがメモリピラーＭＭＰとして機能する。
そして、メモリピラーＭＭＰ上に導電層１１１ｂが形成され、導電層１１１ｂ上にメモリピラーＵＭＰが形成されている。
５．２ 第２例
次に、第２例について、図３０を用いて説明する。第２例では、第３実施形態と同様にホールＡＨ内にメモリピラーＭＰを形成した場合について説明する。図３０は、メモリセルアレイ１１の１つのブロックＢＬＫに対応する斜視図である。なお、図３０の例では、絶縁膜の一部が省略されている。また、本例では、半導体層１０５が廃されている。
図３０に示すように、配線層１０１の上方には、Ｙ方向に延びる配線層１０２ｐが形成されている。配線層１０２ｐは、配線層１０２と同様に、選択ゲート線ＳＧＳ、または消去動作時の消去電流生成のためのゲート電極として機能する。配線層１０２ｐは導電材料により構成され、例えば不純物を添加されたｎ型半導体が用いられる。配線層１０２ｐの上方には、２層の配線層１０２及び８層の配線層１０３がＺ方向に離間されて積層されている。そして、８層の配線層１０３及び２層の配線層１０２、及び配線層１０２ｐを貫通し、底面が配線層１０１に達するホールＬＡＨが形成されている。ホールＬＡＨ内は、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、及びコア層１１０により埋め込まれ、メモリピラーＬＭＰが形成されている。第２実施形態の図１６と同様に、メモリピラーＬＭＰの径方向における半導体層１０９の膜厚は、メモリピラーＬＭＰの底部近傍おいて、メモリピラーＬＭＰの上端部よりも厚くなっている。そして、配線層１０２ｐ、１０２、及び１０３、並びにメモリピラーＬＭＰをＸ方向において２つに分離するように、Ｙ方向に延び、底面が配線層１０１に達するメモリトレンチＬＭＴが形成されている。メモリトレンチＬＭＴの内部は、絶縁層により埋め込まれている。
メモリピラーＬＭＰ上には、導電層１１１ａが形成されている。そして、導電層１１１ａの上方には、配線層１０３と同様にワード線ＷＬとして機能する配線層１０３ｐが形成され、更に配線層１０３ｐの上方には、例えば９層の配線層１０３がＺ方向に離間されて積層されている。配線層１０３ｐは、配線層１０２ｐと同様に、導電材料により構成され、例えば不純物を添加されたｎ型半導体が用いられる。配線層１０３ｐ及び１０３を貫通するホールＭＡＨが形成され、ホールＭＡＨ内には、メモリピラーＬＭＰと同様に、メモリピラーＭＭＰが形成されている。そして、配線層１０３ｐ及び１０３、並びにメモリピラーＭＭＰをＸ方向において２つに分離するように、Ｙ方向に延び、底面が導電層１１１ａに達するメモリトレンチＭＭＴが形成されている。
メモリピラーＭＭＰ上には、導電層１１１ｂが形成されている。そして、導電層１１１ｂの上方には、配線層１０３ｐが形成され、更に配線層１０３ｐの上方には、例えば６層の配線層１０３及び３層の配線層１０４がＺ方向に離間されて積層されている。配線層１０３ｐ、１０３、及び１０４を貫通するホールＵＡＨが形成され、ホールＵＡＨ内には、メモリピラーＬＭＰ及びＭＭＰと同様に、メモリピラーＵＭＰが形成されている。そして、配線層１０３ｐ、１０３、及び１０４、並びにメモリピラーＵＭＰをＸ方向において２つに分離するように、Ｙ方向に延び、底面が導電層１１１ｂに達するメモリトレンチＵＭＴが形成されている。
５．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
なお、第１乃至第５実施形態は可能な限り組み合わせることができる。
６．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板(100)と、第１方向(Z方向)に延伸する第１信号線(MCL7側109)と、第１信号線と第１方向に交差し半導体基板に平行な第２方向（X方向）に離れて配置され、第１方向に延伸する第２信号線(MCR7側109)と、第１信号線と第２信号線との間に設けられた第１絶縁層(110)と、半導体基板の上方において、第１及び第２方向に交差し半導体基板に平行な第３方向(Y方向)に延伸する第１配線層(103)と、第３方向に延伸する第２配線層(103)と、第１信号線と第１配線層との間に電圧を印加して第１の情報を記憶する第１メモリセル(MCL7)と、第２信号線と第２配線層との間に電圧を印加して第２の情報を記憶する第２メモリセル(MCR7)と、第１信号線と第２信号線の上に設けられた第１導電層(111)と、第１配線層の上方において、第３方向に延伸する第３配線層(103)と、第３配線層と第２方向に離れて位置し、第３方向に延伸する第４配線層(103)と、第１方向に延伸し、第１導電層上に設けられた第３信号線(109)と、第３信号線と第２方向に離れて配置され、第１方向に延伸し、第１導電層上に設けられた第４信号線(109)と、第３信号線と第４信号線との間に設けられた第２絶縁層(110)と、第３信号線と第３配線層との間に電圧を印加して第３の情報を記憶する第３メモリセル(MCL8)と、第４信号線と第４配線層との間に電圧を印加して第４の情報を記憶する第４メモリセル(MCR8)とを含む。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリコア部、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、２０…周辺回路部、２１…シーケンサ、２２…電圧発生回路、１００…半導体基板、１０１、１０２、１０２ｐ、１０３、１０３ｐ、１０４…配線層、１０５、１０９…半導体層、１０６…ブロック絶縁膜、１０７、１３０…電荷蓄積層、１０８…トンネル絶縁膜、１１０…コア層、１１１、１１１ａ、１１１ｂ、１１２…導電層、１１３…コンタクトプラグ、１２０、１２２、１２３…絶縁層、１２１…犠牲層。

Claims (8)

  1. 半導体基板と、
    第１方向に延伸する第１信号線と、
    前記第１信号線と前記第１方向に交差し前記半導体基板に平行な第２方向に離れて配置され、前記第１方向に延伸する第２信号線と、
    前記第１信号線と前記第２信号線との間に設けられた第１絶縁層と、
    前記半導体基板の上方において、前記第１及び第２方向に交差し前記半導体基板に平行な第３方向に延伸する第１配線層と、
    前記第３方向に延伸する第２配線層と、
    前記第１信号線と前記第１配線層との間に電圧を印加して第１の情報を記憶する第１メモリセルと、
    前記第２信号線と前記第２配線層との間に電圧を印加して第２の情報を記憶する第２メモリセルと、前記第１信号線と前記第２信号線の上に設けられた第１導電層と、
    前記第１配線層の上方において、前記第３方向に延伸する第３配線層と、
    前記第３配線層と前記第２方向に離れて位置し、前記第３方向に延伸する第４配線層と、
    前記第１方向に延伸し、前記第１導電層上に設けられた第３信号線と、
    前記第３信号線と前記第２方向に離れて配置され、前記第１方向に延伸し、前記第１導電層上に設けられた第４信号線と、
    前記第３信号線と前記第４信号線との間に設けられた第２絶縁層と、
    前記第３信号線と前記第３配線層との間に電圧を印加して第３の情報を記憶する第３メモリセルと、
    前記第４信号線と前記第４配線層との間に電圧を印加して第４の情報を記憶する第４メモリセルと
    を備える半導体記憶装置。
  2. 前記第１信号線と前記第２信号線とは前記第１配線層と前記第２配線層との間に設けられ、前記第３信号線と前記第４信号線とは前記第３配線層と前記第４配線層との間に設けられる請求項１に記載の半導体記憶装置。
  3. 前記第１配線層と前記第２配線層との間に設けられ、前記第１信号線と前記第３方向に隣り合って配置され、前記第１方向に延伸する第５信号線と、
    前記第５信号線と前記第２配線層との間に設けられ、前記第２信号線と前記第３方向に隣り合って配置され、前記第１方向に延伸する第６信号線と、
    前記第５信号線と前記第６信号線との上に設けられた第２導電層と
    を更に備える
    請求項１又は２に記載の半導体記憶装置。
  4. 前記第１メモリセルは、第３絶縁層、電荷蓄積層、及び第４絶縁層を含む請求項１乃至３のいずれか一項記載の半導体記憶装置。
  5. 前記第１導電層と前記第２導電層との前記第３方向における距離は、前記第２方向における前記第１メモリセルの幅の２倍以下である
    請求項３に記載の半導体記憶装置。
  6. 前記第１信号線は、前記半導体基板に対して前記第１方向に沿って前記第１導電層側に位置する第１部と、前記第１部に対して前記半導体基板に対して前記第１方向に沿って近い第２部とを含み、前記第２部の前記第２方向の膜厚は、前記第１部の前記第２方向の膜厚よりも厚い
    請求項１乃至５のいずれか一項記載の半導体記憶装置。
  7. 直列に接続された第１選択トランジスタ、第１メモリセル、及び第２メモリセルを含む第１メモリストリングと、
    直列に接続された第２選択トランジスタ及び第３メモリセルを含む第２メモリストリングと、
    直列に接続された第３選択トランジスタ及び第４メモリセルを含む第３メモリストリングと、
    直列に接続された第４選択トランジスタ及び第５メモリセルを含み、前記第５メモリセルの電流経路の一端が、前記第２、第３、及び第４メモリセルの電流経路の一端に共通に接続された第４メモリストリングと、
    前記第１及び第２選択トランジスタの電流経路の一端が接続されたビット線と、
    前記第３及び第４選択トランジスタの電流経路の一端が接続されたソース線と、
    前記第１乃至第５メモリセルのゲートにそれぞれ接続された第１乃至第５ワード線と、
    前記第１乃至第４選択トランジスタのゲートにそれぞれ接続された第１乃至第４選択ゲート線と、
    前記第１乃至第５ワード線及び前記第１乃至第４選択ゲート線が接続されたロウデコーダと、
    前記第１メモリセルの読み出し動作において、前記ロウデコーダを制御して、前記第１ワード線に読み出し電圧を印加し、前記第２、第４、及び第５ワード線に前記読み出し電圧よりも高い第１電圧を印加して前記第２、第４、及び第５メモリセルをオン状態にし、前記第３ワード線をフローティング状態とし、前記第１、第３、及び第４選択ゲート線に前記読み出し電圧よりも高い第２電圧を印加して前記第１、第３、及び第４選択トランジスタをオン状態にし、前記第２選択ゲート線に前記読み出し電圧よりも低い第３電圧を印加して前記第２選択トランジスタをオフ状態にする制御回路と
    を備える半導体記憶装置。
  8. 前記第１メモリセルの前記読み出し動作において、前記第１メモリセルがオン状態の場合、前記ビット線から、前記第１、第３、及び第４メモリストリングを介して、前記ソース線に電流が流れる
    請求項７記載の半導体記憶装置。
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