JP5121869B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
ＮＡＮＤ型フラッシュメモリの分野では、リソグラフィ技術の解像度の限界に制約されることなく高集積化を達成することが可能な積層型メモリが注目されている。たとえば、側面を覆うように電荷蓄積層としての絶縁膜が形成された柱状の半導体膜と交差するように高さ方向に所定の間隔をおいて平板形状の電極が複数配置されるメモリストリングスが２次元的にマトリックス状に配置され、第１の方向に隣接するメモリストリングス間で平板形状の電極が共有された構造の不揮発性半導体記憶装置が提案されている（たとえば、特許文献１参照）。
また、近年では、このような積層型メモリの特性を向上させるために、第１の方向に直交する第２の方向に隣接する２つのメモリストリングスの底部を半導体層で接続した不揮発性半導体記憶装置が提案されている（たとえば、特許文献２参照）。
このような不揮発性半導体記憶装置は、つぎのようにして製造される。まず、周辺回路を形成した半導体基板上に絶縁膜を介して多結晶シリコン膜を形成し、この多結晶シリコン膜上に、酸化シリコン膜と、平板形状の電極となる多結晶シリコン膜とを交互に堆積する。ついで、メモリストリングス形成位置にＵ字状のホールを形成し、このＵ字状のホールの内壁を覆うように電荷蓄積層としての絶縁膜を形成し、さらに絶縁膜上にアモルファスシリコン層を形成する。そして、熱処理を行って、アモルファスシリコン層を結晶化させて多結晶シリコン層を形成することで、Ｕ字状のホール内にチャネルとなるＵ字状半導体層が形成される。以上によって、２つのメモリストリングスの底部を半導体層で接続した不揮発性半導体記憶装置が得られる。
このような特許文献２に記載の方法では、チャネルとなるＵ字状半導体層は多結晶で構成されるため、単結晶の半導体材料と比較した場合に抵抗が本質的に高くなり、チャネルに流れる電流として高い値を実現することができないという問題点があった。そのため、チャネルを構成する半導体層は、単結晶で構成されることが望ましい。
ところで、従来では、石英基板上の一部にライン状の多結晶シリコン膜を形成し、石英基板上に多結晶シリコン膜と交差するようにライン状のゲルマニウム膜を形成した後、ゲルマニウム膜を溶融する温度でアニールを行うことで、単結晶状のゲルマニウム膜が得られることが知られている（たとえば、非特許文献１参照）。
非特許文献１に記載の技術では、基板平面に形成された配線状のゲルマニウム膜を単結晶化するものであるが、この製造方法を特許文献２に記載の不揮発性半導体記憶装置に適用して、チャネルを構成するＵ字状半導体層を単結晶化することはできない。それは、単結晶を形成するためには、シード（種）となる領域が必要であり、上記したように、Ｕ字状のホール内には電荷蓄積層が形成されており、Ｕ字上半導体層を単結晶化するためのシードとなる領域がないからである。
特開２００８−１７１９１８号公報 特開２００９−１４６９５４号公報
Masanobu Miyao, Kaoru Toko, Takanori Tanaka and Taizo Sadoh, High-quality single-crystal Ge stripes on quartz substrate by rapid-melting-growth, Applied Physics Letters, vol.95, 022115(2009)
本発明は、電荷蓄積層が側面に形成された柱状の半導体膜と交差するゲート電極膜が高さ方向に複数配置されるメモリストリングスが２次元的にマトリックス状に配置され、第１の方向に隣接する同じ高さのゲート電極膜が接続され、第１の方向に交差する第２の方向に隣接するメモリストリングス間の底部が半導体層で接続された構造の不揮発性半導体記憶装置において、従来に比して抵抗を低くすることができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
本発明の一態様によれば、柱状の半導体膜の側面に電荷蓄積層を介してゲート電極膜を有するトランジスタを前記柱状の半導体膜の高さ方向に複数設けてなるメモリストリングスが、基板上に略垂直にマトリックス状に配置され、第１の方向に配置された前記メモリストリングスの同じ高さの前記トランジスタの前記ゲート電極膜間が接続された不揮発性半導体記憶装置において、前記第１の方向に交差する第２の方向に隣接する２本の前記メモリストリングスを構成する前記柱状の半導体膜の下部間を結ぶ半導体材料からなる連結部を備え、前記柱状の半導体膜は、それぞれ概略単結晶状のゲルマニウム膜またはシリコンゲルマニウム膜で構成されることを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の一態様によれば、柱状の半導体膜の側面に電荷蓄積層を介してゲート電極膜が形成されたトランジスタが前記柱状の半導体膜の高さ方向に複数直列接続されたメモリストリングスを複数有する不揮発性半導体記憶装置の製造方法において、絶縁材料からなるスペーサ膜と導電性材料からなる電極膜とが交互に積層された積層膜を形成する第１の工程と、前記積層膜を貫通し、前記積層膜の積層方向に平行な方向の断面が下部に行くほど小さくなる貫通孔と、前記積層膜の下部で所定の方向に隣接する２つの前記貫通孔間の下部を結ぶ連結孔と、を形成する第２の工程と、前記貫通孔および前記連結孔の内面を被覆するようにアモルファスシリコン膜を所定の厚さで形成し、続けて、前記アモルファスシリコン膜が形成された前記貫通孔および前記連結孔内にゲルマニウム膜を形成する第３の工程と、貫通孔内のゲルマニウムとシリコンとの濃度比で決定される混晶の融点以上でシリコンの融点以下の温度で熱処理を行う第４の工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
さらに、本発明の一態様によれば、柱状の半導体膜の側面に電荷蓄積層を介してゲート電極膜が形成されたトランジスタが前記柱状の半導体膜の高さ方向に複数直列接続されたメモリストリングスを複数有する不揮発性半導体記憶装置の製造方法において、絶縁材料からなるスペーサ膜と導電性材料からなる電極膜とが交互に積層された積層膜を形成する第１の工程と、前記積層膜を貫通する貫通孔と、前記積層膜の下部で所定の方向に隣接する２つの前記貫通孔間の下部を結ぶ連結孔と、を形成する第２の工程と、前記貫通孔および前記連結孔の内面を被覆するとともに、シリコンとゲルマニウムの濃度比が周囲とは異なる領域が少なくとも１箇所存在するように、アモルファスシリコン膜を所定の厚さで形成し、続けて、前記アモルファスシリコン膜が形成された前記貫通孔および前記連結孔内にゲルマニウム膜を形成する第３の工程と、ゲルマニウムの融点以上でシリコンの融点以下の温度で熱処理を行う第４の工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、電荷蓄積層が側面に形成された柱状の半導体膜と交差するゲート電極膜が高さ方向に複数配置されるメモリストリングスが２次元的にマトリックス状に配置され、第１の方向に隣接する同じ高さのゲート電極膜が接続され、第１の方向に交差する第２の方向に隣接するメモリストリングス間の底部が半導体層で接続された構造の不揮発性半導体記憶装置において、従来に比して抵抗を低くすることができるという効果を奏する。
図１−１は、本発明の実施の形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。 図１−２は、図１のメモリセル部の構造を詳細に示す斜視図である。 図２は、第１の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。 図３−１は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。 図３−２は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。 図３−３は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。 図３−４は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。 図３−５は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。 図４−１は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。 図４−２は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。 図５は、第３の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。 図６−１は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。 図６−２は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。 図６−３は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。 図６−４は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。 図６−５は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。 図７は、第４の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。 図８−１は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。 図８−２は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。 図８−３は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の斜視図と断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
（第１の実施の形態）
図１−１は、本発明の実施の形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図であり、図１−２は、図１のメモリセル部の構造を詳細に示す斜視図である。不揮発性半導体記憶装置１は、主として、メモリセル部１２、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ドレイン側選択ゲート線駆動回路１５、センスアンプ１６、ソース線駆動回路１７、バックゲートトランジスタ駆動回路１８、ワード線１９、ソース側選択ゲート線２０、ドレイン側選択ゲート線２１、ビット線２２、ソース線２３およびバックゲート線２４などを有している。
メモリセル部１２は、複数のメモリセルトランジスタ（以下、単にメモリセルともいう）ＭＣと、高さ方向に連なるメモリセルトランジスタ列の上端に設けられるドレイン側選択トランジスタＳＧＤまたはソース側選択トランジスタＳＧＳと、を有するメモリストリングスＭＳがバックゲート線２４上にマトリックス状に配置された構成を有する。また、隣接する２本のメモリストリングスＭＳは、下端で接続されており、接続された２本のメモリストリングスＭＳが１つのメモリセル列を構成している。そのため、１つのメモリセル列の一方のメモリストリングスＭＳの上端にソース側選択トランジスタＳＧＳが形成され、他方のメモリストリングスＭＳの上端にドレイン側選択トランジスタＳＧＤが形成されている。
ワード線１９は、所定の方向に隣接するメモリストリングスＭＳの同じ高さのメモリセルＭＣの制御ゲート電極膜間を接続している。このワード線１９の延在する方向を、以下では、ワード線方向という。また、ソース側選択ゲート線２０は、ワード線方向に隣接するメモリストリングスＭＳのソース側選択トランジスタＳＧＳの選択ゲート電極膜間を接続し、ドレイン側選択ゲート線２１は、ワード線方向に隣接するメモリストリングスＭＳのドレイン側選択トランジスタＳＧＤの選択ゲート電極膜間を接続している。さらに、ビット線２２は、ワード線方向に交差する方向（ここでは直交方向）で、ドレイン側選択トランジスタＳＧＤが形成されたメモリストリングスＭＳの上部と接続するように設けられる。以下では、ビット線２２の延在する方向を、ビット線方向という。また、ソース線２３は、ソース側選択トランジスタＳＧＳが形成されたメモリストリングスＭＳの上部と接続するように、ワード線方向に延在するように設けられる。
ワード線駆動回路１３は、ワード線１９に印加する電圧を制御する回路であり、ソース側選択ゲート線駆動回路１４は、ソース側選択ゲート線２０に印加する電圧を制御する回路であり、ドレイン側選択ゲート線駆動回路１５は、ドレイン側選択ゲート線２１に印加する電圧を制御する回路である。また、センスアンプ１６は、選択されたメモリセルから読み出した電位を増幅する回路である。なお、以下の説明では、ソース側選択ゲート線２０およびドレイン側選択ゲート線２１を区別する必要がない場合には、単に選択ゲート線と表記する。また、ソース側選択トランジスタおよびドレイン側選択トランジスタについても区別する必要がない場合には、単に選択トランジスタと表記する。
バックゲート線２４は、メモリストリングスＭＳを下端で支持するとともに、メモリセル列を構成するビット線方向に隣接するメモリストリングスＭＳ間に形成されるバックゲートトランジスタのゲート電極として機能する。また、バックゲートトランジスタ駆動回路１８は、バックゲート線２４に印加する電圧を制御する。なお、ここでは、ビット線２２に印加する電圧を制御するビット線駆動回路の図示を省略している。
メモリセル部１２のワード線１９、ソース側選択ゲート線２０およびドレイン側選択ゲート線２１と、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４およびドレイン側選択ゲート線駆動回路１５とは、メモリセル部１２に隣接して設けられたワード線コンタクト部２５で、それぞれコンタクトを介して接続される。ワード線コンタクト部２５は、メモリセル部１２のワード線駆動回路１３側に設けられており、各高さのメモリセルＭＣと選択トランジスタＳＧＳ，ＳＧＤに接続されるワード線１９と選択ゲート線２０，２１が階段状に加工された構造となっている。
ここで、メモリセル部１２のさらに詳細な構造について説明する。図２は、第１の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、ワード線方向に垂直な方向の断面を示している。半導体基板１０１上には絶縁膜１０２を介して平板状のバックゲート線１０３が形成されている。バックゲート線１０３のメモリセル部形成領域上には、スペーサ膜１２１と制御ゲート電極膜１２２との積層膜が複数層積層された積層膜が形成される。この積層膜を貫通するように、側面が電荷蓄積層１３２で覆われた柱状の半導体膜１３１Ｃが形成される。つまり、側面に電荷蓄積層１３２が形成された柱状の半導体膜１３１Ｃの周囲に制御ゲート電極膜１２２が形成されたメモリセルＭＣが高さ方向に複数層形成された構造を有している。高さ方向に隣接するメモリセルＭＣは、スペーサ膜１２１によって分離されている。なお、ここでは、８層のメモリセルＭＣが積層されている場合が示されている。
また、ビット線方向に隣接する２本の柱状の半導体膜１３１Ｃ間の下部は、側面が電荷蓄積層１３２で覆われた半導体膜１３１Ｊからなる連結部によって接続されている。この連結部は、たとえばバックゲートトランジスタによって構成される。バックゲートトランジスタは、バックゲート線２４にビット線方向に延在して形成された空洞の側壁に形成されるＯＮＯ膜などの電荷を蓄積することが可能な電荷蓄積層１３２と、電荷蓄積層１３２が形成された空洞内を満たすとともに、メモリストリングスＭＳに接続される半導体膜１３１Ｊと、半導体膜１３１Ｊの周囲に設けられ、制御ゲート電極として機能するバックゲート線２４と、によって構成される。このように、ビット線方向に隣接する２本の柱状の半導体膜１３１Ｃと、これらの２本の柱状の半導体膜１３１Ｃ間の下部を接続する半導体膜１３１Ｊとで、Ｕ字状の半導体膜１３１が形成される。
柱状の半導体膜１３１Ｃが形成された積層膜上には、層間絶縁膜１２３と選択ゲート電極膜１２４と保護絶縁膜１２５とを含む積層膜が積層され、柱状の半導体膜１３１Ｃの形成位置に対応して、この３層の積層膜を貫通するように、側面がゲート絶縁膜１３４で覆われた柱状の半導体膜１３３が形成される。つまり、側面にゲート絶縁膜１３４が形成された柱状の半導体膜１３３の周囲に選択ゲート電極膜１２４が形成された選択トランジスタＳＧＳ，ＳＧＤが、高さ方向に形成されたメモリセルＭＣの最上層に形成されている。ここで、メモリセル列を構成する２本のメモリストリングスＭＳのうち、一方の選択トランジスタがソース側選択トランジスタＳＧＳとなり、他方の選択トランジスタがドレイン側選択トランジスタＳＧＤとなる。
このように、側面に電荷蓄積層１３２を介して制御ゲート電極膜１２２が形成された柱状の半導体膜１３１Ｃと、側面にゲート絶縁膜１３４を介して選択ゲート電極膜１２４が形成された柱状の半導体膜１３３とによって、メモリストリングスＭＳが形成され、２本のメモリストリングスＭＳと、これらの間を接続する半導体膜１３１Ｊとによって１つのメモリセル列が形成される。
ビット線方向に隣接するメモリストリングスＭＳ間は、ワード線方向に延在するトレンチに埋め込まれた層間絶縁膜１４１によって分離されている。これによって、メモリセル部１２では、ワード線方向に配列するメモリストリングスＭＳの選択トランジスタＳＧＳ，ＳＧＤの選択ゲート電極膜１２４間は互いに接続され、ワード線方向に配列するメモリストリングスＭＳの同じ高さのメモリセルトランジスタＭＣの制御ゲート電極膜１２２間も互いに接続される。
柱状の半導体膜１３３が形成された保護絶縁膜１２５上にも層間絶縁膜１４１が形成され、ビット線やソース線などを有する多層配線層が形成される。ここでは、層間絶縁膜１４１上に、配線層１５１、層間絶縁膜１６１、配線層１５２、層間絶縁膜１６２、配線層１５３および層間絶縁膜１６３が順に形成されている。配線層１５１は、メモリセル部の各メモリストリングスＭＳの上面と、層間絶縁膜１６１に形成されたコンタクト１４２を介して電気的に接続された構造を有している。コンタクト１４２や配線層１５１〜１５３の材料としては、たとえばＷやＡｌを用いることができ、層間絶縁膜１４１，１６１〜１６３の材料としては、たとえばシリコン酸化膜を用いることができる。
ここで、半導体基板１０１および柱状の半導体膜１３３として、たとえば、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。また、制御ゲート電極膜１２２と選択ゲート電極膜１２４として、たとえばＷ，ＴａＮ，ＴｉＮ，ＴｉＡｌＮ，ＷＮ，ＷＳｉ，ＣｏＳｉ，ＮｉＳｉ，ＰｒＳｉ，ＮｉＰｔＳｉ，ＰｔＳｉ，Ｐｔ，Ｒｕ，ＲｕＯ2，Ｂドープ多結晶シリコン膜、Ｐドープ多結晶シリコン膜などの導電体膜を単独で、または積層して用いることができる。さらに、スペーサ膜１２１として、シリコン酸化膜やシリコン窒化膜などの絶縁材料を用いることができ、ゲート絶縁膜１３４として、シリコン酸化膜などを用いることができる。
また、電荷蓄積層１３２は、電荷を蓄積することが可能な層であり、トンネル絶縁膜／チャージトラップ膜／チャージブロック膜の構造を有するものを用いることができる。このような電荷蓄積層１３２として、たとえば、ＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造を用いるようにしてもよいし、ＡＮＯ（酸化アルミニウム膜／シリコン窒化膜／シリコン酸化膜）構造を用いるようにしてもよい。または、ＡＮＯ構造の酸化アルミニウム膜に代えて、ＨｆＯ2，Ｌａ2Ｏ3，Ｐｒ2Ｏ3，Ｙ2Ｏ3，ＺｒＯ2などの金属酸化膜、あるいはこのような金属酸化膜を複数種組み合わせた膜を用いるようにしてもよい。また、これらの構造において、トンネル絶縁膜としてＯＮＯ膜を用いてもよい。
第１の実施の形態による不揮発性半導体記憶装置においては、メモリストリングスＭＳを構成する半導体膜１３１Ｃ，１３１Ｊが単結晶状のＧｅによって構成されている。具体的には、メモリセル列を構成する２本のメモリストリングスＭＳのうち、一方のメモリストリングスＭＳを構成する柱状の半導体膜１３１Ｃはある方位で成長した単結晶Ｇｅで構成され、他方のメモリストリングスＭＳを構成する柱状の半導体膜１３１Ｃはある方位で成長した単結晶Ｇｅで構成されている。そして、これらの柱状の半導体膜１３１Ｃの下部の半導体膜１３１Ｊでは、柱状の半導体膜１３１Ｃでの結晶方位が引き継がれる。通常、２つの柱状の半導体膜１３１Ｃの結晶方位が揃うことは稀であるので、下部の半導体膜１３１Ｊ中に、２本の柱状の半導体膜１３１Ｃを構成する単結晶膜間の結晶粒界１３１Ｂが形成される。なお、２つの柱状の半導体膜１３１Ｃの結晶方位が揃う場合には、下部の半導体膜１３１Ｊ中に、２本の柱状の半導体膜１３１Ｃを構成する単結晶膜に結晶粒界１３１Ｂは形成されない。
このように、第１の実施の形態では、メモリセルＭＣのチャネルとなる半導体膜１３１Ｃを単結晶Ｇｅで構成することで、チャネルを多結晶半導体材料で構成した場合に比して抵抗を低くすることができ、チャネルに流す電流値を高くすることが可能となる。
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図３−１〜図３−５は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図では、ワード線方向に垂直な方向の断面を示している。
まず、図３−１（ａ）に示されるように、半導体基板１０１上に図示しない周辺回路を形成し、周辺回路を形成した半導体基板１０１上に絶縁膜１０２および多結晶シリコン膜などからなるバックゲート線１０３を形成する。ついで、図３−１（ｂ）に示されるように、リソグラフィ技術とエッチング技術を用いて、接続部を形成するためのトレンチ１３５を形成する。このトレンチ１３５は、ビット線方向に隣接する２つのメモリストリングスＭＳを接続することができる長さで形成される。その後、図３−１（ｃ）に示されるように、トレンチ１３５内に、たとえばポリイミドなどの犠牲膜１３６を埋め込む。
ついで、図３−２（ａ）に示されるように、犠牲膜１３６を埋め込んだバックゲート線１０３上に、スパッタ法やＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって、スペーサ膜１２１と、メモリセルＭＣの制御ゲート電極となる制御ゲート電極膜１２２とを交互に複数層積層し、最上層はスペーサ膜１２１で終わるようにする。スペーサ膜１２１は、上下の制御ゲート電極膜１２２を電気的に分離するシリコン酸化膜などの絶縁材料を用いることができ、制御ゲート電極膜１２２は、たとえばｎ型多結晶シリコン膜、またはｐ型多結晶シリコン膜を用いることができる。
ついで、図３−２（ｂ）に示されるように、リソグラフィ技術とエッチング技術を用いて、メモリストリングスＭＳの形成位置に犠牲膜１３６に連通する貫通孔１３７ａを形成する。この貫通孔１３７ａは、バックゲート線１０３上に形成した犠牲膜１３６の形成位置上に所定の間隔を置いて２本設けられるように形成される。その後、酸素ガスを用いたアッシングなどの方法で、バックゲート線１０３上に埋め込まれた犠牲膜１３６を除去し、バックゲート線１０３内にビット線方向に隣接する２本の貫通孔１３７ａ間を結ぶ連通管１３７ｂが形成される。その結果、２本の貫通孔１３７ａと、これらの貫通孔１３７ａの底部間を結ぶ連通管１３７ｂによって、半導体膜１３１を形成する鋳型となるＵ字状孔１３７が形成される。
ついで、図３−３（ａ）に示されるように、Ｕ字状孔１３７の側面に電荷蓄積層１３２をＣＶＤ法などの方法で形成する。電荷蓄積層１３２として、たとえば酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜を用いることができる。
続けて、図３−３（ｂ）に示されるように、ＣＶＤ法などの方法で、アモルファスゲルマニウム膜１３１ａを、電荷蓄積層１３２が側面に形成されたＵ字状孔１３７内に埋め込むように形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法などの方法によって最上層のスペーサ膜１２１よりも上に形成された電荷蓄積層１３２とアモルファスゲルマニウム膜１３１ａとを除去する。これによって、Ｕ字状孔１３７内にアモルファスゲルマニウム膜１３１ａが埋め込まれた状態となる。
ついで、図３−４（ａ）に示されるように、アモルファスゲルマニウム膜１３１ａが埋め込まれたスペーサ膜１２１上に、ＣＶＤ法などの方法でアモルファスシリコンなどからなるシード膜１３８を形成する。その後、この状態で、ゲルマニウムの融点（約９００℃）よりも高い温度で、所定の時間、熱処理を行う。ここでは、たとえば１，０００℃で１秒間の熱処理を行う。この熱処理によって、アモルファスゲルマニウム膜１３１ａは溶融する一方、シード膜１３８を構成するアモルファスシリコンは多結晶化する。また、アモルファスゲルマニウム膜１３１ａとアモルファスシリコン膜との界面では、相互拡散が生じている。
熱処理後、降温過程に入り、ゲルマニウムの融点を通過する際に、ゲルマニウムは固化することになる。固化は融点が相対的に高い場所すなわち上層のシード膜１３８と接触し、相互拡散によってゲルマニウム中にシリコンが拡散した拡散領域から始まることになる。このとき、拡散領域における結晶方位は、ゲルマニウムと接触しているシード膜１３８を構成する多結晶シリコンの中の１つの結晶粒の持つ方位のみを引き継ぐことになる。その結果、シード膜１３８と接触している領域から徐々にＵ字状孔１３７の下部に向かって溶融状態のゲルマニウムが結晶化していくことになる。
なお、この例では、熱処理時間を１秒間としているが、１秒よりも短くても長くてもよい。ただし、熱処理時間が長すぎてしまうと、ゲルマニウムとシリコンとの間での相互拡散が起こってしまい、その相互拡散が起きた領域内ではゲルマニウムの濃度勾配ができ、良好な結晶性を得ることができなくなってしまう。そのため、熱処理時間はなるべく短時間であることが望ましい。ただし、余りに熱処理時間が短いと、積層膜に形成されたＵ字状孔１３７の内部を均一な温度にすることができないので、望ましくない。つまり、熱処理時間としては、溶融すべきＵ字状孔１３７の内部の領域を均一に加熱して溶融することができ、均一に降温できる範囲で、できる限り短い時間であることが望ましい。たとえば、１００ミリ秒以下、望ましくは０．１〜１０ミリ秒であれば、濃度勾配の形成を抑止することができる。
この熱処理によって、図３−４（ｂ）に示されるように、Ｕ字状孔１３７のうち柱状部分の貫通孔１３７ａには、シード膜１３８に形成された多結晶シリコン粒子のうちアモルファスゲルマニウム膜１３１ａと接触していた１つの結晶粒子の結晶方位を有する単結晶ゲルマニウムからなる半導体膜１３１Ｃが形成される。通常、シード膜１３８中の２つの柱状部分の上に形成される領域の結晶粒子の結晶方位は異なるため、２つの柱状部分のそれぞれに形成される単結晶ゲルマニウム膜の方位は異なる。その結果、Ｕ字状孔１３７の内部には、２つの単結晶ゲルマニウムの結晶粒界１３１Ｂが形成されることになる。一般的に結晶粒界１３１Ｂは、接続部（連通管１３７ｂ内の半導体膜１３１Ｊ）内に形成されるが、これは２つの貫通孔１３７ａ内の溶融状態のゲルマニウムが結晶化していく速度の差によって形成される位置が異なる。なお、貫通孔１３７ａ内に形成される半導体膜１３１Ｃは単結晶であることが望ましいが、結晶粒内部に双晶または転位などの欠陥を含む、数個程度の結晶粒からなる概略単結晶状の半導体膜１３１Ｃでもよい。
ついで、図３−５（ａ）に示されるように、ＲＩＥ（Reactive Ion Etching）法などのエッチング方法やＣＭＰ法などの方法によって、シード膜１３８を除去して、単結晶ゲルマニウムからなる半導体膜１３１Ｃの上面が露出した状態となる。その後、ＣＶＤ法などの方法によって、半導体膜１３１Ｃが露出した最上層のスペーサ膜１２１上に層間絶縁膜１２３、選択ゲート電極膜１２４および保護絶縁膜１２５を順に堆積する。
ついで、図３−５（ｂ）に示されるように、リソグラフィ技術とエッチング技術とを用いて、柱状の半導体膜１３１Ｃの上面に連通する貫通孔１３９を層間絶縁膜１２３、選択ゲート電極膜１２４および保護絶縁膜１２５に形成する。その後、貫通孔１３９の内面を被覆するように、ＣＶＤ法などの方法によって、選択トランジスタ用のゲート絶縁膜１３４を形成する。続いて、ゲート絶縁膜１３４を形成した貫通孔１３９内に、ＣＶＤ法などの方法によって、たとえばｎ型の多結晶シリコン膜からなる半導体膜１３３を埋め込むように形成する。その後、ＣＭＰ法によって保護絶縁膜１２５よりも上に形成された半導体膜１３３とゲート絶縁膜１３４を除去する。これによって、貫通孔１３９内に選択トランジスタのチャネルとなる半導体膜１３３が埋め込まれた状態となる。これによって、メモリセルＭＣのチャネルを構成する柱状の半導体膜１３１Ｃと、選択トランジスタのチャネルを構成する柱状の半導体膜１３３とが積層されたメモリストリングスＭＳが形成される。
ついで、ビット線方向に隣接するメモリストリングスＭＳ間を分離し、各メモリストリングスＭＳに接続される配線層１５１〜１５３を形成する処理を行い、図２に示される構造の不揮発性半導体記憶装置が得られる。具体的には、リソグラフィ技術とエッチング技術とによって、保護絶縁膜１２５から最下層のスペーサ膜１２１までを一括加工して、ビット線方向に隣接するメモリストリングスＭＳ間を分離する図示しないトレンチを形成する。このトレンチは、ワード線方向に延在する形状を有する。これによって、ビット線方向に隣接するメモリストリングス列間で、制御ゲート電極膜１２２と選択ゲート電極膜１２４が物理的に分離される。その後、形成したトレンチを埋め込むように保護絶縁膜１２５上にＣＶＤ法などの成膜法によって層間絶縁膜１４１を形成する。ついで、層間絶縁膜１４１に半導体膜１３３に接続するコンタクト１４２を形成する。そして、層間絶縁膜１４１上に、コンタクト１４２に接続される配線層１５１〜１５３などを、層間絶縁膜１６１〜１６３を介して形成し、多層配線層を形成する。以上によって、図２に示される構造の不揮発性半導体記憶装置が得られる。
第１の実施の形態によれば、メモリセルトランジスタＭＣが形成される領域には、半導体膜１３１Ｃとして単結晶のゲルマニウム膜を形成するようにしたので、メモリセルトランジスタＭＣのチャネル領域の抵抗を低くでき、チャネルに流れる電流値を高くすることができるという効果を有する。また、チャネルの抵抗が低いので、半導体膜１３１Ｃの断面積を微細化したり、メモリストリングスＭＳの長さを長くしたりしても、電流値が低下することを防ぎ、書き込み／読出し速度の低下を抑え、動作に支障をきたすことがない。その結果、記憶ビット密度を高めることができるという効果を有する。なお、ゲルマニウムをチャネルとして使うことにより、チャネルがシリコンである場合と比較して、トランジスタの閾値電圧が変化する。また高い電流値を得るために、キャリアとして正孔をもちいた、ＰＭＯＳのメモリセルトランジスタを用いてもよい。このような場合には、制御ゲート電極膜１２２は、Ｐ型の多結晶シリコンを用いることが望ましい。
（第２の実施の形態）
第２の実施の形態では、第１の実施の形態の図２に示される構造の不揮発性半導体記憶装置の他の製造方法について説明する。図４−１〜図４−２は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図では、ワード線方向に垂直な方向の断面を示している。
第１の実施の形態の図３−１〜図３−３（ａ）までと同じ手順で、半導体基板１０１上に絶縁膜１０２、バックゲート線１０３、およびスペーサ膜１２１と制御ゲート電極膜１２２の積層膜を形成し、Ｕ字状孔１３７を形成した後、電荷蓄積層１３２をＵ字状孔１３７の側面を被覆するように形成する。なお、Ｕ字状孔１３７を構成する貫通孔１３７ａのスペーサ膜１２１と制御ゲート電極膜１２２の積層方向の断面積は、下部（底部）に行くほど小さくなるように形成される。
ついで、図４−１（ａ）に示されるように、ジシラン（Ｓｉ2Ｈ6）を原料ソースに用いたＣＶＤ法によって、アモルファスシリコン膜からなる下地層１８１を電荷蓄積層１３２上に形成する。アモルファスシリコン膜の厚さは、たとえば厚さ１．５ｎｍに設定することができる。この後連続して、図４−１（ｂ）に示されるように、下地層１８１上にアモルファスゲルマニウム膜１３１ａを電荷蓄積層１３２が側面に形成されたＵ字状孔１３７内に埋め込むように形成する。その後、ＣＭＰ法などの方法によって最上層のスペーサ膜１２１よりも上に形成された電荷蓄積層１３２と下地層１８１とアモルファスゲルマニウム膜１３１ａとを除去する。これによって、Ｕ字状孔１３７内にアモルファスゲルマニウム膜１３１ａが埋め込まれた状態となる。このとき、貫通孔１３７ａの径は下部に行くほど小さくなり、貫通孔１３７ａの側面に形成される下地層１８１の厚さは一定となるので、貫通孔１３７ａの下部に行くほど、ゲルマニウムに対するシリコンの割合が高くなる。なお、ここでは、貫通孔１３７ａの下部に行くほど、ゲルマニウムに対するシリコンの割合が高くなる場合を示したが、ゲルマニウムに対するシリコンの割合が周囲と異なる領域が少なくとも１箇所、それぞれの貫通孔１３７ａ内に存在すればよい。
ついで、図４−２に示されるように、アモルファスゲルマニウム膜１３１ａが埋め込まれたスペーサ膜１２１上に、ＣＶＤ法などの方法でシリコン酸化膜などからなるキャップ膜１８２を形成する。
その後、この状態で、ゲルマニウムの融点（約９００℃）よりも高い温度で、所定の時間、熱処理を行う。望ましくは、ゲルマニウムとシリコンとが埋め込まれた領域内部で、そのゲルマニウムとシリコンとが混合して混晶を作ったときの濃度から決定される融点以上とする。たとえば溝の底部付近でゲルマニウムとシリコンとの比が８０：２０であった場合には、融点は約１，０００℃となるので、熱処理温度は１，０００℃以上であることが望ましい。ここでは、たとえば１，１００℃で１秒間の熱処理を行う。この熱処理によって、アモルファスゲルマニウム膜１３１ａは溶融し、その近傍のアモルファスシリコン膜との間で相互拡散が生じ、相互拡散が生じた部分はシリコンゲルマニウムが溶融した状態となる。この部分の融点はアモルファスゲルマニウム膜１３１ａに比して上昇し、この結果として、融点の高い領域が起点となった結晶化が起きる。具体的には、貫通孔１３７ａの形状が、たとえば底部に向かうほど細くなっていると、ある断面におけるゲルマニウムの量は底部に行くほど少なくなり、シリコンの量は底部に行くほど多くなるため、固化は底部（連結間１３７ｂ内部またはその付近）を起点として進みやすい。その結果、個々の貫通孔１３７ａでは、その底部を起点とした単結晶化が生じ、それぞれの貫通孔１３７ａの内部は、シリコンゲルマニウム単結晶によって構成されることになる。貫通孔１３７ａの、上部と底部との直径の比は、たとえば１００：８０である。底部が上部に比較して小さいほど底部のゲルマニウム濃度はシリコン濃度に比べて少なくなるので、融点が高くなるという結果を生じる。すなわち、貫通孔１３７ａの内部での融点差が大きくなるので、確実に底部を起点とした結晶化を起こすことができる。一方底部が上部に比較してあまり小さくない場合には、溶融のための温度を、ゲルマニウムの融点に比較して、きわめて高くする必要がないというメリットがある。なお、結晶化が開始する部分が複数ある場合には、柱状の半導体膜１３１Ｃは、複数の単結晶から構成される概略単結晶状の構造となる。ただし、この場合には、柱状の半導体膜１３１Ｃを構成する結晶粒は数個である。
なお、このとき、２つの柱状の貫通孔１３７ａの底部間を接続する連通管１３７ｂは、両側の貫通孔１３７ａの底部からはじまった結晶化の進行によって得られる複数の結晶で構成されるため、単結晶とはならない。ただし、この連通管１３７ｂの形成領域には、メモリセルＭＣが形成されないので、単結晶でないことに特に問題は発生しない。
その後は、第１の実施の形態の図３−５（ａ）以降に示される手順と同様の手順で選択トランジスタおよび上層の配線層を形成することによって、図４に示される不揮発性半導体記憶装置が得られる。なお、キャップ膜１８２を除去せずに層間絶縁膜１２３として用いることによって、キャップ膜１８２を除去する工程を省略化することができる。また、上記した例では、図４−２に示されるように、アモルファスゲルマニウム膜１３１ａが埋め込まれたスペーサ膜１２１上にキャップ膜１８２を形成して熱処理を行っているが、キャップ膜１８２を形成しないで熱処理を行ってもよい。
第２の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。なお、上述した説明では、アモルファスゲルマニウム膜１３１ａを成膜したが、多結晶ゲルマニウム膜を成膜してもよい。
（第３の実施の形態）
図５は、第３の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、ワード線方向に垂直な方向の断面を示している。第３の実施の形態では、所定の数のメモリセルトランジスタが直列に接続されたメモリブロックが、メモリセルトランジスタの積層方向に複数積層して形成される構造を有している。たとえば、図５に示される不揮発性半導体記憶装置は、半導体基板１０１上に、絶縁膜１０２と、平板状のバックゲート線１０３と、所定の数のメモリセルＭＣが高さ方向に複数層形成された構造の第１のメモリブロックＭＢ１および第２のメモリブロックＭＢ２と、選択トランジスタと、が形成される構造を有している。
第１および第２のメモリブロックＭＢ１，ＭＢ２は、スペーサ膜１２１と制御ゲート電極膜１２２との積層膜が複数層積層された積層膜に、この積層膜を貫通するように、側面が電荷蓄積層１３２で覆われた柱状の半導体膜１３１Ｃが形成される構造を有している。つまり、側面に電荷蓄積層１３２が形成された柱状の半導体膜１３１Ｃの周囲に制御ゲート電極膜１２２が形成されたメモリセルＭＣが高さ方向に複数層形成された構造を有している。高さ方向に隣接するメモリセルＭＣは、スペーサ膜１２１によって分離されている。なお、ここでは、１つのメモリブロックＭＢ１，ＭＢ２に、８層のメモリセルＭＣが積層されている場合が示されている。
また、第２のメモリブロックＭＢ２の柱状の半導体膜１３１Ｃは、第１のメモリブロックＭＢ１の柱状の半導体膜１３１Ｃ上に形成される。さらに、第１のメモリブロックＭＢ１のビット線方向に隣接する柱状の半導体膜１３１Ｃ間の下部は、側面が電荷蓄積層１３２で覆われた半導体膜１３１Ｊからなる連結部によって接続されている。この連結部は、たとえばバックゲートトランジスタによって構成される。
なお、その他の構成要素は第１の実施の形態と同様であるので、その説明を省略する。また、ここでは、メモリブロックが２層積層される場合を示したが、３層以上積層される構造でもよい。また、ここでは、メモリブロック内に、８層のメモリセルＭＣが積層される場合を示したが、メモリセルＭＣの積層数は任意である。
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図６−１〜図６−５は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図では、ワード線方向に垂直な方向の断面を示している。
まず、第１の実施の形態の図３−１〜図３−３（ａ）までと同じ手順で、半導体基板１０１上に絶縁膜１０２、バックゲート線１０３、およびスペーサ膜１２１と制御ゲート電極膜１２２の積層膜を形成し、Ｕ字状孔１３７を形成した後、電荷蓄積層１３２をＵ字状孔１３７の側面を被覆するように形成する。
また、第２の実施の形態の図４−１と同じ手順で、Ｕ字状孔１３７内部に、アモルファスシリコン膜からなる下地層１８１をたとえば１．５ｎｍの厚さで形成した後、Ｕ字状孔１３７内を埋めるようにアモルファスゲルマニウム膜１３１ａを形成する。その後、ＣＭＰ法などの方法によって最上層のスペーサ膜１２１よりも上に形成された電荷蓄積層１３２と下地層１８１とアモルファスゲルマニウム膜１３１ａとを除去する。
ついで、図６−１に示されるように、アモルファスゲルマニウム膜１３１ａが埋め込まれたスペーサ膜１２１上に、スパッタ法やＣＶＤ法などの成膜法によって、スペーサ膜１２１と、メモリセルＭＣの制御ゲート電極となる制御ゲート電極膜１２２とを交互に複数層積層し、最上層はスペーサ膜１２１で終わるようにする。スペーサ膜１２１は、上下の制御ゲート電極膜１２２を電気的に分離するシリコン酸化膜などの絶縁材料を用いることができ、制御ゲート電極膜１２２は、たとえばｎ型多結晶シリコン膜を用いることができる。
その後、図６−２に示されるように、リソグラフィ技術とエッチング技術を用いて、メモリストリングスＭＳの形成位置に、下層に形成された柱状の半導体膜１３１ａに連通する貫通孔１３７ｃを形成する。
ついで、図６−３に示されるように、貫通孔１３７ｃの側面に電荷蓄積層１３２をＣＶＤ法などの方法で形成する。電荷蓄積層１３２として、たとえば酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜を用いることができる。その後、ジシランを原料ソースに用いたＣＶＤ法によって、たとえば２ｎｍの厚さのスペーサシリコン膜１８２を堆積した後、ＲＩＥにより貫通孔１３７ｃの底面に形成されたスペーサシリコン膜１８２と電荷蓄積層１３２をエッチング除去する。ここでスペーサシリコン膜１８２が存在することで、電荷蓄積層１３２のＲＩＥによるダメージから守りつつ、下層に形成された柱状の半導体膜１３１ａの上部を露出することができる。この状態で、スペーサシリコン膜１８２の厚さは１ｎｍまで薄くなる
ついで、図６−４に示されるように、スペーサシリコン膜１８２上にさらに、ジシランを原料ソースに用いたＣＶＤ法によって、アモルファスシリコン膜からなる下地層１８１を形成する。下地層１８１を構成するアモルファスシリコン膜の厚さを、たとえば厚さ０．５ｎｍに設定することによって、スペーサシリコン膜１８２の残膜の１ｎｍと合わせて、１．５ｎｍのシリコン膜を形成することができる。この後連続して、貫通孔１３７ｃ内の下地層１８１上にアモルファスゲルマニウム膜１３１ａを電荷蓄積層１３２が側面に形成された貫通孔１３７ｃ内に埋め込むように形成する。その後、ＣＭＰ法などの方法によって最上層のスペーサ膜１２１よりも上に形成された電荷蓄積層１３２とスペーサシリコン膜１８２と下地層１８１とアモルファスゲルマニウム膜１３１ａとを除去する。これによって、貫通孔１３７ｃ内に周囲がシリコン膜によって囲まれたアモルファスゲルマニウム膜１３１ａが埋め込まれた状態となる。
ついで、図６−５に示されるように、アモルファスゲルマニウム膜１３１ａが埋め込まれたスペーサ膜１２１上に、ＣＶＤ法などの方法でシリコン酸化膜などからなるキャップ膜１８２を形成する。
その後、第２の実施の形態と同様に、ゲルマニウムとシリコンとの濃度比から決まる融点よりも高い温度で、所定の時間、熱処理を行う。この熱処理によって、貫通孔１３７ｃと、下層の貫通孔１３７ａと連通管１３７ｂからなるＵ字状孔１３７内のアモルファスゲルマニウム膜１３１ａは、その近傍のアモルファスシリコン膜との間で相互拡散しながら溶融した後、シリコンの量が相対的に多い貫通孔１３７ａの底部を基点として固化し、貫通孔１３７ａ，１３７ｃ内にはシリコンゲルマニウム単結晶からなる半導体膜１３１Ｃが形成される。また、第２の実施の形態と同様に、２つの柱状の貫通孔１３７ａの底部間を接続する連通管１３７ｂ内の半導体膜は、両側の貫通孔１３７ａの底部からはじまった結晶化の進行によって得られる複数の結晶で構成されるため、単結晶とはならず、多結晶状の半導体膜１３１Ｃが形成される。なお、結晶化が開始する部分が複数ある場合には、柱状の半導体膜１３１Ｃは、複数の単結晶から構成される概略単結晶状の構造となる。ただし、この場合には、柱状の半導体膜１３１Ｃを構成する結晶粒はたとえば１０個以内である。
その後は、第１の実施の形態の図３−５（ａ）以降に示される手順と同様の手順で選択トランジスタおよび上層の配線層を形成することによって、図５に示される不揮発性半導体記憶装置が得られる。
なお、キャップ膜１８２を除去せずに層間絶縁膜１２３として用いることによって、キャップ膜１８２を除去する工程を省略化することができる。また、上記した例では、第２の実施の形態による方法を繰り返し実行するようにしたが、第１の実施の形態による方法を繰り返し実行するようにしてもよい。さらに、上記した例では、図６−５に示されるように、アモルファスゲルマニウム膜１３１ａが埋め込まれたスペーサ膜１２１上にキャップ膜１８２を形成して熱処理を行っているが、キャップ膜１８２を形成しないで熱処理を行ってもよい。
第３の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。なお、上述した説明では、アモルファスゲルマニウム膜１３１ａを成膜したが、多結晶ゲルマニウム膜を成膜してもよい。
（第４の実施の形態）
図７は、第４の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、ワード線方向に垂直な方向の断面を示している。第４の実施の形態では、メモリセルトランジスタのチャネルを構成する半導体膜１３１Ｃが、中空の柱状の単結晶ゲルマニウム膜によって構成されており、中空の柱状の半導体膜１３１Ｃの内部を埋め込むようにシリコン酸化膜などの絶縁膜１７１が形成されている。
このように、半導体膜１３１Ｃを中空の柱状（マカロニ状）に構成することで、実効的なチャネルの厚さを薄くし、また中空の柱状の半導体膜１３１Ｃの内部を絶縁膜１７１で埋め込むことによって、各メモリセルＭＣのトランジスタ特性が改善される。また、制御ゲート電極膜１２２で制御するチャネル（半導体膜１３１Ｃ）の肉厚が積層されたメモリセルＭＣ間で等しくなるので、しきい値電圧のばらつきを抑制することが可能となる。なお、その他の構成要素は第１の実施の形態と同様であるので、その説明を省略する。
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図８−１〜図８−３は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図では、ワード線方向に垂直な方向の断面を示している。
まず、第１の実施の形態の図３−１〜図３−３（ａ）までと同じ手順で、半導体基板１０１上に絶縁膜１０２、バックゲート線１０３、およびスペーサ膜１２１と制御ゲート電極膜１２２の積層膜を形成し、Ｕ字状孔１３７を形成した後、電荷蓄積層１３２をＵ字状孔１３７の側面を被覆するように形成する。
ついで、図８−１（ａ）に示されるように、ジシランまたはトリシランなどの高次シランを原料ソースに用いたＣＶＤ法によって、アモルファスシリコン膜と、所定の濃度の窒素を含むアモルファスシリコン膜（以下、窒素含有アモルファスシリコン膜という）と、を含む下地層１７２を電荷蓄積層１３２上に形成する。これによって、Ｕ字状孔１３７の内面を覆うように下地層１７２が形成される。この後連続して、図８−１（ｂ）に示されるように、下地層１７２上にアモルファスゲルマニウム膜１３１ａを堆積する。下地層１７２中のアモルファスシリコン膜の厚さは、たとえば２ｎｍ程度に設定することができ、窒素含有アモルファスシリコン膜の厚さは、たとえば５ｎｍに設定することができる。また、アモルファスゲルマニウム膜１３１ａは、Ｕ字状孔１３７の内部をすべて埋め尽くさないように形成される。つまり、アモルファスゲルマニウム膜１３１ａは、Ｕ字状孔１３７の柱状部分の内部で中空の柱状に形成される。
ここで、窒素含有アモルファスシリコン膜中の窒素は、後のゲルマニウムの溶融を含む熱工程で拡散し、電荷蓄積層１３２との界面に偏析し、電荷蓄積層１３２の絶縁特性の改善に優れた効果を発揮する。この窒素含有アモルファスシリコン膜中の窒素濃度の下限は、電荷蓄積層１３２の特性向上に必要な量から規定され、上限はシリコン中に残留することによる許容される溶融の抑止またはチャネルの高抵抗化によって規定される。ここでは、たとえば窒素含有アモルファスシリコン膜中に、１×１０21〜１０22ｃｍ-3程度の範囲窒素濃度が含まれるように設定することができる。
一般的にゲルマニウム膜は島状に成長しやすく、第１の実施の形態の方法では、電荷蓄積層１３２とアモルファスゲルマニウム膜１３１ａとの間に空隙が存在し、接触しない箇所が発生してしまう可能性がある。そのため、第４の実施の形態では、まず、表面での分解性が高く、均一な成膜を行いやすい高次シランを用いてアモルファスシリコン膜を電荷蓄積層１３２上の全面に形成し、ついで、窒素含有アモルファスシリコン膜を形成し、その後にアモルファスゲルマニウム膜１３１ａを形成するようにした。ゲルマニウムは、シリコン膜上では島状ではなく、膜状（連続的）に成長しやすいため、アモルファスゲルマニウム膜１３１ａは、アモルファスシリコンからなる下地層１７２上に膜状に成長することになる。これによって、第１の実施の形態と比較して、電荷蓄積層１３２と後の工程でチャネルとなるアモルファスゲルマニウム膜１３１ａとの間には空隙が存在せず、接触するようになる。
ついで、図８−２（ａ）に示されるように、中空の柱状のアモルファスゲルマニウム膜１３１ａの内部を埋めるように、絶縁膜１７１を形成する。この絶縁膜１７１は、フロー性の高い微減圧でのＣＶＤ法などの流動性の高い成膜方法や、流動性のある状態で埋め込み、直後の熱処理工程で絶縁膜１７１に変質させる成膜法などが望ましい。ここでは、絶縁膜１７１としてシリコン酸化膜を埋め込むものとする。そして、ＣＭＰ法やエッチング法などの方法によって、アモルファスゲルマニウム膜１３１ａ上に形成された絶縁膜１７１を除去する。
その後、図８−２（ｂ）に示されるように、アモルファスゲルマニウム膜１３１ａ上に、ＣＶＤ法などの方法で多結晶シリコン膜などからなるシード膜１３８を形成する。その後、この状態で、ゲルマニウムの融点（約９００℃）よりも高い温度で、所定の時間、熱処理を行い、Ｕ字状孔１３７の内部に単結晶状のシリコンゲルマニウム膜からなる半導体膜１３１を形成する。なお、貫通孔１３７ａ内に形成される半導体膜１３１Ｃは単結晶であることが望ましいが、数個程度の結晶粒からなる概略単結晶状の半導体膜１３１Ｃでもよい。
ここで、第４の実施の形態では、Ｕ字状孔１３７の内部には、ゲルマニウムだけでなくシリコンも含まれており、実質的にゲルマニウムとシリコンとは混晶を形成しているため、ゲルマニウムの融点よりも溶融温度が高くなる。たとえば、シリコンの割合がシリコンとゲルマニウムの合計の約２０ａｔ％である場合には、融点は約１，０００℃となるため、アモルファスゲルマニウム膜１３１ａとアモルファスシリコンからなる下地層１７２とを安定して溶融させるための熱処理温度は、約１，１００℃である。なお、この混晶の融点は、ゲルマニウムの融点が約９００℃であり、シリコンの融点が約１，４００℃であるので、混晶中のゲルマニウムとシリコンとの比から概略を求めることが可能である。
また、熱処理前の状態でスペーサ膜１２１と制御ゲート電極膜１２２の積層膜の上部には、アモルファスシリコンからなる下地層１７２、アモルファスゲルマニウム膜１３１ａおよび多結晶シリコン膜からなるシード膜１３８が積層されているが、この領域では、ゲルマニウムとシリコンとを十分に相互拡散させて、溶融しないようにする。これによって、溶融時の最高温度が規定される。つまり、溶融時の最高温度は、上層部に形成されるシリコン層（下地層１７２とシード膜１３８の膜厚の和）とアモルファスゲルマニウム膜１３１ａの膜厚比から規定される。
この熱処理時では、中空の柱状のアモルファスゲルマニウム膜１３１ａの内部に絶縁膜１７１を埋め込んだので、アモルファスゲルマニウム膜１３１ａの溶融固化時に、その堆積収縮などで発生しやすい空洞（ボイド）の発生が効果的に抑制される。
なお、ここでは、スペーサ膜１２１と制御ゲート電極膜１２２の積層膜の上層に形成されるアモルファスゲルマニウム膜１３１ａを残した状態でシード膜１３８を形成する場合を示したが、積層膜の上層に形成されるアモルファスゲルマニウム膜１３１ａを除去した状態でシード膜１３８を形成してもよい。ただし、この場合には、Ｕ字状孔１３７の内面に形成されるアモルファスゲルマニウム膜１３１ａの上面が、シード膜１３８と接触する状態となっていなければならない。
その後は、第１の実施の形態の図３−５（ａ）以降に示される手順と同様の手順で選択トランジスタおよび上層の配線層を形成することによって、図７に示される不揮発性半導体記憶装置が得られる。
第４の実施の形態では、Ｕ字状孔１３７の側面を覆うよう、電荷蓄積層１３２、アモルファスシリコン膜と窒素含有アモルファスシリコン膜からなる下地層１７２、およびアモルファスゲルマニウム膜１３１ａを順に堆積し、Ｕ字状孔１３７の中空の柱状の内部に絶縁膜１７１を埋め込み、Ｕ字状孔１３７の上部に多結晶シリコン膜からなるシード膜１３８を形成して、Ｕ字状孔１３７内の下地層１７２とアモルファスゲルマニウム膜１３１ａとを溶融固化させるようにした。これによって、アモルファスゲルマニウム膜１３１ａは、電荷蓄積層１３２上に下地層１７２を介して膜状に成長し、電荷蓄積層１３２との間の密着性を高めることができる。また、溶融固化時には、窒素含有アモルファスシリコン膜中の窒素が電荷蓄積層１３２との界面に偏析し、電荷蓄積層１３２を高品質化するとともに、ゲルマニウムの堆積収縮などで発生しやすい空洞（ボイド）の発生を効果的に抑制することができるという効果を、第１の実施の形態の効果に加えて得ることができる。
なお、第１〜第４の実施の形態では、制御ゲート電極膜として、シリコンを用いているが、ゲルマニウムを用いてもよいし、閾値制御のためにシリコンとゲルマニウムとの混晶を用いてもよい。
１…不揮発性半導体記憶装置、１２…メモリセル部、１９…ワード線、２２…ビット線、２３…ソース線、２５…ワード線コンタクト部、１０１…半導体基板、１０２，１７１…絶縁膜、１０３…バックゲート線、１２１…スペーサ膜、１２２…制御ゲート電極膜、１２３，１４１，１６１〜１６３…層間絶縁膜、１２４…選択ゲート電極膜、１２５…保護絶縁膜、１３１ａ…アモルファスゲルマニウム膜、１３１Ｂ…結晶粒界、１３１，１３１Ｃ，１３１Ｊ，１３３…半導体膜、１３２…電荷蓄積層、１３４…ゲート絶縁膜、１３６…犠牲膜、１３７…Ｕ字状孔、１３７ａ，１３７ｃ…貫通孔、１３７ｂ…連通管、１３８…シード膜、１４２…コンタクト、１５１〜１５３…配線層、１７２…下地層、１８２…キャップ膜、１８３…スペーサシリコン膜。

Claims (4)

  1. 柱状の半導体膜の側面に電荷蓄積層を介してゲート電極膜が形成されたトランジスタが前記柱状の半導体膜の高さ方向に複数直列接続されたメモリストリングスを複数有する不揮発性半導体記憶装置の製造方法において、
    絶縁材料からなるスペーサ膜と導電性材料からなる電極膜とが交互に積層された積層膜を形成する第１の工程と、
    前記積層膜を貫通する貫通孔と、前記積層膜の下部で所定の方向に隣接する２つの前記貫通孔間の下部を結ぶ連結孔と、を形成する第２の工程と、
    前記貫通孔および前記連結孔の内部にゲルマニウム膜を形成する第３の工程と、
    前記貫通孔に形成された前記ゲルマニウム膜の上面と接するようにシリコン膜を形成する第４の工程と、
    ゲルマニウムの融点以上でシリコンの融点以下の温度で熱処理を行う第５の工程と、
    を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
  2. 前記第３の工程では、前記ゲルマニウム膜を形成する前に、高次シランを用いて前記貫通孔および前記連結孔の内部にアモルファスシリコン膜を堆積し、前記アモルファスシリコン膜上に前記ゲルマニウム膜を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
  3. 柱状の半導体膜の側面に電荷蓄積層を介してゲート電極膜が形成されたトランジスタが前記柱状の半導体膜の高さ方向に複数直列接続されたメモリストリングスを複数有する不揮発性半導体記憶装置の製造方法において、
    絶縁材料からなるスペーサ膜と導電性材料からなる電極膜とが交互に積層された積層膜を形成する第１の工程と、
    前記積層膜を貫通する貫通孔と、前記積層膜の下部で所定の方向に隣接する２つの前記貫通孔間の下部を結ぶ連結孔と、を形成する第２の工程と、
    前記貫通孔および前記連結孔の内面を被覆するとともに、シリコンとゲルマニウムの濃度比が周囲とは異なる領域が少なくとも１箇所存在するように、アモルファスシリコン膜を所定の厚さで形成し、続けて、前記アモルファスシリコン膜が形成された前記貫通孔および前記連結孔内にゲルマニウム膜を形成する第３の工程と、
    ゲルマニウムの融点以上でシリコンの融点以下の温度で熱処理を行う第４の工程と、
    を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
  4. 前記第３の工程では、前記ゲルマニウム膜を前記貫通孔の内面を覆うように中空の柱状に形成した後、前記中空の柱状のゲルマニウム膜の内部に絶縁膜を埋め込むことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9102522B2 (en) 2009-04-24 2015-08-11 Cypress Semiconductor Corporation Method of ONO integration into logic CMOS flow
KR20120043475A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치의 제조 방법
JP2012146861A (ja) 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
JP2012204430A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013069751A (ja) 2011-09-21 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2013187337A (ja) 2012-03-07 2013-09-19 Toshiba Corp 不揮発性半導体記憶装置
EP2831918A4 (en) * 2012-03-29 2015-11-18 Cypress Semiconductor Corp ONO INTEGRATION METHOD IN LOGICAL CMOS FLOW
KR101916223B1 (ko) * 2012-04-13 2018-11-07 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP2013222785A (ja) 2012-04-16 2013-10-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US10504596B2 (en) 2012-04-18 2019-12-10 Micron Technology, Inc. Apparatuses and methods of forming apparatuses using a partial deck-by-deck process flow
KR20130139602A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US9076879B2 (en) 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
US20140077285A1 (en) * 2012-09-19 2014-03-20 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing non-volatile semiconductor memory device
JP2014063952A (ja) 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
KR102021801B1 (ko) 2012-12-10 2019-09-17 삼성전자주식회사 3차원 반도체 장치
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US20140362642A1 (en) * 2013-06-05 2014-12-11 Sandisk Technologies Inc. 3D Non-Volatile Memory With Control Gate Length Based On Memory Hole Diameter
KR102078597B1 (ko) 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR102081195B1 (ko) 2013-08-28 2020-02-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9431410B2 (en) 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
US9437604B2 (en) * 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
CN105934819B (zh) * 2014-01-21 2019-04-26 应用材料公司 用于3d闪存应用的电介质-金属堆叠
JP2015177002A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
KR20150119746A (ko) * 2014-04-16 2015-10-26 에스케이하이닉스 주식회사 반도체 장치, 레지스터 및 그 제조 방법
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9391086B1 (en) * 2015-02-23 2016-07-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing nonvolatile semiconductor memory device
JP6351531B2 (ja) 2015-03-23 2018-07-04 株式会社東芝 半導体発光素子
WO2016200742A1 (en) * 2015-06-08 2016-12-15 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
US9941295B2 (en) 2015-06-08 2018-04-10 Sandisk Technologies Llc Method of making a three-dimensional memory device having a heterostructure quantum well channel
US9761599B2 (en) * 2015-08-17 2017-09-12 Micron Technology, Inc. Integrated structures containing vertically-stacked memory cells
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
KR102424368B1 (ko) * 2015-10-15 2022-07-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20170141123A1 (en) * 2015-11-17 2017-05-18 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20170301817A1 (en) * 2016-04-13 2017-10-19 Brian Pearson Germanium devices on amorphous substrates
WO2018055692A1 (ja) 2016-09-21 2018-03-29 東芝メモリ株式会社 半導体装置とその製造方法
US9818801B1 (en) 2016-10-14 2017-11-14 Sandisk Technologies Llc Resistive three-dimensional memory device with heterostructure semiconductor local bit line and method of making thereof
JP2018157021A (ja) 2017-03-16 2018-10-04 東芝メモリ株式会社 半導体記憶装置の製造方法
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2020043287A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 半導体装置およびその製造方法
US11721727B2 (en) * 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
US11985909B2 (en) * 2019-06-10 2024-05-14 Intel Corporation Fabrication of stackable embedded eDRAM using a binary alloy based on antimony
CN110379817B (zh) * 2019-06-28 2020-05-19 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法
US11271006B2 (en) 2019-12-05 2022-03-08 Micron Technology, Inc. Methods of forming charge-blocking material, and integrated assemblies having charge-blocking material
KR20210082976A (ko) * 2019-12-26 2021-07-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
JP2021118234A (ja) * 2020-01-23 2021-08-10 キオクシア株式会社 半導体記憶装置
US11476274B2 (en) 2020-07-14 2022-10-18 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11792983B2 (en) 2020-08-28 2023-10-17 Micron Technology, Inc. Integrated circuitry comprising a memory array comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11552090B2 (en) 2020-08-28 2023-01-10 Micron Technology, Inc. Integrated circuitry comprising a memory array comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11488975B2 (en) * 2020-10-27 2022-11-01 Sandisk Technologies Llc Multi-tier three-dimensional memory device with nested contact via structures and methods for forming the same
KR20220059122A (ko) * 2020-11-02 2022-05-10 삼성전자주식회사 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템
US11476276B2 (en) * 2020-11-24 2022-10-18 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007317874A (ja) 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP2008010482A (ja) * 2006-06-27 2008-01-17 Toshiba Corp 半導体装置及びその製造方法
JP5016928B2 (ja) 2007-01-10 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4939955B2 (ja) * 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP5311851B2 (ja) * 2007-03-23 2013-10-09 株式会社半導体エネルギー研究所 半導体装置
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP2009135328A (ja) * 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009200443A (ja) * 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2009212280A (ja) * 2008-03-04 2009-09-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP5112201B2 (ja) * 2008-07-11 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
JP5430890B2 (ja) * 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP5300419B2 (ja) * 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5364342B2 (ja) * 2008-11-10 2013-12-11 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5388600B2 (ja) * 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5330027B2 (ja) 2009-02-25 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011003833A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011023610A (ja) * 2009-07-16 2011-02-03 Toshiba Corp 半導体装置の製造方法
JP4975794B2 (ja) * 2009-09-16 2012-07-11 株式会社東芝 不揮発性半導体記憶装置
JP2011198806A (ja) * 2010-03-17 2011-10-06 Toshiba Corp 半導体記憶装置及びその製造方法

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