KR20180113227A - 3차원 반도체 메모리 장치 - Google Patents

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KR20180113227A
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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판의 상면에 대해 수직으로 연장되며, 제 1 및 제 2 셀 트랜지스터들을 포함하는 셀 스트링; 상기 제 1 및 제 2 셀 트랜지스터들의 게이트 전극들에 각각 연결되는 제 1 및 제 2 워드 라인들; 상기 제 1 워드 라인과 로우 디코더를 연결하는 제 1 패스 트랜지스터; 및 상기 제 2 워드 라인과 상기 로우 디코더를 연결하는 제 2 패스 트랜지스터를 포함하되, 상기 제 2 패스 트랜지스터는 상기 제 2 워드 라인과 상기 로우 디코더 사이에 병렬로 연결되는 복수 개의 제 1 서브 트랜지스터들을 포함한다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판의 상면에 대해 수직으로 연장되며, 제 1 및 제 2 셀 트랜지스터들을 포함하는 셀 스트링; 상기 제 1 및 제 2 셀 트랜지스터들의 게이트 전극들에 각각 연결되는 제 1 및 제 2 워드 라인들; 상기 제 1 워드 라인과 로우 디코더를 연결하는 제 1 패스 트랜지스터; 및 상기 제 2 워드 라인과 상기 로우 디코더를 연결하는 제 2 패스 트랜지스터를 포함하되, 상기 제 2 패스 트랜지스터는 상기 제 2 워드 라인과 상기 로우 디코더 사이에 병렬로 연결되는 복수 개의 제 1 서브 트랜지스터들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판; 상기 셀 어레이 영역의 상기 기판 상에 수직적으로 적층된 워드 라인들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 기판의 상면으로부터 제 1 거리에 배치된 하부 워드 라인 및 상기 기판의 상면으로부터 상기 제 1 거리보다 큰 제 2 거리에 배치된 상부 워드 라인을 포함하는 것; 상기 주변 회로 영역의 상기 기판 상에 배치되며, 로우 디코더와 상기 하부 워드 라인을 연결하는 제 1 패스 트랜지스터; 및 상기 주변 회로 영역의 상기 기판 상에 배치되며, 상기 로우 디코더와 상기 상부 워드 라인을 연결하는 제 2 패스 트랜지스터를 포함하되, 상기 제 1 패스 트랜지스터는 상기 하부 워드 라인과 연결된 m개의 제 1 서브 트랜지스터들을 포함하고, 상기 제 2 패스 트랜지스터는 상기 상부 워드 라인과 연결된 n 개의 제 2 서브 트랜지스터들을 포함하며, 상기 n 및 상기 m은 자연수일 수 있다.
본 발명의 실시예들에 따르면, 수직적으로 적층된 워드 라인들을 포함하는 전극 구조체에서, 패스 트랜지스터들로부터 상하부 워드 라인들로 구동 신호의 전달 시간의 차이가 발생하는 것을 줄일 수 있다. 이에 따라, 3차원 반도체 메모리 장치의 신뢰성 및 전기적 특성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 및 패스 트랜지스터부를 나타내는 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 단면도로서, 도 4의 제 1 방향을 따라 자른 단면을 나타낸다.
도 6a 및 도 6b는 도 5의 A-A' 선 및 B-B'선에서의 평면들을 나타낸다.
도 7은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 평면도이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 단면도로서, 도 8의 제 1 방향을 따라 자른 단면을 나타낸다.
도 10a, 도 10b, 및 도 10c는 도 9의 A-A' 선, B-B'선, 및 C-C'선에서의 평면들을 나타낸다.
도 11 내지 도 13은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 평면도들이다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 단면도로서, 도 14의 제 1 방향을 따라 자른 단면을 나타낸다. 도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 17a 내지 도 17e는 본 발명의 실시예들에 따른 패스 트랜지스터들을 나타내는 평면도들이다.
도 18은 본 발명의 다양한 실시예들에 따라 전극 구조체와 패스 트랜지스터들 간의 연결을 설명하기 위한 표이다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역을 나타내는 단면도이다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 패스 트랜지스터부(3), 페이지 버퍼(4), 컬럼 디코더(5), 및 제어 회로들(6)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn)은 3차원적으로 배열된 복수 개의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들(WL) 및 비트 라인들(WL)을 포함한다.
로우 디코더(2)는 외부에서 입력된 어드레스(ADDR)를 디코딩하여 메모리 블록들(BLK0~BLKn) 중 어느 하나를 선택할 수 있으며, 선택된 메모리 블록의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다.
로우 디코더(2)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결될 수 있으며, 블록 선택 신호(BS)에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드 라인들(WL) 및 선택 라인들(GSL, SSL)에 전압 발생 회로(미도시)로부터 발생된 구동 신호들(SS, GS, SI)을 제공할 수 있다.
패스 트랜지스터부(3)는 워드 라인들(WL) 및 선택 라인들(SSL, GSL)을 통해 메모리 셀 어레이(1)와 연결될 수 있다. 패스 트랜지스터부(3)는 로우 디코더(2)로부터 제공되는 블록 선택 신호(BS)에 의해 제어될 수 있다. 패스 트랜지스터부(3)는 선택된 메모리 블록(BLK0~BLKn)의 워드 라인들(WL) 및 선택 라인들(SSL, GSL)에 워드 라인 신호들(SI) 및 선택 신호들(SS, GS)을 전달한다.
실시예들에 따르면, 메모리 셀 어레이(1)는 3차원 NAND 플래시 메모리 셀들을 포함할 수 있으며, 워드 라인 신호들(SI)로서 전압 발생기(미도시)로부터 생성된 프로그램 전압, 읽기 전압, 패스 전압, 및 검증 전압 등이 워드 라인들(WL)에 제공될 수 있다. 여기서, 프로그램 전압은 읽기 전압, 패스 전압, 및 검증 전압에 비해 상대적으로 고전압일 수 있다. 이에 따라, 패스 트랜지스터부(3)는 고전압에 견딜 수 있는 고전압 트랜지스터들을 포함할 수 있다.
페이지 버퍼(4)는 비트 라인들(BL)을 통해 메모리 셀 어레이(1)와 연결되어, 메모리 셀들에 저장된 정보를 판독한다. 페이지 버퍼(4)는 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트라인과 연결될 수 있다. 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 페이지 버퍼(4)는 제어 회로(6)로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공한다.
컬럼 디코더(5)는 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 컬럼 디코더(5)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호(BS)에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공한다.
제어 회로들(6)은 3차원 반도체 메모리 장치의 전반적인 동작을 제어한다. 제어 회로들(6)은 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 회로들(6)은 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 제어 회로들(6)은 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(1)는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 워드 라인들을 포함하는 전극 구조체를 포함할 수 있다. 여기서, 전극 구조체의 워드 라인들은 복수 개의 수직 반도체 기둥들과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다. 또한, 메모리 블록들(BLK0~BLKn) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 및 패스 트랜지스터부를 나타내는 회로도이다.
도 3을 참조하면, 각 메모리 블록(BLK)에 대응하여 패스 트랜지터부(3)가 연결될 수 있다.
메모리 블록(BLK)은 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 예로, 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 셀 스트링들(CSTR)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 연장될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 공통 소오스 라인(CSL)으로부터 동일 거리에 위치하는 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WL3) 중의 하나에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터들(SST)의 게이트 전극들은 스트링 선택 라인들(SSL0-SSL2) 중의 하나에 공통으로 연결될 수 있다. 스트링 선택 라인들(SSL0-SSL2)은 비트 라인들(BL0-BL2)과 교차하는 제 1 방향(D1)으로 연장될 수 있다.
이에 더하여, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다. 실시예들에서, 데이터 저장 요소는 전하저장막일 수 있으며, 예를 들어, 전하 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
패스 트랜지스터부(3)는 워드 라인들(WL0-WL3) 및 선택 라인들(SSL0-SSL2, GSL)에 각각 연결되는 복수 개의 패스 트랜지스터들(PT)을 포함할 수 있다. 패스 트랜지스터부는(3)는 블록 선택 신호(BS)에 따라, 구동 신호들(GS, S0-S3, SS0-SS2)을 메모리 블록(BLK)에 전달할 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다. 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 단면도로서, 도 4의 제 1 방향을 따라 자른 단면을 나타낸다. 도 6a 및 도 6b는 도 5의 A-A' 선 및 B-B'선에서의 평면들을 나타낸다.
도 4 및 도 5를 참조하면, 기판(10)은 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
셀 어레이 구조체가 셀 어레이 영역(CAR)의 기판(10) 상에 배치될 수 있다. 셀 어레이 구조체는 전극 구조체(ST), 전극 구조체(ST)를 관통하는 수직 반도체 기둥들(VP), 전극 구조체(ST)와 수직 반도체 기둥들(VP) 사이에 배치되는 데이터 저장막(DS), 및 전극 구조체(ST) 구조체를 가로지르며 수직 반도체 기둥들(VP)과 연결되는 비트 라인들(BL)을 포함할 수 있다.
보다 상세하게, 전극 구조체(ST)는 제 1 방향(D1)으로 연장될 수 있으며, 기판(10) 상에 수직적으로 번갈아 적층된 복수 개의 전극들 및 절연막들을 포함할 수 있다. 전극 구조체(ST)의 전극들은 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 스트링 및 접지 선택 라인들(SSL, GSL) 사이에 수직적으로 적층된 워드 라인들(WL0-WL63)을 포함할 수 있다.
실시예들에서, 전극 구조체(ST)의 워드 라인들(WL0-WL63) 및 선택 라인들(GSL, SSL)과 주변 회로 영역(PCR)의 패스 트랜지스터들(PT1, PT2) 간의 전기적 연결을 위해, 전극 구조체(ST)는 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단식 구조를 가질 수 있다. 다시 말해, 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)으로 갈수록 전극 구조체(ST)의 높이가 감소할 수 있으며, 워드 라인들(WL0-WL63) 및 선택 라인들(GSL, SSL)은 기판(10)과의 거리가 멀어질수록 제 1 방향(D1)으로의 길이가 감소될 수 있다. 즉, 워드 라인들(WL0-WL63) 및 선택 라인들(GSL, SSL)의 단부들이 노출되도록 워드 라인들(WL0-WL63) 및 선택 라인들(GSL, SSL)이 기판(10) 상에 수직적으로 적층될 수 있다.
일 예에 따르면, 전극 구조체(ST)는 접지 선택 라인(GSL) 및 하부 워드 라인들(WL0-WL31)을 포함하는 하부 전극 구조체(ST1) 및 상부 워드 라인들(WL32-WL63) 및 스트링 선택 라인(SSL)을 포함하는 상부 전극 구조체(ST2)를 포함할 수 있다. 일 예에서, 최하층의 상부 워드 라인(WL32)의 길이는 최상층의 하부 워드 라인(WL31)의 길이보다 짧을 수 있다.
실시예들에 따르면, 수직 반도체 기둥들(VP)은 전극 구조체(ST)를 관통하여 기판(10)과 전기적으로 연결될 수 있다. 즉, 수직 반도체 기둥들(VP)은 기판(10)의 상면에 수직하는 제 3 방향(D3)으로 연장될 수 있다. 수직 반도체 기둥들(VP)은 반도체 물질(예를 들어, 실리콘)을 포함하며, 도 3을 참조하여 설명된 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터들(SST), 및 메모리 셀 트랜지스터들(MCT)의 채널로서 사용될 수 있다.
일 예에 따르면, 수직 반도체 기둥들(VP) 각각은 하부 전극 구조체(ST1)를 관통하여 기판(10)과 연결되는 하부 반도체 기둥(VP1) 및 상부 전극 구조체(ST2)를 관통하여 하부 반도체 기둥(VP1)과 연결되는 상부 반도체 기둥(VP2)을 포함할 수 있다.
하부 및 상부 반도체 기둥들(VP1, VP2) 각각은 수직으로 적층된 막들을 이방성 식각하여 홀들을 형성하고, 홀들 내에 반도체막을 증착하여 형성될 수 있다. 즉, 하부 및 상부 반도체 기둥들(VP1, VP2)은 수직으로 적층된 막들을 관통하는 홀들 내에 형성되므로, 하부 및 상부 반도체 기둥들(VP1, VP2) 각각은 하부에서 상부로 갈수록 증가하는 폭(또는 직경)을 가질 수 있다. 이에 따라, 도 6a 및 도 6b에 도시된 바와 같이, 하부 및 상부 반도체 기둥들(VP1, VP2) 각각에서, 하부 폭(W1)보다 상부 폭(W2)이 클 수 있다. 또한, 하부 및 상부 반도체 기둥들(VP1, VP2) 각각은 U자 형태를 가질 수 있으며, 내부가 절연 물질로 채워질 수 있다. 이와 달리, 하부 및 상부 반도체 기둥들(VP1, VP2)은 원 기둥(pillar) 형태를 가질 수도 있다.
하부 및 상부 반도체 기둥들(VP1, VP2) 각각은 비트 라인들(BL)과의 전기적 연결을 위해 그것의 일단에 도전 패드(D)를 포함할 수 있다. 예를 들어, 도전 패드(D)는 n형 불순물이 도핑된 반도체 물질로 이루어질 수 있다.
실시예들에 따르면, 데이터 저장막(DS)이 전극 구조체(ST)와 수직 반도체 기둥들(VP) 사이에 개재될 수 있다. 데이터 저장막(DS)은 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 데이터 저장막(DS)은 낸드(NAND) 플래시 메모리 장치에서 데이터 저장막(DS)을 구성하는 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BIL)을 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 반도체 기둥들(VP)과 워드 라인들 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경될 수 있다.
전하 저장막(CIL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있다. 예를 들면, 전하저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 터널 절연막(TIL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 블록킹 절연막(BIL)은 터널 절연막(TIL)보다 작고 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 블록킹 절연막(BIL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들을 포함할 수 있다.
이와 달리, 데이터 저장막(DS)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
전극 구조체(ST) 양측의 기판(10) 내에 도 3을 참조하여 설명된 공통 소오스 라인들(CSL)로서 공통 소오스 영역들(미도시)이 제공될 수 있다. 공통 소오스 영역들은 전극 구조체(ST)와 나란하게 제 1 방향(D1)으로 연장될 수 있다. 일 예로, 공통 소오스 영역들은 제 1 도전형의 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있으며, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
비트 라인들(BL)은 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그들(BPLG) 및 도전 패드(D)을 통해 수직 반도체 기둥들(VP)과 전기적으로 연결될 수 있다.
콘택 플러그들(PLG)은 워드 라인들(WL0-WL63) 및 접지 및 스트링 선택 라인들(GSL, SSL)의 단부들에 각각 접속될 수 있으며, 콘택 플러그들(PLG)의 길이는 서로 다를 수 있다. 연결 배선들(CL)이 콘택 플러그들(PLG)에 각각 접속될 수 있다. 연결 배선들(CL)은 주변 회로 영역(PCR)의 기판(10) 상에 제공된 패스 트랜지스터들(PT1, PT2)에 각각 연결될 수 있다.
실시예들에 따르면, 복수 개의 패스 트랜지스터들(PT1, PT2)은 복수 개의 제 1 패스 트랜지스터들(PT1) 및 적어도 하나 이상의 제 2 패스 트랜지스터들(PT2)을 포함할 수 있으며, 제 2 패스 트랜지스터(PT2)의 크기는 제 1 패스 트랜지스터(PT1)의 크기보다 클 수 있다.
보다 상세하게, 제 1 패스 트랜지스터들(PT1) 각각은 제 1 활성 영역(A1)을 가로지르는 제 1 게이트 전극(G1) 및 제 1 게이트 전극(G1) 양측의 제 1 소오스 및 드레인 영역들(11S, 11D)을 포함할 수 있다. 제 1 소오스 영역들(11S)은 해당하는 워드 라인들(WL0, … WL30, WL32, WL33, … )과 전기적으로 각각 접속될 수 있으며, 제 1 드레인 영역들(11D)은 로우 디코더(도 1의 2 참조)와 연결되는 구동신호 라인들에 각각 접속될 수 있다.
일 예에 따르면, 제 2 패스 트랜지스터(PT2)는 복수 개의 서브 트랜지스터들(SPT)을 포함할 수 있다. 서브 트랜지스터들(SPT) 각각은 제 2 활성 영역(A2)을 가로지르는 제 2 게이트 전극(G2) 및 제 2 게이트 전극(G2) 양측의 제 2 소오스 및 드레인 영역들(13S, 13D)을 포함할 수 있다. 일 예에서, 서브 트랜지스터들(SPT)은 제 1 패스 트랜지스터(PT1)와 동일한 제 1 게이트 길이(L) 및 제 1 게이트 폭(A)을 가질 수 있다.
복수 개의 서브 트랜지스터들(SPT)은 어느 하나의 워드 라인(WL31, WL63)과 로우 디코더(도 1의 2 참조) 사이에 병렬로 연결될 수 있다. 즉, 하부 전극 구조체(ST1)의 상부 영역에 위치하는 하부 워드 라인들 중 적어도 하나(WL31)는 복수 개의 서브 트랜지스터들(SPT)의 제 2 소오스 영역들(13S)에 공통으로 연결될 수 있다. 또한, 상부 전극 구조체(ST2)의 상부 영역에 위치하는 상부 워드 라인들 중 적어도 하나(WL63)는 서브 트랜지스터들(SPT)의 제 2 소오스 영역들(13S)에 공통으로 연결될 수 있다. 제 2 드레인 영역들(13D)은 로우 디코더(도 1의 2 참조)와 연결되는 구동신호 라인들에 각각 접속될 수 있다. 실시예들에서, 제 2 패스 트랜지스터(PT2)는 복수 개의 서브 트랜지스터들(SPT)로 구성되므로, 제 1 패스 트랜지스터(PT1)에 비해 유효 게이트 폭이 증가될 수 있다. 실시예들에서, 유효 게이트 폭이란 서브 트랜지스터들의 게이트 폭들의 합일 수 있다.
일 예에서, 제 2 패스 트랜지스터들(PT2)은 2개의 서브 트랜지스터들(SPT)을 포함하는 것으로 설명하였으나, 본 발명은 이에 한정되지 않으며, 제 2 패스 트랜지스터(PT2)와 연결되는 워드 라인의 레벨(다시 말해, 기판(10)으로부터의 거리)에 따라, 서브 트랜지스터들(SPT)의 개수는 달라질 수 있다.
실시예들에 따르면, 전극 구조체(ST)의 접지 및 스트링 선택 라인들(GSL, SSL) 및 워드 라인들(WL0-WL63) 중 일부는 제 1 패스 트랜지스터들(PT1)에 연결될 수 있으며, 다른 일부는 제 2 패스 트랜지스터들(PT2)에 연결될 수 있다.
일 예로, 하부 반도체 기둥(VP1)의 하부 영역과 인접하는 적어도 하나 이상의 하부 워드 라인들(WL0)은 제 1 패스 트랜지스터들(PT1)과 각각 연결되고, 하부 반도체 기둥(VP1)의 상부 영역과 인접하는 적어도 하나 이상의 하부 워드 라인(WL31)은 제 2 패스 트랜지스터(PT2)와 연결될 수 있다. 다시 말해, 기판(10)의 상면으로부터 제 1 거리에 위치하는 하부 워드 라인(WL0)은 콘택 플러그들(PLG) 및 연결 배선들(CL)을 통해 제 1 패스 트랜지스터들(PT1)과 연결될 수 있다. 그리고, 기판(10)의 상면으로부터 제 1 거리보다 큰 제 2 거리에 위치하는 하부 워드 라인(WL31)은 콘택 플러그들(PLG) 및 연결 배선들(CL)을 통해 제 2 패스 트랜지스터들(PT2)과 연결될 수 있다.
마찬가지로, 상부 반도체 기둥(VP2)의 하부 영역과 인접하는 하부 워드 라인들(WL32, WL33 … )은 제 1 패스 트랜지스터들(PT1)과 각각 연결되고, 하부 반도체 기둥(VP1)의 상부 영역과 인접하는 적어도 하나 이상의 하부 워드 라인(WL63)은 제 2 패스 트랜지스터(PT2)와 연결될 수 있다.
나아가, 하부 전극 구조체(ST1)의 접지 선택 라인(GSL) 및 상부 전극 구조체(ST2)의 스트링 선택 라인(SSL)은 콘택 플러그들(PLG) 및 연결 배선들(CL)을 통해 제 1 패스 트랜지스터들(PT1)과 각각 연결될 수 있다. 이와 달리, 하부 전극 구조체(ST1)의 접지 선택 라인(GSL)은 제 1 패스 트랜지스터(PT1)와 연결되고, 상부 전극 구조체(ST2)의 접지 선택 라인(GSL)은 제 2 패스 트랜지스터(PT2)와 연결될 수도 있다.
제 1 및 제 2 패스 트랜지스터들(PT1, PT2)의 제 1 및 제 2 게이트 전극들(G1, G2)은 블록 선택 라인에 공통으로 연결될 수 있다. 이에 따라, 하나의 전극 구조체(ST)와 연결되는 제 1 및 제 2 패스 트랜지스터들(PT1, PT2)은 블록 선택 라인에 제공되는 블록 선택 신호(BS)에 따라 제어될 수 있다.
실시예들에 따르면, 하부 및 상부 전극 구조체들(ST1, ST2) 각각에서, 상대적으로 부하(load)가 큰 워드 라인들은 제 2 패스 트랜지스터들(PT2)과 연결되고, 상대적으로 부하(load)가 작은 워드 라인들은 제 1 패스 트랜지스터들(PT1)과 연결되므로, 상하층 워드 라인들(WL0-WL31, WL32-WL63) 간의 구동 신호의 전달 시간 차이가 발생하는 것을 줄일 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 평면도이다. 설명의 간략함을 위해 도 4 및 도 5를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 7을 참조하면, 하부 및 상부 전극 구조체들(도 5의 ST1, ST2 참조)의 상부 영역에 위치하는 워드 라인들(WL31, WL63)과 연결되는 제 2 패스 트랜지스터들(PT2) 각각은 복수 개의 서브 트랜지스터들(SPT1, SPT2)을 포함할 수 있다. 여기서, 서브 트랜지스터들(SPT1, SPT2) 중 적어도 어느 하나는 서로 다른 게이트 길이 및 게이트 폭을 가질 수 있다.
일 예로, 제 2 패스 트랜지스터(PT2)는 2 개의 서브 트랜지스터들(SPT1, SPT2)을 포함할 수 있으며, 서브 트랜지스터들 중 어느 하나(SPT1)는 제 1 패스 트랜지스터(PT1)와 동일한 제 1 게이트 길이(L) 및 제 1 게이트 폭(A)을 가질 수 있다. 그리고, 서브 트랜지스터들 중 다른 하나(SPT2)는 제 1 패스 트랜지스터(PT1)와 동일한 제 1 게이트 길이(L)를 갖되, 제 1 패스 트랜지스터(PT1)의 제 1 게이트 폭(A)보다 큰 제 2 게이트 폭(B)을 가질 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다. 도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 단면도로서, 도 8의 제 1 방향을 따라 자른 단면을 나타낸다. 도 10a, 도 10b, 및 도 10c는 도 9의 A-A' 선, B-B'선, 및 C-C'선에서의 평면들을 나타낸다. 설명의 간략함을 위해 도 4 및 도 5를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 8 및 도 9를 참조하면, 전극 구조체(ST)는 하부 워드 라인들(WL0, WL1, … )을 포함하는 하부 영역(STa), 중간 워드 라인들( … WL30, WL31, WL32, … )을 포함하는 중간 영역(STb), 및 상부 워드 라인들( … WL62, WL63)을 포함하는 상부 영역(STc)를 포함할 수 있다. 전극 구조체(ST)의 최하층에 접지 선택 라인(GSL)이 배치될 수 있으며, 전극 구조체(ST)의 최상층에 스트링 선택 라인(SSL)이 배치될 수 있다.
수직 반도체 기둥들(VP)은 전극 구조체(ST)를 관통하여 기판(10)과 연결될 수 있다. 수직 반도체 기둥들(VP) 각각은 하부에서 상부로 갈수록 증가하는 폭을 가질 수 있다. 도 10a, 도 10b, 및 도 10c를 참조하면, 수직 반도체 기둥들(VP) 각각은 하부 워드 라인들(WL0, WL1, … ) 중 어느 하나에 인접한 제 1 부분에서 제 1 폭(Wa)을 가질 수 있으며, 중간 워드 라인들( … WL30, WL31, WL32, … ) 중 어느 하나에 인접한 제 2 부분에서 제 1 폭(Wa)보다 큰 제 2 폭(Wb)을 가질 수 있으며, 상부 워드 라인들( … WL62, WL63) 중 어느 하나에 인접하는 제 3 부분에서 제 2 폭(Wb)보다 큰 제 3 폭(Wc)을 가질 수 있다. 다시 말해, 중간 워드 라인들( … WL30, WL31, WL32, … )은 하부 워드 라인들(WL0, WL1, … )에 비해 부하가 클 수 있으며, 상부 워드 라인들( … WL62, WL63)은 중간 워드 라인들( … WL30, WL31, WL32, … )에 비해 부하가 클 수 있다.
하부 워드 라인들(WL0, WL1, … )은 콘택 플러그들(PLG) 및 연결 배선들(CL)을 통해 제 1 패스 트랜지스터들(PT1)에 각각 연결될 수 있으며, 중간 워드 라인들( … WL30, WL31, WL32, … )은 콘택 플러그들(PLG) 및 연결 배선들(CL)을 통해 제 2 패스 트랜지스터들(PT2)에 각각 연결될 수 있다. 그리고, 상부 워드 라인들(… WL62, WL63)은 콘택 플러그들(PLG) 및 연결 배선들(CL)을 통해 제 3 패스 트랜지스터들(PT3)에 각각 연결될 수 있다. 실시예들에서, 제 1 내지 제 3 패스 트랜지스터들(PT1, PT2, PT3)의 크기는 서로 다를 수 있다.
일 예에서, 제 2 및 제 3 패스 트랜지스터들(PT2, PT3) 각각은 복수 개의 서브 트랜지스터들(SPT)을 포함할 수 있다. 여기서, 제 2 및 제 3 패스 트랜지스터들(PT2, PT3)을 구성하는 각 서브 트랜지스터(SPT)는 제 1 패스 트랜지스터(PT1)와 실질적으로 동일한 크기(즉, 동일한 게이트 길이(L) 및 동일한 게이트 폭(A))을 가질 수 있다. 그리고, 제 2 패스 트랜지스터(PT2)를 구성하는 서브 트랜지스터들(SPT)의 개수보다 제 3 패스 트랜지스터(PT3)를 구성하는 서브 트랜지스터들(SPT)의 개수가 많을 수 있다. 일 예로, 제 2 패스 트랜지스터(PT2)는 2개의 서브 트랜지스터들(SPT)로 구성될 수 있으며, 제 3 패스 트랜지스터(PT3)는 3개의 서브 트랜지스터들(SPT)로 구성될 수 있다.
나아가, 접지 및 스트링 선택 라인들(GSL, SSL)은 제 1 패스 트랜지스터들(PT1)에 각각 연결될 수 있다. 이와 달리, 접지 및 스트링 선택 라인들(GSL, SSL)은 제 1, 제 2, 및 제 3 패스 트랜지스터들(PT1, PT2, PT3) 중 어느 하나와 연결될 수도 있다.
도 11, 도 12, 및 도 13은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개략적인 평면도들이다. 설명의 간략함을 위해 앞서 도 8 및 도 9를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 11에 도시된 실시예에 따르면, 각 중간 워드 라인(…, WL30, WL31, …)과 연결되는 제 2 패스 트랜지스터(PT2)는 실질적으로 동일한 크기의 서브 트랜지스터들(SPT)을 포함할 수 있다. 각 상부 워드 라인(…, WL62, WL63)과 연결되는 제 3 패스 트랜지스터(PT3)는 복수 개의 서브 트랜지스터들(SPT)을 포함할 수 있으며, 여기서, 서브 트랜지스터들(SPT)의 크기가 서로 다를 수 있다.
일 예로, 제 3 패스 트랜지스터(PT3)는 상부 워드 라인들(…, WL62, WL63) 중 어느 하나와 로우 디코더(도 1의 2 참조) 사이에 병렬로 연결되는 제 1 및 제 2 서브 트랜지스터들(SPT1, SPT2)을 포함할 수 있다. 여기서, 제 1 및 제 2 서브 트랜지스터들(SPT1, SPT2)은 실질적으로 동일한 게이트 길이(L)를 갖되, 제 1 서브 트랜지스터(SPT1)는 제 1 게이트 폭(A)을 갖고, 제 2 서브 트랜지스터(SPT2)는 제 1 게이트 폭(A)보다 큰 제 2 게이트 폭(B)을 가질 수 있다.
도 12에 도시된 실시예에 따르면, 각 하부 워드 라인(WL0, WL1, WL2, …)은 제 1 패스 트랜지스터(PT1)의 소오스 영역에 연결될 수 있으며, 각 중간 워드 라인(…, WL30, WL31, WL32, …)은 제 2 패스 트랜지스터(PT2)의 소오스 영역에 연결될 수 있다. 또한, 각 상부 워드 라인(… WL63)은 제 3 패스 트랜지스터(PT3)의 소오스 영역에 연결될 수 있다. 여기서, 제 1 내지 제 3 패스 트랜지스터들(PT1, PT2, PT3)의 크기가 서로 다를 수 있다. 일 예로, 제 1 패스 트랜지스터들(PT1)은 제 1 게이트 폭(A)을 갖고, 제 2 패스 트랜지스터들(PT2)은 제 1 게이트 폭(A)보다 큰 제 2 게이트 폭(B)을 가질 수 있다. 그리고, 제 3 패스 트랜지스터들(PT3)은 제 2 게이트 폭(B)보다 큰 제 3 게이트 폭(C)을 가질 수 있다.
나아가, 접지 선택 라인(GSL)은 제 1 게이트 폭(A)을 갖는 제 1 패스 트랜지스터(PT1)와 연결될 수 있으며, 스트링 선택 라인(SSL)은 제 3 게이트 폭(C)을 갖는 제 3 패스 트랜지스터(PT3)와 연결될 수 있다.
도 13에 도시된 실시예에 따르면, 최상층의 워드 라인(WL63)은 제 2 패스 트랜지스터(PT2)와 연결되고, 스트링 선택 라인(SSL)은 제 3 패스 트랜지스터(PT2)와 연결될 수 있다. 일 예에서, 제 2 패스 트랜지스터(PT2)의 크기는 제 3 패스 트랜지스터(PT3)의 크기보다 클 수 있다.
제 2 패스 트랜지스터(PT2)는 최상층의 워드 라인(WL63)과 로우 디코더(도 1의 2 참조) 사이에 병렬로 연결된 제 1 및 제 2 서브 트랜지스터들(SPT1, SPT2)로 구성될 수 있으며, 제 1 및 제 2 서브 트랜지스터들(SPT1, SPT2)은 서로 다른 크기를 가질 수 있다. 즉, 제 1 및 제 2 서브 트랜지스터들(SPT1, SPT2)은 실질적으로 동일한 게이트 길이(L)를 갖되, 각각 제 1 게이트 폭(A) 및 제 1 게이트 폭(A)보다 큰 제 2 게이트 폭(B)을 가질 수 있다.
제 3 패스 트랜지스터(PT3)는 복수 개의 서브 트랜지스터들(SPT)을 포함할 수 있으며, 복수 개의 서브 트랜지스터들(SPT)이 스트링 선택 라인(SSL)과 로우 디코더(도 1의 2 참조) 사이에 병렬로 연결될 수 있다. 즉, 스트링 선택 라인(SSL)은 서브 트랜지스터들(SPT)의 소오스 영역들에 공통으로 연결될 수 있다. 일 예에서, 제 3 패스 트랜지스터(PT3)를 구성하는 각 서브 트랜지스터(SPT)는 제 1 패스 트랜지스터(PT1)와 실질적으로 동일한 게이트 폭(A)을 가질 수 있다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다. 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 단면도로서, 도 14의 제 1 방향을 따라 자른 단면을 나타낸다. 설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.도 14 및 도 15를 참조하면, 셀 어레이 영역(CAR) 기판(100) 상의 수직 반도체 기둥들(VP) 각각은 적층 구조체(ST)의 중간 영역(STb)에서 최대 폭을 가질 수 있으며, 적층 구조체(ST)의 하부 영역(STa)과 상부 영역(STb)에서 최소 폭을 가질 수 있다.
일 예로, 수직 반도체 기둥(VP)에서 최대 폭을 갖는 부분과 인접한 워드 라인(WL)은 복수 개의 서브 트랜지스터들(SPT)을 포함하는 제 3 패스 트랜지스터(PT3)와 전기적으로 연결될 수 있다. 최하층 및 최상층의 워드 라인들(WL0, WL63) 각각은 제 1 패스 트랜지스터(PT1)와 전기적으로 연결될 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다. 도 17a 내지 도 17e는 본 발명의 실시예들에 따른 패스 트랜지스터들을 나타내는 평면도들이다. 도 18은 본 발명의 다양한 실시예들에 따라 전극 구조체와 패스 트랜지스터들 간의 연결을 설명하기 위한 표이다. 설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 16을 참조하면, 접지 및 스트링 선택 라인들(GSL, SSL) 및 워드 라인들(WLa0, WLa1 … WLb0, WLb1, WLb2 … WLc0, WLc1)을 포함하는 전극 구조체(ST)가 셀 어레이 영역(CAR)의 기판(10) 상에 배치될 수 있다. 전극 구조체(ST)와 연결되는 복수 개의 패스 트랜지스터들(PT1, PT2, PT3)이 주변 회로 영역(PCR)의 기판(10) 상에 배치될 수 있다.
워드 라인들(WLa0, WLa1 … WLb0, WLb1, WLb2 … WLc0, WLc1)의 적층 수가 증가함에 따라, 전극 구조체(ST)의 상부에 위치하는 워드 라인들(… WLc0, WLc1) 및 이와 연결되는 콘택 플러그들(PLG) 및 연결 배선들(CL)의 부하(load)가 증가될 수 있다. 이에 따라, 워드 라인들(WLa0-WLc1) 및 이와 연결되는 콘택 플러그들(PLG) 및 연결 배선들(CL)의 부하에 따라 패스 트랜지스터들(PT1, PT2, PT3)의 크기가 달라질 수 있다. 일 예에 따르면, 전극 구조체(ST)의 워드 라인들(WLa0-WLc1)이 기판(10)의 상면으로부터 멀어질수록 워드 라인들(WLa0-WLc1)과 연결되는 패스 트랜지스터들(PT1, PT2, PT3)의 크기가 증가될 수 있다. 또한, 수직 반도체 기둥(VP)의 폭에 따라 패스 트랜지스터들(PT1, PT2, PT3)의 크기가 달라질 수도 있다.
실시예들에 따르면, 접지 및 스트링 선택 라인들(GSL, SSL) 및 워드 라인들(WLa0-WLc1) 각각은 제 1 내지 제 3 패스 트랜지스터들(PT1, PT2, PT3) 중 어느 하나와 연결될 수 있다. 여기서, 제 1 내지 제 3 패스 트랜지스터들(PT1, PT2, PT3)은 서로 다른 크기(예를 들어, 서로 다른 게이트 폭들(A, B, C))를 가질 수 있다.
보다 상세하게, 도 16, 도 17a, 도 17b, 및 도 17c를 참조하면, 제 1 패스 트랜지스터(PT1)는 제 1 게이트 폭(A)을 가질 수 있다. 그리고, 제 2 패스 트랜지스터(PT2)는 제 1 게이트 폭(A)보다 큰 제 2 게이트 폭(B)을 가질 수 있으며, 제 3 패스 트랜지스터(PT3)는 제 2 게이트 폭(B)보다 큰 제 3 게이트 폭(C)을 가질 수 있다.
다른 예로, 도 17d를 참조하면, 제 2 패스 트랜지스터(PT2)는 하나의 워드 라인(WLn)과 로우 디코더 사이에 병렬로 연결된 2개의 서브 트랜지스터들(SPT)로 구성될 수 있다. 여기서, 서브 트랜지스터들(SPT) 각각은 제 1 패스 트랜지스터(PT1)들과 실질적으로 동일한 크기를 가질 수 있다. 이에 따라, 제 2 패스 트랜지스터(PT2)의 유효 게이트 폭은 제 1 패스 트랜지스터(PT1)의 게이트 폭보다 클 수 있다. 다른 예로, 제 2 패스 트랜지스터(PT2)를 구성하는 서브 트랜지스터들(SPT)은 서로 다른 크기를 가질 수도 있다.
또 다른 예로, 도 17e를 참조하면, 제 3 패스 트랜지스터(PT3)는 하나의 워드 라인(WLn)과 로우 디코더 사이에 병렬로 연결된 3개의 서브 트랜지스터들(SPT)로 구성될 수 있다. 여기서, 서브 트랜지스터들(SPT) 각각은 제 1 패스 트랜지스터(PT1)들과 실질적으로 동일한 크기를 가질 수 있으며, 제 3 패스 트랜지스터(PT3)의 유효 게이트 폭은 제 1 및 제 2 패스 트랜지스터들(PT1, PT2)의 게이트 폭들보다 클 수 있다. 다른 예로, 제 3 패스 트랜지스터(PT3)를 구성하는 서브 트랜지스터들(SPT)은 서로 다른 크기를 가질 수도 있다.
본 발명의 실시예들은 이에 제한되지 않으며, 제 2 및 제 3 패스 트랜지스터들(PT2, PT3)의 크기는 워드 라인들의 적층 수 및 수직 반도체 기둥의 폭에 따라 다양하게 변경될 수 있다. 전극 구조체(ST)의 워드 라인들(WLa0-WLc1)과 패스 트랜지스터들(PT1, PT2, PT3) 간의 연결에 대해 도 18을 참조하여 보다 상세히 설명한다.
도 18에 도시된 제 1 내지 제 3 예들에 따르면, 주변 회로 영역의 기판 상에 복수 개의 제 1 패스 트랜지스터들(PT1) 및 적어도 하나의 제 2 패스 트랜지스터(PT2)가 배치될 수 있다. 여기서, 제 2 패스 트랜지스터(PT2)는 도 17b 또는 도 17d에 도시된 제 2 패스 트랜지스터(PT2)일 수 있다.
제 1 예에 따르면, 최상층에 위치하는 워드 라인(WLc1)은 제 2 패스 트랜지스터(PT2)와 연결될 수 있으며, 다른 워드 라인들(WLa0-WLc0)은 제 1 패스 트랜지스터(PT1)와 연결될 수 있다. 즉, 제 2 패스 트랜지스터(PT2)와 연결되는 워드 라인(WLc0)은 기판(10)의 상면으로부터 제 1 거리에 위치하고, 제 1 패스 트랜지스터(PT1)와 연결되는 워드 라인(WLc1)은 기판(10)의 상면으로부터 제 1 거리보다 작은 제 2 거리에 위치할 수도 있다.
제 2 예에 따르면, 제 2 패스 트랜지스터(PT2)와 연결되는 워드 라인(WLc0)은 기판(10)의 상면으로부터 제 1 거리에 위치하고, 제 1 패스 트랜지스터(PT1)와 연결되는 워드 라인(WLc1)은 기판(10)의 상면으로부터 제 1 거리보다 큰 제 3 거리에 위치할 수도 있다.
제 3 예에 따르면, 적층 구조체(ST)의 상부 영역에 위치하는 복수 개의 워드 라인들(WLc0, WLc1)이 제 2 패스 트랜지스터들(PT2)에 각각 연결될 수도 있다.
도 18에 도시된 제 4 내지 제 6 예들에 따르면, 주변 회로 영역의 기판 상에 제 1 패스 트랜지스터들(PT1), 적어도 하나의 제 2 패스 트랜지스터(PT2), 및 적어도 하나의 제 3 패스 트랜지스터(PT3)가 배치될 수 있다. 여기서, 제 2 패스 트랜지스터(PT2)는 도 17b 또는 도 17d에 도시된 제 2 패스 트랜지스터(PT2)일 수 있으며, 제 3 패스 트랜지스터(PT3)는 도 17c 또는 도 17e에 도시된 제 3 패스 트랜지스터(PT3)일 수 있다.
제 4 예에 따르면, 제 3 패스 트랜지스터(PT3)와 연결되는 워드 라인(WLc1)과 기판(10)의 상면 간의 거리는 제 2 패스 트랜지스터(PT2)와 연결되는 워드 라인(WLc0)과 기판(10) 상면 간의 거리보다 클 수 있다. 제 1 패스 트랜지스터(PT1)와 연결되는 워드 라인들(WLa0-WLb1)과 기판(10)의 상면 간의 거리는 제 2 패스 트랜지스터(PT2)와 연결되는 워드 라인(WLc0)과 기판(10) 상면 간의 거리보다 작을 수 있다.
제 5 예에 따르면, 제 3 패스 트랜지스터(PT3)와 연결되는 워드 라인(WLc1)과 기판(10)의 상면 간의 거리는 제 2 패스 트랜지스터(PT2)와 연결되는 워드 라인(WLc0)과 기판(10) 상면 간의 거리보다 작을 수 있다.
제 6 예에 따르면, 적층 구조체(ST)의 중간 영역에서 워드 라인들(WLb0, WLb1)이 제 1 및 제 2 패스 트랜지스터들(PT1, PT2)에 각각 연결될 수 있다. 그리고, 적층 구조체(ST)의 상부 영역에서 워드 라인들(WLc0, WLc1)은 제 3 패스 트랜지스터들(PT3)에 각각 연결될 수 있다.
제 7 예에 따르면, 전극 구조체(ST)의 하부 영역에 위치하는 워드 라인들(WLa0-WLb0)은 제 1 패스 트랜지스터들(PT1)과 각각 연결되고, 전극 구조체(ST)의 상부 영역에 위치하는 워드 라인들(WLb1-WLc1)은 제 2 패스 트랜지스터들(PT2)과 각각 연결될 수 있다.
제 8 예에 따르면, 제 1 패스 트랜지스터들과 연결되는 워드 라인들은 기판의 상면으로부터 제 1 거리 및 제 1 거리보다 큰 제 3 거리에 각각 위치할 수 있으며, 제 2 패스 트랜지스터들과 연결되는 워드 라인들은 기판의 상면으로부터 제 2 거리 및 제 4 거리에 각각 위치할 수 있다. 여기서, 제 2 거리는 제 1 거리보다 크고 제 3 거리보다 작을 수 있으며, 제 4 거리는 제 3 거리보다 클 수 있다.
나아가, 제 1 내지 제 6 예들에 따르면, 접지 및 스트링 선택 라인들(GSL, SSL) 각각은 제 1 패스 트랜지스터(PT1)와 연결될 수 있다. 한편, 제 7 예에 따르면, 접지 및 스트링 선택 라인들(GSL, SSL) 각각은 제 2 패스 트랜지스터(PT2)와 연결될 수도 있다. 또 다른 예로, 제 8 예에 따르면, 기판(10)과 인접하는 접지 선택 라인(GSL)은 제 1 패스 트랜지스터(PT1)와 연결되고, 최상층의 스트링 선택 라인(SSL)은 제 2 패스 트랜지스터(PT2)와 연결될 수도 있다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역을 나타내는 단면도이다.
도 19를 참조하면, 셀 어레이 영역(CAR)의 기판(10) 상에 제 1 및 제 2 전극 구조체들(ST1, ST2)이 수평적으로 서로 이격되어 배치될 수 있다. 제 1 전극 구조체(ST1)는 상부 워드 라인들(WL32-WL63) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 제 2 전극 구조체는 하부 워드 라인들(WL0-WL31) 및 접지 선택 라인(GSL)을 포함할 수 있다.
채널 구조체(CHS)는 제 1 전극 구조체(ST1)를 관통하는 제 1 수직 반도체 기둥들(VP1), 및 제 2 전극 구조체(ST2)를 관통하는 제 2 수직 반도체 기둥들(VP2), 및 제 1 및 제 2 수직 반도체 기둥들(VP1, VP2)을 연결하는 수평 반도체 패턴(HP)을 포함할 수 있다.
제 1 및 제 2 수직 반도체 기둥들(VP1, VP2)은 적층 구조체들(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 제 1 및 제 2 반도체 기둥들(VP1, VP2) 각각은 그것의 상단에 도전 패드(D)를 포함할 수 있다. 제 1 및 제 2 수직 반도체 기둥들(VP1, VP2)은, 앞서 설명된 바와 같이, 하부 및 상부 반도체 기둥들(VP1, VP2) 각각은 하부에서 상부로 갈수록 증가하는 폭(또는 직경)을 가질 수 있다. 제 1 수직 반도체 기둥(VP1)은 비트 라인들(BL) 중의 어느 하나에 연결될 수 있으며, 제 2 수직 반도체 기둥(VP2)은 공통 소스 라인(CSL)에 연결될 수 있다.
수평 반도체 패턴(HP)은 기판(10)에 형성된 수평 리세스 영역 내에 제공될 수 있다. 수평 반도체 패턴(HP)은 제 1 전극 구조체(ST1)의 아래에서 제 2 전극 구조체(ST2)의 아래로 연장되어 제 1 수직 반도체 기둥(VP1) 및 제 2 수직 반도체 기둥(VP2)을 수평적으로 연결할 수 있다. 도 19에 도시된 실시예에서, 제 1 및 제 2 전극 구조체들(ST1, ST2) 각각은, 도 8 및 도 9를 참조하여 설명한 것처럼, 하부 영역(STa), 중간 영역(STb), 및 상부 영역(STc)를 포함할 수 있다.
실시예들에 따르면, 제 1 및 제 2 전극 구조체들(ST1, ST2)의 하부 및 상부 워드 라인들(WL0-WL63) 각각은 하나 또는 둘 이상의 패스 트랜지스터들에 연결될 수 있다.
일 예로, 제 1 및 제 2 전극 구조체들(ST1, ST2)에서 하부 영역(STa)에 배치된 워드 라인들(WL29-WL31, WL32-WL34) 각각은, 도 17a에 도시된 제 1 패스 트랜지스터(PT1)와 연결될 수 있다. 제 1 및 제 2 전극 구조체들(ST1, ST2)에서 중간 영역(STb)에 배치된 워드 라인들(WL14-WL16, WL46-WL48) 각각은, 도 17b 또는 도 17d에 도시된 제 2 패스 트랜지스터(PT2)와 연결될 수 있다. 제 1 및 제 2 전극 구조체들(ST1, ST2)에서 상부 영역(STc)에 배치된 스트링 및 접지 선택 라인들(SSL, GSL) 및 워드 라인들(WL0, WL1, WL62, WL63) 각각은, 도 17v 또는 도 17e에 도시된 제 3 패스 트랜지스터(PT3)와 연결될 수 있다.
한편, 이 실시예는 한정되지 않으며, 패스 트랜지스터들의 유효 게이트 폭은 다양하게 변경될 수 있다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 20에 도시된 실시예에 따르면, 하나의 전극 구조체(ST)와 연결되는 복수 개의 패스 트랜지스터들(PT)이 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 상세하게, 제 1 패스 트랜지스터 그룹이 제 1 행을 이루고, 제 2 패스 트랜지스터 그룹이 제 2 행을 이룰 수 있다. 제 1 및 제 2 패스 트랜지스터 그룹들 각각은 제 1 방향(D1)을 따라 배열된 복수 개의 패스 트랜지스터들(PT)을 포함할 수 있다.
실시예에 따르면, 복수 개의 활성 영역들(ACT)이 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 하나의 활성 영역(ACT) 상에 한 쌍의 게이트 전극들(GE)이 배치될 수 있으며, 한 쌍의 게이트 전극들(GE) 사이에 공통 드레인 영역(d)이 제공될 수 있다. 또한, 소오스 영역들이 공통 드레인 영역(d)과 이격되어 활성 영역들(ACT) 내에 제공될 수 있다. 공통 드레인 영역들(d)에 구동 신호 라인들이 각각 접속될 수 있으며, 소오스 영역들(s)에 각 전극 구조체(ST)의 워드 라인들(WL0-WL63) 및 선택 라인들(GSL, SSL)이 접속될 수 있다.
한 쌍의 게이트 전극들(GE) 중 하나는 제 1 메모리 블록(BLK1)과 연결되는 패스 트랜지스터(PT)를 구성할 수 있으며, 다른 하나는 제 2 메모리 블록(BLK0 또는 BLK2)과 연결되는 패스 트랜지스터(PT)를 구성할 수 있다.
제 1 및 2 패스 트랜지스터 그룹들 각각은 제 1 패스 트랜지스터들 및 제 2 패스 트랜지스터들을 포함할 수 있다. 앞서 설명한 바와 같이, 제 2 패스 트랜지스터는 어느 하나의 워드 라인(예를 들어, WL63)과 로우 디코더 사이에 병렬로 연결된 복수 개의 서브 트랜지스터들을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판의 상면에 대해 수직으로 연장되며, 제 1 및 제 2 셀 트랜지스터들을 포함하는 셀 스트링;
    상기 제 1 및 제 2 셀 트랜지스터들의 게이트 전극들에 각각 연결되는 제 1 및 제 2 워드 라인들;
    상기 제 1 워드 라인과 로우 디코더를 연결하는 제 1 패스 트랜지스터; 및
    상기 제 2 워드 라인과 상기 로우 디코더를 연결하는 제 2 패스 트랜지스터를 포함하되, 상기 제 2 패스 트랜지스터는 상기 제 2 워드 라인과 상기 로우 디코더 사이에 병렬로 연결되는 복수 개의 제 1 서브 트랜지스터들을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 서브 트랜지스터들은 상기 제 1 패스 트랜지스터와 동일한 크기를 갖는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 서브 트랜지스터들은 서로 동일한 게이트 길이 및 게이트 폭을 갖는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 서브 트랜지스터들은 서로 동일한 게이트 길이를 갖되, 서로 다른 게이트 폭을 갖는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 워드 라인은 상기 기판의 상면으로부터 제 1 거리에 위치하고, 상기 제 2 워드 라인은 상기 기판의 상면으로부터 상기 제 1 거리보다 큰 제 2 거리에 위치하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 셀 스트링은:
    상기 기판 상에 수직적으로 적층된 복수 개의 워드 라인들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 제 1 및 제 2 워드 라인들을 포함하는 것;
    상기 전극 구조체를 관통하며, 하부에서 상부로 갈수록 증가하는 폭을 갖는 수직 반도체 기둥; 및
    상기 전극 구조체와 상기 수직 반도체 기둥 사이에 배치되는 데이터 저장막을 포함하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 셀 스트링은:
    상기 기판 상에 수직적으로 적층된 복수 개의 하부 전극들을 포함하는 하부 전극 구조체;
    상기 하부 전극 구조체를 관통하는 하부 반도체 기둥;
    상기 하부 전극 구조체 상에 수직적으로 적층된 복수 개의 상부 전극들을 포함하는 상부 전극 구조체; 및
    상기 상부 전극 구조체를 관통하여 상기 하부 반도체 기둥과 연결되는 상부 반도체 기둥을 포함하되,
    상기 하부 및 상부 반도체 기둥들 각각은 하부에서 상부로 갈수록 증가하는 폭을 가지며,
    상기 하부 및 상부 전극 구조체들 각각은 상기 제 1 및 제 2 워드 라인들을 포함하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 2 셀 트랜지스터와 직렬 연결되는 제 3 셀 트랜지스터;
    상기 제 3 셀 트랜지스터의 게이트 전극에 연결되는 제 3 워드 라인; 및
    상기 로우 디코더와 상기 제 3 워드 라인을 연결하는 제 3 패스 트랜지스터를 포함하되,
    상기 제 1 내지 제 3 워드 라인들은 상기 기판 상에 차례로 적층되고,
    상기 제 3 패스 트랜지스터의 크기는 상기 제 2 패스 트랜지스터의 크기보다 큰 3차원 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 3 패스 트랜지스터는 상기 제 3 워드 라인과 상기 로우 디코더 사이에 병렬로 연결되는 복수 개의 제 2 서브 트랜지스터들을 포함하되,
    상기 제 3 패스 트랜지스터를 구성하는 상기 제 2 서브 트랜지스터들의 개수는 상기 제 2 패스 트랜지스터를 구성하는 상기 제 1 서브 트랜지스터들의 개수와 다른 3차원 반도체 메모리 장치.
  10. 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판;
    상기 셀 어레이 영역의 상기 기판 상에 수직적으로 적층된 워드 라인들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 기판의 상면으로부터 제 1 거리에 배치된 하부 워드 라인 및 상기 기판의 상면으로부터 상기 제 1 거리보다 큰 제 2 거리에 배치된 상부 워드 라인을 포함하는 것;
    상기 주변 회로 영역의 상기 기판 상에 배치되며, 로우 디코더와 상기 하부 워드 라인을 연결하는 제 1 패스 트랜지스터; 및
    상기 주변 회로 영역의 상기 기판 상에 배치되며, 상기 로우 디코더와 상기 상부 워드 라인을 연결하는 제 2 패스 트랜지스터를 포함하되,
    상기 제 1 패스 트랜지스터는 상기 하부 워드 라인과 연결된 m개의 제 1 서브 트랜지스터들을 포함하고, 상기 제 2 패스 트랜지스터는 상기 상부 워드 라인과 연결된 n 개의 제 2 서브 트랜지스터들을 포함하며, 상기 n 및 상기 m은 자연수인 3차원 반도체 메모리 장치.



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