JP2021034591A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】隣接する複数の絶縁膜間に設けられた導電膜内のオーバーエッチングを抑制することができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、互いに隣接する複数の絶縁膜を備える。導電膜が複数の絶縁膜の間に設けられている。導電膜は、該導電膜の上面から下面までの距離とほぼ同じ大きさの粒径を有するモリブデンを用いて構成されている。【選択図】図４

Description

本実施形態は、半導体装置およびその製造方法に関する。
複数のメモリセルを三次元配置して構成された立体型メモリセルアレイを有する半導体メモリが開発されている。立体型メモリセルアレイは、絶縁膜と導電膜とを交互に積層した積層体で構成され、積層体の積層方向に設けられた柱状の半導体層を有する。メモリセルは、積層体の導電膜と柱状の半導体層との間に設けられている。
導電膜の製造工程において、互いに隣接する複数の絶縁膜間に導電膜を埋め込んだときに、導電膜内にシームが発生する場合がある。このようなシームは、その後のウエットエッチング処理において、エッチング液の染み込みを発生させ、オーバーエッチングの原因となる。
米国特許第１００６８８４５号
隣接する複数の絶縁膜間に設けられた導電膜内のオーバーエッチングを抑制することができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、互いに隣接する複数の絶縁膜を備える。導電膜が複数の絶縁膜の間に設けられている。導電膜は、該導電膜の上面から下面までの距離とほぼ同じ大きさの粒径を有するモリブデンを用いて構成されている。
第１実施形態に係る半導体装置の構成例を示す斜視図。 ３次元構造のメモリセルアレイの構成例を示す断面図。 ３次元構造のメモリセルアレイの構成例を示す断面図。 導電膜およびその周辺のより詳細な構成例を示す断面図。 導電膜内にボイドがある構成例を示す断面図。 本実施形態による半導体装置の製造方法の一例を示す断面図。 図６に続く、半導体装置の製造方法を示す断面図。 図７に続く、半導体装置の製造方法を示す断面図。 図８に続く、半導体装置の製造方法を示す断面図。 図９に続く、半導体装置の製造方法を示す断面図。 図１０に続く、半導体装置の製造方法を示す断面図。 図１１に続く、半導体装置の製造方法を示す断面図。 図１２に続く、半導体装置の製造方法を示す断面図。 図１３に続く、半導体装置の製造方法を示す断面図。 図１４に続く、半導体装置の製造方法を示す断面図。 導電膜の堆積工程の一例を示す断面図。 導電膜の熱処理工程およびエッチングバック工程の一例を示す断面図。 図１５に続く、半導体装置の製造方法を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００ａの構成例を示す斜視図である。ここでは、積層体２の積層方向をＺ方向とする。Ｚ方向と直交する方向をＹ軸方向とする。ＺおよびＹ軸方向のそれぞれと直交する方向をＸ方向とする。
本実施形態において、半導体装置１００ａは、複数のメモリセルを３次元配置して構成された立体型メモリセルアレイを有する不揮発性メモリである。例えば、不揮発性メモリは、ＮＡＮＤ型フラッシュメモリである。
半導体装置１００ａは、基体部１と、積層体２と、複数の柱状部ＣＬとを含む。
基体部１は、基板１０と、絶縁膜１１と、導電膜１２と、半導体部１３とを含む。絶縁膜１１は、基板１０上に設けられている。導電膜１２は、絶縁膜１１上に設けられている。半導体部１３は、導電膜１２上に設けられている。基板１０は、半導体基板、例えば、シリコン基板である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソースおよびドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路を構成する。絶縁膜１１は、例えば、シリコン酸化物を含み、トランジスタＴｒを絶縁する。絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続された配線である。導電膜１２には、例えば、タングステン等の導電性金属が用いられる。半導体部１３には、例えば、シリコン等の半導体材料が用いられる。
積層体２は、基板１０の上方に設けられており、半導体部１３に対してＺ方向に位置する。積層体２は、Ｚ方向に、複数の導電膜２１および複数の絶縁膜２２を交互に積層して構成されている。よって、Ｚ方向が積層体２の積層方向となる。導電膜２１には、例えば、モリブデンが用いられている。絶縁膜２２には、例えば、シリコン酸化物が用いられている。絶縁膜２２は、Ｚ方向に隣接する複数の導電膜２１間を電気的に絶縁する。導電膜２１および絶縁膜２２のそれぞれの積層数は任意である。絶縁膜２２は、例えば、空間（ギャップ）であってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇには、例えば、シリコン酸化物が用いられている。絶縁膜２ｇには、シリコン酸化物よりも比誘電率が高い高誘電体が用いられてもよい。
導電膜２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを構成する。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
半導体装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、複数のメモリセルＭＣおよびドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延伸している。
図２および図３は、３次元構造のメモリセルアレイの構成例を示す断面図である。複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、積層体２の上端から積層体２内を貫通するようにＺ方向に設けられている。メモリホールＭＨの内部には、半導体ボディ２１０、メモリ膜２２０およびコア層２３０が設けられている。半導体ボディ２１０、メモリ膜２２０およびコア層２３０は、メモリホールＭＨに沿ってＺ方向に延伸している。半導体柱としての半導体ボディ２１０は、半導体部１３と電気的に接続されている。ｙ方向に配列された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。
図３に示すように、Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。導電膜２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられている。ブロック絶縁膜２１ａは、例えば、酸化アルミニウム等の絶縁性の金属酸化物膜である。ブロック絶縁膜２１ａは、導電膜２１の周囲に設けられ、導電膜２１と半導体ボディ２１０との間、導電膜２１と絶縁膜２２との間に設けられている。ブロック絶縁膜２１ａは、導電膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。また、ブロック絶縁膜２１ａは、導電膜２１（モリブデン）のシード層としても機能する。
半導体ボディ２１０の形状は、例えば、筒状である。半導体ボディ２１０には、例えば、ポリシリコンシリコン等の半導体材料が用いられる。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣおよびソース側選択トランジスタＳＴＳのそれぞれのチャネル領域となる。
メモリ膜２２０は、ブロック絶縁膜２１ａと、カバー絶縁膜２２１と、電荷捕獲膜２２２と、トンネル絶縁膜２２３とを含む。メモリ膜２２０は、メモリホールＭＨの内壁に沿ってＺ方向に延伸するように筒状に設けられている。また、メモリ膜２２０は、半導体ボディ２１０と導電膜２１または絶縁膜２２との間に介在している。複数のメモリセルＭＣは、半導体ボディ２１０とワード線ＷＬとしての導電膜２１との間のメモリ膜２２０を記憶領域として有し、Ｚ方向に配列されている。半導体ボディ２１０、電荷捕獲膜２２２およびトンネル絶縁膜２２３のそれぞれは、メモリホールＭＨの内壁に沿って成膜されており、Ｚ方向に延伸している。
カバー絶縁膜２２１は、絶縁膜２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１には、例えば、シリコン酸化物が用いられている。カバー絶縁膜２２１は、犠牲膜（図１３の２３）を導電膜２１にリプレースするとき（リプレース工程において）、電荷捕獲膜２２２がエッチングされないように保護する。
電荷捕獲膜２２２は、ブロック絶縁膜２１ａまたはカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２には、例えば、シリコン窒化物が用いられる。電荷捕獲膜２２２は、電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、導電膜２１（ワード線ＷＬ）と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中にトラップされた電荷量によって変化する。これにより、メモリセルＭＣは、データを保持することができる。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３には、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化膜等の絶縁材料が用いられる。半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
このように、トンネル絶縁膜２２３は、導電膜２１と半導体ボディ２１０との間に設けられている。そして、電荷捕獲膜２２２はトンネル絶縁膜２２３と導電膜２１との間に介在し、ブロック絶縁膜２１ａは電荷捕獲膜２２２と導電膜２１との間に介在する。これにより、電荷捕獲膜２２２は、トンネル絶縁膜２２３を介して半導体ボディ２１０から電荷を取り込みあるいは放出する。一方、ブロック絶縁膜２１ａは、電荷捕獲膜２２２に蓄積された電荷を導電膜２１へ通過させず、また、導電膜２１からの電荷を電荷捕獲膜２２２へ通過させない。これによって、メモリセルＭＣは、電荷捕獲膜２２２に、データを格納し、あるいは、データを消去することができる。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０は、例えば、柱状であり、例えば、シリコン酸化物等の絶縁材料で構成されている。
半導体装置１００ａは、半導体部１４をさらに含む。半導体部１４は、積層体２と半導体部１３との間に位置している。半導体部１４は、半導体部１３に最も近い絶縁膜２２と絶縁膜２ｇとの間に設けられている。半導体部１４は、例えば、ソース側選択ゲートＳＧＳとして機能する。
図４は、導電膜２１およびその周辺のより詳細な構成例を示す断面図である。図２を参照して説明したように、メモリ膜２２０および半導体ボディ２１０がメモリホールＭＨ内に設けられている。
ワード線ＷＬとして機能する導電膜２１は、Ｚ方向に互いに隣接する複数の絶縁膜２２間に設けられている。導電膜２１は、Ｙ方向において、スリットＳＴに面している。スリットＳＴは、後述するように、導電膜２１を形成する際に、犠牲膜（図１３の２３参照）を導電膜２１の材料（モリブデン）に置換（リプレース）するために用いられる。導電膜２１の材料をスリットＳＴ内および絶縁膜２２間に埋め込んだ後、スリットＳＴ内の導電膜２１の材料を除去するが、このとき、図４に示すように絶縁膜２２間に埋め込まれた導電膜２１の材料は残置される。スリットＳＴ内の導電膜２１の材料は除去されているので、絶縁膜２２間に残置された導電膜２１のそれぞれは互いに電気的に分離され、それぞれワード線ＷＬとして機能することができる。尚、図４には、複数の導電膜２１（複数のワード線ＷＬ）のうちの１つの導電膜２１が示されている。その後、スリットＳＴは、シリコン酸化膜等の絶縁材料３で充填される。
上述の通り、導電膜２１には、モリブデンが用いられている。導電膜２１は、該導電膜２１の上面から下面までの距離（厚み）Ｗ２１とほぼ同じ大きさの粒径を有するモリブデンを用いて構成されている。あるいは、導電膜２１は、隣接する複数の絶縁膜２２間の距離（間隔）Ｗ２２とほぼ同じ大きさの粒径を有するモリブデンを用いて構成されている。例えば、図４に示す導電膜２１の結晶粒Ｇ２１＿１、Ｇ２１＿２は、導電膜２１の上面から下面まで達するような大きな結晶粒である。また、導電膜２１と絶縁膜２２との間には、ブロック絶縁膜２１ａが設けられているが、ブロック絶縁膜２１ａの厚みは導電膜２１の厚み（距離Ｗ２１）と比べて非常に薄い。従って、結晶粒Ｇ２１＿１、Ｇ２１＿２の粒径は、隣接する複数の絶縁膜２２間の間隔（幅）Ｗ２２とほぼ同じ大きさと言ってもよい。
以上のように、導電膜２１の結晶粒の粒径が上面から下面に亘る大きさで設けられることによって、スリットＳＴからメモリホールＭＨに向かってｙ方向に延伸する導電膜２１内のシームＳが短くなり、あるいは少なくなる。例えば、図４において、結晶粒Ｇ２１＿１、Ｇ２１＿２は、上面から下面に亘って設けられている。従って、スリットＳＴの絶縁材料３からｙ方向に延びているシームＳは、結晶粒Ｇ２１＿１、Ｇ２１＿２からメモリホールＭＨ側へは通過せず、結晶粒Ｇ２１＿１、Ｇ２１＿２で断たれている。これにより、導電膜２１の形成工程にいて、スリットＳＴ内の導電膜２１の材料をウエットエッチングする際に、エッチング液が導電膜２１内に侵入し難くなる。その結果、ワード線ＷＬとして残置させる導電膜２１のオーバーエッチングを抑制し、導電膜２１の抵抗の上昇や意図しない電気的な切断を抑制することができる。即ち、ワード線ＷＬの抵抗を低下させることができる。
一方、導電膜２１には、スリットＳＴからメモリホールＭＨに亘るようなｙ方向（積層方向に対して略直交方向）に延伸するシームは少ないが、ｚ方向（積層方向）に延伸するシームＳは或る程度残っている。このようなｚ方向（積層方向）に延伸するシームＳが残っていても、比較的大きな結晶粒Ｇ２１＿１、Ｇ２１＿２がエッチング液の侵入を抑制することができる。即ち、導電膜２１には、Ｚ方向に延伸しているシームＳは、或る程度存在していてもよいが、Ｙ方向またはＸ方向に延伸しているシームＳは少ないことが好ましい。
図５は、導電膜２１内にボイドＢがある構成例を示す断面図である。導電膜２１には、スリットＳＴからメモリホールＭＨに亘るようなｙ方向に延伸するシームは少ないが、ｚ方向に延伸するシームＳは或る程度残っている。従って、スリットＳＴ内の導電膜２１の材料をエッチングする際に、エッチング液がシームＳに侵入して、シームＳ内にボイドＢを発生させる場合がある。このような場合であっても、比較的大きな粒塊の結晶粒Ｇ２１＿１、Ｇ２１＿２がエッチング液の進入を抑制することができる。即ち、ボイドが導電膜２１内に或る程度存在していてもよい。
次に、半導体装置１００ａの製造方法を説明する。
図６〜図１８は、本実施形態による半導体装置１００ａの製造方法の一例を示す断面図である。尚、図６〜図１８に示す半導体メモリの構成は一例であって、半導体メモリの構成はこれに限定されない。
まず、図６に示すように、素子分離領域１０ｉを基板１０内に形成し、トランジスタＴｒを、アクティブエリアＡＡ内に形成する。次に、絶縁膜１１を、基板１０上に形成する。絶縁膜１１は、例えば、層間絶縁膜であり、配線１１ａを含む。配線１１ａは、例えば、多層配線であり、配線１１ａａと、配線１１ａａの上方に設けられた配線１１ａｂとを、例示する。次に、配線１１ａｂ上に、絶縁膜１１ｄを形成する。次に、導電膜１２を、絶縁膜１１ｄ上に形成する。
次に、図７に示すように、半導体層１３１を、導電膜１２上に形成する。半導体層１３１は、例えば、ドープトシリコンあるいはアンドープシリコンが用いられる。次に、中間膜１３ａを、半導体層１３１上に形成する。中間膜１３ａには、例えば、シリコン酸化膜が用いられる。次に、犠牲膜１３ｂを、中間膜１３ａ上に形成する。犠牲膜１３ｂには、例えば、ドープトシリコンあるいはアンドープトシリコンが用いられる。次に、中間膜１３ｃを、犠牲膜１３ｂ上に形成する。中間膜１３ｃには、例えば、シリコン酸化膜が用いられる。次に、半導体層１３３を、中間膜１３ｃ上に形成する。半導体層１３３には、例えば、ドープトシリコンあるいはアンドープシリコンが用いられる。これにより、基体部１の構造が得られる。
次に、図８に示すように、絶縁膜２ｇを、半導体層１３３上に形成する。絶縁膜２ｇには、例えば、シリコン酸化物、あるいは金属酸化物が用いられる。次に、半導体層１３４を、絶縁膜２ｇ上に形成する。半導体層１３４には、例えば、ドープトシリコンが用いられる。これにより、半導体部１４が形成される。次に、半導体層１３４上に、絶縁膜２２ｂを形成する。引き続き、絶縁膜２２ｂ上に、犠牲膜２３と絶縁膜２２とを交互に積層する。絶縁膜２２、２２ｂには、例えば、シリコン酸化膜が用いられる。犠牲膜２３には、例えば、シリコン窒化膜が用いられる。これにより、半導体部１３の上方に積層体２の構造が得られる。
次に、図９に示すように、セル領域において、積層体２、半導体層１３４、絶縁膜２ｇ、半導体層１３３、中間膜１３ｃ、犠牲膜１３ｂ、中間膜１３ａおよび半導体層１３１を異方性エッチングし、メモリホールＭＨを形成する。メモリホールＭＨは、積層体２の積層方向に延伸するように形成され、積層体２の上端から半導体層１３１の途中まで設けられる。
次に、図１０に示すように、メモリ膜２２０を、メモリホールＭＨ内に形成する。このとき、図２および図３で説明したカバー絶縁膜２２１、電荷捕獲膜２２２、トンネル絶縁膜２２３がメモリホールＭＨ内にこの順番で形成される。次に、半導体ボディ２１０を、メモリ膜２２０上に形成する。次に、コア層２３０を、半導体ボディ２１０上に形成する。このように、メモリホールＭＨの内壁に、メモリ膜２２０（カバー絶縁膜２２１、電荷捕獲膜２２２、トンネル絶縁膜２２３）、半導体ボディ２１０、コア層２３０をこの順に成膜する。これにより、メモリホールＭＨは、メモリ膜２２０、半導体ボディ２１０およびコア層２３０によって埋め込まれる。
次に、図１１に示すように、メモリホールＭＨとは別に、積層体２を異方性エッチングし、スリットＳＴを形成する。スリットＳＴは、積層体２内をＺ方向に延伸し、積層体２の上端から積層体２を貫通して犠牲膜１３ｂの途中まで形成される。スリットＳＴは、メモリホールＭＨとは異なり、Ｘ方向にも延伸する溝として形成されている。尚、スリットＳＴは、積層体２を貫通している限り、任意の深さに形成さしてよい。
次に、図１２に示すように、ストッパ膜３ｓを、スリットＳＴの側壁上に形成する。ストッパ膜３ｓには、例えば、シリコン窒化物が用いられる。
次に、図１３に示すように、スリットＳＴを介して、中間膜１３ｃ、犠牲膜１３ｂ、中間膜１３ａを除去し、半導体層１３２を埋め込む。半導体層１３２には、例えば、ドープトシリコンを用いている。このとき、ストッパ膜３ｓがスリットＳＴの内壁を被覆しているので、絶縁膜２２はエッチングされない。
次に、図１４に示すように、熱リン酸溶液を用いて、スリットＳＴを介してストッパ膜３ｓとともに、犠牲膜２３を等方的にエッチングする。熱リン酸溶液は、シリコン酸化膜およびシリコンに対して、シリコン窒化膜を選択的にエッチングする。従って、図１４に示すように、絶縁膜２２を残置させたまま、犠牲膜２３が選択的に除去され、Ｙ方向およびＸ方向に空間Ｓ２が形成される。このとき、犠牲膜２３のエッチングは、Ｙ方向において、メモリホールＭＨに向かって進んでいく。しかし、カバー絶縁膜２２１がシリコン酸化膜で形成されているので、犠牲膜２３のエッチングは、カバー絶縁膜２２１でストップする。従って、空間Ｓ２は、Ｚ方向に隣接する複数の絶縁膜２２間に、スリットＳＴのからメモリホールＭＨのカバー絶縁膜２２１まで設けられる。
次に、図１４では図示しないが、熱ＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法等を用いて、スリットＳＴを介して、空間Ｓ２の内壁に酸化アルミニウム（Ａｌ２Ｏ３）をブロック絶縁膜２１ａとして薄く成膜する（図１６（Ａ）参照）。酸化アルミニウムは、例えば、約２〜３ｎｍの厚みを有する。ブロック絶縁膜２１ａは、後述するモリブデンを成膜するためのシード層として機能する。
次に、図１５に示すように、熱ＣＶＤ法またはＡＬＤ法等を用いて、スリットＳＴを介して、空間Ｓ２内にモリブデンを埋め込み、導電膜２１を形成する。このとき、モリブデンを含む原料ガスに水素またはアンモニア等の還元ガスを用いて、５００℃〜６００℃の雰囲気中にて導電膜２１を形成する。これにより、導電膜２１の材料としてモリブデンが空間Ｓ２に充填される。このように、スリットＳＴを介して、空間Ｓ２内にモリブデンを埋め込んで導電膜２１を形成する。
図１６（Ａ）および図１６（Ｂ）は、導電膜２１の堆積工程の一例を示す断面図である。モリブデンを堆積すると、図１６（Ａ）に示すように、導電膜２１(モリブデン)が空間Ｓ２内に成膜されていく。モリブデンの堆積が進むと、図１６（Ｂ）に示すように、導電膜２１(モリブデン)が空間Ｓ２内に充填される。このとき、モリブデンの粒径は比較的小さい。従って、モリブデンの粒塊間のシーム（粒界）Ｓは、Ｘ、Ｙ、Ｚ方向のいずれの方向にも延伸している。また、モリブデンは、スリットＳＴの内壁（絶縁膜２２の側壁）にも堆積される。
この段階では、Ｙ方向に延伸するシームＳがスリットＳＴからメモリホールＭＨまで存在する。従って、モリブデンの堆積直後に、スリットＳＴの内壁に成膜されたモリブデンをエッチング除去しようとすると、エッチング液がシームＳに進入し、空間Ｓ２内のモリブデンの多くがエッチングされてしまう。例えば、エッチング液がＹ方向に延伸するシームＳに沿って進入し、メモリホールＭＨ近傍のモリブデンまでエッチングされてしまう。
これに対し、本実施形態によれば、モリブデンの堆積後、水素ガス雰囲気中において、導電膜２１の成膜温度よりも高い温度で熱処理を行う。例えば、熱処理は、６００℃〜８００℃の温度の雰囲気中で行われる。これにより、図１７（Ａ）に示すように、導電膜２１（モリブデン）の粒径が大きくなり、シームが少なくあるいは短くなっていく。図１７（Ａ）は、導電膜２１の熱処理工程の一例を示す断面図である。例えば、６００℃〜８００℃の温度で熱処理することによって、モリブデンの粒径は大きくなり、Ｚ方向に隣接する絶縁膜２２に亘る大きな粒塊となる。即ち、モリブデンは、導電膜２１の上面から下面まで達するような大きな結晶粒を含む。これにより、Ｙ方向に延伸しているシームＳが少なくあるいは短くなる。
さらに、本実施形態では、モリブデンのシード層（下地層）が酸化アルミニウム（ブロック絶縁膜２１ａ）を用いて構成されている。酸化アルミニウムとモリブデンとは結晶構造において大きく異なるため、酸化アルミニウムをシード層として形成されるモリブデンの粒塊は、酸化アルミニウムの結晶性の影響を受けにくい。従って、モリブデンのシード層として、酸化アルミニウムを用いることによって、モリブデンの粒径が大きくなり易い。
次に、絶縁膜２２間の空間Ｓ２内に充填されたモリブデンを残置させたまま、スリットＳＴ内における絶縁膜２２の側壁に堆積されたモリブデンを除去する。このとき、エッチング液として、例えば、リン酸を含む混合液を用いて、スリットＳＴを介してウエットエッチングでモリブデンをエッチングする。これにより、図１７（Ｂ）に示すように、スリットＳＴ内の絶縁膜２２の側壁にあるモリブデンが除去（エッチバック）される。図１７（Ｂ）は、導電膜２１の材料のエッチバック工程の一例を示す断面図である。これにより、Ｚ方向に配列される複数の空間Ｓ２に埋め込まれたモリブデンは互いに電気的に切断され、図１５に示すように、それぞれ導電膜２１（ワード線ＷＬ）として機能することができる。
ここで、導電膜２１の材料としてのモリブデンの粒塊は、熱処理によって大きくなっており、シームＳが少なくかつ短くなっている。これにより、モリブデンは、Ｚ方向に隣接する絶縁膜２２間の幅（図４のＷ２２）あるいは空間Ｓ２のＸ方向の幅（図４のＷ２１）とほぼ同じ大きさの粒径を有する。従って、モリブデンのエッチング液がシームＳに沿って侵入しても、空間Ｓ２内のモリブデンのエッチング量は限定的であり、かつ、エッチング液がメモリホールＭＨ側へはさほど侵入しない。これにより、隣接する複数の絶縁膜２２間に設けられた導電膜２１のオーバーエッチングを抑制することができる。
次に、図１８に示すように、スリットＳＴ内に絶縁材料３が充填される。
その後、コンタクトＣｂ、ビット線ＢＬ、配線等を形成することにより、図１に示す半導体装置１００ａが完成する。
以上の実施形態によれば、ワード線ＷＬとして機能する導電膜２１にモリブデンが用いられている。モリブデンは、犠牲膜２３に代わって空間Ｓ２に埋め込まれ、その後、６００℃〜８００℃で熱処理される。これにより、モリブデンの粒径が大きくなり、モリブデンは、Ｚ方向に隣接する絶縁膜２２間に亘るほどの大きさの粒塊に形成される（成長する）。また、モリブデンのシームが減少しかつ短くなる。これにより、モリブデンのエッチバックに用いられるエッチング液がメモリホールＭＨ側へ侵入することを抑制し、導電膜２１のオーバーエッチングを抑制することができる。その結果、導電膜２１の抵抗値の上昇やＸ方向やＹ方向における電気的な切断を抑制することができる。
尚、本実施形態では、導電膜２１内のシームが完全に無くなるわけではなく、或る程度残っている。これにより、モリブデン（導電膜２１）のエッチバックによって、図５に示すように、ボイドＢが導電膜２１内に或る程度発生する場合がある。しかし、この場合であっても、導電膜２１の抵抗値が充分に低ければ問題無い。即ち、導電膜２１内にシームＳまたはボイドＢが或る程度残っていても本実施形態の効果は失われない。
また、本実施形態は、半導体メモリ以外の半導体装置に適用することができる。この場合、例えば、Ｘ、Ｙ、Ｚ方向のいずれかに隣接する複数の絶縁膜間に、導電膜（モリブデン）を充填するときに、本実施形態を適用する。この導電膜（モリブデン）は、例えば、配線として用いることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ａ 半導体装置、１ 基体部、２ 積層体、ＣＬ 柱状部、２１ 導電膜（モリブデン）、２２ 絶縁層、２２０ メモリ膜、２１ａ ブロック絶縁膜（酸化アルミニウム）、２２１ カバー絶縁膜、２２２ 電荷捕獲膜、２２３ トンネル絶縁膜、２１０ 半導体ボディ、２３０ コア層

Claims (6)

  1. 互いに隣接する複数の絶縁膜と、
    前記複数の絶縁膜の間に設けられた導電膜であって、該導電膜の上面から下面までの距離とほぼ同じ大きさの粒径を有するモリブデンを用いて構成された導電膜とを備えている半導体装置。
  2. 前記導電膜は、前記複数の絶縁膜間の幅とほぼ同じ大きさの粒径を有するモリブデンを用いて構成されている、請求項１に記載の半導体装置。
  3. 前記複数の絶縁膜と前記導電膜との間に設けられ、酸化アルミニウムを用いて構成されたブロック絶縁膜をさらに備えた、請求項１または請求項２に記載の半導体装置。
  4. 前記導電膜内にシームまたはボイドを含む、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 交互に積層された前記絶縁膜および前記導電膜で構成された積層体の内部に設けられ、該積層体の積層方向に延伸する半導体柱と、
    前記導電膜と前記半導体柱との間に設けられたトンネル絶縁膜と、
    前記トンネル絶縁膜と前記導電膜との間に設けられた電荷捕獲膜と、
    前記電荷捕獲膜と前記導電膜との間に設けられたブロック絶縁膜とをさらに備えた、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 基板上方に、複数の絶縁膜と複数の犠牲膜とを交互に積層して積層体を形成し、
    前記積層体内に、該積層体の積層方向に延伸する複数のホールを形成し、
    前記複数のホールの内壁に、電荷捕獲膜、トンネル絶縁膜、半導体柱をこの順に成膜し、
    前記積層体に、前記ホールとは別に、前記積層体の積層方向に延伸するスリットを形成し、
    前記スリットを介して前記犠牲膜を除去し、前記複数の絶縁膜間に空間を形成し、
    前記犠牲膜があった前記空間に前記スリットを介してモリブデンを埋め込んで導電膜を形成し、
    前記導電膜を熱処理し、
    前記空間内にある前記導電膜を残置させたまま、前記スリット内のモリブデンを除去することを具備する半導体装置の製造方法。
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