JP2021034591A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】隣接する複数の絶縁膜間に設けられた導電膜内のオーバーエッチングを抑制することができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、互いに隣接する複数の絶縁膜を備える。導電膜が複数の絶縁膜の間に設けられている。導電膜は、該導電膜の上面から下面までの距離とほぼ同じ大きさの粒径を有するモリブデンを用いて構成されている。【選択図】図4
Description
本実施形態は、半導体装置およびその製造方法に関する。
複数のメモリセルを三次元配置して構成された立体型メモリセルアレイを有する半導体メモリが開発されている。立体型メモリセルアレイは、絶縁膜と導電膜とを交互に積層した積層体で構成され、積層体の積層方向に設けられた柱状の半導体層を有する。メモリセルは、積層体の導電膜と柱状の半導体層との間に設けられている。
導電膜の製造工程において、互いに隣接する複数の絶縁膜間に導電膜を埋め込んだときに、導電膜内にシームが発生する場合がある。このようなシームは、その後のウエットエッチング処理において、エッチング液の染み込みを発生させ、オーバーエッチングの原因となる。
隣接する複数の絶縁膜間に設けられた導電膜内のオーバーエッチングを抑制することができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、互いに隣接する複数の絶縁膜を備える。導電膜が複数の絶縁膜の間に設けられている。導電膜は、該導電膜の上面から下面までの距離とほぼ同じ大きさの粒径を有するモリブデンを用いて構成されている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1は、第1実施形態に係る半導体装置100aの構成例を示す斜視図である。ここでは、積層体2の積層方向をZ方向とする。Z方向と直交する方向をY軸方向とする。ZおよびY軸方向のそれぞれと直交する方向をX方向とする。
図1は、第1実施形態に係る半導体装置100aの構成例を示す斜視図である。ここでは、積層体2の積層方向をZ方向とする。Z方向と直交する方向をY軸方向とする。ZおよびY軸方向のそれぞれと直交する方向をX方向とする。
本実施形態において、半導体装置100aは、複数のメモリセルを3次元配置して構成された立体型メモリセルアレイを有する不揮発性メモリである。例えば、不揮発性メモリは、NAND型フラッシュメモリである。
半導体装置100aは、基体部1と、積層体2と、複数の柱状部CLとを含む。
基体部1は、基板10と、絶縁膜11と、導電膜12と、半導体部13とを含む。絶縁膜11は、基板10上に設けられている。導電膜12は、絶縁膜11上に設けられている。半導体部13は、導電膜12上に設けられている。基板10は、半導体基板、例えば、シリコン基板である。基板10の表面領域には、例えば、素子分離領域10iが設けられている。素子分離領域10iは、例えば、シリコン酸化物を含む絶縁領域であり、基板10の表面領域にアクティブエリアAAを区画する。アクティブエリアAAには、トランジスタTrのソースおよびドレイン領域が設けられる。トランジスタTrは、不揮発性メモリの周辺回路を構成する。絶縁膜11は、例えば、シリコン酸化物を含み、トランジスタTrを絶縁する。絶縁膜11内には、配線11aが設けられている。配線11aは、トランジスタTrと電気的に接続された配線である。導電膜12には、例えば、タングステン等の導電性金属が用いられる。半導体部13には、例えば、シリコン等の半導体材料が用いられる。
積層体2は、基板10の上方に設けられており、半導体部13に対してZ方向に位置する。積層体2は、Z方向に、複数の導電膜21および複数の絶縁膜22を交互に積層して構成されている。よって、Z方向が積層体2の積層方向となる。導電膜21には、例えば、モリブデンが用いられている。絶縁膜22には、例えば、シリコン酸化物が用いられている。絶縁膜22は、Z方向に隣接する複数の導電膜21間を電気的に絶縁する。導電膜21および絶縁膜22のそれぞれの積層数は任意である。絶縁膜22は、例えば、空間(ギャップ)であってもよい。積層体2と、半導体部13との間には、例えば、絶縁膜2gが設けられている。絶縁膜2gには、例えば、シリコン酸化物が用いられている。絶縁膜2gには、シリコン酸化物よりも比誘電率が高い高誘電体が用いられてもよい。
導電膜21は、少なくとも1つのソース側選択ゲートSGSと、複数のワード線WLと、少なくとも1つのドレイン側選択ゲートSGDとを構成する。ソース側選択ゲートSGSは、ソース側選択トランジスタSTSのゲート電極である。ワード線WLは、メモリセルMCのゲート電極である。ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタSTDのゲート電極である。ソース側選択ゲートSGSは、積層体2の下部領域に設けられる。ドレイン側選択ゲートSGDは、積層体2の上部領域に設けられる。ワード線WLは、ソース側選択ゲートSGSとドレイン側選択ゲートSGDとの間に設けられる。
半導体装置100aは、ソース側選択トランジスタSTSとドレイン側選択トランジスタSTDとの間に直列に接続された複数のメモリセルMCを有する。ソース側選択トランジスタSTS、複数のメモリセルMCおよびドレイン側選択トランジスタSTDが直列に接続された構造は“メモリストリング”もしくは“NANDストリング”と呼ばれる。メモリストリングは、例えば、コンタクトCbを介してビット線BLに接続される。ビット線BLは、積層体2の上方に設けられ、Y方向に延伸している。
図2および図3は、3次元構造のメモリセルアレイの構成例を示す断面図である。複数の柱状部CLのそれぞれは、積層体2内に設けられたメモリホールMH内に設けられている。メモリホールMHは、積層体2の上端から積層体2内を貫通するようにZ方向に設けられている。メモリホールMHの内部には、半導体ボディ210、メモリ膜220およびコア層230が設けられている。半導体ボディ210、メモリ膜220およびコア層230は、メモリホールMHに沿ってZ方向に延伸している。半導体柱としての半導体ボディ210は、半導体部13と電気的に接続されている。y方向に配列された複数の柱状部CLは、コンタクトCbを介して1本のビット線BLに共通に接続される。
図3に示すように、X−Y平面におけるメモリホールMHの形状は、例えば、円または楕円である。導電膜21と絶縁膜22との間には、メモリ膜220の一部を構成するブロック絶縁膜21aが設けられている。ブロック絶縁膜21aは、例えば、酸化アルミニウム等の絶縁性の金属酸化物膜である。ブロック絶縁膜21aは、導電膜21の周囲に設けられ、導電膜21と半導体ボディ210との間、導電膜21と絶縁膜22との間に設けられている。ブロック絶縁膜21aは、導電膜21からメモリ膜220側への電荷のバックトンネリングを抑制する。また、ブロック絶縁膜21aは、導電膜21(モリブデン)のシード層としても機能する。
半導体ボディ210の形状は、例えば、筒状である。半導体ボディ210には、例えば、ポリシリコンシリコン等の半導体材料が用いられる。半導体ボディ210は、ドレイン側選択トランジスタSTD、メモリセルMCおよびソース側選択トランジスタSTSのそれぞれのチャネル領域となる。
メモリ膜220は、ブロック絶縁膜21aと、カバー絶縁膜221と、電荷捕獲膜222と、トンネル絶縁膜223とを含む。メモリ膜220は、メモリホールMHの内壁に沿ってZ方向に延伸するように筒状に設けられている。また、メモリ膜220は、半導体ボディ210と導電膜21または絶縁膜22との間に介在している。複数のメモリセルMCは、半導体ボディ210とワード線WLとしての導電膜21との間のメモリ膜220を記憶領域として有し、Z方向に配列されている。半導体ボディ210、電荷捕獲膜222およびトンネル絶縁膜223のそれぞれは、メモリホールMHの内壁に沿って成膜されており、Z方向に延伸している。
カバー絶縁膜221は、絶縁膜22と電荷捕獲膜222との間に設けられている。カバー絶縁膜221には、例えば、シリコン酸化物が用いられている。カバー絶縁膜221は、犠牲膜(図13の23)を導電膜21にリプレースするとき(リプレース工程において)、電荷捕獲膜222がエッチングされないように保護する。
電荷捕獲膜222は、ブロック絶縁膜21aまたはカバー絶縁膜221とトンネル絶縁膜223との間に設けられている。電荷捕獲膜222には、例えば、シリコン窒化物が用いられる。電荷捕獲膜222は、電荷をトラップするトラップサイトを有する。電荷捕獲膜222のうち、導電膜21(ワード線WL)と半導体ボディ210との間に挟まれた部分は、電荷捕獲部としてメモリセルMCの記憶領域を構成する。メモリセルMCのしきい値電圧は、電荷捕獲部中にトラップされた電荷量によって変化する。これにより、メモリセルMCは、データを保持することができる。
トンネル絶縁膜223は、半導体ボディ210と電荷捕獲膜222との間に設けられている。トンネル絶縁膜223には、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化膜等の絶縁材料が用いられる。半導体ボディ210から電荷捕獲部へ電子を注入するとき(書き込み動作)、および、半導体ボディ210から電荷捕獲部へ正孔を注入するとき(消去動作)、電子および正孔が、それぞれトンネル絶縁膜223の電位障壁を通過(トンネリング)する。
このように、トンネル絶縁膜223は、導電膜21と半導体ボディ210との間に設けられている。そして、電荷捕獲膜222はトンネル絶縁膜223と導電膜21との間に介在し、ブロック絶縁膜21aは電荷捕獲膜222と導電膜21との間に介在する。これにより、電荷捕獲膜222は、トンネル絶縁膜223を介して半導体ボディ210から電荷を取り込みあるいは放出する。一方、ブロック絶縁膜21aは、電荷捕獲膜222に蓄積された電荷を導電膜21へ通過させず、また、導電膜21からの電荷を電荷捕獲膜222へ通過させない。これによって、メモリセルMCは、電荷捕獲膜222に、データを格納し、あるいは、データを消去することができる。
コア層230は、筒状の半導体ボディ210の内部スペースを埋め込む。コア層230は、例えば、柱状であり、例えば、シリコン酸化物等の絶縁材料で構成されている。
半導体装置100aは、半導体部14をさらに含む。半導体部14は、積層体2と半導体部13との間に位置している。半導体部14は、半導体部13に最も近い絶縁膜22と絶縁膜2gとの間に設けられている。半導体部14は、例えば、ソース側選択ゲートSGSとして機能する。
図4は、導電膜21およびその周辺のより詳細な構成例を示す断面図である。図2を参照して説明したように、メモリ膜220および半導体ボディ210がメモリホールMH内に設けられている。
ワード線WLとして機能する導電膜21は、Z方向に互いに隣接する複数の絶縁膜22間に設けられている。導電膜21は、Y方向において、スリットSTに面している。スリットSTは、後述するように、導電膜21を形成する際に、犠牲膜(図13の23参照)を導電膜21の材料(モリブデン)に置換(リプレース)するために用いられる。導電膜21の材料をスリットST内および絶縁膜22間に埋め込んだ後、スリットST内の導電膜21の材料を除去するが、このとき、図4に示すように絶縁膜22間に埋め込まれた導電膜21の材料は残置される。スリットST内の導電膜21の材料は除去されているので、絶縁膜22間に残置された導電膜21のそれぞれは互いに電気的に分離され、それぞれワード線WLとして機能することができる。尚、図4には、複数の導電膜21(複数のワード線WL)のうちの1つの導電膜21が示されている。その後、スリットSTは、シリコン酸化膜等の絶縁材料3で充填される。
上述の通り、導電膜21には、モリブデンが用いられている。導電膜21は、該導電膜21の上面から下面までの距離(厚み)W21とほぼ同じ大きさの粒径を有するモリブデンを用いて構成されている。あるいは、導電膜21は、隣接する複数の絶縁膜22間の距離(間隔)W22とほぼ同じ大きさの粒径を有するモリブデンを用いて構成されている。例えば、図4に示す導電膜21の結晶粒G21_1、G21_2は、導電膜21の上面から下面まで達するような大きな結晶粒である。また、導電膜21と絶縁膜22との間には、ブロック絶縁膜21aが設けられているが、ブロック絶縁膜21aの厚みは導電膜21の厚み(距離W21)と比べて非常に薄い。従って、結晶粒G21_1、G21_2の粒径は、隣接する複数の絶縁膜22間の間隔(幅)W22とほぼ同じ大きさと言ってもよい。
以上のように、導電膜21の結晶粒の粒径が上面から下面に亘る大きさで設けられることによって、スリットSTからメモリホールMHに向かってy方向に延伸する導電膜21内のシームSが短くなり、あるいは少なくなる。例えば、図4において、結晶粒G21_1、G21_2は、上面から下面に亘って設けられている。従って、スリットSTの絶縁材料3からy方向に延びているシームSは、結晶粒G21_1、G21_2からメモリホールMH側へは通過せず、結晶粒G21_1、G21_2で断たれている。これにより、導電膜21の形成工程にいて、スリットST内の導電膜21の材料をウエットエッチングする際に、エッチング液が導電膜21内に侵入し難くなる。その結果、ワード線WLとして残置させる導電膜21のオーバーエッチングを抑制し、導電膜21の抵抗の上昇や意図しない電気的な切断を抑制することができる。即ち、ワード線WLの抵抗を低下させることができる。
一方、導電膜21には、スリットSTからメモリホールMHに亘るようなy方向(積層方向に対して略直交方向)に延伸するシームは少ないが、z方向(積層方向)に延伸するシームSは或る程度残っている。このようなz方向(積層方向)に延伸するシームSが残っていても、比較的大きな結晶粒G21_1、G21_2がエッチング液の侵入を抑制することができる。即ち、導電膜21には、Z方向に延伸しているシームSは、或る程度存在していてもよいが、Y方向またはX方向に延伸しているシームSは少ないことが好ましい。
図5は、導電膜21内にボイドBがある構成例を示す断面図である。導電膜21には、スリットSTからメモリホールMHに亘るようなy方向に延伸するシームは少ないが、z方向に延伸するシームSは或る程度残っている。従って、スリットST内の導電膜21の材料をエッチングする際に、エッチング液がシームSに侵入して、シームS内にボイドBを発生させる場合がある。このような場合であっても、比較的大きな粒塊の結晶粒G21_1、G21_2がエッチング液の進入を抑制することができる。即ち、ボイドが導電膜21内に或る程度存在していてもよい。
次に、半導体装置100aの製造方法を説明する。
図6〜図18は、本実施形態による半導体装置100aの製造方法の一例を示す断面図である。尚、図6〜図18に示す半導体メモリの構成は一例であって、半導体メモリの構成はこれに限定されない。
まず、図6に示すように、素子分離領域10iを基板10内に形成し、トランジスタTrを、アクティブエリアAA内に形成する。次に、絶縁膜11を、基板10上に形成する。絶縁膜11は、例えば、層間絶縁膜であり、配線11aを含む。配線11aは、例えば、多層配線であり、配線11aaと、配線11aaの上方に設けられた配線11abとを、例示する。次に、配線11ab上に、絶縁膜11dを形成する。次に、導電膜12を、絶縁膜11d上に形成する。
次に、図7に示すように、半導体層131を、導電膜12上に形成する。半導体層131は、例えば、ドープトシリコンあるいはアンドープシリコンが用いられる。次に、中間膜13aを、半導体層131上に形成する。中間膜13aには、例えば、シリコン酸化膜が用いられる。次に、犠牲膜13bを、中間膜13a上に形成する。犠牲膜13bには、例えば、ドープトシリコンあるいはアンドープトシリコンが用いられる。次に、中間膜13cを、犠牲膜13b上に形成する。中間膜13cには、例えば、シリコン酸化膜が用いられる。次に、半導体層133を、中間膜13c上に形成する。半導体層133には、例えば、ドープトシリコンあるいはアンドープシリコンが用いられる。これにより、基体部1の構造が得られる。
次に、図8に示すように、絶縁膜2gを、半導体層133上に形成する。絶縁膜2gには、例えば、シリコン酸化物、あるいは金属酸化物が用いられる。次に、半導体層134を、絶縁膜2g上に形成する。半導体層134には、例えば、ドープトシリコンが用いられる。これにより、半導体部14が形成される。次に、半導体層134上に、絶縁膜22bを形成する。引き続き、絶縁膜22b上に、犠牲膜23と絶縁膜22とを交互に積層する。絶縁膜22、22bには、例えば、シリコン酸化膜が用いられる。犠牲膜23には、例えば、シリコン窒化膜が用いられる。これにより、半導体部13の上方に積層体2の構造が得られる。
次に、図9に示すように、セル領域において、積層体2、半導体層134、絶縁膜2g、半導体層133、中間膜13c、犠牲膜13b、中間膜13aおよび半導体層131を異方性エッチングし、メモリホールMHを形成する。メモリホールMHは、積層体2の積層方向に延伸するように形成され、積層体2の上端から半導体層131の途中まで設けられる。
次に、図10に示すように、メモリ膜220を、メモリホールMH内に形成する。このとき、図2および図3で説明したカバー絶縁膜221、電荷捕獲膜222、トンネル絶縁膜223がメモリホールMH内にこの順番で形成される。次に、半導体ボディ210を、メモリ膜220上に形成する。次に、コア層230を、半導体ボディ210上に形成する。このように、メモリホールMHの内壁に、メモリ膜220(カバー絶縁膜221、電荷捕獲膜222、トンネル絶縁膜223)、半導体ボディ210、コア層230をこの順に成膜する。これにより、メモリホールMHは、メモリ膜220、半導体ボディ210およびコア層230によって埋め込まれる。
次に、図11に示すように、メモリホールMHとは別に、積層体2を異方性エッチングし、スリットSTを形成する。スリットSTは、積層体2内をZ方向に延伸し、積層体2の上端から積層体2を貫通して犠牲膜13bの途中まで形成される。スリットSTは、メモリホールMHとは異なり、X方向にも延伸する溝として形成されている。尚、スリットSTは、積層体2を貫通している限り、任意の深さに形成さしてよい。
次に、図12に示すように、ストッパ膜3sを、スリットSTの側壁上に形成する。ストッパ膜3sには、例えば、シリコン窒化物が用いられる。
次に、図13に示すように、スリットSTを介して、中間膜13c、犠牲膜13b、中間膜13aを除去し、半導体層132を埋め込む。半導体層132には、例えば、ドープトシリコンを用いている。このとき、ストッパ膜3sがスリットSTの内壁を被覆しているので、絶縁膜22はエッチングされない。
次に、図14に示すように、熱リン酸溶液を用いて、スリットSTを介してストッパ膜3sとともに、犠牲膜23を等方的にエッチングする。熱リン酸溶液は、シリコン酸化膜およびシリコンに対して、シリコン窒化膜を選択的にエッチングする。従って、図14に示すように、絶縁膜22を残置させたまま、犠牲膜23が選択的に除去され、Y方向およびX方向に空間S2が形成される。このとき、犠牲膜23のエッチングは、Y方向において、メモリホールMHに向かって進んでいく。しかし、カバー絶縁膜221がシリコン酸化膜で形成されているので、犠牲膜23のエッチングは、カバー絶縁膜221でストップする。従って、空間S2は、Z方向に隣接する複数の絶縁膜22間に、スリットSTのからメモリホールMHのカバー絶縁膜221まで設けられる。
次に、図14では図示しないが、熱CVD(Chemical Vapor Deposition)法またはALD(Atomic Layer Deposition)法等を用いて、スリットSTを介して、空間S2の内壁に酸化アルミニウム(Al2O3)をブロック絶縁膜21aとして薄く成膜する(図16(A)参照)。酸化アルミニウムは、例えば、約2〜3nmの厚みを有する。ブロック絶縁膜21aは、後述するモリブデンを成膜するためのシード層として機能する。
次に、図15に示すように、熱CVD法またはALD法等を用いて、スリットSTを介して、空間S2内にモリブデンを埋め込み、導電膜21を形成する。このとき、モリブデンを含む原料ガスに水素またはアンモニア等の還元ガスを用いて、500℃〜600℃の雰囲気中にて導電膜21を形成する。これにより、導電膜21の材料としてモリブデンが空間S2に充填される。このように、スリットSTを介して、空間S2内にモリブデンを埋め込んで導電膜21を形成する。
図16(A)および図16(B)は、導電膜21の堆積工程の一例を示す断面図である。モリブデンを堆積すると、図16(A)に示すように、導電膜21(モリブデン)が空間S2内に成膜されていく。モリブデンの堆積が進むと、図16(B)に示すように、導電膜21(モリブデン)が空間S2内に充填される。このとき、モリブデンの粒径は比較的小さい。従って、モリブデンの粒塊間のシーム(粒界)Sは、X、Y、Z方向のいずれの方向にも延伸している。また、モリブデンは、スリットSTの内壁(絶縁膜22の側壁)にも堆積される。
この段階では、Y方向に延伸するシームSがスリットSTからメモリホールMHまで存在する。従って、モリブデンの堆積直後に、スリットSTの内壁に成膜されたモリブデンをエッチング除去しようとすると、エッチング液がシームSに進入し、空間S2内のモリブデンの多くがエッチングされてしまう。例えば、エッチング液がY方向に延伸するシームSに沿って進入し、メモリホールMH近傍のモリブデンまでエッチングされてしまう。
これに対し、本実施形態によれば、モリブデンの堆積後、水素ガス雰囲気中において、導電膜21の成膜温度よりも高い温度で熱処理を行う。例えば、熱処理は、600℃〜800℃の温度の雰囲気中で行われる。これにより、図17(A)に示すように、導電膜21(モリブデン)の粒径が大きくなり、シームが少なくあるいは短くなっていく。図17(A)は、導電膜21の熱処理工程の一例を示す断面図である。例えば、600℃〜800℃の温度で熱処理することによって、モリブデンの粒径は大きくなり、Z方向に隣接する絶縁膜22に亘る大きな粒塊となる。即ち、モリブデンは、導電膜21の上面から下面まで達するような大きな結晶粒を含む。これにより、Y方向に延伸しているシームSが少なくあるいは短くなる。
さらに、本実施形態では、モリブデンのシード層(下地層)が酸化アルミニウム(ブロック絶縁膜21a)を用いて構成されている。酸化アルミニウムとモリブデンとは結晶構造において大きく異なるため、酸化アルミニウムをシード層として形成されるモリブデンの粒塊は、酸化アルミニウムの結晶性の影響を受けにくい。従って、モリブデンのシード層として、酸化アルミニウムを用いることによって、モリブデンの粒径が大きくなり易い。
次に、絶縁膜22間の空間S2内に充填されたモリブデンを残置させたまま、スリットST内における絶縁膜22の側壁に堆積されたモリブデンを除去する。このとき、エッチング液として、例えば、リン酸を含む混合液を用いて、スリットSTを介してウエットエッチングでモリブデンをエッチングする。これにより、図17(B)に示すように、スリットST内の絶縁膜22の側壁にあるモリブデンが除去(エッチバック)される。図17(B)は、導電膜21の材料のエッチバック工程の一例を示す断面図である。これにより、Z方向に配列される複数の空間S2に埋め込まれたモリブデンは互いに電気的に切断され、図15に示すように、それぞれ導電膜21(ワード線WL)として機能することができる。
ここで、導電膜21の材料としてのモリブデンの粒塊は、熱処理によって大きくなっており、シームSが少なくかつ短くなっている。これにより、モリブデンは、Z方向に隣接する絶縁膜22間の幅(図4のW22)あるいは空間S2のX方向の幅(図4のW21)とほぼ同じ大きさの粒径を有する。従って、モリブデンのエッチング液がシームSに沿って侵入しても、空間S2内のモリブデンのエッチング量は限定的であり、かつ、エッチング液がメモリホールMH側へはさほど侵入しない。これにより、隣接する複数の絶縁膜22間に設けられた導電膜21のオーバーエッチングを抑制することができる。
次に、図18に示すように、スリットST内に絶縁材料3が充填される。
その後、コンタクトCb、ビット線BL、配線等を形成することにより、図1に示す半導体装置100aが完成する。
以上の実施形態によれば、ワード線WLとして機能する導電膜21にモリブデンが用いられている。モリブデンは、犠牲膜23に代わって空間S2に埋め込まれ、その後、600℃〜800℃で熱処理される。これにより、モリブデンの粒径が大きくなり、モリブデンは、Z方向に隣接する絶縁膜22間に亘るほどの大きさの粒塊に形成される(成長する)。また、モリブデンのシームが減少しかつ短くなる。これにより、モリブデンのエッチバックに用いられるエッチング液がメモリホールMH側へ侵入することを抑制し、導電膜21のオーバーエッチングを抑制することができる。その結果、導電膜21の抵抗値の上昇やX方向やY方向における電気的な切断を抑制することができる。
尚、本実施形態では、導電膜21内のシームが完全に無くなるわけではなく、或る程度残っている。これにより、モリブデン(導電膜21)のエッチバックによって、図5に示すように、ボイドBが導電膜21内に或る程度発生する場合がある。しかし、この場合であっても、導電膜21の抵抗値が充分に低ければ問題無い。即ち、導電膜21内にシームSまたはボイドBが或る程度残っていても本実施形態の効果は失われない。
また、本実施形態は、半導体メモリ以外の半導体装置に適用することができる。この場合、例えば、X、Y、Z方向のいずれかに隣接する複数の絶縁膜間に、導電膜(モリブデン)を充填するときに、本実施形態を適用する。この導電膜(モリブデン)は、例えば、配線として用いることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
100a 半導体装置、1 基体部、2 積層体、CL 柱状部、21 導電膜(モリブデン)、22 絶縁層、220 メモリ膜、21a ブロック絶縁膜(酸化アルミニウム)、221 カバー絶縁膜、222 電荷捕獲膜、223 トンネル絶縁膜、210 半導体ボディ、230 コア層
Claims (6)
- 互いに隣接する複数の絶縁膜と、
前記複数の絶縁膜の間に設けられた導電膜であって、該導電膜の上面から下面までの距離とほぼ同じ大きさの粒径を有するモリブデンを用いて構成された導電膜とを備えている半導体装置。 - 前記導電膜は、前記複数の絶縁膜間の幅とほぼ同じ大きさの粒径を有するモリブデンを用いて構成されている、請求項1に記載の半導体装置。
- 前記複数の絶縁膜と前記導電膜との間に設けられ、酸化アルミニウムを用いて構成されたブロック絶縁膜をさらに備えた、請求項1または請求項2に記載の半導体装置。
- 前記導電膜内にシームまたはボイドを含む、請求項1から請求項3のいずれか一項に記載の半導体装置。
- 交互に積層された前記絶縁膜および前記導電膜で構成された積層体の内部に設けられ、該積層体の積層方向に延伸する半導体柱と、
前記導電膜と前記半導体柱との間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜と前記導電膜との間に設けられた電荷捕獲膜と、
前記電荷捕獲膜と前記導電膜との間に設けられたブロック絶縁膜とをさらに備えた、請求項1から請求項4のいずれか一項に記載の半導体装置。 - 基板上方に、複数の絶縁膜と複数の犠牲膜とを交互に積層して積層体を形成し、
前記積層体内に、該積層体の積層方向に延伸する複数のホールを形成し、
前記複数のホールの内壁に、電荷捕獲膜、トンネル絶縁膜、半導体柱をこの順に成膜し、
前記積層体に、前記ホールとは別に、前記積層体の積層方向に延伸するスリットを形成し、
前記スリットを介して前記犠牲膜を除去し、前記複数の絶縁膜間に空間を形成し、
前記犠牲膜があった前記空間に前記スリットを介してモリブデンを埋め込んで導電膜を形成し、
前記導電膜を熱処理し、
前記空間内にある前記導電膜を残置させたまま、前記スリット内のモリブデンを除去することを具備する半導体装置の製造方法。
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