TW201506925A - 半導體裝置 - Google Patents

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Abstract

提供對寬範圍之基準電位之位準可取得充分的增益之輸入接收器。 具備：包含被供給基準電位(VREF)之第1輸入端，和被供給輸入訊號(DQ)之第2輸入端，生成基於基準電位(VREF)和輸入訊號(DQ)之電位差的輸出訊號的差動電路(110)，和對差動電路(110)供給動作電流的電流供給電路(120)。動作電流包含第1及第2動作電流之和。電流供給電路(110)因應基準電位(VREF)之位準而使第1動作電流變化之共同模式反饋電路(CMFB)，和不管基準電位(VREF)之位準如何，供給一定量的第2動作電流的輔助電路(TA)。依此，對寬範圍之基準電位(VREF)之位準可取得充分的增益。

Description

半導體裝置
本發明係關於半導體裝置，尤其關於具備輸入訊號之基準位準可變的輸入接收器的半導體裝置。
在DRAM(Dynamic Random Access Memory)等之半導體裝置具備接收來自外部的輸入訊號的輸入接收器。作為輸入接收器，一般使用將輸入訊號之位準與基準電位做比較，並根據其差電位而生成輸出訊號的差動型之放大器電路。
但是，基準電位之位準不一定為固定性，依規格或動作環境可切換基準電位之位準。即使在此時，作為正確接收輸入訊號之方法，所知有被稱為共同模式反饋的技術(參照專利文獻1)。
另外，於輸入訊號之頻率高時，即使針對從輸入接收器被輸出的輸出訊號，也必須高速傳送。作為更高速傳送訊號之方法，所知的有被稱為縮小振幅之去加重功能的功能(參照專利文獻2)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-217252號公報
[專利文獻2]日本特開2007-60073號公報
專利文獻1所記載之共同模式反饋電路係藉由使用切換開關而使電流鏡電路之偏壓位準變化，即使在基準電位之位準變化時，亦實現期待之動作。但是，在如此之電路構成中，難以對應於基準電位之寬範圍並且多階段之變化。
本發明之半導體裝置之特徵為具備：差動電路，其包含被供給基準電位之第1輸入端，和被供給輸入訊號之第2輸入端，生成基於上述基準電位和上述輸入訊號之電位差的輸出訊號；和電流供給電路，其係對上述差動電路供給動作電流，上述動作電流包含第1及第2動作電流之和，上述電流供給電路包含因應上述基準電位之位準而使上述第1動作電流變化的共同模式反饋電路，和不管上述基準電位之位準如何供給一定量的上述第2動作電 流之輔助電路。
若藉由本發明時，由於因應基準電位之位準而使差動電路之動作電流變化，故可對應於基準電位之寬範圍且多階段之變化。而且，由於具備不管基準電位之位準如何供給既定動作電流之輔助電路，故於基準電位高時不會有動作電流供給能力下降之情形。
10‧‧‧半導體裝置
11‧‧‧記憶體陣列
12‧‧‧行解碼器
13‧‧‧列解碼器
14‧‧‧讀出電路
15‧‧‧資料控制器
16‧‧‧FIFO電路
17‧‧‧資料輸入輸出電路
18‧‧‧選通電路
19‧‧‧選通控制器
21‧‧‧資料端子
22、23‧‧‧選通端子
24、25‧‧‧時脈端子
26‧‧‧時脈致能端子
27‧‧‧位址端子
28‧‧‧指令端子
29‧‧‧警報端子
30、31‧‧‧電源端子
32‧‧‧資料遮罩端子
33‧‧‧ODT端子
40‧‧‧時脈產生器
41‧‧‧DLL電路
42‧‧‧模式暫存器
43‧‧‧指令解碼器
44‧‧‧控制邏輯電路
45‧‧‧輸出電路
46‧‧‧電源電路
50‧‧‧行控制電路
51‧‧‧位址緩衝器
52‧‧‧更新計數器
60‧‧‧列控制電路
61‧‧‧位址緩衝器
62‧‧‧突發計數器
70‧‧‧控制器
71‧‧‧輸出緩衝器
80‧‧‧資料配線
100‧‧‧輸入接收器
110‧‧‧差動電路
111、112‧‧‧電晶體
113、114‧‧‧輸入電晶體
120‧‧‧電流供給電路
121、122‧‧‧控制電晶體
123~125‧‧‧電流供給電晶體
130‧‧‧去加重電路
131‧‧‧反相器
132‧‧‧傳輸閘極
133‧‧‧電阻元件
134‧‧‧電晶體
CM‧‧‧電流靜電路部
CMFB‧‧‧共同模式反饋電路
RTT‧‧‧終端電阻器
TA‧‧‧輔助電路
圖1表示本發明之較佳實施型態的半導體裝置10之全體構造的方塊圖。
圖2為用以說明本實施型態之半導體裝置(DRAM)10和控制此之控制器70之連接關係的圖示，(a)為表示控制器70連接1個半導體裝置10之狀態，(b)表示控制器70連接4個半導體裝置10之狀態。
圖3為輸入接收器100之電路圖。
圖4為用以說明去加重電路130之功能的動作波形圖。
圖5為表示基準電位VREF之位準和資料傳送率之關係的曲線圖。
圖6為用以說明藉由有無去加重電路130所產生的特性差異之特性圖。
以下，一面參照附件圖面，一面針對本發明之較佳實施型態予以詳細說明。
圖1為表示本發明之較佳實施型態的半導體裝置10之全體構造的方塊圖。
本實施形態之半導體裝置10為被積體在一個半導體晶片上之DRAM，如圖1所示般，具備有被分割成n+1個記憶庫(Bank)之記憶體單元陣列11。記憶庫為可個別地實行指令之單位，在記憶庫間基本上可作非排他性之動作。
在記憶體陣列11設置有互相交叉之複數字元線WL和複數位元線BL，在該些交點配置有記憶體單元MC。字元線WL之選擇係藉由行解碼器12而進行，位元線BL之選擇係藉由列解碼器13而進行。位元線BL分別被連接於讀出電路14內所對應之讀出放大器SA，藉由列解碼器13所選擇之位元線BL經讀出放大器SA被連接於資料控制器15。資料控制器15係經FIFO電路16而被連接於資料輸入輸出電路17。資料輸入輸出電路17係經資料端子21而進行資料之輸入輸出的電路區塊，包含後述的輸入接收器100。
在半導體裝置10除資料端子21之外，作為外部端子設置有選通端子22、23、時脈端子24、25、時脈致能端子26、位址端子27、指令端子28、警報端子 29、電源端子30、31、資料遮罩端子32、ODT端子33等。
選通端子22、23係用以分別對外部選通訊號DQST、DQSB進行輸入輸出的端子。外部選通訊號DQST、DQSB為互補的訊號，經資料端子21而規定被輸入輸出的資料之輸入輸出時序。具體而言，於資料之輸入時，即是寫入動作時，外部選通訊號DQST、DQSB被供給至選通電路18，選通電路18根據該些而控制資料輸入輸出電路17之動作時序。依此，經資料端子21而被輸入之寫入資料DQ與外部選通訊號DQST、DQSB同步而被擷取至資料輸入輸出電路17。另外，於資料之輸出時，即是讀出動作時，藉由選通控制器19控制選通電路18之動作。依此，從資料輸入輸出電路17與外部選通訊號DQST、DQSB同步輸出讀出資料DQ。
時脈端子24、25分別為輸入外部時脈訊號CK、/CK的端子。被輸入之外部時脈訊號CK、/CK被供給至時脈產生器40。在本說明書中於訊號名之前頭賦予「/」之訊號係指低態有效之訊號或對應的訊號之反轉訊號之意。因此，外部時脈訊號CK、/CK為互相互補之訊號。時脈產生器40係根據經時脈致能端子26而被輸入之時脈致能訊號CKE而被活性化，生成內部時脈訊號ICLK。再者，經時脈端子24、25而被供給之外部時脈訊號CK、/CK也被供給至DLL電路41。DLL電路41係生成根據外部時脈訊號CK、/CK而被相位控制之輸出時脈 訊號LCLK的電路。輸出時脈訊號LCLK係當作用以規定資料輸入輸出電路17之讀出資料DQ之輸出時序的時序訊號而被使用。
位址端子27係供給位址訊號ADD之端子，被供給之位址訊號ADD被供給至行控制電路50、列控制電路60、模式暫存器42、指令解碼器43等。行控制電路50係包含位址緩衝器51或更新計數器52等之電路區塊，根據行位址控制行解碼器12。再者，列控制電路60係包含位址緩衝器61或突發計數器62等之電路區塊，根據列位址控制列解碼器13。再者，於進入模式暫存器組之時，位址訊號ADD被供給至模式暫存器42，依此模式暫存器42之內容被更新。
指令端子28係供給晶片選擇訊號/CS、行位址選通訊號/RAS、列位址選通訊號/CAS、寫入致能訊號/WE、奇偶訊號PRTY及復位訊號RST等的端子。該些指令訊號CMD被供給至指令解碼器43，指令解碼器43根據該些指令訊號CMD生成內部指令ICMD。內部指令訊號ICMD被供給至控制邏輯電路44。控制邏輯電路44係根據內部指令訊號ICMD，控制行控制電路50、列控制電路60等之動作。
指令解碼器43包含無圖示之檢證電路。檢證電路係根據奇偶訊號PRTY檢證位址訊號ADD及指令訊號CMD，其結果，於位址訊號ADD或指令訊號CMD存在錯誤之時，經控制邏輯電路44及輸出電路45輸出警報 訊號ALRT。警報訊號ALRT經警報端子29而被輸出至外部。
電源端子30、31為分別供給電源電位VDD、VSS之端子。經電源端子30、31被供給之電源電位VDD、VSS被供給至電源電路46。電源電路46係根據電源電位VDD、VSS生成各種內部電位的電路區塊。作為藉由電源電路46所生成的內部電位，包含升壓電位VPP、電源電位VPERI、陣列電位VARY、基準電位VREF等。升壓電位VPP係藉由使電源電位VDD升壓而被生成，電源電位VPERI、陣列電位VARY、基準電位VREF藉由使外部電位VDD降壓而被生成。
升壓電壓VPP係主要在行解碼器12被使用之電位。行解碼器12係將根據位址訊號ADD而選擇出之字元線WL驅動成VPP位準，依此使記憶體單源MC所含的單元電晶體導通。內部電位VARY係主要在讀出電路14被使用之電位。當讀出電路14活性化時，藉由將位元線對之一方驅動成VARY位準、將另一方驅動成VSS位準，進行被讀出的讀出資料之放大。電源電壓VPERI係當作行控制電路50、列控制電路60等之大部分之周邊電路之動作電位而被使用。藉由使用電壓低於電源電位VDD之電源電位VPERI作為該些周邊電路之動作電位，以謀求半導體裝置10之低消耗電力化。再者，基準電位VREF為在資料輸入輸出電路17中被使用的電位。基準電位VREF之位準可以藉由模式暫存器42之設定值而切 換。針對需要切換基準電位VREF之位準的理由於後述。
資料遮罩端子32及ODT端子33係分別供給資料遮罩訊號DM及終訊號ODT之端子。資料遮罩訊號DM及終端訊號ODT被供給至資料輸入輸出電路17。資料遮罩訊號DM係於遮罩寫入資料及讀出資料之一部分之時，被活性化之訊號，終端訊號ODT係將資料輸入輸出電路17所含之輸出緩衝器當作終端電阻器使用之時被活性化的訊號。
以上為藉由本實施型態之半導體裝置10之全體構造。接著，針對需要切換基準電位VREF之位準的理由予以說明。
圖2為用以說明本實施型態之半導體裝置(DRAM)10和控制此之控制器70之連接關係的圖示，(a)為表示控制器70連接1個半導體裝置10之狀態，(b)表示控制器70連接4個半導體裝置10之狀態。圖2表示控制器70所含之輸出緩衝器71和半導體裝置10所含之輸入接收器100之連接關係。
雖然無特別限制，但是藉由本實施型態之半導體裝置10為DDR4(Double Data Rate 4)型之SDRAM(Synchronous DRAM)，資料端子21之終端位準被設定成電源電位VDD。然後，若資料DQ之位準高於基準電位VREF時，則判斷邏輯值=1，若低於基準電位VREF時，判定邏輯值=0。在DDR3(Double Data Rate 3)型以前之SDRAM中，因資料端子21之終端位準為中間電位即 VDD/2，故即使針對基準電位VREF若也設定成中間電位即VDD/2即可。
但是，在DDR4型之SDRAM中，由於資料端子21之終端位準為電源電位VDD，故依被連接於控制器70之半導體裝置10之數量不同，基準電位VREF也成為不同。例如，如圖2(a)所示般，當將在控制器70連接1個半導體裝置10之時的基準電位VREF設為VDD×α時，如圖2(b)所示般，在控制器70連接4個半導體裝置10之時，產生必須使基準電位VREF變化成VDD×β(β>α)。該係因為在圖2(a)和(b)中，連接於資料配線80之終端電阻器RTT之數量不同之故。在實際的DDR4型之SDRAM中，基準電位VREF之位準成為VDD×0.65~0.85之範圍。
由如此之理由，於使用DDR4型之SDRAM當作半導體裝置10之時，產生必須藉由系統構成使基準電位VREF之位準變化。因此，被設置在半導體裝置10之輸入接收器100必須具有對應於寬範圍之基準電位VREF之位準的電路特性。輸入接收器100為圖1所示之資料輸入輸出電路17所含之電路，以下針對其具體電路構成詳細說明。
圖3為輸入接收器100之電路圖。
如圖3所示般，藉由本實施型態之輸入接收器100具備電流鏡型之差動電路110、對差動電路110供給動作電流的電流供給電路120、縮小從差動電路110之 輸出訊號的振幅的去加重電路130。
差動電路110具備由P通道型MOS電晶體111、112所構成之電流鏡電路部CM。電晶體111、112之源極被連接於供給電源電位VDD之電源配線，電晶體111、112之閘極電極被共同連接於電晶體111之汲極。藉由如此之構成，電晶體111之汲極構成電流鏡電路部CM之輸入端，電晶體112之汲極構成電流鏡電路部CM之輸出端。
在電流鏡電路部CM之輸入端連接由N通道型MOS電晶體所構成之輸入電晶體113之汲極，在電流鏡電路部CM之輸出端連接由N通道型MOS電晶體所構成之輸入電晶體114之汲極。輸入電晶體113之閘極電極被供給基準電位VREF，輸入電晶體114之閘極電極經資料端子21被供給寫入資料DQ。
具有如此構成的差動電路110係藉由以電流供給電路120所生成的動作電流而進行動作。電流供給電路120包含生成第1動作電流之共同模式反饋電路CMFB和生成第2動作電流的輔助電路TA。如圖3所示般因共同模式反饋電路CMFB和輔助電路TA並聯連接，故藉由電流供給電路120所生成的動作電流成為第1及第2動作電流的和。
共同模式反饋電路CMFB具備輸入電晶體113、114之源極和被供給接地電位VSS之電源配線之間被串聯連接之控制電晶體121及電流供給電晶體123和同 樣在些之間被串聯連接之控制電晶體122及電流供給電晶體124。該些電晶體121~124中之任一者係由N通道型MOS電晶體所構成。控制電晶體121之閘極電極被連接於輸入電晶體113之汲極，即是電流鏡電路部CM之輸入端，控制電晶體122之閘極電極被連接於輸入電晶體114之汲極，即是電流鏡電路部CM之輸出端。再者，電流供給電晶體123、124之閘極電極被供給致能訊號EN。
輔助電路TA係由在輸入電晶體113、114之源極和被供給接地電位VSS之電源配線之間被串聯連接的電流供給電晶體125所構成。電晶體125為N通道型MOS電晶體，其閘極電極被供給致能訊號EN。
藉由如此之電路構成，當致能訊號EN被活性化成高位準時，電流供給電晶體123~125導通，差動電路110被供給動作電流。被供給至差動電路110之動作電流中，藉由輔助電路TA被供給的第2動作電流實質上為一定的電流量。對此，藉由共同模式反饋電路CMFB被供給的第1動作電流藉由基準電位VREF之位準而變化。具體而言，基準電位VREF之位準越高，第1動作電流被縮小，基準電位VREF之位準越低，第1動作電流增大。依此，對寬範圍之基準電位VREF之位準可取得充分的增益。
如此一來，根據基準電位VREF和寫入資料(輸入訊號)DQ之電位差，輸出訊號從差動電路110被輸出。來自差動電路110之輸出訊號從電流鏡電路部CM 之輸出端的輸出節點N1B被取出。輸出節點N1B被連接於去加重電路130。
去加重電路130具備接受來自差動電路110之輸出訊號的反相器131，和在反相器131之輸入輸出節點間被串聯連接的傳輸閘極132及電阻元件133。傳輸閘極132當致能訊號EN活性化成高為準時導通。因此，當致能訊號EN活性化成高位準時，反相器131之輸入輸出節點間經電阻元件133被短路。其結果，從輸出節點N2T被輸出之輸出訊號之振幅被縮小。另外，當致能訊號EN非回性化成低位準時，因傳送閘極132斷開，故反相器131之輸入輸出節點間被短路而引起的消耗電流被截止。再者，此時，因P通道型MOS電晶體134導通，故輸出節點N1B之位準備固定在電源電位VDD。
圖4為用以說明去加重電路130之功能的動作波形圖。
圖4所示之波形A表示於設置有去加重電路130之時的輸出節點N2T之波形，波形B刪除去加重電路130之時，即是刪除由傳輸閘極132及電阻元件133所構成之反饋回路之時的節點N2T之波形。當如圖4之波形A所示般，設置去加重電路130時，對應於資料DQ無變化之期間的輸出訊號位準較中間電位VDD/2接近。即是，邏輯位準為1(高位準)之時的電位位準下降，相反的邏輯位準為0(低位準)之時的電位位準上升。其結果，因振幅縮小，故於資料DQ變化時，輸出訊號到達至交點的 中間電位VDD/2之時間被縮短，可傳送高速訊號。
以上為本實施型態中之輸入接收器100之構成。如上述般，本實施型態中之輸入接收器100係對差動電路110供給動作電流之電流供給電路120具備共同模式反饋電路CMFB。因此，即使基準電位VREF之位準被切換之時，可取得期待特性。但是，有當僅藉由共同模式反饋電路CMFB，對差動電路110供給動作電流時，當基準電位高時，動作電流之供給能力則下降之情形。因此，雖然產生難以設計電路之問題，但是在本實施型態中，由於除了共同模式反饋電路CMFB之外，具備有輔助電路TA，故可以解消如此之問題。依此，對寬範圍之基準電位VREF之位準可取得充分的增益。
圖5為表示基準電位VREF之位準和資料傳送率之關係的曲線圖。
在圖5中，特性C、D為使用共同模式反饋電路CMFB和輔助電路TA之雙方之時的特性，其中，特性C表示高溫狀態(110℃)，特性D表示低溫狀態(-5℃)中之特性。再者，特性E、F為刪除輔助電路TA之時，即是僅藉由共同模式反饋電路CMFB對差動電路110供給動作電流之時的特性，其中特性E表示高溫狀態(110℃)，特性F表示低溫狀態(-5℃)中的特性。可知如圖5之特性C、D所示般，於使用共同模式反饋電路CMFB和輔助電路TA雙方之時，不管動作溫度如何，對寬範圍之基準電位VREF之位準做正確高速動作。對此， 如圖5之特性E、F所示般，當刪除輔助電路TA時，溫度依存性為顯著，在低溫下，資料傳送率下降。該係因為當低溫時，N通道型MOS電晶體之臨界值上升，飽和特性之電流(VGS-VTN)2下降之故。但是，若附加輔助電路TA時，補足三極管特性之電流的結果，即使在低溫下亦可實現高資料傳送率。
圖6為用以說明藉由有無去加重電路130所產生的特性差異之特性圖。
圖6所示之特性G表示於設置有去加重電路130之時的輸入接收器100之頻率特性，特性H表示刪除去加重電路130之時，即是刪除由傳輸閘極132及電阻元件133所構成之反饋回路之時的輸入接收器100之頻率特性。如圖6所示般，可知在低頻區域中，雖然無去加重電路130之一方取得較大的增益，但是在實際使用的高頻區域中，藉由設置去加重電路130，可以提高增益。再者，即使針對增益下降3db的截止頻率，相對於在特性H中為190MHz，在特性G中，提高至1.9GHz。並且，增益成為0dB之頻寬也從2.7GHz放大至4.9GHz。
如上述說明般，藉由本實施型態之輸入接收器100不管動作溫度如何，對寬範圍之基準電位VREF之位準可取得充分之增益。
以上，雖然針對本發明之較佳實施形態予以說明，但是本發明並不限定於上述實施形態，可在不脫離本發明之主旨的範圍下做各種變更，該些當然也包含在本 發明之範圍內。
例如，在圖3所示之輸入接收器100中，雖然使用MOS電晶體當作電晶體，但是即使使用雙極型等之其他種類的電晶體亦可。
再者，圖3所示之去加重電路130雖然使反相器131之輸入輸出節點間短路，但是針對去加重電路之具體電路構成並無特別限定，若為合成來自差動電路之輸出訊號的同相成分和逆相成分者，即使具有如何電路構成亦可。
100‧‧‧輸入接收器
110‧‧‧差動電路
111、112‧‧‧電晶體
113、114‧‧‧輸入電晶體
120‧‧‧電流供給電路
121、122‧‧‧控制電晶體
123~125‧‧‧電流供給電晶體
130‧‧‧去加重電路
131‧‧‧反相器
132‧‧‧傳輸閘極
133‧‧‧電阻元件
134‧‧‧電晶體
CM‧‧‧電流靜電路部
CMFB‧‧‧共同模式反饋電路
TA‧‧‧輔助電路
VREF‧‧‧基準電位
EN‧‧‧致能訊號
DQ‧‧‧寫入資料(輸入訊號)
N1B‧‧‧輸出節點
N2T‧‧‧輸出節點

Claims (12)

  1. 一種半導體裝置，具備：差動電路，其包含被供給基準電位之第1輸入端，和被供給輸入訊號之第2輸入端，生成基於上述基準電位和上述輸入訊號之電位差的輸出訊號；和電流供給電路，其係對上述差動電路供給動作電流，上述動作電流包含第1及第2動作電流之和，上述電流供給電路包含因應上述基準電位之位準而使上述第1動作電流變化的共同模式反饋電路，和不管上述基準電位之位準如何供給一定量的上述第2動作電流之輔助電路。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中上述差動電路包含電流鏡電路部、一端連接於上述電流鏡電路部之輸入端的第1輸入電晶體、一端被連接於上述電流鏡電路部之輸出端的第2輸入電晶體，上述基準電位被供給至上述第1輸入電晶體之控制電極，上述輸入訊號被供給至上述第2輸入電晶體之控制電極，上述輸出訊號從上述電流鏡電路部之輸出端被輸出。
  3. 如申請專利範圍第2項所記載之半導體裝置，其中上述共同模式反饋電路包含在上述第1及第2輸入電晶體之另一端和電源配線之間串聯連接之第1控制電晶體及第1電流供給電晶體，和在上述第1及第2輸入電晶體 之上述另一端和上述電源配線之間被串聯連接之第2控制電晶體及第2電流供給電晶體，上述第1控制電晶體之控制電極被連接於上述電流鏡電路部之上述輸入端，上述第2控制電晶體之控制電極被連接於上述電流鏡電路部之上述輸出端。
  4. 如申請專利範圍第3項所記載之半導體裝置，其中上述輔助電路包含被連接於上述第1及第2輸入電晶體之上述另一端和上述電源配線之間的第3電流供給電晶體。
  5. 如申請專利範圍第4項所記載之半導體裝置，其中在上述第1至第3電流供給電晶體之控制電極被共同供給致能訊號。
  6. 如申請專利範圍第1至5項中之任一項所記載之半導體裝置，其中又具備保持與上述基準電位之位準有關的設定值的模式暫存器。
  7. 如申請專利範圍第1至5項中之任一項所記載之半導體裝置，其中又具備縮小上述輸出訊號之振幅的去加重電路(deemphasis circuit)。
  8. 如申請專利範圍第7項所記載之半導體裝置，其中上述去加重電路係藉由合成上述輸出訊號之同相成分和逆相成分，縮小上述輸出訊號之振幅。
  9. 如申請專利範圍第8項所記載之半導體裝置，其中上述去加重電路包含使上述輸出訊號之邏輯位準反轉之反轉電路，和使上述反轉電路之輸入端和輸出端短路的短路電路。
  10. 如申請專利範圍第9項所記載之半導體裝置，其中上述短路電路包含被連接於上述反轉電路之上述輸入端和上述輸出端之間的電阻元件。
  11. 如申請專利範圍第10項所記載之半導體裝置，其中上述短路電路又包含切斷上述反轉電路之上述輸入端和上述輸出端之間的開關元件。
  12. 一種半導體裝置，具有：電流鏡電路，其被連接於電源線及第1及第2節點之間。 第1電晶體，其被連接於上述第1節點和第3節點之間，其控制端子被供給基準電位；第2電晶體，其被連接於上述第2節點和第4節點之間，其控制端子被供給輸入訊號；第3電晶體，其被連接於上述第3節點，其控制端子連接上述第1節點；第4電晶體，其被連接於上述第4節點，其控制端子連接上述第2節點；和第5電晶體，其被連接於上述第3及第4節點，在上 述電流鏡電路被活性化之時，其控制端子被供給既定的固定電位。
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