KR20130072789A - 신호 증폭 회로 - Google Patents

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Abstract

본 발명에 따른 신호 증폭 회로는 제1신호와 제2신호를 입력받아 출력신호를 생성하는 차동 증폭기; 및 상기 출력신호를 이용하여 상기 차동 증폭기에 흐르는 전류량을 제어하는 제어부를 포함한다.

Description

신호 증폭 회로{SIGNAL AMPLIFICATION CIRCUIT}
본 발명은 신호 증폭 회로에 관한 것이다.
현대 사회에서 대부분의 전자 제품에서는 반도체 메모리 장치를 사용하고 있다. 가령, 개인용 컴퓨터(PC), 텔레비전, 오디오 기기, 통신 기기 등 많은 전자 제품에 반도체 메모리 장치가 사용된다. 이와 같이 다양한 분야에서 사용되는 반도체 메모리 장치는 다른 전자 소자들 또는 전자 기기들로부터 데이터를 수신하여 저장하고, 저장된 데이터를 요구에 의해 다른 전자 소자들 또는 전자 기기들로 제공한다. 따라서 반도체 메모리 장치는 다른 전자 소자들과 반도체 메모리 장치간 데이터의 입력 및 출력에 관련된 회로 또는 장치를 필요로 한다. 즉, 다른 전자 소자 또는 전자 기기들과 데이터를 주고받기 위한 회로 또는 장치를 필요로 한다.
반도체 메모리 장치로 데이터를 저장하기 위해서는 다른 장치로부터 수신되는 데이터를 입력받기 위한 입력 버퍼 회로(input buffer circuit)가 사용된다. 이러한 입력 버퍼 회로는 외부의 다른 전자 소자 또는 전자 기기로부터 데이터를 받아들이며, 또한 외부에서 입력되는 데이터를 증폭시켜서 반도체 메모리 장치에서 처리할 수 있는 레벨(예를 들어 CMOS 레벨)로 변환시켜주는 역할을 하고 있다.
반도체 메모리 장치의 입력 버퍼 회로로 널리 사용되고 있는 회로 중 하나가 커런트 미러(current mirror)를 이용한 차동 증폭 회로(differential amplifier circuit)이다. 여기서 차동 증폭 회로란 2개의 입력신호의 레벨 차이 비례하는 출력을 얻을 수 있는 증폭기를 말한다. 이러한 차동 증폭 회로는 미세한 전압 차이, 즉 차동 입력 신호(differential input signal)를 감지하여 빠르게 동작할 수 있어 고주파 동작을 하는 경우 고속으로 응답하는 출력신호를 제공할 수 있다. 이러한 차동 입력 신호는 보통 서로 반전된 신호 간의 전압 차이이거나 기준 전압과 입력 신호와의 전압 차이이다.
한편 최근의 반도체 메모리 장치 등의 주요한 특징 중 하나가 고속화이다. 다른 전자 소자들 또는 전자 기기들로부터 채널을 통하여 데이터가 전달될 때 그 길이에 따라 정도의 차이는 있지만, 채널의 주파수에 따른 전달 특성이 LPF(Low Pass Filter)의 특성을 가지게 되므로, 고주파 동작시 데이터가 어느 정도의 감쇄를 겪을 수밖에 없다. 따라서 고주파로 갈수록 상술한 감쇄로 인하여 기준전압과 입력 신호의 전압 차이가 줄어들기 때문에 입력 버퍼 회로의 출력신호의 품질이 저하되는 문제점이 발생한다(예를 들어 신호의 논리값이 천이하는 엣지(edge)에서 신호의 슬루율(slew rate)이 줄어드는 문제점 등).
이러한 문제점을 해결하기 위해서 최근 반도체 메모리 장치는 이퀄라이제이션(equalization) 회로를 포함하기도 한다. 이퀄라이제이션 회로는 상술한 신호의 감쇄에 따른 입력 버퍼 회로의 출력신호의 품질저하를 줄이기 위한 기능을 하는 회로로서 다양한 방법으로 구현될 수 있는데 보통 다수의 로직 게이트 등을 포함하므로 추가적인 전류를 소모하고 반도체 메모리 장치의 면적을 많이 증가시키는 문제점이 있다.
본 발명은 신호 증폭 회로의 출력신호을 이용하여 신호 증폭 회로의 내부에 흐르는 전류량을 제어함으로써 비교적 간단한 회로를 이용하여 출력신호의 품질을 높인 신호 증폭 회로를 제공한다.
본 발명에 따른 신호 증폭 회로는 제1신호와 제2신호를 입력받아 출력신호를 생성하는 차동 증폭기; 및 상기 출력신호를 이용하여 상기 차동 증폭기에 흐르는 전류량을 제어하는 제어부를 포함할 수 있다.
또한 본 발명에 따른 신호 증폭 회로는 제1노드로 전류를 소싱하는 제1전류 소싱부; 제2노드로 전류를 소싱하는 제2전류 소싱부; 제1신호에 응답하여 상기 제1노드로부터 전류를 싱킹하는 제1전류 싱킹부; 및 제2신호에 응답하여 상기 제2노드로부터 전류를 싱킹하는 제2전류 싱킹부를 포함할 수 있고, 상기 제1전류 소싱부 및 상기 제2전류 소싱부는 상기 제1노드에서 생성된 출력신호를 지연 또는 지연 및 반전시켜 생성된 제어신호 및 상기 제2노드의 전압에 응답하여 전류를 소싱할 수 있다.
또한 본 발명에 따른 신호 증폭 회로는 제1노드로 전류를 소싱하는 제1전류 소싱부; 제2노드로 전류를 소싱하는 제2전류 소싱부; 제1신호에 응답하여 상기 제1노드로부터 전류를 싱킹하는 제1전류 싱킹부; 제2신호에 응답하여 상기 제2노드로부터 전류를 싱킹하는 제2전류 싱킹부; 및 상기 제1전류 싱킹부 및 상기 제2전류 싱킹부가 연결된 공통노드에 연결되고 상기 공통노드로부터 전류를 싱킹하는 공통 전류 싱킹부를 포함할 수 있고, 상기 제1전류 소싱부 및 상기 제2전류 소싱부는 상기 제2노드의 전압에 응답하여 전류를 소싱하고, 상기 공통 전류 싱킹부가 싱킹하는 전류량은 상기 제1신호에서 생성된 출력신호를 이용하여 제어할 수 있다.
본 발명에 따른 신호 증폭 회로는 자신의 출력신호를 이용하여 신호 증폭 회로의 내부에 흐르는 전류량을 제어함으로써 간단한 회로를 이용하여 출력신호의 품질을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 신호 증폭 회로의 구성도,
도 2는 본 발명의 다른 일실시예에 따른 신호 증폭 회로의 구성도,
도 3은 본 발명의 다른 일실시예에 따른 신호 증폭 회로의 구성도,
도 4는 본 발명에 따른 신호 증폭 회로의 동작을 설명하기 위한 파형도,
도 5는 본 발명의 일 실시예에 따른 제어부(120)의 구성도.
도 6은 제어부(120)의 구체적인 실시예를 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 어떤 노드로 전류를 소싱(sourcing)하는 것은 상기 노드로 전류를 공급하는 것을 의미하고, 어떤 노드로부터 전류를 싱킹(sinking)하는 것은 상기 노드로부터 전류를 공급받는 것을 의미한다. 각 신호가 활성화되는 논리 레벨 및 비활성화되는 논리 레벨은 설계 및 신호의 종류에 따라서 달라질 수 있다.
도 1은 본 발명의 일 실시예에 따른 신호 증폭 회로의 구성도이다.
도 1에 도시된 바와 같이, 신호 증폭 회로는 제1신호(S1)와 제2신호(S2)를 입력받아 출력신호(OUT)를 생성하는 차동 증폭기(110) 및 출력신호(OUT)를 이용하여 차동 증폭기(110)에 흐르는 전류량을 제어하는 제어부(120)를 포함한다. 차동 증폭기란 출력신호의 레벨이 두 입력 신호의 차에 비례하는 증폭기를 말하며 설계에 따라 다양한 형태가 있을 수 있다. 도 1의 신호 증폭 회로에 포함된 차동 증폭기(110)의 형태는 본 명세서에 기재된 실시예에 한정되지 않으며 내부에 흐르는 전류량에 따라 이득(gain, 증폭기의 입력 신호 크기에 대한 출력신호 변화의 비율)이 제어되는 차동 증폭기를 총칭한다.
이하 도 1을 참조하여 신호 증폭 회로의 동작에 대해 설명한다.
차동 증폭기(110)는 제1신호(S1)와 제2신호(S2)의 차이를 자신의 내부에 흐르는 전류에 따라 결정되는 이득으로 증폭하여 출력신호(OUT)를 생성한다. 본 발명에 따른 신호 증폭 회로는 반도체 메모리 장치의 입력 버퍼 회로일 수 있는데 여기서 제1신호(S1) 및 제2신호(S2) 중 하나는 입력신호(IN)이고 나머지 하나는 기준전압(VREF)일 수 있다. 이하에서는 제1신호(S1)가 입력신호(IN)이고 제2신호(S2)가 기준전압(VREF)인 경우에 대해 설명한다. 따라서 도 1의 신호 전달 회로에 포함된 차동 증폭기(110)는 기준전압(VREF)에 대한 입력신호(IN)의 차이를 증폭하여 출력신호(OUT)를 생성한다. 여기서 차동 증폭기는 전류 거울(current mirror)(또는 능동 부하라 함) 구조를 포함하는 차동 증폭기일 수 있다. 참고로 차동 증폭기(110)의 두 입력신호(S1, S2)는 서로 반전된 논리값을 갖는 신호일수도 있다.
제어부(120)는 출력신호(OUT)를 이용하여 차동 증폭기(110)의 내부의 각부분에 흐르는 전류량을 제어한다. 상술한 바와 같이, 차동 증폭기(110)에 흐르는 전류량에 따라 차동 증폭기의 이득이 제어되므로 제어부(120)는 출력신호(OUT)를 이용하여 차동 증폭기(110)의 이득을 증가 또는 감소시킨다. 이러한 동작을 위해 제어부(120)는 출력신호(OUT)를 지연시켜서 제어신호(CON)를 생성하거나 출력신호(OUT)를 지연 및 반전시켜서 제어신호(CON)를 생성할 수 있다. 제어신호(CON)는 차동 증폭기(110)에 흐르는 전류량을 제어하는데 직접적으로 사용되는 신호이다.
제어부(120)는 상술한 바와 같이 출력신호(OUT)의 위상만을 조절(출력신호(OUT)를 지연시키거나 지연 및 반전시킴)하여 제어신호(CON)를 생성할 수도 있고, 출력신호(OUT)의 위상조절 및 레벨(출력신호(OUT)의 전압값 조절)을 조절하여 제어신호(CON)를 생성할 수도 있다. 제어신호(CON)의 위상에 따라 차동 증폭기(110)에 흐르는 전류량이 바뀌는 구간이 결정되고(이득의 바뀌는 구간이 결정됨), 제어신호(CON)의 레벨에 따라 차동 증폭기(110)의 전류량이 변하는 정도가 달라진다(이득의 변화 정도가 달라짐). 이하 제어부(120)의 제어에 의한 차동 증폭기(110)의 상세한 동작에 대해서는 후술한다.
본 발명에 따른 신호 증폭 회로는 차동 증폭기(110)의 출력신호(OUT)를 이용하여 차동 증폭기(110)의 이득을 조절함으로써 비교적 간단한 구성으로 신호 증폭 회로의 출력신호(OUT)의 품질을 향상시킨다.
도 2는 본 발명의 다른 일실시예에 따른 신호 증폭 회로의 구성도이다. 도 2에는 본 발명의 일실시예에 따른 차동 증폭기(도 1의 110)의 자세한 구성도를 도시하였다.
도 2에 도시된 바와 같이, 차동 증폭기(110)는 제1노드(N1)로 전류를 소싱하는 제1전류 소싱부(SO1), 제2노드(N2)로 전류를 소싱하는 제2전류 소싱부(SO2), 제1신호(S1)에 응답하여 제1노드(N1)로부터 전류를 싱킹하는 제1전류 싱킹부(SI1), 제2신호(S2)에 응답하여 제2노드(N2)로부터 전류를 싱킹하는 제2전류 싱킹부(SI2) 및 제1전류 싱킹부(SI1) 및 제2전류 싱킹부(SI2)가 연결된 공통노드(CN)로부터 전류를 싱킹하는 공통 전류 싱킹부(SIC)를 포함한다.
제1전류 소싱부(SO1)는 제어신호(CON) 및 제2노드(N2)의 전압에 응답하여 제1노드(N1)로 전류를 소싱한다. 이러한 동작을 위해 제1전류 소싱부(SO1)는 제1노드(N1)에 연결되고 제2노드(N2)의 전압에 응답하여 양단에 전류가 흐르는 하나 이상의 제1소싱 트랜지스터(T1, 도 2에는 1개인 경우를 도시함) 및 제1노드(N1)에 연결되고 제어신호(CON)에 응답하여 양단에 전류가 흐르는 하나 이상의 제1추가 트랜지스터(T2, 도 2에는 1개인 경우를 도시함)를 포함할 수 있다.
제2전류 소싱부(SO2)는 제어신호(CON) 및 제2노드(N2)의 전압에 응답하여 제2노드(N2)로 전류를 소싱한다. 이러한 동작을 위해 제2전류 소싱부(SO2)는 제2노드(N2)에 연결되고 제2노드(N2)의 전압에 응답하여 양단에 전류가 흐르는 하나 이상의 제2소싱 트랜지스터(T3, 도 2에는 1개인 경우를 도시함) 및 제2노드(N2)에 연결되고 제어신호(CON)에 응답하여 양단에 전류가 흐르는 하나 이상의 제2추가 트랜지스터(T4, 도 2에는 1개인 경우를 도시함)를 포함할 수 있다.
제1전류 싱킹부(SI1)는 제1노드(N1) 및 공통노드(CN) 사이에 연결되고 제1신호(IN)에 응답하여 양단에 전류가 흐르는 하나 이상의 제1싱킹 트랜지스터(T5, 도 2에는 1개인 경우를 도시함)를 포함할 수 있다. 제2전류 싱킹부(SI2)는 제2노드(N2) 및 공통노드(CN) 사이에 연결되고 기준전압(VREF)에 응답하여 양단에 전류가 흐르는 하나 이상의 제2싱킹 트랜지스터(T6, 도 2에는 1개인 경우를 도시함)를 포함할 수 있다.
공통 전류 싱킹부(SIC)는 바이어스 전압(B)에 따라 결정되는 전류량을 공통노드(CN)로부터 싱킹한다. 바이어스 전압(B)이 인가되지 않으면(공통 전류 싱킹부(SIC)가 전류를 싱킹하지 않는 경우) 차동 증폭기(110)는 증폭 동작을 수행하지 않고(비활성화), 바이어스 전압(B)이 인가되면(공통 전류 싱킹부(SIC)가 전류를 싱킹하는 경우) 차동 증폭기(110)는 증폭 동작을 수행한다(활성화). 이러한 동작을 위해 공통 전류 싱킹부(SIC)는 바이어스 전압(B)에 응답하여 양단에 전류가 흐르는 공통 소싱 트랜지스터(T7)를 포함할 수 있다. 이하에서는 일정한 바이어스 전압(B)이 인가되어 공통 전류 싱킹부(SIC)가 싱킹하는 전류량이 일정한 경우에 대해 설명한다.
제어부(120)는 도 1의 설명에서 상술한 바와 동일한 동작을 한다. 따라서 차동 증폭기(110)의 동작을 중심으로 도 2의 신호 증폭 회로에 대해 설명한다.
차동 증폭기(110)의 소신호 동작을 소신호 모델(small signal model)에 따라해석했을 때 차동 증폭기(110)의 전체 이득은 제1소싱 트랜지스터(T1)에 흐르는 전류량에 반비례한다. 즉 제1소싱 트랜지스터(T1)에 흐르는 전류량이 증가하면 차동 증폭기(110)의 이득은 감소하고, 제1소싱 트랜지스터(T1)에 흐르는 전류량이 감소하면 차동 증폭기(110)의 이득은 증가한다.
한편 바이어스 전압(B)이 일정하므로 공통 전류 싱킹부(SIC)가 싱킹하는 전류량은 일정하다. 또한 전류 미러 구조이므로 제1전류 싱킹부(SI1)가 싱킹하는 전류량 및 제2전류 싱킹부(SI2)가 싱킹하는 전류량은 각각 공통 전류 싱킹부(SIC)가 싱킹하는 전류량의 절반으로 일정하다. 여기서 제1노드(N1)에서 신호 증폭 회로로의 외부로 흐르는 전류량을 무시하면 제1소싱 트랜지스터(T1)가 제1노드(N1)로 소싱하는 전류량 및 제1추가 트랜지스터(T2)가 제1노드(N1)로 소싱하는 전류량의 합은 제1전류 싱킹부(SI1)가 제1노드(N1)로부터 싱킹하는 전류량과 같아야 한다(키르히호프의 전류법칙). 즉 제1소싱 트랜지스터(T1)가 소싱하는 전류량 및 제1추가 트랜지스터(T2)가 소싱하는 전류의 합은 일정하다.
따라서 제1추가 트랜지스터(T2)가 소싱하는 전류량이 증가하면 제1소싱 트랜지스터(T1)가 소싱하는 전류량이 감소하고, 제1추가 트랜지스터(T2)가 소싱하는 전류량이 감소하면 제1소싱 트랜지스터(T1)가 소싱하는 전류량이 증가한다. 상술한 제1소싱 트랜지스터(T1)에 흐르는 전류량 및 신호 증폭 회로의 이득의 관계를 고려할 때 제1추가 트랜지스터(T2)가 소싱하는 전류량이 증가하면 신호 증폭 회로의 이득은 증가하고, 제1추가 트랜지스터(T2)가 소싱하는 전류량이 감소하면 신호 증폭 회로의 이득은 감소한다.
여기서 제어신호(CON)에 응답하여 제1 및 제2추가 트랜지스터(T2, T4)가 턴온되거나 턴오프되므로 제어신호(CON)에 응답하여 제1 및 제2소싱 트랜지스터(T1, T2), 제1 및 제2추가 트랜지스터(T2, T4)가 소싱하는 전류량이 제어된다. 따라서 제어신호(CON)에 응답하여 신호 증폭 회로의 이득이 제어된다.
도 2의 차동 증폭기(110)에서 제어신호(CON)가 활성화('로우')되면 제1소싱 트랜지스터(T1)가 소싱하는 전류량이 감소하고, 제어신호(CON)가 비활성화('하이')되면 제1소싱 트랜지스터(T1)가 소싱하는 전류량이 증가한다. 따라서 제어신호(CON)가 활성화되면 차동 증폭기(110)의 이득이 증가하고, 제어신호(CON)가 비활성화되면 차동 증폭기(110)의 이득이 감소한다.
제어신호(CON)를 이용해 출력신호(OUT)의 라이징 엣지(rising edge) 또는 출력신호(OUT)의 폴링 엣지(falling edge)에서 제1추가 트랜지스터(T2)가 소싱하는 전류량을 증가시켜 제1소싱 트랜지스터(T1)가 소싱하는 전류량을 감소시킴으로써 차동 증폭기(110)의 이득을 증가시키면 출력신호(OUT)의 품질을 향상(엣지에서 출력신호(OUT)의 슬루율(slew rate)가 증가함)시킬 수 있다. 제어신호(CON)의 활성화 구간 및 비활성화 구간과 입력신호(IN)와 출력신호(OUT)의 관계에 대해서는 도 4의 설명에서 후술한다.
입력신호(IN)의 레벨이 기준전압(VREF)보다 높으면 출력신호(OUT)는 '로우'가되고, 입력신호(IN)의 레벨이 기준전압(VREF)보다 높으면 출력신호(OUT)는 '하이'가 된다. 이러한 동작을 위한 입력신호(IN) 및 기준전압(VREF)의 레벨의 차이에 따른 제1, 2소싱 트랜지스터(T1, T3) 및 제1, 2싱킹 트랜지스터(T5, T6)의 동작은 본 발명이 속한 기술분야의 통상의 기술자에게 자명한 사항이므로 자세한 설명은 생략하고, 제어신호(CON)에 따른 제1, 2추가 트랜지스터(T2, T4)의 동작에 대해 후술한다.
제어신호(CON)가 활성화되면 제1, 2추가 트랜지스터(T2, T4)가 턴온되므로 제1, 2추가 트랜지스터(T2, T4)의 양단으로 전류가 흐른다. 따라서 제1전류 소싱부(SO1) 및 제2전류 소싱부(SO2)가 소싱하는 전류량이 증가한다. 따라서 차동 증폭기(110)의 이득이 커진다. 제어신호(CON)가 비활성화되면 제1, 2추가 트랜지스터(T2, T4)가 턴오프되므로 제1, 2추가 트랜지스터(T2, T4)의 양단으로 전류가 흐르지 않는다. 따라서 제1전류 소싱부(SO1) 및 제2전류 소싱부(SO2)가 소싱하는 전류량이 감소한다. 따라서 차동 증폭기(110)의 이득이 작아진다.
즉 본 발명에 따른 신호 증폭 회로는 차동 증폭기(110)에 제어신호(CON)에 응답하여 턴온되거나 턴오프되는 제1, 2추가 트랜지스터(T2, T4)를 추가함으로써 제어신호(CON)에 따라 제1소싱 트랜지스터(T1) 및 제2소싱 트랜지스터(T3)가 소싱하는 전류량을 제어한다.
도 2를 참조하여 본 발명의 다른 실시예에 따른 신호 증폭 회로에 대해 설명한다. 도 1의 신호 증폭 회로는 출력신호(OUT)를 가공하여 제어신호(CON)를 생성하는 제어부(120)를 포함하고 있다. 그런데 신호 증폭 회로가 반도체 메모리 장치의 입력 버퍼 회로인 경우 출력신호(OUT)는 각종 드라이버(인버터 포함) 및 논리 게이트를 거쳐 반도체 메모리 장치의 다른 구성으로 전달된다. 이러한 과정에서 각종 드라이버 및 논리 게이트의 출력으로 출력신호(OUT)의 위상, 반전여부 및 레벨이 조절된 신호들이 생성된다. 따라서 신호 증폭 회로가 반드시 제어부(120)를 구비하여 출력신호(OUT)를 가공하여 제어신호(CON)를 생성할 필요가 없고, 반도체 메모리 장치의 특정 부분에서 출력되는 신호(상술한 제어신호(CON)에 대응함, 이 신호는 출력신호(OUT)가 각종 드라이버 및 논리 게이트를 통과하면서 위상, 반전여부 및 레벨 등이 달라진 신호임)를 이용해 차동 증폭기(110)의 이득을 조절할 수 있다.
따라서 신호 증폭 회로는 도 2에 도시된 신호 증폭 회로에서 제어부(120)를 포함하지 않고, 도 2의 차동 증폭기(110)와 동일한 구성의 차동 증폭기(110)만을 포함할 수 있다. 차동 증폭기(110)의 자세한 구성 및 동작에 대해서는 도 2의 설명에서 상술한 바와 동일하다.
여기서 제어신호(CON)로서 출력신호(OUT)가 각종 드라이버 및 논리 게이트 등을 통과하면서 생긴 다수의 신호 중에 적절한 것을 이용할 수 있다. 이때 제어신호(CON)는 출력신호(OUT)를 지연시킨 신호이거나 출력신호(OUT)를 지연 및 반전시킨 신호일 수 있다. 제어신호(CON)는 출력신호(OUT)를 지연시킨 신호 또는 출력신호(OUT)를 지연 및 반전시킨 신호의 레벨을 조절한 신호일 수도 있다.
도 2에 도시된 차동 증폭기(110)는 피모스 트랜지스터(T1 ~ T4)를 이용해 전류 거울 구조를 형성하고, 엔모스 트랜지스터(T5, T6)을 이용해 입력신호(IN) 및 기준전압(VREF)을 입력받고, 엔모스 트랜지스터(T7)를 이용하여 바이어싱하고 있으나 엔모스 트랜지스터를 이용해 전류 거울 구조를 형성하고, 피모스 트랜지스터를 이용해 입력신호(IN) 및 기준전압(VREF)을 입력받고, 피모스 트랜지스터를 이용하여 바이어싱하는 경우에도 도 2와 동일한 원리를 이용한 본 발명에 따른 신호 전달 회로를 구성할 수 있다.
도 3은 본 발명의 다른 일실시예에 따른 신호 증폭 회로의 구성도이다. 도 3에는 본 발명의 다른 일실시예에 따른 차동 증폭기(도 1의 110)의 자세한 구성도를 도시하였다.
도 3에 도시된 바와 같이, 차동 증폭기(110)는 제1노드(N1)로 전류를 소싱하는 제1전류 소싱부(SO1), 제2노드(N2)로 전류를 소싱하는 제2전류 소싱부(SO2), 제1신호(S1)에 응답하여 제1노드(N1)로부터 전류를 싱킹하는 제1전류 싱킹부(SI1), 제2신호(S2)에 응답하여 제2노드(N2)로부터 전류를 싱킹하는 제2전류 싱킹부(SI2) 및 제1전류 싱킹부(SI1) 및 제2전류 싱킹부(SI2)가 연결된 공통노드(CN)로부터 전류를 싱킹하는 공통 전류 싱킹부(SIC)를 포함한다.
제1노드(N1)에서 신호 증폭 회로의 출력신호(OUT)가 생성되고, 제1전류 소싱부(SO1) 및 제2전류 소싱부(SO2)는 제2노드(N2)의 전압에 응답하여 전류를 소싱하며, 공통 전류 싱킹부(SIC)가 싱킹하는 전류량은 제어신호(CON)에 의해 제어될 수 있다.
도 3의 차동 증폭기(110)는 도 2의 차동 증폭기(110)와 달리 제어신호(CON)에 의해 공통 전류 싱킹부(SIC)가 싱킹하는 전류량이 제어된다. 따라서 도 2의 차동 증폭기(110)의 구성 중 제1전류 소싱부(SO1)에 제1추가 트랜지스터(T2)를 포함되지 않고, 제2전류 소싱부(SO2)에 제2추가 트랜지스터(T4)를 포함되지 않는다. 반면에 공통 전류 싱킹부(SIC)에 바이어스 전압(B)에 따라 공통노드(CN)로부터 전류를 싱킹하는 하나 이상의 공통 싱킹 트랜지스터(T7, 도 3에는 1개인 경우를 도시함) 및 제어신호(CON)에 응답하여 공통노드(CN)로부터 전류를 싱킹하는 하나 이상의 공통 추가 트랜지스터(T8, 도 3에는 1개인 경우를 도시함)를 더 포함된다. 이외의 구성, 연결 상태 및 동작은 도 2의 차동 증폭기와 동일하다.
바이어스 전압(B)의 인가여부에 따른 차동 증폭기(110)의 활성화 여부는 도 2의 설명에서 상술한 바와 동일하며 이하 도 2의 설명에서는 일정한 바이어스 전압(B)이 인가되어 차동 증폭기(110)가 활성화된 경우에 대해 설명한다.
제어부(120)는 도 1의 설명에서 상술한 바와 동일한 동작을 한다. 따라서 차동 증폭기(110)의 동작을 중심으로 도 3의 신호 증폭 회로에 대해 설명한다.
도 3의 신호 증폭 회로는 공통 전류 싱킹부(SIC)에 의해 공통노드(CN)로부터 싱킹되는 전류량을 제어하여 제1소싱 트랜지스터(T1)가 소싱하는 전류량을 제어함으로써 차동 증폭기(110)의 이득을 제어한다.
상술한 바와 같이 차동 증폭기(110)의 전체 이득은 제1소싱 트랜지스터(T1)에 흐르는 전류량에 반비례한다. 즉 제1소싱 트랜지스터(T1)에 흐르는 전류량이 증가하면 차동 증폭기(110)의 이득은 감소하고, 제1소싱 트랜지스터(T1)에 흐르는 전류량이 감소하면 차동 증폭기(110)의 이득은 증가한다.
한편 바이어스 전압(B)이 일정하지만 공통 추가 트랜지스터(T8)가 공통노드(CN)로부터 추가로 전류량를 싱킹하므로 제어신호(CON)에 응답하여 공통노드(CN)로부터 싱킹되는 전류량이 조절된다. 전류 미러 구조이므로 또한 전류 미러 구조이므로 제1전류 싱킹부(SI1)가 싱킹하는 전류량 및 제2전류 싱킹부(SI2)가 싱킹하는 전류량은 각각 공통 전류 싱킹부(SIC)가 싱킹하는 전류량의 절반이며 제어신호(CON)에 응답하여 조절된다. 여기서 제1노드(N1)에서 신호 증폭 회로로의 외부로 흐르는 전류량을 무시하면 제1소싱 트랜지스터(T1)가 제1노드(N1)로 소싱하는 전류량은 제1전류 싱킹부(SI1)가 제1노드(N1)로부터 싱킹하는 전류량과 같아야 한다(키르히호프의 전류법칙). 따라서 제1소싱 트랜지스터(T1)가 소싱하는 전류량은 제어신호(CON)에 응답하여 제어된다.
상술한 제1소싱 트랜지스터(T1)에 흐르는 전류량 및 신호 증폭 회로의 이득의 관계를 고려할 때 공통 추가 트랜지스터(T8)가 소싱하는 전류량이 증가하면 신호 증폭 회로의 이득은 감소하고, 공통 추가 트랜지스터(T8)가 소싱하는 전류량이 감소하면 신호 증폭 회로의 이득은 증가한다. 즉 제어신호(CON)에 응답하여 신호 증폭 회로의 이득이 제어된다.
도 2의 차동 증폭기(110)에서 제어신호(CON)가 활성화('로우')되면 제1소싱 트랜지스터(T1)가 소싱하는 전류량이 감소하고, 제어신호(CON)가 비활성화('하이')되면 제1소싱 트랜지스터(T1)가 소싱하는 전류량이 증가한다. 따라서 제어신호(CON)가 활성화되면 차동 증폭기(110)의 이득이 증가하고, 제어신호(CON)가 비활성화되면 차동 증폭기(110)의 이득이 감소한다.
제어신호(CON)를 이용해 출력신호(OUT)의 라이징 엣지(rising edge) 또는 출력신호(OUT)의 폴링 엣지(falling edge)에서 제1추가 트랜지스터(T2)가 소싱하는 전류량을 증가시켜 제1소싱 트랜지스터(T1)가 소싱하는 전류량을 감소시킴으로써 차동 증폭기(110)의 이득을 증가시키면 출력신호(OUT)의 품질을 향상(엣지에서 출력신호(OUT)의 슬루율(slew rate)가 증가함)시킬 수 있다. 제어신호(CON)의 활성화 구간 및 비활성화 구간과 입력신호(IN)와 출력신호(OUT)의 관계에 대해서는 도 4의 설명에서 후술한다.
입력신호(IN)의 레벨이 기준전압(VREF)보다 높으면 출력신호(OUT)는 '로우'가되고, 입력신호(IN)의 레벨이 기준전압(VREF)보다 높으면 출력신호(OUT)는 '하이'가 된다. 이러한 동작을 위한 입력신호(IN) 및 기준전압(VREF)의 레벨의 차이에 따른 제1, 2소싱 트랜지스터(T1, T3) 및 제1, 2싱킹 트랜지스터(T5, T6)의 동작은 본 발명이 속한 기술분야의 통상의 기술자에게 자명한 사항이므로 자세한 설명은 생략한다.
즉 본 발명에 따른 신호 증폭 회로는 차동 증폭기(110)에 제어신호(CON)에 응답하여 턴온되거나 턴오프되는 공통 추가 트랜지스터(T8)를 추가함으로써 제어신호(CON)에 따라 제1소싱 트랜지스터(T1) 및 제2소싱 트랜지스터(T3)가 소싱하는 전류량을 제어한다.
도 3를 참조하여 본 발명의 다른 실시예에 따른 신호 증폭 회로에 대해 설명한다. 도 1의 신호 증폭 회로는 출력신호(OUT)를 가공하여 제어신호(CON)를 생성하는 제어부(120)를 포함하고 있다. 그런데 신호 증폭 회로가 반도체 메모리 장치의 입력 버퍼 회로인 경우 출력신호(OUT)는 각종 드라이버(인버터 포함) 및 논리 게이트를 거쳐 반도체 메모리 장치의 다른 구성으로 전달된다. 이러한 과정에서 각종 드라이버 및 논리 게이트의 출력으로 출력신호(OUT)의 위상, 반전여부 및 레벨 제어된 신호들이 생성된다. 따라서 신호 증폭 회로가 반드시 제어부(120)를 구비하여 출력신호(OUT)를 가공하여 제어신호(CON)를 생성할 필요가 없고, 반도체 메모리 장치의 특정 부분에서 출력되는 신호(상술한 제어신호(CON)에 대응함, 이 신호는 출력신호(OUT)가 각종 드라이버 및 논리 게이트를 통과하면서 위상, 반전여부 및 레벨 등이 달라진 신호임)를 이용해 차동 증폭기(110)의 이득을 조절할 수 있다.
이러한 신호 증폭 회로는 도 3에 도시된 신호 증폭 회로에서 제어부(120)를 포함하지 않되, 도 3의 차동 증폭기(110)와 동일한 구성의 차동 증폭기(110)를 포함한다. 차동 증폭기(110)의 자세한 구성 및 동작에 대해서는 도 3의 설명에서 상술한 바와 동일하다.
여기서 제어신호(CON)로 출력신호(OUT)가 각종 드라이버 및 논리 게이트 등을 통과하면서 생긴 다수의 신호 중에 적절한 것을 이용할 수 있다. 이때 제어신호(CON)는 출력신호(OUT)를 지연시킨 신호이거나 출력신호(OUT)를 지연 및 반전시킨 신호일 수 있다. 제어신호(CON)는 출력신호(OUT)를 지연시킨 신호 또는 출력신호(OUT)를 지연 및 반전시킨 신호의 레벨을 조절한 신호일 수도 있다.
도 3에 도시된 차동 증폭기(110)는 피모스 트랜지스터(T1, T3)를 이용해 전류 거울 구조를 형성하고, 엔모스 트랜지스터(T5, T6)을 이용해 입력신호(IN) 및 기준전압(VREF)을 입력받고, 엔모스 트랜지스터(T7, T8)를 이용하여 바이어싱하고 있으나 엔모스 트랜지스터를 이용해 전류 거울 구조를 형성하고, 피모스 트랜지스터를 이용해 입력신호(IN) 및 기준전압(VREF)을 입력받고, 피모스 트랜지스터를 이용하여 바이어싱하는 경우에도 도 3와 동일한 원리를 이용한 본 발명에 따른 신호 전달 회로를 구성할 수 있다.
도 4는 본 발명에 따른 신호 증폭 회로의 동작을 설명하기 위한 파형도이다.
제1파형도(401)는 제어부(120)가 출력신호(OUT)를 지연시켜(또는 지연시키고 레벨을 조절하여) 제어신호(CON)를 생성한 경우 신호 증폭 회로의 동작을 나타낸 파형도이다. 'IN'은 입력신호, 'CON'은 제어신호, 'OUT' 중 점선은 종래의 신호 증폭 회로의 출력신호, 'OUT' 중 실선은 본 발명에 따른 신호 증폭 회로의 출력신호를 나타낸다.
도 2 및 도 3의 설명에서 상술한 바와 같이 제어신호(CON)가 활성화('로우')된 구간에서 도 2 및 도 3의 차동 증폭기(110)의 이득이 증가(제1소싱 트랜지스터(T1)가 소싱하는 전류량이 감소함)한다. 제어신호(CON)가 비활성화('하이')된 구간에서 도 2 및 도 3의 차동 증폭기(110)의 이득이 감소(제1소싱 트랜지스터(T1)가 소싱하는 전류량이 증가함)한다. 따라서 제1파형도(401)에 도시된 바와 같이, 제어신호(CON)가 활성화('로우')된 구간에서 출력신호(OUT)의 증폭정도가 커지고, 제어신호(CON)가 비활성화('하이')된 구간에서 출력신호(OUT)의 증폭정도가 작아진다.
종래의 출력신호(OUT, 점선)와 본 발명의 출력신호(OUT, 실선)을 비교하면 본 발명의 출력신호(OUT, 실선)가 종래의 출력신호(OUT, 점선)에 비해 폴링 엣지가 강조되었음을 알 수 있다(폴링 엣지에서 하강하는 레벨이 증가함, 실제 파형도에서 폴링 엣지에서의 슬루율이 증가함). 즉 출력신호(OUT)의 품질이 좋아졌음을 알 수 있다.
제2파형도(402)는 제어부(120)가 출력신호(OUT)를 지연 및 반전시켜(또는 지연 및 반전시키고 레벨을 조절하여) 제어신호(CON)를 생성한 경우 신호 증폭 회로의 동작을 나타낸 파형도이다. 'IN'은 입력신호, 'CON'은 제어신호, 'OUT' 중 점선은 종래의 신호 증폭 회로의 출력신호, 'OUT' 중 실선은 본 발명에 따른 신호 증폭 회로의 출력신호를 나타낸다.
도 2 및 도 3의 설명에서 상술한 바와 같이 제어신호(CON)가 활성화('로우')된 구간에서 도 2 및 도 3의 차동 증폭기(110)의 이득이 증가(제1소싱 트랜지스터(T1)가 소싱하는 전류량이 감소함)한다. 제어신호(CON)가 비활성화('하이')된 구간에서 도 2 및 도 3의 차동 증폭기(110)의 이득이 감소(제1소싱 트랜지스터(T1)가 소싱하는 전류량이 증가함)한다. 따라서 제2파형도(402)에 도시된 바와 같이, 제어신호(CON)가 활성화('로우')된 구간에서 출력신호(OUT)의 증폭정도가 커지고, 제어신호(CON)가 비활성화('하이')된 구간에서 출력신호(OUT)의 증폭정도가 작아진다.
종래의 출력신호(OUT, 점선)와 본 발명의 출력신호(OUT, 실선)을 비교하면 본 발명의 출력신호(OUT, 실선)가 종래의 출력신호(OUT, 점선)에 비해 라이징 엣지가 강조되었음을 알 수 있다(라이징 엣지에서 상승하는 레벨이 증가함, 실제 파형에서 라이징 엣지에서 슬루율이 증가함). 즉 출력신호(OUT)의 품질이 좋아졌음을 알 수 있다.
도 4에서는 제어신호(CON)가 '하이'가면 도 2 및 도 3의 차동 증폭기(110)의 이득이 증가하고, 제어신호(CON)가 '로우'가면 도 2 및 도 3의 차동 증폭기(110)의 이득이 감소하는 경우에 대해서 나타냈으나 이는 설계에 따라 얼마든지 달라질 수 있다.
도 5는 본 발명의 일 실시예에 따른 제어부(120)의 구성도이다.
도 5에 도시된 바와 같이 제어부(120)는 지연부(510) 및 레벨 조정부(520)를 포함할 수 있다. 지연부(510)는 출력신호(OUT)을 지연시켜 출력하거나, 출력신호(OUT)를 지연 및 반전시켜 출력할 수 있다. 레벨 조정부(520)는 지연부(510)의 출력의 레벨을 조절하여 제어신호(CON)를 생성할 수 있다.
여기서 제어부(120)의 구성은 도 5에 도시된 바에 한정되는 것은 아니다. 반드시 지연부(510)가 레벨 조절부(520)보다 앞단에 위치할 필요는 없으며 지연부(510)와 레벨 조절부(520)의 순서가 바뀔 수도 있다. 지연부(510) 및 레벨 제어부(520)가 하나의 회로로 구성될 수도 있다. 도 5는 제어부(120)가 입력된 신호의 지연(또는 지연 및 반전)시키는 기능과 및 입력된 신호의 레벨을 조절하는 기능을 수행함을 나타내기 위해 필요한 구성을 하나의 예로 나타낸 것이다.
도 6은 제어부(120)의 구체적인 실시예를 도시한 도면이다.
제1회로(A)는 제어부(120)의 일 실시예이다.
제1회로(A)는 출력신호(OUT)를 지연시킨 지연신호(OUT_D) 또는 출력신호(OUT)를 지연 및 반전시킨 지연반전신호(OUTB)를 생성하고, 이를 이용하여 제어신호(CON)를 생성한다. 이때 반드시 지연신호(OUT_D)는 출력신호(OUT)가 2개의 인버터(inverter)를 통과한 신호이고, 지연반전신호(OUTB)는 출력신호(OUT)가 1개의 인버터를 통과한 신호일 필요는 없다. 지연신호(OUT_D)는 출력신호(OUT)가 소정의 지연시간만큼 지연된 신호를 나타내며 지연반전신호(OUTB)는 출력신호(OUT)가 소정의 지연시간만큼 지연되고 반전된 신호를 나타낸다.
'T11'는 바이어스 트랜지스터로 바이어스 전압(BV1)에 응답하여 전류를 흘린다. 바이어스 전압(BV1)에 따라 출력되는 제어신호(CON)의 레벨이 조절된다('T11'은 턴온된 상태임을 가정함). 지연신호(OUT_D) 또는 지연반전신호(OUTB)가 '하이'이면 'T10'이 턴온되고, 제어노드(제어신호(CON)가 생성되는 노드, 이하 CON이라 함)가 풀다운 구동되고, 제어신호(CON)가 활성화('로우')된다. 제어신호(CON)의 레벨이 일정레벨 이하로 내려가면 'T9'가 턴온되어 제어노드(CON)가 풀업 구동되어 제어신호(CON)의 레벨이 유지된다. 그 후 지연신호(OUT_D) 또는 지연반전신호(OUTB)가 '로우'가 되면 'T10'이 턴오프된다. 따라서 제어노드(CON)가 풀업구동되어 제어신호(CON)의 레벨이 올라간다. 제어신호(CON)의 레벨이 일정레벨 이상으로 올라가면 'T9'이 턴오프된다. 따라서 제어신호(CON)의 레벨이 유지된다. 즉 'T9 ~ T11'은 입력된 신호를 반전하되 바이어스 전압(BV1)에 따라 출력되는 신호의 레벨을 조절하는 신호이다.
제2회로(B)는 제어부(120)의 다른 일 실시예이다.
제2회로(B)는 출력신호(OUT)를 지연시킨 지연신호(OUT_D) 또는 출력신호(OUT)를 지연 및 반전시킨 지연반전신호(OUTB)를 생성하고, 이를 이용하여 제어신호(CON)를 생성한다. 이때 반드시 지연신호(OUT_D)는 출력신호(OUT)가 2개의 인버터(inverter)를 통과한 신호이고, 지연반전신호(OUTB)는 출력신호(OUT)가 1개의 인버터를 통과한 신호일 필요는 없다. 지연신호(OUT_D)는 출력신호(OUT)가 소정의 지연시간만큼 지연된 신호를 나타내며 지연반전신호(OUTB)는 출력신호(OUT)가 소정의 지연시간만큼 지연되고 반전된 신호를 나타낸다.
'T14'는 바이어스 트랜지스터로 바이어스 전압(BV2)에 응답하여 전류를 흘린다. 바이어스 전압(BV2)에 따라 출력되는 제어신호(CON)의 레벨이 조절된다('T11'은 턴온된 상태임을 가정함). 지연신호(OUT_D) 또는 지연반전신호(OUTB)가 '하이'이면 'T13'이 턴온되고, 제어노드(제어신호(CON)가 생성되는 노드, 이하 CON이라 함)가 풀업 구동되고, 제어신호(CON)가 비활성화('하이')된다. 제어신호(CON)의 레벨이 일정레벨 이상으로 올라가면 'T14'가 턴온되어 제어노드(CON)가 풀다운 구동되어 제어신호(CON)의 레벨이 유지된다. 그 후 지연신호(OUT_D) 또는 지연반전신호(OUTB)가 '로우'가 되면 'T10'이 턴오프된다. 따라서 제어노드(CON)가 풀다운구동되어 제어신호(CON)의 레벨이 내려간다. 제어신호(CON)의 레벨이 일정레벨 이하로 내려가면 'T14'이 턴오프된다. 따라서 제어신호(CON)의 레벨이 유지된다. 즉 'T12 ~ T14'는 입력된 신호를 반전하되 바이어스 전압(BV2)에 따라 출력되는 신호의 레벨을 조절하는 신호이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 제1신호와 제2신호를 입력받아 출력신호를 생성하는 차동 증폭기; 및
    상기 출력신호를 이용하여 상기 차동 증폭기에 흐르는 전류량을 제어하는 제어부
    를 포함하는 신호 증폭 회로.
  2. 제 1항에 있어서,
    상기 제어부는
    상기 출력신호를 지연 또는 지연 및 반전시켜 상기 차동 증폭기에 흐르는 전류량을 제어하기 위한 제어신호를 생성하는 신호 증폭 회로.
  3. 제 2항에 있어서,
    상기 제어부는
    상기 출력신호의 레벨을 조절하여 제어신호를 생성하는 신호 증폭 회로.
  4. 제 2항에 있어서,
    상기 차동 증폭기는
    제1노드로 전류를 소싱하는 제1전류 소싱부;
    제2노드로 전류를 소싱하는 제2전류 소싱부;
    상기 제1신호에 응답하여 상기 제1노드로부터 전류를 싱킹하는 제1전류 싱킹부; 및
    상기 제2신호에 응답하여 상기 제2노드로부터 전류를 싱킹하는 제2전류 싱킹부를 포함하고,
    상기 제1노드에서 상기 출력신호가 생성되고, 상기 제1전류 소싱부 및 상기 제2전류 소싱부는 상기 제어신호 및 상기 제2노드의 전압에 응답하여 전류를 소싱하는 신호 증폭 회로.
  5. 제 4항에 있어서,
    상기 차동 증폭기는
    상기 제1전류 싱킹부 및 상기 제2전류 싱킹부가 연결된 공통노드로부터 전류를 싱킹하는 공통 전류 싱킹부
    를 더 포함하는 신호 증폭 회로.
  6. 제 5항에 있어서,
    상기 제1전류 소싱부는
    상기 제1노드에 연결되고 상기 제2노드의 전압에 응답하여 양단에 전류가 흐르는 하나 이상의 제1소싱 트랜지스터; 및
    상기 제1노드에 연결되고 상기 제어신호에 응답하여 양단에 전류가 흐르는 하나 이상의 제1추가 트랜지스터를 포함하고,
    상기 제2전류 소싱부는
    상기 제2노드에 연결되고 상기 제2노드의 전압에 응답하여 양단에 전류가 흐르는 하나 이상의 제2소싱 트랜지스터; 및
    상기 제2노드에 연결되고 상기 제어신호에 응답하여 양단에 전류가 흐르는 하나 이상의 제2추가 트랜지스터를 포함하는 신호 증폭 회로.
  7. 제 6항에 있어서,
    상기 제1소싱 트랜지스터, 상기 제1추가 트랜지스터, 상기 제2소싱 트랜지스터 및 상기 제2추가 트랜지스터가 소싱하는 전류량은 상기 제어신호에 의해서 제어되는 신호 증폭 회로.
  8. 제 2항에 있어서,
    상기 차동 증폭기는
    제1노드로 전류를 소싱하는 제1전류 소싱부;
    제2노드로 전류를 소싱하는 제2전류 소싱부;
    상기 제1신호에 응답하여 상기 제1노드로부터 전류를 싱킹하는 제1전류 싱킹부;
    상기 제2신호에 응답하여 상기 제2노드로부터 전류를 싱킹하는 제2전류 싱킹부; 및
    상기 제1전류 싱킹부 및 상기 제2전류 싱킹부가 연결된 공통노드로부터 전류를 싱킹하는 공통 전류 싱킹부를 포함하고,
    상기 공통 전류 싱킹부가 싱킹하는 전류량은 상기 제어신호에 의해 제어되는 신호 증폭 회로.
  9. 제 1항에 있어서,
    상기 제1신호 및 상기 제2신호 중 하나는 입력신호이고 나머지 하나는 기준전압인 신호 증폭 회로.
  10. 제1노드로 전류를 소싱하는 제1전류 소싱부;
    제2노드로 전류를 소싱하는 제2전류 소싱부;
    제1신호에 응답하여 상기 제1노드로부터 전류를 싱킹하는 제1전류 싱킹부; 및
    제2신호에 응답하여 상기 제2노드로부터 전류를 싱킹하는 제2전류 싱킹부를 포함하고,
    상기 제1전류 소싱부 및 상기 제2전류 소싱부는 상기 제1노드에서 생성된 출력신호를 지연 또는 지연 및 반전시켜 생성된 제어신호 및 상기 제2노드의 전압에 응답하여 전류를 소싱하는 신호 증폭 회로.
  11. 제 10항에 있어서,
    상기 제어신호는 상기 출력신호의 레벨을 조절하여 생성된 신호인 신호 증폭 회로.
  12. 제 10항에 있어서,
    상기 제1전류 싱킹부 및 상기 제2전류 싱킹부가 연결된 공통노드로부터 전류를 싱킹하는 공통 전류 싱킹부
    를 더 포함하는 신호 증폭 회로.
  13. 제 11항에 있어서,
    상기 제1전류 소싱부는
    상기 제1노드에 연결되고 상기 제2노드의 전압에 응답하여 양단에 전류가 흐르는 하나 이상의 제1소싱 트랜지스터; 및
    상기 제1노드에 연결되고 상기 제어신호에 응답하여 양단에 전류가 흐르는 하나 이상의 제1추가 트랜지스터를 포함하고,
    상기 제2전류 소싱부는
    상기 제2노드에 연결되고 상기 제2노드의 전압에 응답하여 양단에 전류가 흐르는 하나 이상의 제2소싱 트랜지스터; 및
    상기 제2노드에 연결되고 상기 제어신호에 응답하여 양단에 전류가 흐르는 하나 이상의 제2추가 트랜지스터를 포함하는 신호 증폭 회로.
  14. 제 13항에 있어서,
    상기 제1소싱 트랜지스터, 상기 제1추가 트랜지스터, 상기 제2소싱 트랜지스터 및 상기 제2추가 트랜지스터가 소싱하는 전류량은 상기 제어신호에 의해서 제어되는 신호 증폭 회로.
  15. 제 14항에 있어서,
    상기 제1전류 싱킹부는
    상기 제1노드 및 상기 공통노드 사이에 연결되고 상기 제1신호에 응답하여 양단에 전류가 흐르는 하나 이상의 제1싱킹 트랜지스터를 포함하고,
    상기 제2전류 싱킹부는
    상기 제2노드 및 상기 공통노드 사이에 연결되고 상기 제2신호에 응답하여 양단에 전류가 흐르는 하나 이상의 제2싱킹 트랜지스터를 포함하는 신호 증폭 회로.
  16. 제1노드로 전류를 소싱하는 제1전류 소싱부;
    제2노드로 전류를 소싱하는 제2전류 소싱부;
    제1신호에 응답하여 상기 제1노드로부터 전류를 싱킹하는 제1전류 싱킹부;
    제2신호에 응답하여 상기 제2노드로부터 전류를 싱킹하는 제2전류 싱킹부; 및
    상기 제1전류 싱킹부 및 상기 제2전류 싱킹부가 연결된 공통노드에 연결되고 상기 공통노드로부터 전류를 싱킹하는 공통 전류 싱킹부를 포함하고,
    상기 제1전류 소싱부 및 상기 제2전류 소싱부는 상기 제2노드의 전압에 응답하여 전류를 소싱하고, 상기 공통 전류 싱킹부가 싱킹하는 전류량은 상기 제1신호에서 생성된 출력신호를 이용하여 제어되는 신호 증폭 회로.
  17. 제 16항에 있어서,
    상기 공통 전류 싱킹부가 싱킹하는 전류량은 상기 출력신호를 지연 또는 지연 및 반전시켜 생성된 제어신호에 응답하여 제어되는 신호 증폭 회로.
  18. 제 17항에 있어서,
    상기 제어신호는 상기 출력신호의 레벨을 조절하여 생성된 신호인 신호 증폭 회로.
  19. 제 17항에 있어서,
    상기 공통 전류 싱킹부는
    상기 공통노드에 연결되고 상기 제어신호에 응답하여 양단에 전류가 흐르는 하나 이상의 공통 싱킹 트랜지스터; 및
    상기 공통노드에 연결되고 바이어스 전압에 응답하여 양단에 전류가 흐르는 하나 이상의 공통 추가 트랜지스터
    를 포함하는 신호 증폭 회로.
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