KR20190075206A - 수신 회로 및 이를 이용하는 집적 회로 시스템 - Google Patents

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Abstract

수신 회로는 제 1 증폭 회로 및 제 2 증폭 회로를 포함할 수 있다. 상기 제 1 증폭 회로는 제 1 신호 및 제 2 신호를 비대칭적으로 차동 증폭하여 제 1 출력 신호를 생성할 수 있다. 상기 제 2 증폭 회로는 상기 제 2 신호 및 상기 제 1 신호를 비대칭적으로 차동 증폭하여 제 2 출력 신호를 생성할 수 있다.

Description

수신 회로 및 이를 이용하는 집적 회로 시스템 {RECEIVING CIRCUIT AND INTEGRATED CIRCUIT SYSTEM}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 신호를 수신하는 수신 회로 및 이를 이용하는 집적 회로 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 집적 회로들을 포함할 수 있다. 컴퓨터 시스템 구성하는 집적 회로들은 다른 집적 회로들과 신호를 주고 받으며 통신할 수 있다. 상기 집적 회로들 사이에 전송되는 신호는 차동 신호 또는 싱글 엔디드(single-ended) 신호일 수 있다. 상기 집적 회로들은 다른 집적 회로로부터 전송된 신호를 수신하기 위해 수신 회로를 포함한다. 상기 수신 회로의 일반적인 형태는 차동 증폭기이다. 상기 차동 증폭기는 2개의 입력 신호의 차이를 차동 증폭하여 출력 신호를 생성할 수 있다.
본 발명의 실시예는 서로 독립적인 2개의 신호를 비대칭적으로 차동 증폭하여 2개의 입력 신호로부터 2개의 출력 신호를 생성할 수 있는 수신 회로 및 이를 이용하는 집적 회로 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 수신 회로는 제 1 정 입력 단자로 제 1 신호를 수신하고, 제 1 부 입력 단자로 제 2 신호를 수신하며, 상기 제 1 및 제 2 신호를 차동 증폭하여 제 1 출력 신호를 생성하는 제 1 증폭 회로; 및 제 2 정 입력 단자로 상기 제 2 신호를 수신하고, 제 2 부 입력 단자로 상기 제 1 신호를 수신하며, 상기 제 1 및 제 2 신호를 차동 증폭하여 제 2 출력 신호를 생성하는 제 2 증폭 회로를 포함하며, 상기 제 1 정 입력 단자와 상기 제 1 부 입력 단자는 서로 비대칭이고, 상기 제 2 정 입력 단자와 상기 제 2 부 입력 단자는 서로 비대칭일 수 있다.
본 발명의 실시예에 따른 수신 회로는 제 1 신호 및 제 2 신호를 차동 증폭하여 제 1 출력 신호를 생성하는 제 1 증폭 회로를 포함하고, 상기 제 1 증폭 회로는 상기 제 1 신호에 기초하여 제 1 부 출력 노드의 전압 레벨을 변화시키는 제 1 피모스 트랜지스터; 상기 제 2 신호에 기초하여 제 1 정 출력 노드의 전압 레벨을 변화시키는 제 2 피모스 트랜지스터; 상기 제 1 신호에 기초하여 제 2 부 출력 노드의 전압 레벨을 변화시키는 제 1 엔모스 트랜지스터; 및 상기 제 2 신호에 기초하여 제 1 정 출력 노드의 전압 레벨을 변화시키는 제 2 엔모스 트랜지스터를 포함하고, 상기 제 1 출력 신호는 상기 제 1 정 출력 노드로부터 출력되고, 상기 제 1 피모스 트랜지스터와 상기 제 2 피모스 트랜지스터는 서로 비대칭이고, 상기 제 1 엔모스 트랜지스터와 상기 제 2 엔모스 트랜지스터는 서로 비대칭일 수 있다.
본 발명의 실시예에 따른 수신 회로는 제 1 신호 및 제 2 신호를 비대칭적으로 차동 증폭하여 제 1 출력 신호를 생성하는 제 1 증폭 회로; 및 상기 제 2 신호 및 상기 제 1 신호를 비대칭적으로 차동 증폭하여 제 2 출력 신호를 생성하는 제 2 증폭 회로를 포함하고, 상기 제 1 및 제 2 신호는 서로 독립적인 싱글 엔디드 (single-ended) 신호일 수 있다.
본 발명의 실시예는 회로 면적을 감소시키면서 수신 회로의 효율적인 설계를 가능하게 한다.
도 1은 종래기술에 따른 수신 회로의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 수신 회로의 구체적인 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 수신 회로의 구체적인 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 수신 회로의 동작을 보여주는 테이블,
도 6은 본 발명의 실시예에 따른 집적 회로 시스템의 구성을 보여주는 도면이다.
도 1은 종래기술에 따른 수신 회로(10)의 구성을 보여주는 도면이다. 도 1에서, 상기 수신 회로(10)는 제 1 증폭기(11) 및 제 2 증폭기(12)를 포함할 수 있다. 상기 제 1 증폭기(11)는 정 입력 단자(P)와 부 입력 단자(N)를 포함하고, 상기 정 입력 단자(P)로 제 1 신호(IN1)를 수신하고, 상기 부 입력 단자(N)로 기준전압(VREF)을 수신할 수 있다. 상기 제 1 증폭기(11)는 상기 제 1 신호(IN1) 및 상기 기준전압(VREF)을 차동 증폭하여 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 2 증폭기(12)는 정 입력 단자(P)와 부 입력 단자(N)를 포함하고, 상기 정 입력 단자(P)로 상기 제 2 신호(IN2)를 수신하고, 상기 부 입력 단자(N)로 상기 기준전압(VREF)을 수신할 수 있다. 상기 제 2 증폭기(12)는 상기 제 2 신호(IN2) 및 상기 기준전압(VREF)을 차동 증폭하여 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 기준전압(VREF)은 상기 제 1 및 제 2 증폭기(11, 12)가 상기 제 1 및 제 2 신호(IN1, IN2)를 각각 증폭하기 위해 사용되는 전압으로서, 예를 들어, 상기 제 1 및 제 2 신호(IN1, IN2)의 스윙 폭의 절반에 대응하는 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 1 및 제 2 신호(IN1, IN2)가 제 1 레벨 및 제 2 레벨 사이에서 스윙하는 신호일 때, 상기 기준전압(VREF)은 상기 제 1 및 제 2 레벨의 합의 절반에 대응하는 전압 레벨을 가질 수 있다.
상기 제 1 증폭기(11)는 상기 제 1 신호(IN1) 및 상기 기준전압(VREF)을 대칭적으로 차동 증폭하여 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 2 증폭기(12)는 상기 제 2 신호(IN2) 및 상기 기준전압(VREF)을 대칭적으로 차동 증폭하여 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 예를 들어, 상기 제 1 증폭기(11)는 상기 제 1 신호(IN1)의 전압 레벨이 상기 기준전압(VREF)의 레벨보다 높을 때 하이 레벨을 갖는 상기 제 1 출력 신호(OUT)를 출력하고, 상기 제 1 신호(IN1)의 전압 레벨이 상기 기준전압(VREF)의 레벨보다 낮을 때 로우 레벨을 갖는 상기 제 1 출력 신호(OUT1)를 출력할 수 있다. 상기 제 2 증폭기(12)는 상기 제 2 신호(IN2)의 전압 레벨이 상기 기준전압(VREF)의 레벨보다 높을 때 하이 레벨을 갖는 상기 제 2 출력 신호(OUT2)를 출력하고, 상기 제 2 신호(OUT2)의 전압 레벨이 상기 기준전압(VREF)의 레벨보다 낮을 때 로우 레벨을 갖는 상기 제 2 출력 신호(OUT2)를 출력할 수 있다.
위와 같이, 상기 수신 회로(10)는 기준전압(VREF)을 필수적으로 사용해야 한다. 상기 기준전압(VREF)은 외부 장치로부터 공급될 수도 있고, 상기 수신 회로(10)를 포함하는 집적 회로의 내부에서 생성될 수도 있다. 종래기술에 따른 수신 회로는 다음과 같은 문제점을 가질 수 있다. 먼저, 종래기술은 제 1 및 제 2 신호(IN1, IN2)를 수신하기 위해 기준전압(VREF)이라는 제 3의 신호를 사용한다. 따라서, 지터(jitter) 나 노이즈(noise)가 발생하는 경우 정확한 신호의 수신을 어렵게 한다. 고속 동작 및 저전력 동작 환경일수록 지터나 노이즈의 발생 가능성은 높아질 수 있다. 다음으로, 상기 수신 회로(10)는 기준전압(VREF)을 수신해야 하므로, 추가적인 배선을 필요로 하고, 상기 기준전압(VREF)을 생성하거나 제공할 수 있는 구성을 추가로 구비해야 한다. 또한, 상기 기준전압(VREF)의 레벨을 안정화시키기 위해 일반적으로 디커플링 캐패시터(13)를 사용할 수 있다. 상기 디커플링 캐패시터(13)는 상기 기준전압(VREF)이 입력되는 노드와 연결될 수 있다. 상기 디커플링 캐패시터(13)를 사용하는 경우 기준전압(VREF)의 레벨을 안정화시킬 수 있지만, 기준전압(VREF)을 사용하는 증폭기의 개수가 증가할수록 더 많은 개수 또는 더 큰 사이즈를 갖는 캐패시터를 사용해야 하므로, 회로 면적을 증가시키는 단점이 있다. 또한, 디커플링 캐패시터(13)를 통해 또 다른 노이즈가 상기 수신 회로(10)로 유입될 수 있다.
도 2는 본 발명의 실시예에 따른 수신 회로(2)의 구성을 보여주는 도면이다. 본 발명의 실시예에 따른 수신 회로(2)는 도 1에 도시된 것과 같은 기준전압(VREF)을 사용하지 않고 입력 신호(IN1, IN2)로부터 출력 신호(OUT1, OUT2)를 생성할 수 있다. 상기 수신 회로(2)는 2개의 증폭 회로를 포함할 수 있고, 2개의 입력 신호로부터 2개의 출력 신호를 생성할 수 있다. 도 2에서, 상기 수신 회로(2)는 제 1 증폭 회로(210) 및 제 2 증폭 회로(220)를 포함할 수 있다. 상기 제 1 증폭 회로(210)는 제 1 신호(IN1) 및 제 2 신호(IN2)를 수신하고, 상기 제 1 및 제 2 신호(IN1, IN2)를 차동 증폭하여 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 2 증폭 회로(220)는 상기 제 2 신호(IN2) 및 상기 제 1 신호(IN1)를 수신하고, 상기 제 2 및 제 1 신호(IN2, IN1)를 차동 증폭하여 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 1 증폭 회로(210)는 상기 제 1 및 제 2 신호(IN1, IN2)를 비대칭적으로 차동 증폭하여 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 1 증폭 회로(210)는 상기 제 1 및 제 2 신호(IN1, IN2)를 비대칭적으로 차동 증폭하여 상기 제 1 신호(IN1)의 로직 레벨에 대응하는 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 2 증폭 회로(220)는 상기 제 1 및 제 2 신호(IN1, IN2)를 비대칭적으로 차동 증폭하여 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 증폭 회로(220)는 상기 제 1 및 제 2 신호(IN1, IN2)를 비대칭적으로 차동 증폭하여 상기 제 2 신호(IN2)의 로직 레벨에 대응하는 제 2 출력 신호(OUT2)를 생성할 수 있다.
상기 제 1 증폭 회로(210)는 제 1 정 입력 단자(P1) 및 제 1 부 입력 단자(N1)를 포함할 수 있다. 상기 제 1 신호(IN1)는 상기 제 1 정 입력 단자(P1)로 입력될 수 있고, 상기 제 2 신호(IN2)는 상기 제 1 부 입력 단자(N1)로 입력될 수 있다. 상기 제 1 정 입력 단자(P1)와 상기 제 1 부 입력 단자(N1)는 서로 비대칭적으로 설계될 수 있다. 예를 들어, 상기 제 1 정 입력 단자(P1)의 로딩은 상기 제 1 부 입력 단자(N1)의 로딩보다 작을 수 있다. 상기 제 1 정 입력 단자(P1)의 임피던스는 상기 제 1 부 입력 단자(N1)의 임피던스보다 작을 수 있다. 상기 제 1 정 입력 단자(P1)와 상기 제 1 부 입력 단자(N1)가 비대칭적으로 설계됨으로써, 상기 제 1 증폭 회로(210)는 상기 제 1 및 제 2 신호(IN1, IN2)를 비대칭적으로 차동 증폭할 수 있다.
상기 제 2 증폭 회로(220)는 제 2 정 입력 단자(P2) 및 제 2 부 입력 단자(N2)를 포함할 수 있다. 상기 제 2 신호(IN2)는 상기 제 2 정 입력 단자(P2)로 입력될 수 있고, 상기 제 1 신호(IN1)는 상기 제 2 부 입력 단자(N2)로 입력될 수 있다. 상기 제 2 정 입력 단자(P2)와 상기 제 2 부 입력 단자(N2)는 서로 비대칭적으로 설계될 수 있다. 예를 들어, 상기 제 2 정 입력 단자(P2)의 로딩은 상기 제 2 부 입력 단자(N2)의 로딩보다 작을 수 있다. 상기 제 2 정 입력 단자(P2)의 임피던스는 상기 제 2 부 입력 단자(N2)의 임피던스보다 작을 수 있다. 상기 제 2 정 입력 단자(P2)와 상기 제 2 부 입력 단자(N2)가 비대칭적으로 설계됨으로써, 상기 제 2 증폭 회로(220)는 상기 제 2 및 제 1 신호(IN2, IN1)를 비대칭적으로 차동 증폭할 수 있다. 상기 제 1 및 제 2 증폭 회로(210, 220)는 동일한 구조를 가질 수 있다. 상기 제 1 및 제 2 증폭 회로(210, 220)는 수신되는 2개의 신호를 비대칭적으로 차동 증폭함으로써, 도 1에 도시된 기준전압(VREF)을 사용하지 않고 2개의 신호로부터 2개의 출력 신호를 생성할 수 있다. 따라서, 본 발명의 실시예에 따른 수신 회로(2)는 상기 기준전압(VREF)을 생성하기 위한 회로와 상기 기준전압(VREF)의 레벨을 안정화시키기 위한 디커플링 캐패시터와 같은 구성을 구비할 필요가 없다.
도 3은 본 발명의 실시예에 따른 수신 회로(3)의 구체적인 구성을 보여주는 도면이다. 도 3에서, 상기 수신 회로(3)는 제 1 증폭 회로(310) 및 제 2 증폭 회로(320)를 포함할 수 있다. 상기 제 1 및 제 2 증폭 회로(310, 320)는 각각 비대칭 차동 증폭 동작을 수행할 수 있다. 상기 제 1 및 제 2 증폭 회로(310, 320)는 도 2에 도시된 제 1 및 제 2 증폭 회로(210, 220)로 각각 적용될 수 있다. 도 3에서, 상기 제 1 증폭 회로(310)는 제 1 정 입력 단자와 제 1 부 입력 단자를 포함할 수 있다. 상기 제 1 증폭 회로(310)는 P 타입 증폭기(310P) 및 N 타입 증폭기(310N)를 포함할 수 있다. 상기 P 타입 증폭기(310P)는 상기 제 1 및 제 2 신호(IN1, IN2)를 차동 증폭하여 제 1 정 출력 노드(PO1)를 통해 로우 레벨을 갖는 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 P 타입 증폭기(310P)는 비대칭 차동 증폭기일 수 있다. 상기 N 타입 증폭기(310N)는 상기 제 1 및 제 2 신호(IN1, IN2)를 차동 증폭하여 상기 제 1 정 출력 노드(PO1)를 통해 하이 레벨을 갖는 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 N 타입 차동 증폭기(310N)는 비대칭 차동 증폭기일 수 있다.
상기 P 타입 증폭기(310P)는 제 1 입력 트랜지스터(311) 및 제 2 입력 트랜지스터(312)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(311) 및 상기 제 2 입력 트랜지스터(312)는 각각 피모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(311)는 상기 제 1 신호(IN1)에 기초하여 제 1 부 출력 노드(NO11)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력 트랜지스터(312)는 상기 제 2 신호(IN2)에 기초하여 상기 제 1 정 출력 노드(PO1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 입력 트랜지스터(311)는 도 2에 도시된 상기 제 1 정 입력 단자(P1)의 일부일 수 있고, 상기 제 2 입력 트랜지스터(312)는 상기 제 1 부 입력 단자(N1)의 일부일 수 있다.
상기 제 1 입력 트랜지스터(311)는 상기 제 1 신호(IN1)를 수신하고, 제 1 부 출력 노드(NO11)와 제 1 공통 노드(CN11) 사이에 연결될 수 있다. 상기 제 1 입력 트랜지스터(311)는 게이트로 상기 제 1 신호(IN1)를 수신하고, 소스가 상기 제 1 공통 노드(CN11)와 연결되며, 드레인이 상기 제 1 부 출력 노드(NO11)와 연결될 수 있다. 상기 제 2 입력 트랜지스터(312)는 상기 제 2 신호(IN2)를 수신하고, 제 1 정 출력 노드(PO1)와 상기 제 1 공통 노드(CN11) 사이에 연결될 수 있다. 상기 제 2 입력 트랜지스터(312)는 게이트로 상기 제 2 신호(IN2)를 수신하고, 소스가 상기 제 1 공통 노드(CN11)와 연결되며, 드레인이 상기 제 1 정 출력 노드(PO1)와 연결될 수 있다. 상기 제 1 출력 신호(OUT1)는 상기 제 1 정 출력 노드(PO1)로부터 출력될 수 있다. 상기 제 1 공통 노드(CN11)는 제 1 전원전압(VH)을 수신할 수 있다. 상기 제 1 정 출력 노드(PO1) 및 상기 제 1 부 출력 노드(NO11)는 제 2 전원전압(VL)을 각각 수신할 수 있다. 상기 제 1 전원전압(VH)은 고전압일 수 있고, 예를 들어, 상기 제 1 전원전압(VH)은 고전압일 수 있다. 예를 들어, 상기 제 1 전원전압(VH)은 상기 수신 회로(3)를 포함하는 집적 회로의 전원전압일 수 있다. 상기 제 2 전원전압(VL)은 상기 제 1 전원전압(VH)보다 낮은 레벨을 갖는 저전압일 수 있고, 예를 들어, 상기 제 2 전원전압(VL)은 접지전압일 수 있다. 상기 P 타입 증폭기(310P)는 상기 제 1 정 출력 노드(PO1) 및 상기 제 1 부 출력 노드(NO11)로 상기 제 2 전원전압(VL)을 제공하는 수동 부하(313)를 더 포함할 수 있다. 상기 수동 부하(313)는 상기 제 1 정 출력 노드(PO1) 및 상기 제 1 부 출력 노드(NO11)를 상기 제 2 전원전압(VL) 단자와 각각 연결하는 저항을 포함할 수 있다. 상기 제 1 공통 노드(CN11)는 전류원(314)을 통해 제 1 전원전압(VH) 단자와 연결될 수 있다.
상기 제 1 입력 트랜지스터(311) 및 상기 제 2 입력 트랜지스터(312)는 서로 비대칭적으로 설계될 수 있다. 예를 들어, 상기 제 1 입력 트랜지스터(311)의 사이즈는 상기 제 2 입력 트랜지스터(312)의 사이즈보다 클 수 있다. 상기 제 1 입력 트랜지스터(311)의 구동력은 상기 제 2 입력 트랜지스터(312)의 구동력보다 클 수 있다. 상기 제 1 입력 트랜지스터(311)의 턴온 저항 값은 상기 제 2 입력 트랜지스터(312)의 턴온 저항 값보다 작을 수 있다. 따라서, 상기 제 1 입력 트랜지스터(311) 및 제 2 입력 트랜지스터(312)의 게이트로 동일한 레벨을 갖는 전압이 인가될 때, 상기 제 1 입력 트랜지스터(311)의 전류 구동력은 상기 제 2 입력 트랜지스터(312) 전류 구동력보다 클 수 있다.
상기 N 타입 증폭기(310N)는 제 3 입력 트랜지스터(315) 및 제 4 입력 트랜지스터(316)를 포함할 수 있다. 상기 제 3 입력 트랜지스터(315) 및 상기 제 4 입력 트랜지스터(316)는 각각 엔모스 트랜지스터일 수 있다. 상기 제 3 입력 트랜지스터(315)는 상기 제 1 신호(IN1)에 기초하여 제 2 부 출력 노드(NO12)의 전압 레벨을 변화시킬 수 있다. 상기 제 4 입력 트랜지스터(316)는 상기 제 2 신호(IN2)에 기초하여 상기 제 1 정 출력 노드(PO1)의 전압 레벨을 변화시킬 수 있다. 상기 제 3 입력 트랜지스터(315)는 도 2에 도시된 상기 제 1 정 입력 단자(P1)의 일부일 수 있고, 상기 제 4 입력 트랜지스터(316)는 상기 제 1 부 입력 단자(N1)의 일부일 수 있다.
상기 제 3 입력 트랜지스터(315)는 상기 제 1 신호(IN1)를 수신하고, 제 2 부 출력 노드(NO12)와 제 2 공통 노드(CN12) 사이에 연결될 수 있다. 상기 제 3 입력 트랜지스터(315)는 게이트로 상기 제 1 신호(IN1)를 수신하고, 드레인이 상기 제 2 부 출력 노드(NO12)와 연결되며, 소스가 상기 제 2 공통 노드(CN12)와 연결될 수 있다. 상기 제 4 입력 트랜지스터(316)는 상기 제 2 신호(IN2)를 수신하고, 제 1 정 출력 노드(PO1)와 상기 제 2 공통 노드(CN12) 사이에 연결될 수 있다. 상기 제 4 입력 트랜지스터(316)는 게이트로 상기 제 2 신호(IN2)를 수신하고, 드레인이 상기 제 1 정 출력 노드(PO1)와 연결되며, 소스가 상기 제 2 공통 노드(CN12)와 연결될 수 있다. 상기 제 2 공통 노드(CN12)는 상기 제 2 전원전압(VL)을 수신할 수 있다. 상기 제 1 정 출력 노드(PO1) 및 상기 제 2 부 출력 노드(NO12)는 상기 제 1 전원전압(VH)을 각각 수신할 수 있다. 상기 N 타입 증폭기(310N)는 상기 제 1 정 출력 노드(PO1) 및 상기 제 2 부 출력 노드(NO12)로 상기 제 1 전원전압(VH)을 제공하는 수동 부하(317)를 더 포함할 수 있다. 상기 수동 부하(317)는 상기 제 1 정 출력 노드(PO1) 및 상기 제 2 부 출력 노드(NO12)를 상기 제 1 전원전압(VH) 단자와 각각 연결하는 저항을 포함할 수 있다. 상기 제 2 공통 노드(CN12)는 전류원(318)을 통해 제 2 전원전압(VL) 단자와 연결될 수 있다.
상기 제 3 입력 트랜지스터(315) 및 상기 제 4 입력 트랜지스터(316)는 서로 비대칭적으로 설계될 수 있다. 예를 들어, 상기 제 3 입력 트랜지스터(315)의 사이즈는 상기 제 2 입력 트랜지스터(316)의 사이즈보다 클 수 있다. 상기 제 3 입력 트랜지스터(315)의 구동력은 상기 제 4 입력 트랜지스터(316)의 구동력보다 클 수 있다. 상기 제 3 입력 트랜지스터(315)의 턴온 저항 값은 상기 제 4 입력 트랜지스터(316)의 턴온 저항 값보다 작을 수 있다. 따라서, 상기 제 3 입력 트랜지스터(315) 및 제 4 입력 트랜지스터(316)의 게이트로 동일한 레벨을 갖는 전압이 인가될 때, 상기 제 3 입력 트랜지스터(315)의 전류 구동력은 상기 제 4 입력 트랜지스터(316) 전류 구동력보다 클 수 있다. 일 실시예에서, 상기 제 3 입력 트랜지스터(315)와 상기 제 4 입력 트랜지스터(316)의 비율은 상기 제 1 입력 트랜지스터(311)와 상기 제 2 입력 트랜지스터(312)의 비율과 동일할 수 있다. 예를 들어, 상기 제 3 입력 트랜지스터(315)와 상기 제 4 입력 트랜지스터(316)의 사이즈 비율은 상기 제 1 입력 트랜지스터(311)와 상기 제 2 입력 트랜지스터(312)의 사이즈 비율과 동일할 수 있다.
도 3에서, 상기 제 2 증폭 회로(320)는 상기 제 1 증폭 회로(310)와 실질적으로 동일한 구조를 가질 수 있다. 상기 제 2 증폭 회로(320)는 제 2 정 입력 단자와 제 2 부 입력 단자를 포함할 수 있다. 상기 제 2 증폭 회로(320)는 P 타입 증폭기(320P) 및 N 타입 증폭기(320N)를 포함할 수 있다. 상기 P 타입 증폭기(320P)는 상기 제 2 및 제 1 신호(IN2, IN1)를 차동 증폭하여 제 2 정 출력 노드(PO2)를 통해 로우 레벨을 갖는 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 P 타입 증폭기(320P)는 비대칭 차동 증폭기일 수 있다. 상기 N 타입 증폭기(320N)는 상기 제 2 및 제 1 신호(IN2, IN1)를 차동 증폭하여 상기 제 2 정 출력 노드(PO2)를 통해 하이 레벨을 갖는 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 N 타입 차동 증폭기(320N)는 비대칭 차동 증폭기일 수 있다.
상기 P 타입 증폭기(320P)는 제 1 입력 트랜지스터(321) 및 제 2 입력 트랜지스터(322)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(321) 및 상기 제 2 입력 트랜지스터(322)는 각각 피모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(321)는 상기 제 2 신호(IN2)에 기초하여 제 1 부 출력 노드(NO21)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력 트랜지스터(322)는 상기 제 1 신호(IN1)에 기초하여 상기 제 2 정 출력 노드(PO2)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 입력 트랜지스터(321)는 도 2에 도시된 상기 제 2 정 입력 단자(P2)의 일부일 수 있고, 상기 제 2 입력 트랜지스터(322)는 상기 제 2 부 입력 단자(N2)의 일부일 수 있다.
상기 제 1 입력 트랜지스터(321)는 상기 제 2 신호(IN2)를 수신하고, 제 1 부 출력 노드(NO21)와 제 1 공통 노드(CN21) 사이에 연결될 수 있다. 상기 제 1 입력 트랜지스터(321)는 게이트로 상기 제 2 신호(IN2)를 수신하고, 소스가 상기 제 1 공통 노드(CN21)와 연결되며, 드레인이 상기 제 1 부 출력 노드(NO21)와 연결될 수 있다. 상기 제 2 입력 트랜지스터(322)는 상기 제 1 신호(IN1)를 수신하고, 제 2 정 출력 노드(PO2)와 상기 제 1 공통 노드(CN21) 사이에 연결될 수 있다. 상기 제 2 입력 트랜지스터(322)는 게이트로 상기 제 1 신호(IN1)를 수신하고, 소스가 상기 제 1 공통 노드(CN21)와 연결되며, 드레인이 상기 제 2 정 출력 노드(PO2)와 연결될 수 있다. 상기 제 2 출력 신호(OUT2)는 상기 제 2 정 출력 노드(PO2)로부터 출력될 수 있다. 상기 제 1 공통 노드(CN21)는 제 1 전원전압(VH)을 수신할 수 있다. 상기 제 2 정 출력 노드(PO2) 및 상기 제 1 부 출력 노드(NO21)는 제 2 전원전압(VL)을 각각 수신할 수 있다. 상기 P 타입 증폭기(320P)는 상기 제 2 정 출력 노드(PO2) 및 상기 제 1 부 출력 노드(NO21)로 상기 제 2 전원전압(VL)을 제공하는 수동 부하(323)를 더 포함할 수 있다. 상기 수동 부하(323)는 상기 제 2 정 출력 노드(PO2) 및 상기 제 1 부 출력 노드(NO21)를 상기 제 2 전원전압(VL) 단자와 각각 연결하는 저항을 포함할 수 있다. 상기 제 1 공통 노드(CN21)는 전류원(324)을 통해 제 1 전원전압(VH) 단자와 연결될 수 있다.
상기 제 1 입력 트랜지스터(321) 및 상기 제 2 입력 트랜지스터(322)는 서로 비대칭적으로 설계될 수 있다. 예를 들어, 상기 제 1 입력 트랜지스터(321)의 사이즈는 상기 제 2 입력 트랜지스터(322)의 사이즈보다 클 수 있다. 상기 제 1 입력 트랜지스터(321)의 구동력은 상기 제 2 입력 트랜지스터(322)의 구동력보다 클 수 있다. 상기 제 1 입력 트랜지스터(321)의 턴온 저항 값은 상기 제 2 입력 트랜지스터(322)의 턴온 저항 값보다 작을 수 있다. 따라서, 상기 제 1 입력 트랜지스터(321) 및 제 2 입력 트랜지스터(322)의 게이트로 동일한 레벨을 갖는 전압이 인가될 때, 상기 제 1 입력 트랜지스터(321)의 전류 구동력은 상기 제 2 입력 트랜지스터(322) 전류 구동력보다 클 수 있다.
상기 N 타입 증폭기(320N)는 제 3 입력 트랜지스터(325) 및 제 4 입력 트랜지스터(326)를 포함할 수 있다. 상기 제 3 입력 트랜지스터(325) 및 상기 제 4 입력 트랜지스터(326)는 각각 엔모스 트랜지스터일 수 있다. 상기 제 3 입력 트랜지스터(325)는 상기 제 2 신호(IN2)에 기초하여 제 2 부 출력 노드(NO22)의 전압 레벨을 변화시킬 수 있다. 상기 제 4 입력 트랜지스터(326)는 상기 제 1 신호(IN1)에 기초하여 상기 제 2 정 출력 노드(PO2)의 전압 레벨을 변화시킬 수 있다. 상기 제 3 입력 트랜지스터(325)는 도 2에 도시된 상기 제 2 정 입력 단자(P2)의 일부일 수 있고, 상기 제 4 입력 트랜지스터(326)는 상기 제 2 부 입력 단자(N2)의 일부일 수 있다.
상기 제 3 입력 트랜지스터(325)는 상기 제 2 신호(IN2)를 수신하고, 제 2 부 출력 노드(NO22)와 제 2 공통 노드(CN22) 사이에 연결될 수 있다. 상기 제 3 입력 트랜지스터(325)는 게이트로 상기 제 2 신호(IN2)를 수신하고, 드레인이 상기 제 2 부 출력 노드(NO22)와 연결되며, 소스가 상기 제 2 공통 노드(CN22)와 연결될 수 있다. 상기 제 4 입력 트랜지스터(326)는 상기 제 1 신호(IN1)를 수신하고, 제 2 정 출력 노드(PO2)와 상기 제 2 공통 노드(CN22) 사이에 연결될 수 있다. 상기 제 4 입력 트랜지스터(326)는 게이트로 상기 제 1 신호(IN1)를 수신하고, 드레인이 상기 제 2 정 출력 노드(PO2)와 연결되며, 소스가 상기 제 2 공통 노드(CN22)와 연결될 수 있다. 상기 제 2 공통 노드(CN22)는 상기 제 2 전원전압(VL)을 수신할 수 있다. 상기 제 2 정 출력 노드(PO2) 및 상기 제 2 부 출력 노드(NO22)는 상기 제 1 전원전압(VH)을 각각 수신할 수 있다. 상기 N 타입 증폭기(320N)는 상기 제 2 정 출력 노드(PO2) 및 상기 제 2 부 출력 노드(NO22)로 상기 제 1 전원전압(VH)을 제공하는 수동 부하(327)를 더 포함할 수 있다. 상기 수동 부하(327)는 상기 제 2 정 출력 노드(PO2) 및 상기 제 2 부 출력 노드(NO22)를 상기 제 1 전원전압(VH) 단자와 각각 연결하는 저항을 포함할 수 있다. 상기 제 2 공통 노드(CN22)는 전류원(328)을 통해 제 2 전원전압(VL) 단자와 연결될 수 있다.
상기 제 3 입력 트랜지스터(325) 및 상기 제 4 입력 트랜지스터(326)는 서로 비대칭적으로 설계될 수 있다. 예를 들어, 상기 제 3 입력 트랜지스터(325)의 사이즈는 상기 제 2 입력 트랜지스터(326)의 사이즈보다 클 수 있다. 상기 제 3 입력 트랜지스터(325)의 구동력은 상기 제 4 입력 트랜지스터(326)의 구동력보다 클 수 있다. 상기 제 3 입력 트랜지스터(325)의 턴온 저항 값은 상기 제 4 입력 트랜지스터(326)의 턴온 저항 값보다 작을 수 있다. 따라서, 상기 제 3 입력 트랜지스터(325) 및 제 4 입력 트랜지스터(326)의 게이트로 동일한 레벨을 갖는 전압이 인가될 때, 상기 제 3 입력 트랜지스터(325)의 전류 구동력은 상기 제 4 입력 트랜지스터(326) 전류 구동력보다 클 수 있다. 일 실시예에서, 상기 제 3 입력 트랜지스터(325)와 상기 제 4 입력 트랜지스터(326)의 비율은 상기 제 1 입력 트랜지스터(321)와 상기 제 2 입력 트랜지스터(322)의 비율과 동일할 수 있다. 예를 들어, 상기 제 3 입력 트랜지스터(325)와 상기 제 4 입력 트랜지스터(326)의 사이즈 비율은 상기 제 1 입력 트랜지스터(321)와 상기 제 2 입력 트랜지스터(322)의 사이즈 비율과 동일할 수 있다.
일 실시예에서, 상기 제 1 증폭 회로(310)의 제 1 입력 트랜지스터(311) 및 제 2 입력 트랜지스터(312)는 상기 제 2 증폭 회로(320)의 제 1 입력 트랜지스터(321) 및 제 2 입력 트랜지스터(322)와 각각 동일한 사이즈를 가질 수 있고, 상기 제 1 증폭 회로(310)의 제 3 입력 트랜지스터(315) 및 제 4 입력 트랜지스터(316)는 상기 제 2 증폭 회로(320)의 제 3 입력 트랜지스터(325) 및 제 4 입력 트랜지스터(326)와 각각 동일한 사이즈를 가질 수 있다. 일 실시예에서, 상기 제 1 증폭 회로(310)의 제 1 입력 트랜지스터(311) 및 제 2 입력 트랜지스터(312)는 상기 제 2 증폭 회로(320)의 제 1 입력 트랜지스터(321) 및 제 2 입력 트랜지스터(322)와 각각 동일한 구동력을 가질 수 있고, 상기 제 1 증폭 회로(310)의 제 3 입력 트랜지스터(315) 및 제 4 입력 트랜지스터(316)는 상기 제 2 증폭 회로(320)의 제 3 입력 트랜지스터(325) 및 제 4 입력 트랜지스터(326)와 각각 동일한 구동력을 가질 수 있다. 일 실시예에서, 상기 제 1 증폭 회로(310)의 제 1 입력 트랜지스터(311) 및 제 2 입력 트랜지스터(312)는 상기 제 2 증폭 회로(320)의 제 1 입력 트랜지스터(321) 및 제 2 입력 트랜지스터(322)와 각각 동일한 턴온 저항 값을 가질 수 있고, 상기 제 1 증폭 회로(310)의 제 3 입력 트랜지스터(315) 및 제 4 입력 트랜지스터(316)는 상기 제 2 증폭 회로(320)의 제 3 입력 트랜지스터(325) 및 제 4 입력 트랜지스터(326)와 각각 동일한 턴온 저항 값을 가질 수 있다.
도 4는 본 발명의 실시예에 따른 수신 회로(4)의 구성을 보여주는 도면이다. 상기 수신 회로(4)는 제 1 증폭 회로(410) 및 제 2 증폭 회로(420)를 포함할 수 있다. 상기 제 1 및 제 2 증폭 회로(410, 420)는 도 2에 도시된 제 1 및 제 2 증폭 회로(210, 220)로 각각 적용될 수 있다. 도 4에서, 상기 제 1 및 제 2 증폭 회로(410, 420)는 비대칭 차동 증폭 동작을 수행할 수 있다. 상기 제 1 및 제 2 증폭 회로(410, 420)는 입력되는 신호와 출력되는 신호가 상이할 뿐 실질적으로 서로 동일한 구조를 가질 수 있다. 또한, 상기 제 1 및 제 2 증폭 회로(410, 420)는 도 3에 도시된 제 1 및 제 2 증폭 회로(310, 320)와 유사한 구조를 가질 수 있다.
상기 제 1 증폭 회로(410)는 P 타입 증폭기(410P) 및 N 타입 증폭기(410N)를 포함할 수 있다. 상기 P 타입 증폭기(410P)는 제 1 및 제 2 입력 트랜지스터(411, 412)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(411)는 게이트로 상기 제 1 신호(IN1)를 수신하고, 소스가 제 1 공통 노드(CN31)와 연결되며, 드레인이 제 1 부 출력 노드(NO31)와 연결될 수 있다. 상기 제 2 입력 트랜지스터(412)는 게이트로 상기 제 2 신호(IN2)를 수신하고, 소스가 상기 제 1 공통 노드(CN31)와 연결되며, 드레인이 제 1 정 출력 노드(PO3)와 연결될 수 있다. 상기 제 1 출력 신호(OUT1)는 상기 제 1 정 출력 노드(PO3)로부터 출력될 수 있다. 상기 제 P 타입 증폭기(410P)는 능동 부하(413)를 더 포함할 수 있다. 상기 P 타입 증폭기(410P)는 상기 능동 부하(413)를 통해 상기 제 1 정 출력 노드(PO3) 및 제 1 부 출력 노드(NO31)로 상기 제 2 전원전압(VL)을 인가할 수 있다. 상기 능동 부하(413)는 전류 미러일 수 있고, 도 3에 도시된 수동 부하(313)를 대체하는 구성일 수 있다. 상기 제 1 공통 노드(CN31)는 전류원(414)을 통해 상기 제 1 전원전압(VH) 단자와 연결될 수 있다.
상기 N 타입 증폭기(410N)는 제 3 및 제 4 입력 트랜지스터(415, 416)를 포함할 수 있다. 상기 제 3 입력 트랜지스터(415)는 게이트로 상기 제 1 신호(IN1)를 수신하고, 드레인이 제 2 부 출력 노드(NO32)와 연결되고, 소스가 제 2 공통 노드(CN32)와 연결될 수 있다. 상기 제 4 입력 트랜지스터(416)는 게이트로 상기 제 2 신호(IN2)를 수신하고, 드레인이 제 1 정 출력 노드(PO3)와 연결되며, 소스가 상기 제 2 공통 노드(CN32)와 연결될 수 있다. 상기 제 1 출력 신호(OUT1)는 상기 제 1 정 출력 노드(PO3)로부터 출력될 수 있다. 상기 N 타입 증폭기(410N)는 능동 부하(417)를 통해 상기 제 1 정 출력 노드(PO3) 및 제 2 부 출력 노드(NO32)로 상기 제 1 전원전압(VH)을 인가할 수 있다. 상기 능동 부하(417)는 전류 미러일 수 있고, 도 3에 도시된 수동 부하(317)를 대체하는 구성일 수 있다. 상기 제 2 공통 노드(CN32)는 전류원(418)을 통해 상기 제 2 전원전압(VL) 단자와 연결될 수 있다.
상기 제 2 증폭 회로(420)는 P 타입 증폭기(420P) 및 N 타입 증폭기(420N)를 포함할 수 있다. 상기 P 타입 증폭기(420P)는 제 1 및 제 2 입력 트랜지스터(421, 422)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(421)는 게이트로 상기 제 2 신호(IN2)를 수신하고, 소스가 제 1 공통 노드(CN41)와 연결되며, 드레인이 제 1 부 출력 노드(NO41)와 연결될 수 있다. 상기 제 2 입력 트랜지스터(422)는 게이트로 상기 제 1 신호(IN1)를 수신하고, 소스가 상기 제 1 공통 노드(CN41)와 연결되며, 드레인이 제 2 정 출력 노드(PO4)와 연결될 수 있다. 상기 제 2 출력 신호(OUT2)는 상기 제 2 정 출력 노드(PO4)로부터 출력될 수 있다. 상기 제 P 타입 증폭기(420P)는 능동 부하(423)를 더 포함할 수 있다. 상기 P 타입 증폭기(420P)는 상기 능동 부하(423)를 통해 상기 제 2 정 출력 노드(PO4) 및 제 1 부 출력 노드(NO41)로 상기 제 2 전원전압(VL)을 인가할 수 있다. 상기 능동 부하(423)는 전류 미러일 수 있고, 도 3에 도시된 수동 부하(323)를 대체하는 구성일 수 있다. 상기 제 1 공통 노드(CN41)는 전류원(424)을 통해 상기 제 1 전원전압(VH) 단자와 연결될 수 있다.
상기 N 타입 증폭기(420N)는 제 3 및 제 4 입력 트랜지스터(425, 426)를 포함할 수 있다. 상기 제 3 입력 트랜지스터(425)는 게이트로 상기 제 2 신호(IN2)를 수신하고, 드레인이 제 2 부 출력 노드(NO42)와 연결되고, 소스가 제 2 공통 노드(CN42)와 연결될 수 있다. 상기 제 4 입력 트랜지스터(426)는 게이트로 상기 제 1 신호(IN1)를 수신하고, 드레인이 제 2 정 출력 노드(PO4)와 연결되며, 소스가 상기 제 2 공통 노드(CN42)와 연결될 수 있다. 상기 제 2 출력 신호(OUT2)는 상기 제 2 정 출력 노드(PO4)로부터 출력될 수 있다. 상기 N 타입 증폭기(420N)는 능동 부하(427)를 통해 상기 제 2 정 출력 노드(PO4) 및 제 2 부 출력 노드(NO42)로 상기 제 1 전원전압(VH)을 인가할 수 있다. 상기 능동 부하(427)는 전류 미러일 수 있고, 도 3에 도시된 수동 부하(327)를 대체하는 구성일 수 있다. 상기 제 2 공통 노드(CN42)는 전류원(428)을 통해 상기 제 2 전원전압(VL) 단자와 연결될 수 있다.
도 5는 본 발명의 실시예에 따른 수신 회로의 동작을 보여주는 테이블이다. 도 3 및 도 5를 참조하여 본 발명의 실시예에 따른 수신 회로(3)의 동작을 설명하면 다음과 같다. 제 1 신호(IN1)가 로우 레벨이고 제 2 신호(IN2)가 로우 레벨일 때, 상기 제 1 및 제 2 증폭 회로(310, 320)의 N 타입 증폭기(310N, 320N)는 증폭 동작을 수행하지 않고, 상기 제 1 및 제 2 증폭 회로(310, 320)의 P 타입 증폭기(310P, 320P)가 증폭 동작을 수행할 수 있다. 상기 P 타입 증폭기(310P)의 제 1 및 제 2 입력 트랜지스터(311, 312)는 상기 제 1 및 제 2 신호(IN1, IN2)에 기초하여 턴온되고, 상기 P 타입 증폭기(320P)의 제 1 및 제 2 입력 트랜지스터(321, 322)도 상기 제 1 및 제 2 신호(IN1, IN2)에 기초하여 턴온될 수 있다. 이 때, 상기 제 1 입력 트랜지스터(311, 321)의 사이즈는 상기 제 2 입력 트랜지스터(312, 322)의 사이즈보다 크므로, 상기 제 1 입력 트랜지스터(311, 321)를 통해 흐르는 전류량은 상기 제 2 입력 트랜지스터(312, 322)를 통해 흐르는 전류량보다 클 수 있다. 따라서, 상기 제 1 정 출력 노드(PO1)는 상기 제 1 부 출력 노드(NO11)에 비해 상대적으로 낮은 레벨을 가질 수 있고, 상기 제 1 정 출력 노드(PO1)를 통해 로우 레벨을 갖는 제 1 출력 신호(OUT1)가 생성될 수 있다. 마찬가지로, 상기 제 2 정 출력 노드(PO2)는 상기 제 1 부 출력 노드(NO21)에 비해 상대적으로 낮은 레벨을 가질 수 있고, 상기 제 2 정 출력 노드(PO2)를 통해 로우 레벨을 갖는 제 2 출력 신호(OUT2)가 생성될 수 있다.
상기 제 1 신호(IN1)가 로우 레벨이고, 상기 제 2 신호(IN2)가 하이 레벨일 때, 상기 P 타입 증폭기(310P)의 제 1 입력 트랜지스터(311)와 상기 N 타입 증폭기(310N)의 제 4 입력 트랜지스터(316)가 턴온될 수 있다. 상기 P 타입 증폭기(310P)의 제 2 입력 트랜지스터(312)와 상기 N 타입 증폭기(310N)의 제 3 입력 트랜지스터(315)는 턴오프될 수 있다. 따라서, 상기 제 1 정 출력 노드(PO1)를 통해 로우 레벨을 갖는 제 1 출력 신호(OUT1)가 생성될 수 있다. 또한, 상기 P 타입 증폭기(320P)의 제 2 트랜지스터(322)와 상기 N 타입 증폭기(320N)의 제 3 트랜지스터(325)는 턴온될 수 있고, 상기 P 타입 증폭기(320P)의 제 1 입력 트랜지스터(321)와 상기 N 타입 증폭기(320N)의 제 4 입력 트랜지스터(326)는 턴오프될 수 있다. 따라서, 상기 제 2 정 출력 노드(PO2)를 통해 하이 레벨을 갖는 제 2 출력 신호(OUT2)가 생성될 수 있다.
상기 제 1 신호(IN1)가 하이 레벨이고, 상기 제 2 신호(IN2)가 로우 레벨일 때, 상기 P 타입 증폭기(310P)의 제 2 입력 트랜지스터(312)와 상기 N 타입 증폭기(310N)의 제 3 입력 트랜지스터(315)가 턴온될 수 있다. 상기 P 타입 증폭기(310P)의 제 1 입력 트랜지스터(311)와 상기 N 타입 증폭기(310N)의 제 4 입력 트랜지스터(316)는 턴오프될 수 있다. 따라서, 상기 제 1 정 출력 노드(PO1)를 통해 하이 레벨을 갖는 제 1 출력 신호(OUT1)가 생성될 수 있다. 또한, 상기 P 타입 증폭기(320P)의 제 1 트랜지스터(321)와 상기 N 타입 증폭기(320N)의 제 4 트랜지스터(326)는 턴온될 수 있고, 상기 P 타입 증폭기(320P)의 제 2 입력 트랜지스터(322)와 상기 N 타입 증폭기(320N)의 제 3 입력 트랜지스터(325)는 턴오프될 수 있다. 따라서, 상기 제 2 정 출력 노드(PO2)를 통해 로우 레벨을 갖는 제 2 출력 신호(OUT2)가 생성될 수 있다.
상기 제 1 신호(IN1) 및 상기 제 2 신호(IN2)가 모두 하이 레벨일 때, 상기 제 1 및 제 2 증폭 회로(310, 320)의 P 타입 증폭기(310P, 320P)는 증폭 동작을 수행하지 않고, 상기 제 1 및 제 2 증폭 회로(310, 320)의 N 타입 증폭기(310N, 320N)가 증폭 동작을 수행할 수 있다. 상기 N 타입 증폭기(310N)의 제 3 및 제 4 트랜지스터(315, 316)는 상기 제 1 및 제 2 신호(IN1, IN2)에 기초하여 턴온되고, 상기 N 타입 증폭기(320N)의 제 3 및 제 4 입력 트랜지스터(325, 326)도 상기 제 1 및 제 2 신호(IN1, IN2)에 기초하여 턴온될 수 있다. 이 때, 상기 제 3 입력 트랜지스터(315, 325)의 사이즈 및/또는 구동력은 상기 제 4 입력 트랜지스터(316, 326)의 사이즈 및/또는 구동력보다 크기 때문에, 상기 제 3 입력 트랜지스터(315, 325)를 통해 흐르는 전류량은 상기 제 4 입력 트랜지스터(316, 326)를 통해 흐르는 전류량보다 클 수 있다. 따라서, 상기 제 1 정 출력 노드(PO1)는 상기 제 2 부 출력 노드(NO12)보다 상대적으로 높은 전압 레벨을 가질 수 있고, 상기 제 1 정 출력 노드(PO1)를 통해 하이 레벨을 갖는 제 1 출력 신호(OUT1)가 생성될 수 있다. 마찬가지로, 상기 제 2 정 출력 노드(PO2)는 상기 제 2 부 출력 노드(NO22)보다 상대적으로 높은 전압 레벨을 가질 수 있고, 상기 제 2 정 출력 노드(PO2)를 통해 하이 레벨을 갖는 제 2 출력 신호(OUT2)가 생성될 수 있다. 위와 같이, 본 발명의 실시예에 따른 수신 회로는 2개의 입력 단자를 비대칭적으로 설계하고, 비대칭 차동 증폭 동작을 수행하므로, 기준전압을 사용하지 않더라도, 수신되는 2개의 신호의 전압 레벨에 대응하는 2개의 출력 신호를 생성할 수 있다.
도 6은 본 발명의 실시예에 따른 집적 회로 시스템(1000)의 구성을 보여주는 도면이다. 도 6에서, 상기 집적 회로 시스템(1000)은 반도체 시스템일 수 있다. 상기 집적 회로 시스템은 예를 들어, 제 1 반도체 장치(1100) 및 제 2 반도체 장치(1200)를 포함할 수 있다. 상기 제 1 반도체 장치(1100)는 상기 제 2 반도체 장치(1200)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(1100)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(1100)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 또한, 상기 제 1 반도체 장치(1100)는 상기 제 2 반도체 장치(1200)를 테스트하기 위한 테스트 장치 또는 테스트 장비일 수도 있다. 상기 제 2 반도체 장치(1200)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 집적 회로 시스템(1000)은 복수의 버스를 포함할 수 있고, 상기 제 1 및 제 2 반도체 장치(1100, 1200)는 상기 복수의 버스를 통해 서로 연결될 수 있다. 상기 복수의 버스는 단방향 버스와 양방향 버스를 포함할 수 있다. 상기 복수의 버스를 통해 복수의 신호가 각각 전송될 수 있다. 상기 단방향 버스는 클럭 버스, 커맨드 버스 및 어드레스 버스 등을 포함할 수 있고, 상기 단방향 버스를 통해 클럭 신호, 커맨드 신호 및 어드레스 신호 등이 전송될 수 있다. 상기 양방향 버스는 데이터 버스 및 데이터 스트로브 버스를 포함할 수 있고, 상기 양방향 버스를 통해 데이터 및 데이터 스트로브 신호 등이 전송될 수 있다.
도 6에서, 상기 집적 회로 시스템(1000)은 제 1 및 제 2 단방향 버스(1311, 1312)를 포함할 수 있다. 상기 제 1 반도체 장치(1100)는 상기 제 1 및 제 2 단방향 버스(1311, 1312)를 통해 상기 제 2 반도체 장치(1200)로 신호를 전송하고, 상기 제 2 반도체 장치(1200)는 상기 제 1 및 제 2 단방향 버스(1311, 1312)를 통해 전송된 신호를 수신할 수 있다. 상기 제 1 반도체 장치(1100)는 상기 제 1 및 제 2 단방향 버스(1311, 1312)로 신호를 전송하기 위한 전송기(1111, 1113)를 각각 포함할 수 있고, 상기 제 2 반도체 장치(1200)는 상기 제 1 및 제 2 단방향 버스(1311, 1312)를 통해 전송된 신호를 수신하기 위한 수신기(1212, 1214)를 각각 포함할 수 있다. 상기 제 1 및 제 2 단방향 버스(1311, 1312)를 통해 싱글 엔디드 신호가 전송될 수 있다. 도 2 내지 도 4에 도시된 수신 회로(2, 3, 4)는 상기 수신기(1212, 1214)로 적용될 수 있다. 상기 수신기(1212)는 상기 제 1 및 제 2 단방향 버스(1311, 1312)를 통해 전송된 신호를 비대칭 차동 증폭할 수 있고, 상기 수신기(1214)는 상기 제 2 및 제 1 단방향 버스(1312, 1311)를 통해 전송된 신호를 비대칭 차동 증폭할 수 있다.
상기 집적 회로 시스템(1000)은 제 1 내지 제 3 양방향 버스(1321, 1322, 1323)를 포함할 수 있다. 상기 제 1 반도체 장치(1100)는 제 1 내지 제 3 양방향 버스(1321, 1322, 1323)와 각각 연결되는 전송기(1121, 1123, 1125) 및 수신기(1122, 1124, 1126)를 포함할 수 있다. 상기 제 2 반도체 장치(1200)는 상기 제 1 내지 제 3 양방향 버스(1321, 1322, 1323)와 각각 연결되는 전송기(1221, 1223, 1225) 및 수신기(1222, 1224, 1226)를 포함할 수 있다. 상기 제 1 내지 제 3 양방향 버스(1321, 1322, 1323)를 통해 싱글 엔디드 신호가 전송될 수 있다. 도 2 내지 도 4에 도시된 수신 회로(2, 3, 4)는 상기 제 1 양방향 버스(1321)와 연결되는 수신기(1222) 및 상기 제 2 양방향 버스(1322)와 연결되는 수신기(1224)로 적용될 수 있다. 상기 수신기(1222)는 상기 제 1 및 제 2 양방향 버스(1321, 1322)를 통해 전송된 신호를 비대칭 차동 증폭할 수 있고, 상기 수신기(1224)는 상기 제 2 및 제 1 양방향 버스(1322, 1321)를 통해 전송된 신호를 비대칭 차동 증폭할 수 있다. 도 2 내지 도 4에 도시된 수신 회로(2, 3, 4)는 다양하게 상기 집적 회로 시스템(1000)으로 적용될 수 있을 것이다. 예를 들어, 도 2 내지 도 4에 도시된 수신 회로(2, 3, 4)는 상기 제 2 및 제 3 양방향 버스(1322, 1323)와 연결되는 제 2 반도체 장치(1200)의 수신기(1224, 1226)로 적용될 수도 있고, 상기 제 1 및 제 2 양방향 버스(1321, 1322)와 연결되는 제 1 반도체 장치(1100)의 수신기(1122, 1124)로 적용될 수도 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 제 1 정 입력 단자로 제 1 신호를 수신하고, 제 1 부 입력 단자로 제 2 신호를 수신하며, 상기 제 1 및 제 2 신호를 차동 증폭하여 제 1 출력 신호를 생성하는 제 1 증폭 회로; 및
    제 2 정 입력 단자로 상기 제 2 신호를 수신하고, 제 2 부 입력 단자로 상기 제 1 신호를 수신하며, 상기 제 1 및 제 2 신호를 차동 증폭하여 제 2 출력 신호를 생성하는 제 2 증폭 회로를 포함하며,
    상기 제 1 정 입력 단자와 상기 제 1 부 입력 단자는 서로 비대칭이고, 상기 제 2 정 입력 단자와 상기 제 2 부 입력 단자는 서로 비대칭인 수신 회로.
  2. 제 1 항에 있어서,
    상기 제 1 부 입력 단자의 로딩은 상기 제 1 정 입력 단자의 로딩보다 크고, 상기 제 2 부 입력 단자의 로딩은 상기 제 2 정 입력 단자의 로딩보다 큰 수신 회로.
  3. 제 1 항에 있어서,
    상기 제 1 증폭 회로는 상기 제 1 및 제 2 신호를 증폭하여 제 1 정 출력 노드를 통해 로우 레벨을 갖는 상기 제 1 출력 신호를 생성하는 P 타입 증폭기; 및
    상기 제 1 및 제 2 신호를 차동 증폭하여 상기 제 1 정 출력 노드를 통해 하이 레벨을 갖는 상기 제 1 출력 신호를 생성하는 N 타입 증폭기를 포함하는 수신 회로.
  4. 제 3 항에 있어서,
    상기 P 타입 증폭기는 상기 제 1 신호를 수신하여 제 1 부 출력 노드의 전압 레벨을 변화시키는 제 1 입력 트랜지스터; 및
    상기 제 2 신호를 수신하여 상기 제 1 정 출력 노드의 전압 레벨을 변화시키는 제 2 입력 트랜지스터를 포함하고,
    상기 제 1 입력 트랜지스터는 상기 제 2 입력 트랜지스터보다 큰 사이즈를 갖는 수신 회로.
  5. 제 3 항에 있어서,
    상기 N 타입 증폭기는 상기 제 1 신호를 수신하여 제 2 부 출력 노드의 전압 레벨을 변화시키는 제 3 입력 트랜지스터; 및
    상기 제 2 신호를 수신하여 상기 제 1 정 출력 노드의 전압 레벨을 변화시키는 제 4 입력 트랜지스터를 포함하고,
    상기 제 3 입력 트랜지스터는 상기 제 4 입력 트랜지스터보다 큰 사이즈를 갖는 수신 회로.
  6. 제 1 항에 있어서,
    상기 제 2 증폭 회로는 상기 제 2 및 제 1 신호를 증폭하여 제 2 정 출력 노드를 통해 로우 레벨을 갖는 상기 제 2 출력 신호를 생성하는 P 타입 증폭기; 및
    상기 제 2 및 제 1 신호를 증폭하여 상기 제 2 정 출력 노드를 통해 하이 레벨을 갖는 상기 제 2 출력 신호를 생성하는 N 타입 증폭기를 포함하는 수신 회로.
  7. 제 6 항에 있어서,
    상기 P 타입 증폭기는 상기 제 2 신호에 기초하여 제 1 부 출력 노드의 전압 레벨을 변화시키는 제 1 입력 트랜지스터; 및
    상기 제 1 신호에 기초하여 상기 제 2 정 출력 노드의 전압 레벨을 변화시키는 제 2 입력 트랜지스터를 포함하고,
    상기 제 1 입력 트랜지스터는 상기 제 2 입력 트랜지스터보다 큰 사이즈를 갖는 수신 회로.
  8. 제 6 항에 있어서,
    상기 N 타입 증폭기는 상기 제 2 신호에 기초하여 제 2 부 출력 노드의 전압 레벨을 변화시키는 제 3 입력 트랜지스터; 및
    상기 제 1 신호에 기초하여 상기 제 2 정 출력 노드의 전압 레벨을 변화시키는 제 4 입력 트랜지스터를 포함하고,
    상기 제 3 입력 트랜지스터는 상기 제 4 입력 트랜지스터보다 큰 사이즈를 갖는 수신 회로.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 신호는 서로 독립적인 싱글 엔디드 (single-ended) 신호인 수신 회로.
  10. 제 1 신호 및 제 2 신호를 차동 증폭하여 제 1 출력 신호를 생성하는 제 1 증폭 회로를 포함하고,
    상기 제 1 증폭 회로는 상기 제 1 신호에 기초하여 제 1 부 출력 노드의 전압 레벨을 변화시키는 제 1 피모스 트랜지스터;
    상기 제 2 신호에 기초하여 제 1 정 출력 노드의 전압 레벨을 변화시키는 제 2 피모스 트랜지스터;
    상기 제 1 신호에 기초하여 제 2 부 출력 노드의 전압 레벨을 변화시키는 제 1 엔모스 트랜지스터; 및
    상기 제 2 신호에 기초하여 제 1 정 출력 노드의 전압 레벨을 변화시키는 제 2 엔모스 트랜지스터를 포함하고,
    상기 제 1 출력 신호는 상기 제 1 정 출력 노드로부터 출력되고, 상기 제 1 피모스 트랜지스터와 상기 제 2 피모스 트랜지스터는 서로 비대칭이고, 상기 제 1 엔모스 트랜지스터와 상기 제 2 엔모스 트랜지스터는 서로 비대칭인 수신 회로.
  11. 제 10 항에 있어서,
    상기 제 1 피모스 트랜지스터는 상기 제 2 피모스 트랜지스터보다 작은 턴온 저항 값을 갖고, 상기 제 1 엔모스 트랜지스터는 상기 제 2 엔모스 트랜지스터보다 작은 턴온 저항 값을 갖는 수신 회로.
  12. 제 10 항에 있어서,
    상기 제 1 피모스 트랜지스터의 사이즈는 상기 제 2 피모스 트랜지스터의 사이즈보다 크고, 상기 제 1 엔모스 트랜지스터의 사이즈는 상기 제 2 엔모스 트랜지스터의 사이즈보다 큰 수신 회로.
  13. 제 10 항에 있어서,
    상기 제 1 피모스 트랜지스터의 구동력은 상기 제 2 피모스 트랜지스터의 구동력보다 크고, 상기 제 1 엔모스 트랜지스터의 구동력은 상기 제 2 엔모스 트랜지스터 구동력보다 큰 수신 회로.
  14. 제 10 항에 있어서,
    상기 제 2 신호 및 상기 제 1 신호를 차동 증폭하여 제 2 출력 신호를 생성하는 제 2 증폭 회로를 더 포함하고,
    상기 제 2 증폭 회로는 상기 제 2 신호에 기초하여 제 3 부 출력 노드의 전압 레벨을 변화시키는 제 3 피모스 트랜지스터;
    상기 제 1 신호에 기초하여 제 2 정 출력 노드의 전압 레벨을 변화시키는 제 4 피모스 트랜지스터;
    상기 제 2 신호에 기초하여 제 4 부 출력 노드의 전압 레벨을 변화시키는 제 3 엔모스 트랜지스터; 및
    상기 제 1 신호에 기초하여 상기 제 2 정 출력 노드의 전압 레벨을 변화시키는 제 4 엔모스 트랜지스터를 포함하고,
    상기 제 2 출력 신호는 상기 제 2 정 출력 노드로부터 출력되고, 상기 제 3 피모스 트랜지스터와 상기 제 4 피모스 트랜지스터는 서로 비대칭이고, 상기 제 3 엔모스 트랜지스터와 상기 제 4 엔모스 트랜지스터는 서로 비대칭인 수신 회로.
  15. 제 14 항에 있어서,
    상기 제 3 피모스 트랜지스터는 상기 제 4 피모스 트랜지스터보다 작은 턴온 저항 값을 갖고, 상기 제 3 엔모스 트랜지스터는 상기 제 4 엔모스 트랜지스터보다 작은 턴온 저항 값을 갖는 수신 회로.
  16. 제 14 항에 있어서,
    상기 제 3 피모스 트랜지스터의 사이즈는 상기 제 4 피모스 트랜지스터의 사이즈보다 크고, 상기 제 3 엔모스 트랜지스터의 사이즈는 상기 제 4 엔모스 트랜지스터의 사이즈보다 큰 수신 회로.
  17. 제 14 항에 있어서,
    상기 제 3 피모스 트랜지스터의 구동력은 상기 제 4 피모스 트랜지스터의 구동력보다 크고, 상기 제 3 엔모스 트랜지스터의 구동력은 상기 제 4 엔모스 트랜지스터 구동력보다 큰 수신 회로.
  18. 제 1 신호 및 제 2 신호를 비대칭적으로 차동 증폭하여 제 1 출력 신호를 생성하는 제 1 증폭 회로; 및
    상기 제 2 신호 및 상기 제 1 신호를 비대칭적으로 차동 증폭하여 제 2 출력 신호를 생성하는 제 2 증폭 회로를 포함하고,
    상기 제 1 신호 및 상기 제 2 신호는 서로 독립적인 싱글 엔디드 (single-ended) 신호인 수신 회로.
  19. 제 18 항에 있어서,
    상기 제 1 증폭 회로는 제 1 정 입력 단자로 상기 제 1 신호를 수신하고, 제 1 부 입력 단자로 상기 제 2 신호를 수신하며, 상기 제 1 정 입력 단자의 로딩은 상기 제 1 부 입력 단자의 로딩보다 작은 수신 회로.
  20. 제 18 항에 있어서,
    상기 제 2 증폭 회로는 제 2 정 입력 단자로 상기 제 2 신호를 수신하고, 제 2 부 입력 단자로 상기 제 1 신호를 수신하며, 상기 제 2 정 입력 단자의 로딩은 상기 제 2 부 입력 단자의 로딩보다 작은 수신 회로.
KR1020170176623A 2017-12-21 2017-12-21 수신 회로 및 이를 이용하는 집적 회로 시스템 KR102409877B1 (ko)

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