KR20150133234A - 반도체 장치 - Google Patents

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KR20150133234A
KR20150133234A KR1020157029697A KR20157029697A KR20150133234A KR 20150133234 A KR20150133234 A KR 20150133234A KR 1020157029697 A KR1020157029697 A KR 1020157029697A KR 20157029697 A KR20157029697 A KR 20157029697A KR 20150133234 A KR20150133234 A KR 20150133234A
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KR
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circuit
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transistor
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KR1020157029697A
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야스히로 다카이
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피에스4 뤽스코 에스.에이.알.엘.
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Abstract

광범위한 기준 전위의 레벨에 대해 충분한 게인을 얻는 것이 가능한 입력 리시버를 제공한다. 기준 전위(VREF)가 공급되는 제1 입력단과, 입력 신호(DQ)가 공급되는 제2 입력단을 포함하고, 기준 전위(VREF)와 입력 신호(DQ)의 전위차에 기초한 출력 신호를 생성하는 차동 회로(110)와, 차동 회로(110)에 동작 전류를 공급하는 전류 공급 회로(120)를 구비한다. 동작 전류는 제1 및 제2 동작 전류의 합을 포함한다. 전류 공급 회로(110)는, 기준 전위(VREF)의 레벨에 따라 제1 동작 전류를 변화시키는 공통 모드 피드백 회로(CMFB)와, 기준 전위(VREF)의 레벨에 관계 없이 제2 동작 전류를 일정량 공급하는 어시스트 회로(TA)를 포함한다. 이에 의해, 광범위한 기준 전위(VREF)의 레벨에 대해 충분한 게인을 얻는 것이 가능하게 된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 입력 신호의 기준 레벨이 가변적인 입력 리시버를 구비한 반도체 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등의 반도체 장치에는, 외부로부터의 입력 신호를 수신하는 입력 리시버가 구비되어 있다. 입력 리시버로서는, 입력 신호의 레벨을 기준 전위와 비교하고, 그 전위차에 기초하여 출력 신호를 생성하는 차동형 앰프 회로가 일반적으로 이용되고 있다.
그러나, 기준 전위의 레벨이 반드시 고정적인 것은 아니고, 사양이나 동작 환경에 따라 기준 전위의 레벨이 전환되기도 한다. 이와 같은 경우라도 입력 신호를 올바르게 수신하는 방법으로서, 소위 공통 모드 피드백으로 불리는 기술이 알려져 있다(특허문헌 1 참조).
한편, 입력 신호의 주파수가 높은 경우, 입력 리시버로부터 출력되는 출력 신호에 대해서도 고속으로 전송할 필요가 있다. 신호를 보다 고속으로 전송하는 방법으로서는, 진폭을 축소하는 디엠퍼시스 기능으로 불리는 기능이 알려져 있다(특허문헌 2 참조).
특허문헌 1: 특개 2011-217252호 공보 특허문헌 2: 특개 2007-60073호 공보
특허문헌 1에 기재된 공통 모드 피드백 회로는, 전환 스위치를 이용하여 전류 미러 회로의 바이어스 레벨을 변화시킴으로써, 기준 전위의 레벨이 변화된 경우에도 원하는 동작을 실현하고 있다. 그러나, 이와 같은 회로 구성에서는, 기준 전위의 광범위한 다단계의 변화에 대응하기가 어렵다.
본 발명에 따른 반도체 장치는, 기준 전위가 공급되는 제1 입력단, 입력 신호가 공급되는 제2 입력단을 포함하고, 상기 기준 전위와 상기 입력 신호의 전위차에 기초하는 출력 신호를 생성하는 차동 회로; 및 상기 차동 회로에 동작 전류를 공급하는 전류 공급 회로를 구비하되, 상기 동작 전류는, 제1 및 제2 동작 전류의 합을 포함하고, 상기 전류 공급 회로는, 상기 기준 전위의 레벨에 따라 상기 제1 동작 전류를 변화시키는 공통 모드 피드백 회로와, 상기 기준 전위의 레벨에 관계 없이 상기 제2 동작 전류를 일정량 공급하는 어시스트 회로를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 기준 전위의 레벨에 따라 차동 회로의 동작 전류를 변화시키고 있으므로, 기준 전위의 광범위한 다단계의 변화에 대응하는 것이 가능해진다. 게다가, 기준 전위의 레벨에 관계 없이 일정한 동작 전류를 공급하는 어시스트 회로를 구비하고 있으므로, 기준 전위가 높을 때에 동작 전류의 공급 능력이 저하하지 않는다.
도 1은 본 발명의 바람직한 실시형태에 따른 반도체 장치(10)의 전체 구조를 보여주는 블록도이다.
도 2는 본 실시형태에 따른 반도체 장치(DRAM)(10)와 이를 제어하는 컨트롤러(70)의 접속 관계를 설명하기 위한 도면으로서, (a)는 컨트롤러(70)에 1개의 반도체 장치(10)가 접속된 상태를 보여주고, (b)는 컨트롤러(70)에 4개의 반도체 장치(10)가 접속된 상태를 보여주고 있다.
도 3은 입력 리시버(100)의 회로도이다.
도 4는 디엠퍼시스 회로(130)의 기능을 설명하기 위한 동작 파형도이다.
도 5는 기준 전위(VREF)의 레벨과 데이터 전송 속도의 관계를 보여주는 그래프이다.
도 6은 디엠퍼시스 회로(130)의 유무에 따른 특성의 차이를 설명하기 위한 특성도이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시형태에 대해 상세하게 설명한다.
도 1은, 본 발명의 바람직한 실시형태에 따른 반도체 장치(10)의 전체 구조를 보여주는 블록도이다.
본 실시형태에 따른 반도체 장치(10)는, 1개의 반도체 칩에 집적된 DRAM이며, 도 1에 도시된 바와 같이, n+1개의 뱅크로 분할된 메모리 셀 어레이(11)를 구비하고 있다. 뱅크란, 개별적으로 커맨드를 실행할 수 있는 단위이며, 뱅크 간에 있어서는 기본적으로 비배타적인 동작이 가능하다.
메모리 셀 어레이(11)에는, 서로 교차하는 복수의 워드라인(WL)과 복수의 비트라인(BL)이 마련되어 있고, 이들의 교점에 메모리 셀(MC)이 배치되어 있다. 워드라인(WL)의 선택은 로우 디코더(12)에 의해 수행되고, 비트라인(BL)의 선택은 컬럼 디코더(13)에 의해 수행된다. 비트라인(BL)은, 센스 회로(14) 내의 대응하는 센스 앰프(SA)에 각각 접속되어 있고, 컬럼 디코더(13)에 의해 선택된 비트라인(BL)은, 센스 앰프(SA)를 통해 데이터 컨트롤러(15)에 접속된다. 데이터 컨트롤러(15)는, FIFO 회로(16)를 통해 데이터 입출력 회로(17)에 접속된다. 데이터 입출력 회로(17)는, 데이터 단자(21)를 통해 데이터의 입출력을 수행하는 회로 블록이며, 후술하는 입력 리시버(100)가 포함되어 있다.
반도체 장치(10)에는 데이터 단자(21) 외에, 외부 단자로서 스트로브 단자(22, 23), 클록 단자(24, 25), 클록 인에이블 단자(26), 어드레스 단자(27), 커맨드 단자(28), 경보 단자(29), 전원 단자(30, 31), 데이터 마스크 단자(32), ODT 단자(33) 등이 마련되어 있다.
스트로브 단자(22, 23)는, 각각 외부 스트로브 신호(DQST, DQSB)를 입출력하기 위한 단자이다. 외부 스트로브 신호(DQST, DQSB)는 상보적인 신호이며, 데이터 단자(21)를 통해 입출력되는 데이터의 입출력 타이밍을 규정한다. 구체적으로는, 데이터의 입력 시, 즉 라이트 동작 시에서는, 외부 스트로브 신호(DQST, DQSB)가 스트로브 회로(18)에 공급되고, 스트로브 회로(18)는 이들에 기초하여 데이터 입출력 회로(17)의 동작 타이밍을 제어한다. 이에 의해, 데이터 단자(21)를 통해 입력되는 라이트 데이터(DQ)는, 외부 스트로브 신호(DQST, DQSB)에 동기하여 데이터 입출력 회로(17)에 전달된다. 한편, 데이터의 출력 시, 즉 리드 동작 시에서는, 스트로브 컨트롤러(19)에 의해 스트로브 회로(18)의 동작이 제어된다. 이에 의해, 데이터 입출력 회로(17)로부터는, 외부 스트로브 신호(DQST, DQSB)에 동기하여 리드 데이터(DQ)가 출력된다.
클록 단자(24, 25)는, 각각 외부 클록 신호(CK, /CK)가 입력되는 단자이다. 입력된 외부 클록 신호(CK, /CK)는, 클록 발생기(40)에 공급된다. 본 명세서에 있어서 신호명의 앞에 "/" 가 붙은 신호는, 로우 액티브 신호 또는 대응하는 신호의 반전 신호인 것을 의미한다. 따라서, 외부 클록 신호(CK, /CK)는 서로 상보적인 신호이다. 클록 발생기(40)는, 클록 인에이블 단자(26)를 통해 입력되는 클록 인에이블 신호(CKE)에 기초하여 활성화되고, 내부 클록 신호(ICLK)를 생성한다. 또한, 클록 단자(24, 25)를 통해 공급된 외부 클록 신호(CK, /CK)는, DLL 회로(41)에도 공급된다. DLL 회로(41)는, 외부 클록 신호(CK, /CK)에 기초하여 위상 제어된 출력 클록 신호(LCLK)를 생성하는 회로이다. 출력 클록 신호(LCLK)는, 데이터 입출력 회로(17)에 의한 리드 데이터(DQ)의 출력 타이밍을 규정하는 타이밍 신호로서 이용된다.
어드레스 단자(27)는, 어드레스 신호(ADD)가 공급되는 단자이며, 공급된 어드레스 신호(ADD)는, 로우 컨트롤 회로(50), 컬럼 컨트롤 회로(60), 모드 레지스터(42), 커맨드 디코더(43) 등에 공급된다. 로우 컨트롤 회로(50)는, 어드레스 버퍼(51)나 리프레시 카운터(52) 등을 포함하는 회로 블록이며, 로우 어드레스에 기초하여 로우 디코더(12)를 제어한다. 또한, 컬럼 컨트롤 회로(60)는, 어드레스 버퍼(61)나 버스트 카운터(62) 등을 포함하는 회로 블록이며, 컬럼 어드레스에 기초하여 컬럼 디코더(13)를 제어한다. 또한, 모드 레지스터 세트에 엔트리되어 있는 경우에는, 어드레스 신호(ADD)가 모드 레지스터(42)에 공급되고, 이에 따라 모드 레지스터(42)의 내용이 갱신된다.
커맨드 단자(28)는, 칩 셀렉트 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE), 패리티 신호(PRTY) 및 리셋 신호(RST) 등이 공급되는 단자이다. 이들의 커맨드 신호(CMD)는 커맨드 디코더(43)에 공급되고, 커맨드 디코더(43)는 이들 커맨드 신호(CMD)에 기초하여 내부 커맨드(ICMD)를 생성한다. 내부 커맨드 신호(ICMD)는 컨트롤 로직 회로(44)에 공급된다. 컨트롤 로직 회로(44)는, 내부 커맨드 신호(ICMD)에 기초하여, 로우 컨트롤 회로(50), 컬럼 컨트롤 회로(60) 등의 동작을 제어한다.
커맨드 디코더(43)에는, 도시되지 않은 검증 회로가 포함되어 있다. 검증 회로는, 패리티 신호(PRTY)에 기초하여 어드레스 신호(ADD) 및 커맨드 신호(CMD)를 검증하고, 그 결과, 어드레스 신호(ADD) 또는 커맨드 신호(CMD)에 오류가 존재하는 경우에는, 컨트롤 로직 회로(44) 및 출력 회로(45)를 통해 경보 신호(ALRT)를 출력한다. 경보 신호(ALRT)는 경보 단자(29)를 통해 외부로 출력된다.
전원 단자(30, 31)는, 각각 전원 전위(VDD, VSS)가 공급되는 단자이다. 전원 단자(30, 31)를 통해 공급된 전원 전위(VDD, VSS)는, 전원 회로(46)에 공급된다. 전원 회로(46)는, 전원 전위(VDD, VSS)에 기초하여, 각종 내부 전위를 생성하는 회로 블록이다. 전원 회로(46)에 의해 생성되는 내부 전위로서는, 승압 전위(VPP), 전원 전위(VPERI), 어레이 전위(VARY), 기준 전위(VREF) 등이 포함된다. 승압 전위(VPP)는 전원 전위(VDD)를 승압함으로써 생성되며, 전원 전위(VPERI), 어레이 전위(VARY), 기준 전위(VREF)는 외부 전위(VDD)를 강압함으로써 생성된다.
승압 전위(VPP)는, 주로 로우 디코더(12)에서 이용되는 전위이다. 로우 디코더(12)는, 어드레스 신호(ADD)에 기초하여 선택한 워드라인(WL)을 VPP 레벨로 구동하고, 이에 의해 메모리 셀(MC)에 포함되는 셀 트랜지스터를 도통시킨다. 내부 전위(VARY)는, 주로 센스 회로(14)에서 이용되는 전위이다. 센스 회로(14)가 활성화되면, 비트라인 쌍 중 하나를 VARY 레벨, 다른 하나를 VSS 레벨로 구동함으로써, 독출된 리드 데이터의 증폭을 수행한다. 전원 전위(VPERI)은, 로우 컨트롤 회로(50), 컬럼 컨트롤 회로(60) 등의 대부분의 주변 회로의 동작 전위로서 이용된다. 이들 주변 회로의 동작 전위로서 전원 전위(VDD)보다 전압이 낮은 전원 전위(VPERI)를 이용함으로써, 반도체 장치(10)의 저소비전력화가 도모되고 있다. 또한, 기준 전위(VREF)는, 데이터 입출력 회로(17)에서 이용되는 전위이다. 기준 전위(VREF)의 레벨은, 모드 레지스터(42)의 설정값에 따라 전환될 수 있다. 기준 전위(VREF)의 레벨을 전환할 필요가 있는 이유에 대해서는 후술한다.
데이터 마스크 단자(32) 및 ODT 단자(33)는, 각각 데이터 마스크 신호(DM) 및 종단 신호(ODT)가 공급되는 단자이다. 데이터 마스크 신호(DM) 및 종단 신호(ODT)는 데이터 입출력 회로(17)에 공급된다. 데이터 마스크 신호(DM)는, 라이트 데이터 및 리드 데이터의 일부를 마스킹하는 경우에 활성화되는 신호이며, 종단 신호(ODT)는 데이터 입출력 회로(17)에 포함되는 출력 버퍼를 종단 저항기로서 사용하는 경우에 활성화되는 신호이다.
이상이 본 실시형태에 따른 반도체 장치(10)의 전체 구조이다. 다음으로, 기준 전위(VREF)의 레벨을 전환할 필요가 있는 이유에 대해 설명한다.
도 2는, 본 실시형태에 따른 반도체 장치(DRAM)(10)와 이를 제어하는 컨트롤러(70)의 접속 관계를 설명하기 위한 도면으로서, (a)는 컨트롤러(70)에 1개의 반도체 장치(10)가 접속된 상태를 보여주고, (b)는 컨트롤러(70)에 4개의 반도체 장치(10)가 접속된 상태를 보여주고 있다. 도 2에는, 컨트롤러(70)에 포함되는 출력 버퍼(71)와 반도체 장치(10)에 포함되는 입력 리시버(100)의 접속 관계가 도시되어 있다.
특별히 한정되지는 않지만, 본 실시형태에 따른 반도체 장치(10)는 DDR4(Double Data Rate 4)형 SDRAM(Synchronous DRAM)이며, 데이터 단자(21)의 종단 레벨은 전원 전위(VDD)로 설정된다. 그리고, 데이터(DQ)의 레벨이 기준 전위(VREF)보다 높으면 논리값=1로 판정되고, 기준 전위(VREF)보다 낮으면 논리값=0으로 판정된다. DDR3(Double Data Rate 3)형 이전의 SDRAM에서는, 데이터 단자(21)의 종단 레벨이 중간 전위인 VDD/2이기 때문에, 기준 전위(VREF)에 대해서도 중간 전위인 VDD/2로 설정하면 된다.
그러나, DDR4형 SDRAM에서는, 데이터 단자(21)의 종단 레벨이 전원 전위(VDD)이므로, 컨트롤러(70)에 접속된 반도체 장치(10)의 수에 따라 기준 전위(VREF)가 달라져 버린다. 예를 들어, 도 2(a)에 도시된 바와 같이, 컨트롤러(70)에 1개의 반도체 장치(10)가 접속되어 있는 경우의 기준 전위(VREF)를 VDD×α라고 하면, 도 2(b)에 도시된 바와 같이, 컨트롤러(70)에 4개의 반도체 장치(10)가 접속되어 있는 경우, 기준 전위(VREF)는 VDD×β(β>α)로 변화시킬 필요가 생긴다. 이는, 도 2(a)와 (b)에서는, 데이터 배선(80)에 접속된 종단 저항기(RTT)의 수가 상이하기 때문이다. 실제 DDR4형 SDRAM에서는, 기준 전위(VREF)의 레벨은 VDD×0.65~0.85의 범위가 된다.
이와 같은 이유에서, 반도체 장치(10)로서 DDR4형 SDRAM을 이용한 경우, 시스템 구성에 따라 기준 전위(VREF)의 레벨을 변화시킬 필요가 생긴다. 이 때문에, 반도체 장치(10)에 마련된 입력 리시버(100)는, 광범위한 기준 전위(VREF)의 레벨에 대응한 회로 특성을 가지고 있을 필요가 있다. 입력 리시버(100)는 도 1에 도시된 데이터 입출력 회로(17)에 포함되는 회로이며, 이하, 그 구체적인 회로 구성에 대해 상세하게 설명한다.
도 3은, 입력 리시버(100)의 회로도이다.
도 3에 도시된 바와 같이, 본 실시형태에 따른 입력 리시버(100)는, 전류 미러형의 차동 회로(110), 차동 회로(110)에 동작 전류를 공급하는 전류 공급 회로(120), 및 차동 회로(110)로부터의 출력 신호의 진폭을 축소하는 디엠퍼시스 회로(130)를 구비한다.
차동 회로(110)는, P채널형 MOS 트랜지스터(111, 112)로 이루어지는 전류 미러 회로부(CM)를 구비한다. 트랜지스터(111, 112)의 소스는 전원 전위(VDD)가 공급되는 전원 배선에 접속되고, 트랜지스터(111, 112)의 게이트 전극은 트랜지스터(111)의 드레인에 공통 접속되어 있다. 이러한 구성에 의해, 트랜지스터(111)의 드레인은 전류 미러 회로부(CM)의 입력단을 구성하고, 트랜지스터(112)의 드레인은 전류 미러 회로부(CM)의 출력단을 구성한다.
전류 미러 회로부(CM)의 입력단에는 N채널형 MOS 트랜지스터로 이루어지는 입력 트랜지스터(113)의 드레인이 접속되고, 전류 미러 회로부(CM)의 출력단에는 N채널형 MOS 트랜지스터로 이루어지는 입력 트랜지스터(114)의 드레인이 접속되어 있다. 입력 트랜지스터(113)의 게이트 전극에는 기준 전위(VREF)가 공급되고, 입력 트랜지스터(114)의 게이트 전극에는 데이터 단자(21)를 통해 라이트 테이터(DQ)가 공급된다.
이러한 구성을 가지는 차동 회로(110)는, 전류 공급 회로(120)에 의해 생성되는 동작 전류에 의해 동작한다. 전류 공급 회로(120)는, 제1 동작 전류를 생성하는 공통 모드 피드백 회로(CMFB)와, 제2 동작 전류를 생성하는 어시스트 회로(TA)를 포함하고 있다. 도 3에 도시된 바와 같이, 공통 모드 피드백 회로(CMFB)와 어시스트 회로(TA)는 병렬 접속되어 있기 때문에, 전류 공급 회로(120)에 의해 생성되는 동작 전류는, 제1 및 제2 동작 전류의 합이 된다.
공통 모드 피드백 회로(CMFB)는, 입력 트랜지스터(113, 114)의 소스와 접지 전위(VSS)가 공급되는 전원 배선 사이에 직렬 접속된 제어 트랜지스터(121) 및 전류 공급 트랜지스터(123)와, 동일하게 이들 사이에 직렬 접속된 제어 트랜지스터(122) 및 전류 공급 트랜지스터(124)를 구비한다. 이들 트랜지스터(121~124)는 모두 N채널형 MOS 트랜지스터로 이루어진다. 제어 트랜지스터(121)의 게이트 전극은 입력 트랜지스터(113)의 드레인, 즉 전류 미러 회로부(CM)의 입력단에 접속되고, 제어 트랜지스터(122)의 게이트 전극은 입력 트랜지스터(114)의 드레인, 즉 전류 미러 회로부(CM)의 출력단에 접속되어 있다. 또한, 전류 공급 트랜지스터(123, 124)의 게이트 전극에는, 인에이블 신호(EN)가 공급된다.
어시스트 회로(TA)는, 입력 트랜지스터(113, 114)의 소스와 접지 전위(VSS)가 공급되는 전원 배선 사이에 직렬 접속된 전류 공급 트랜지스터(125)로 이루어진다. 트랜지스터(125)는 N채널형 MOS 트랜지스터이며, 그 게이트 전극에는 인에이블 신호(EN)가 공급된다.
이러한 회로 구성에 의해, 인에이블 신호(EN)가 하이 레벨로 활성화되면, 전류 공급 트랜지스터(123~125)가 온되고, 차동 회로(110)에 동작 전류가 공급된다. 차동 회로(110)에 공급되는 동작 전류 중, 어시스트 회로(TA)에 의해 공급되는 제2 동작 전류는, 실질적으로 전류량이 일정하다. 이에 비해, 공통 모드 피드백 회로(CMFB)에 의해 공급되는 제1 동작 전류는, 기준 전위(VREF)의 레벨에 따라 변화한다. 구체적으로는, 기준 전위(VREF)의 레벨이 높아질수록 제1 동작 전류가 작아지고, 기준 전위(VREF)의 레벨이 낮아질수록 제1 동작 전류가 증대된다. 이에 의해, 광범위한 기준 전위(VREF)의 레벨에 대해 충분한 게인을 얻을 수 있게 된다.
이와 같이 하여, 기준 전위(VREF)와 라이트 데이터(입력 신호)(DQ)의 전위차에 기초하여, 차동 회로(110)로부터는 출력 신호가 출력된다. 차동 회로(110)로부터의 출력 신호는, 전류 미러 회로부(CM)의 출력단인 출력 노드(N1B)로부터 나온다. 출력 노드(N1B)는, 디엠퍼시스 회로(130)에 접속된다.
디엠퍼시스 회로(130)는, 차동 회로(110)로부터의 출력 신호를 수신하는 인버터(131)와, 인버터(131)의 입출력 노드 사이에 직렬 접속된 트랜스퍼 게이트(132) 및 저항 소자(133)를 구비한다. 트랜스퍼 게이트(132)는, 인에이블 신호(EN)가 하이 레벨로 활성화되면 온된다. 그렇기 때문에, 인에이블 신호(EN)가 하이 레벨로 활성화되면, 인버터(131)의 입출력 노드 사이가 저항 소자(133)를 통해 단락되게 된다. 그 결과, 출력 노드(N2T)로부터 출력되는 출력 신호의 진폭이 축소된다. 한편, 인에이블 신호(EN)가 로우 레벨로 비활성화되면, 트랜스퍼 게이트(132)가 오프되기 때문에, 인버터(131)의 입출력 노드 사이가 단락되는 것으로 인한 소비 전류는 커트된다. 또한, 이 경우, P채널형 MOS 트랜지스터(134)가 온되기 때문에, 출력 노드(N1B)의 레벨은 전원 전위(VDD)로 고정된다.
도 4는, 디엠퍼시스 회로(130)의 기능을 설명하기 위한 동작 파형도이다.
도 4에 도시된 파형 A는, 디엠퍼시스 회로(130)를 마련한 경우에서의 출력 노드(N2T)의 파형을 나타내고, 파형 B는 디엠퍼시스 회로(130)를 삭제한 경우, 즉 트랜스퍼 게이트(132) 및 저항 소자(133)로 이루어지는 피드백 루프를 삭제한 경우에서의 출력 노드(N2T)의 파형을 나타내고 있다. 도 4의 파형 A에 나타난 바와 같이, 디엠퍼시스 회로(130)를 마련하면, 데이터(DQ)가 변화하지 않는 기간에 대응하는 출력 신호의 레벨이 중간 전위(VDD/2)에 보다 가까워진다. 요컨대, 논리 레벨이 1(하이 레벨)인 경우의 전위 레벨이 낮아지고, 반대로 논리 레벨이 0(로우 레벨)인 경우의 전위 레벨이 높아진다. 그 결과 진폭이 축소되기 때문에, 데이터(DQ)가 변화했을 때, 출력 신호가 크로스포인트인 중간 전위(VDD/2)에 도달할 때까지의 시간이 단축되고, 고속의 신호 전송이 가능하게 된다.
이상이 본 실시형태에서의 입력 리시버(100)의 구성이다. 상술한 바와 같이, 본 실시형태에서의 입력 리시버(100)는, 차동 회로(110)에 동작 전류를 공급하는 전류 공급 회로(120)가 공통 모드 피드백 회로(CMFB)를 구비하고 있다. 이 때문에, 기준 전위(VREF)의 레벨이 전환된 경우에도, 원하는 특성을 얻을 수 있게 된다. 다만, 공통 모드 피드백 회로(CMFB)에 의해서만 차동 회로(110)에 동작 전류를 공급하면, 기준 전위가 높을 때에 동작 전류의 공급 능력이 저하되기도 한다. 이 때문에, 회로 설계가 어려워지는 문제가 발생하지만, 본 실시형태에 있어서는, 공통 모드 피드백 회로(CMFB)에 더하여 어시스트 회로(TA)를 구비하고 있으므로, 이와 같은 문제를 해소할 수 있다. 이에 의해, 광범위한 기준 전위(VREF)의 레벨에 대해 충분한 게인을 얻는 것이 가능하게 된다.
도 5는, 기준 전위(VREF)의 레벨과 데이터 전송 속도의 관계를 보여주는 그래프이다.
도 5에 있어서, 특성 C, D는 공통 모드 피드백 회로(CMFB)와 어시스트 회로(TA) 둘 다를 이용한 경우에서의 특성이며, 이 중 특성 C는 고온 상태(110℃), 특성 D는 저온 상태(-5℃)에서의 특성을 나타내고 있다. 또한, 특성 E, F는 어시스트 회로(TA)를 삭제한 경우, 즉, 공통 모드 피드백 회로(CMFB)에 의해서만 차동 회로(110)에 동작 전류를 공급한 경우에서의 특성이며, 이 중 특성 E는 고온 상태(110℃), 특성 F는 저온 상태(-5℃)에서의 특성을 나타내고 있다. 도 5의 특성 C, D에 나타나 있듯이, 공통 모드 피드백 회로(CMFB)와 어시스트 회로(TA)를 둘 다 이용한 경우에는, 동작 온도에 상관 없이 광범위한 기준 전위(VREF)의 레벨에 대해 올바르게 고속 동작하고 있는 것을 알 수 있다. 이에 반해, 도 5의 특성 E, F에 나타나 있듯이, 어시스트 회로(TA)를 삭제하면 온도 의존성이 현저해지고, 저온 하에서 데이터 전송 속도가 저하되어 있다. 이는, 저온이 되면, N채널형 MOS 트랜지스터의 문턱값이 상승하고, 포화 특성의 전류∝(VGS-VTN)2가 저하되기 때문이다. 그러나, 어시스트 회로(TA)를 부가하면, 삼극관 특성의 전류가 보충되는 결과, 저온 하에서도 높은 데이터 전송 속도를 실현하는 것이 가능하게 된다.
도 6은, 디엠퍼시스 회로(130)의 유무에 따른 특성의 차이를 설명하기 위한 특성도이다.
도 6에 도시된 특성 G는, 디엠퍼시스 회로(130)를 마련한 경우에서의 입력 리시버(100)의 주파수 특성을 나타내고, 특성 H는 디엠퍼시스 회로(130)를 삭제한 경우, 즉, 트랜스퍼 게이트(132) 및 저항 소자(133)로 이루어지는 피드백 루프를 삭제한 경우에서의 입력 리시버(100)의 주파수 특성을 나타내고 있다. 도 6에 도시된 바와 같이, 저주파 영역에서는, 디엠퍼시스 회로(130)가 없는 것이 큰 게인을 얻을 수 있긴 하지만, 실제로 사용하는 고주파 영역에서는, 디엠퍼시스 회로(130)를 마련함으로써 게인이 높아지는 것을 알 수 있다. 또한, 게인이 3 dB 저하하는 컷오프 주파수에 대해서도, 특성 H에서는 190 MHz인 것에 비해, 특성 G에서는 1.9 GHz까지 높아져 있다. 또한, 게인이 0 dB가 되는 대역폭도 2.7 GHz에서 4.9 GHz로 확대된다.
이상 설명한 바와 같이, 본 실시형태에 따른 입력 리시버(100)는, 동작 온도에 관계 없이, 광범위한 기준 전위(VREF)의 레벨에 대해 충분한 게인을 얻는 것이 가능하게 된다.
이상, 본 발명의 바람직한 실시형태에 대해 설명하였지만, 본 발명은, 상기의 실시형태에 한정되는 것이 아니라, 본 발명의 주지를 벗어나지 않는 범위에서 다양한 변경이 가능하며, 그 또한 본 발명의 범위 내에 포함되는 것임은 물론이다.
예를 들어, 도 3에 도시된 입력 리시버(100)에서는 트랜지스터로서 MOS 트랜지스터를 이용하고 있지만, 바이폴라형 등 다른 종류의 트랜지스터를 이용해도 상관 없다.
또한, 도 3에 도시된 디엠퍼시스 회로(130)는 인버터(131)의 입출력 노드 사이를 단락하고 있지만, 디엠퍼시스 회로의 구체적인 회로 구성에 대해서는 특별히 한정되지 않고, 차동 회로로부터의 출력 신호의 동상 성분과 역상 성분을 합성하는 것이면, 어떠한 회로 구성을 가져도 상관 없다.
10 반도체 장치
11 메모리 셀 어레이
12 로우 디코더
13 컬럼 디코더
14 센스 회로
15 데이터 컨트롤러
16 FIFO 회로
17 데이터 입출력 회로
18 스트로브 회로
19 스트로브 컨트롤러
21 데이터 단자
22, 23 스트로브 단자
24, 25 클록 단자
26 클록 인에이블 단자
27 어드레스 단자
28 커맨드 단자
29 경보 단자
30, 31 전원 단자
32 데이터 마스크 단자
33 ODT 단자
40 클록 발생기
41 DLL 회로
42 모드 레지스터
43 커맨드 디코더
44 컨트롤 로직 회로
45 출력 회로
46 전원 회로
50 로우 컨트롤 회로
51 어드레스 버퍼
52 리프레시 카운터
60 컬럼 컨트롤 회로
61 어드레스 버퍼
62 버스트 카운터
70 컨트롤러
71 출력 버퍼
80 데이터 배선
100 입력 리시버
110 차동 회로
111, 112 트랜지스터
113, 114 입력 트랜지스터
120 전류 공급 회로
121, 122 제어 트랜지스터
123~125 전류 공급 트랜지스터
130 디엠퍼시스 회로
131 인버터
132 트랜스퍼 게이트
133 저항 소자
134 트랜지스터
CM 전류 미러 회로부
CMFB 공통 모드 피드백 회로
RTT 종단 저항기
TA 어시스트 회로

Claims (12)

  1. 기준 전위가 공급되는 제1 입력단, 입력 신호가 공급되는 제2 입력단을 포함하고, 상기 기준 전위와 상기 입력 신호의 전위차에 기초하는 출력 신호를 생성하는 차동 회로; 및
    상기 차동 회로에 동작 전류를 공급하는 전류 공급 회로를 구비하되,
    상기 동작 전류는, 제1 및 제2 동작 전류의 합을 포함하고,
    상기 전류 공급 회로는, 상기 기준 전위의 레벨에 따라 상기 제1 동작 전류를 변화시키는 공통 모드 피드백 회로와, 상기 기준 전위의 레벨에 관계 없이 상기 제2 동작 전류를 일정량 공급하는 어시스트 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 차동 회로는, 전류 미러 회로부, 일단이 상기 전류 미러 회로부의 입력단에 접속된 제1 입력 트랜지스터, 및 일단이 상기 전류 미러 회로부의 출력단에 접속된 제2 입력 트랜지스터를 포함하고,
    상기 기준 전위는, 상기 제1 입력 트랜지스터의 제어 전극에 공급되고,
    상기 입력 신호는, 상기 제2 입력 트랜지스터의 제어 전극에 공급되고,
    상기 출력 신호는, 상기 전류 미러 회로부의 출력단으로부터 출력되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 공통 모드 피드백 회로는, 상기 제1 및 제2 입력 트랜지스터의 타단과 전원 배선 사이에 직렬 접속된 제1 제어 트랜지스터 및 제1 전류 공급 트랜지스터와, 상기 제1 및 제2 입력 트랜지스터의 상기 타단과 상기 전원 배선 사이에 직렬 접속된 제2 제어 트랜지스터 및 제2 전류 공급 트랜지스터를 포함하고,
    상기 제1 제어 트랜지스터의 제어 전극은 상기 전류 미러 회로부의 상기 입력단에 접속되고,
    상기 제2 제어 트랜지스터의 제어 전극은 상기 전류 미러 회로부의 상기 출력단에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 어시스트 회로는, 상기 제1 및 제2 입력 트랜지스터의 상기 타단과 상기 전원 배선 사이에 접속된 제3 전류 공급 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 내지 제3 전류 공급 트랜지스터의 제어 전극에는, 인에이블 신호가 공통으로 공급되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 기준 전위의 레벨에 관한 설정값을 유지하는 모드 레지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 출력 신호의 진폭을 축소하는 디엠퍼시스 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 디엠퍼시스 회로는, 상기 출력 신호의 동상 성분과 역상 성분을 합성함으로써, 상기 출력 신호의 진폭을 축소하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 디엠퍼시스 회로는, 상기 출력 신호의 논리 레벨을 반전시키는 반전 회로와, 상기 반전 회로의 입력단과 출력단을 단락하는 단락 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 단락 회로는, 상기 반전 회로의 상기 입력단과 상기 출력단 사이에 접속된 저항 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 단락 회로는, 상기 반전 회로의 상기 입력단과 상기 출력단 사이를 절단하는 스위치 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 전원선과 제1 및 제2 노드 사이에 접속된 전류 미러 회로;
    상기 제1 노드와 제3 노드 사이에 접속되고, 그 제어 단자에 기준 전위가 공급되는 제1 트랜지스터;
    상기 제2 노드와 제4 노드 사이에 접속되고, 그 제어 단자에 입력 신호가 공급되는 제2 트랜지스터;
    상기 제3 노드에 접속되고, 그 제어 단자에 상기 제1 노드가 접속된 제3 트랜지스터;
    상기 제4 노드에 접속되고, 그 제어 단자에 상기 제2 노드가 접속된 제4 트랜지스터; 및
    상기 제3 및 제4 노드에 접속되고, 그 제어 단자에, 상기 전류 미러 회로가 활성화될 때에 소정의 고정 전위가 공급되는 제5 트랜지스터를 가지는 것을 특징으로 하는 반도체 장치.
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