JP3817686B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に関し、例えば、参照電圧を用いて入力信号を取り込む入力回路を備えたものに利用して特に有効な技術に関する。
【０００２】
【従来の技術】
ＨＳＴＬやＧＴＬのような小振幅のインターフェイスに適合した入力回路として、図８に示すような回路が考えられる。この回路では、ＭＯＳＦＥＴ（以下、単にトランジスタという）Ｍ４のゲートに入力信号ＩＮが供給され、それと差動形態で動作するトランジスタＭ５のゲートに入力信号ＩＮのハイレベルとロウレベルの中間電圧に対応した参照電圧ＶＲＥＦが供給される。上記トランジスタＭ４とＭ５のソースと回路の接地電位との間には、動作電流を形成するトランジスタＭ８が設けられる。上記トランジスタＭ４とＭ５の各々のドレインには、負荷抵抗としてのトランジスタＭ２、Ｍ３が設けられる。これらのトランジスタＭ２とＭ３と電源電圧との間にレベルシフト用のトランジスタＭ１が設けられる。
【０００３】
【発明が解決しようとする課題】
半導体集積回路装置の低消費電力化や高速化等のために電源電圧が低電圧化される傾向にある。このような電源電圧の低下によって上記トランジスタＭ８はもはや理想的な定電流源としての動作ができない。つまり、トランジスタＭ８は、上記低電圧化でも差動トランジスタＭ４，Ｍ５に負荷駆動のために必要な電流が流れるように比較的小さな抵抗値に設定される。このようにトランジスタＭ８が抵抗素子と見做されるとき、入力信号ＩＮが参照電圧ＶＲＥＦに対してハイレベル（ＶＨ）にあるとき、上記トランジスタＭ８に印加される電圧は、ＶＨ−Ｖｔｈ（トランジスタのしきい値電圧）となり、入力信号ＩＮが参照電圧ＶＲＥＦに対してロウレベルにあるとき、上記参照電圧ＶＲＥＦ−Ｖｔｈとなる。
【０００４】
上記トランジスタＭ８に印加される電圧に上記入力信号ＩＮがハイレベルのときのロウレベルのときとで、ＶＨ−ＶＲＥＦのような電圧差が生じ、それに対応して動作電流も異なるものとなる。この結果、図９の波形図に示すように、入力信号ＩＮのハイレベルのときに形成される大きな動作電流によって出力信号Ｉ１とＩ２の電圧差（信号振幅）が大きくなってロウレベル側にシフトし、入力信号ＩＮのロウレベルのときに形成される小さな動作電流によって出力信号Ｉ１とＩ２の電圧差（信号振幅）も小さくなってハイレベル側にシフトするものとなる。このように信号振幅及び直流レベルがアンバランスにされた差動信号を受ける後段回路においては、その動作安定性あるいは遅延時間のバラツキが大きくなるという問題が生じる。
【０００５】
この発明の目的は、低電圧においても出力信号の振幅を安定化させた入力回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、制御入力端子に入力信号が供給された第１トランジスタと制御入力端子に参照電圧が供給された第２トランジスタとを差動形態として動作電流を形成する抵抗手段を設け、上記第１トランジスタ又は第２トランジスタの出力ノードの電圧が制御端子に供給された可変抵抗手段を上記抵抗手段に直列形態とし、第１トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値が上記入力信号に対応して上記第２トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値に比べて相対的に大きくなるように設定し、上記入力信号の変化に対する上記抵抗手段に流れる電流の変化を小さくする。
【０００７】
【発明の実施の形態】
図７には、この発明が適用されたスタティック型ＲＡＭ（半導体記憶装置）の一実施例のブロック図が示されている。同図をもとに、この実施例のスタティック型ＲＡＭの構成及び動作の概要について説明する。なお、図７の各ブロックを構成する回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【０００８】
この実施例のスタティック型ＲＡＭは、メモリアレイＭＡＲＹをその基本構成要素とする。メモリアレイＭＡＲＹは、図の水平方向に平行して配置される所定数のワード線と、図の垂直方向に平行して配置される所定数組の相補ビット線とを含む。これらのワード線及び相補ビット線の交点には、例えば一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてなるラッチを含む多数のスタティック型メモリセルが格子状に配置される。
【０００９】
メモリアレイＭＡＲＹを構成するワード線は、その左方においてロウアドレスデコーダＲＤに結合され、択一的に選択レベルとされる。ロウアドレスデコーダＲＤには、ロウアドレスバッファＲＢからｉ＋１ビットの内部Ｘアドレス信号ｘ０〜ｘｉが供給されるとともに、イネーブルパルス発生回路ＰＧからイネーブルパルスＥＮＰが供給され、さらにインバータＶ１１からその出力信号たる内部制御信号ＣＳが供給される。ロウアドレスバッファＲＢには、アドレス入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給される。
【００１０】
一方、遷移検出回路ＴＤには、ロウアドレスバッファＲＢから内部Ｘアドレス信号ｘ０〜ｘｉが供給されるとともに、後述するカラムアドレスバッファＣＢからｊ＋１ビットの内部Ｙアドレス信号ｙ０〜ｙｊが供給され、さらに図示されない起動制御信号バッファを介してチップ選択信号ＣＳＢ及びライトイネーブル信号ＷＥＢが供給される。遷移検出回路ＴＤの出力信号つまり遷移検出信号ＴＤＳは、イネーブルパルス発生回路ＰＧに供給される。このイネーブルパルス発生回路ＰＧには、パワーオンリセット回路ＰＯＲからパワーオンリセット信号ＰＯＲＳが供給される。上記パルス発生回路ＰＧの出力信号は、イネーブルパルスＥＮＰとしてロウアドレスデコーダＲＤ及びカラムアドレスデコーダＣＤに供給される。
【００１１】
ロウアドレスバッファＲＢは、スタティック型ＲＡＭが選択状態とされるとき外部のアクセス装置からアドレス入力端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これらのＸアドレス信号をもとにそれぞれが非反転及び反転信号からなる内部Ｘアドレス信号ｘ０〜ｘｉを形成し、ロウアドレスデコーダＲＤ及び遷移検出回路ＴＤに供給する。また、遷移検出回路ＴＤは、チップ選択信号ＣＳＢ，ライトイネーブル信号ＷＥＢ，内部Ｘアドレス信号ｘ０〜ｘｉつまりＸアドレス信号ＡＸ０〜ＡＸｉ，ならびに内部Ｙアドレス信号ｙ０〜ｙｊつまりＹアドレス信号ＡＹ０〜ＡＹｊのレベル遷移を検出して、その出力信号たる遷移検出信号ＴＤＳを選択的に有効レベルつまりハイレベルとする。上記パワーオンリセット回路ＰＯＲは、スタティック型ＲＡＭの電源投入時、動作電源となる電源電圧ＶＤＤの電位が所定値に達するまでの間、パワーオンリセット信号ＰＯＲＳをハイレベルとする。
【００１２】
イネーブルパルス発生回路ＰＧは、遷移検出回路ＴＤの出力信号たる遷移検出信号ＴＤＳが有効レベルとされ、又は電源投入時にパワーオンリセット回路ＰＯＲの出力信号たるパワーオンリセット信号ＰＯＲＳの電位が所定値に達したことを受けて、所定のパルス幅を有するイネーブルパルスＥＮＰを生成し、ロウアドレスデコーダＲＤ及びカラムアドレスデコーダＣＤに供給する。
【００１３】
ロウアドレスデコーダＲＤは、イネーブルパルスＥＮＰ及び内部制御信号ＣＳがともにハイレベルとされることで選択的に動作状態となり、ロウアドレスバッファＲＢから供給される内部Ｘアドレス信号ｘ０〜ｘｉをデコードして、メモリアレイＭＡＲＹの対応するワード線を択一的に選択レベルとする。
【００１４】
メモリアレイＭＡＲＹを構成する相補ビット線は、その下方においてカラムスイッチＣＳに結合され、これを介して実質８組ずつ選択的にライトアンプＷＡ又はリードアンプＲＡに接続される。カラムスイッチＣＳには、カラムアドレスデコーダＣＤから所定ビットのビット線選択信号が供給される。また、カラムアドレスデコーダＣＤには、カラムアドレスバッファＣＢからｊ＋１ビットの内部Ｙアドレス信号ｙ０〜ｙｊが供給されるとともに、イネーブルパルス発生回路ＰＧから前記イネーブルパルスＥＮＰが供給され、さらにインバータＶ１１の出力信号たる内部制御信号ＣＳが供給される。
【００１５】
ライトアンプＷＡ及びリードアンプＲＡは、それぞれ実質８個の単位回路を備える。このうち、ライトアンプＷＡの各単位回路の入力端子は、ライトデータバスＷＤＢ０〜ＷＤＢ７ならびにデータ入力制御回路ＩＣを介してデータ入力バッファＩＢの各単位回路の出力端子に結合され、リードアンプＲＡの各単位回路の出力端子は、リードデータバスＲＤＢ０〜ＲＤＢ７を介してデータ出力バッファＯＢの各単位回路の入力端子に結合される。データ入力バッファＩＢの各単位回路の入力端子及びデータ出力バッファＯＢの各単位回路の出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７にそれぞれ共通結合される。データ入力バッファＩＢの各単位回路には、ノア（ＮＯＲ）ゲートＧ１１の出力信号つまり内部制御信号ＤＩＣが供給され、データ出力バッファＯＢの各単位回路には、ノアゲートＧ１２の出力信号つまり内部制御信号ＤＯＣが供給される。
【００１６】
ノアゲートＧ１１の第１の入力端子（ここで、各論理ゲートの入力端子については、図の上方から順に第１ないし第４の入力端子等と称す。以下同様）には、チップ選択信号の反転信号つまりチップ選択信号ＣＳＢそのものが供給され、その第２の入力端子には、ライトイネーブル信号の反転信号つまりライトイネーブル信号ＷＥＢそのものが供給される。また、ノアゲートＧ１２の第１及び第３の入力端子には、チップ選択信号ＣＳＢ及び出力イネーブル信号ＯＥＢそのものがそれぞれ供給され、その第２の入力端子には、ライトイネーブル信号の非反転信号つまりライトイネーブル信号ＷＥＢの反転信号が供給される。
【００１７】
これにより、ノアゲートＧ１１の出力信号たる内部制御信号ＤＩＣは、チップ選択信号ＣＳＢ及びライトイネーブル信号ＷＥＢがともに有効レベルつまりロウレベルとされることで選択的に有効レベルつまりハイレベルとされる。また、ノアゲートＧ１２の出力信号たる内部制御信号ＤＯＣは、チップ選択信号ＣＳＢ及び出力イネーブル信号ＯＥＢがともに有効レベルつまりハイレベルとされ、かつライトイネーブル信号ＷＥＢが無効レベルつまりハイレベルとされることで選択的に有効レベルつまりハイレベルとされる。
【００１８】
カラムアドレスバッファＣＢは、スタティック型ＲＡＭが選択状態とされるとき、外部のアクセス装置からアドレス入力端子ＡＹ０〜ＡＹｊを介して入力されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これらのＹアドレス信号をもとにそれぞれが非反転及び反転信号からなる内部Ｙアドレス信号ｙ０〜ｙｊを形成し、カラムアドレスデコーダＣＤ及び前記遷移検出回路ＴＤに供給する。カラムアドレスデコーダＣＤは、イネーブルパルスＥＮＰ及び内部制御信号ＣＥがともにハイレベルとされることで選択的に動作状態となり、内部Ｙアドレス信号ｙ０〜ｙｊをデコードして、カラムスイッチＣＳに対するビット線選択信号の対応するビットを択一的にハイレベルとする。このとき、カラムスイッチＣＳは、ハイレベルのビット線選択信号に対応するメモリアレイＭＡＲＹの８組の相補ビット線とライトアンプＷＡの各単位回路の出力端子又はリードアンプＲＡの各単位回路の入力端子との間を選択的に接続状態とする。
【００１９】
データ入力バッファＩＢの各単位回路は、スタティック型ＲＡＭが書き込みモードで選択状態とされるとき、内部制御信号ＤＩＣのハイレベルを受けて選択的に動作状態となり、外部のアクセス装置からデータ入力端子つまりデータ入出力端子ＩＯ０〜ＩＯ７を介して供給される書き込みデータを取り込み、データ入力制御回路ＩＣからライトデータバスＷＤＢ０〜ＷＤＢ７を介してライトアンプＷＡの各単位回路に伝達する。このとき、ライトアンプＷＡの各単位回路は、図示されない内部制御信号ＷＣに従って選択的に動作状態となり、ライトデータバスＷＤＢ０〜ＷＤＢ７を介して入力される書き込みデータを所定の相補書き込み信号として、メモリアレイＭＡＲＹの８個の選択メモリセルに書き込む。
【００２０】
リードアンプＲＡの各単位回路は、スタティック型ＲＡＭが読み出しモードで選択状態とされるとき、メモリアレイＭＡＲＹの８個の選択メモリセルから対応する相補ビット線を介して出力される読み出し信号を増幅した後、リードデータバスＲＤＢ０〜ＲＤＢ７を介してデータ出力バッファＯＢの対応する単位回路に伝達する。このとき、データ出力バッファＯＢの各単位回路は、内部制御信号ＤＯＣのハイレベルを受けて選択的に動作状態となり、リードアンプＲＡからリードデータバスＲＤＢ０〜ＲＤＢ７を介して伝達される読み出しデータをデータ入出力端子ＩＯ０〜ＩＯ７から外部のＣＰＵ等のアクセス装置に出力する。
【００２１】
図１には、この発明に係る入力回路の一実施例の回路図が示されている。この実施例の入力回路は、特に制限されないが、前記図７に示したようなスタティック型ＲＡＭのアドレスバッファＲＢ，ＣＢ及び入力回路ＩＢ等として用いられる。同図において、Ｎチャンネル型トランジスタとＰチャンネル型トランジスタからなるＣＭＯＳ回路により構成され、Ｐチャンネル型トランジスタは、Ｍ１〜Ｍ３のようにチャネル部分に矢印が付加されることによって、Ｍ４〜Ｍ８のようなＮチャンネル型トランジスタと区別される。このことは、他の回路図においても同様である。
【００２２】
Ｎチャンネル型のトランジスタＭ４のゲートは、入力信号ＩＮが供給される。このトランジスタＭ４と差動形態に設けられたＮチャンネル型のトランジスタＭ５のゲートには、上記入力信号ＩＮのハイレベルとロウレベルの中間電位に設定された参照電圧ＶＲＥＦが供給される。上記トランジスタＭ４，Ｍ５のドレインには、ゲートに回路の接地電位が定常的に供給されることによって抵抗素子として動作するＰチャンネル型のトランジスタＭ２，Ｍ３が設けられる。そして、上記トランジスタＭ２とＭ３の電源側ノード（ソース）は、共通化されてダイオード形態に接続されてレベルシフト動作を行なうＰチャンネル型トランジスタＭ１を介して電源端子に接続される。
【００２３】
上記トランジスタＭ４とＭ５の共通化されたソース側は、この発明において付加された並列形態に接続されたＮチャンネル型のトランジスタＭ６とＭ７の一端に接続される。これら並列形態のトランジスタＭ６，Ｍ７の他端と回路の接地電位との間には、ＯＮ／ＯＦＦ（オン／オフ）信号によってスイッチ制御されるＮチャンネル型のトランジスタＭ８が設けられる。上記ＯＮ／ＯＦＦ（オン／オフ）信号は、この実施例の入力回路を活性化するときにハイレベルにされて、トランジスタＭ８をオン状態にして差動トランジスタＭ４，Ｍ５に流れる動作電流を形成する。
【００２４】
この発明において付加されたトランジスタＭ６ゲートには、上記トランジスタＭ４のドレイン出力Ｉ１が供給され、トランジスタＭ７ゲートには、上記トランジスタＭ５のドレイン出力Ｉ２が供給される。これらのトランジスタＭ６とＭ７は、そのゲートに供給される信号Ｉ１とＩ２の電圧に応じて抵抗値が変化するという可変抵抗素子として動作して、出力信号Ｉ１とＩ２の電圧差及び直流レベルが入力信号ＩＮの変化によるアンバランスを低減させ、理想的には一定にするような役割を果たす。
【００２５】
上記のような入力信号ＩＮが参照電圧ＶＲＥＦに対しハイレベルの時と、ロウレベルの時との信号振幅がほぼ一定にするようにするためには、トランジスタＭ６の抵抗値をトランジスタＭ７の抵抗値よりも相対的に小さく設定される。例えば、トランジスタＭ６とＭ７のチャネル長が一定にされ、そのチャネル幅をトランジスタＭ６をトランジスタＭ７にくらべて大きく形成される。
【００２６】
図２には、この発明に係る入力回路の動作を説明するための波形図が示されている。入力信号ＩＮが参照電圧ＶＲＥＦよりハイレベルにあるとき、トランジスタＭ４がオン状態に、トランジスタＭ５がオフ状態にされる。この場合、上記トランジスタＭ６，Ｍ７が設けられない図８の回路では、図９の波形図のように出力信号Ｉ１とＩ２の差（信号振幅）が大きく、上記のようなレベルシフト用のトランジスタＭ１によるレベルシフト量も大きくなって全体的にロウレベル側にシフトしてしまう。このような電圧がトランジスタＭ６とＭ７のゲートに印加されて、その合成抵抗値を大きくするように負帰還がかかり、動作電流の増加を抑制して出力信号Ｉ１とＩ２の差電圧の拡大と、レベルシフト量の増大を防止する。
【００２７】
逆に、入力信号ＩＮが参照電圧ＶＲＥＦよりロウレベルにあるとき、トランジスタＭ４がオフ状態に、トランジスタＭ５がオン状態にされる。この場合、上記トランジスタＭ６，Ｍ７が設けられない図８の回路では、図９の波形図のように出力信号Ｉ１とＩ２の差（信号振幅）が小さく、上記のようなレベルシフト用のトランジスタＭ１によるレベルシフト量も小さくなって全体的にハイレベル側にシフトしてしまう。このような電圧がトランジスタＭ６とＭ７のゲートに印加されて、その合成抵抗値を小さくするように負帰還がかかり、動作電流の減少を抑制して出力信号Ｉ１とＩ２の差電圧の減少と、レベルシフト量の減少を防止する。
【００２８】
この結果、図２の波形図に示すように、理想的には入力信号ＩＮが参照電圧ＶＲＥＦより高いときの信号振幅１と、入力信号ＩＮが参照電圧ＶＲＥＦより低いときの信号振幅２とが等しく、かつ、そのレベルシフト量もほぼ同一になるものである。上記のようにトランジスタＭ６とＭ７の抵抗値に差を持たせたのは、図９のように、出力信号Ｉ１とＩ２の信号レベルの変化に差があるので、大きく変化する出力信号Ｉ１に対応したトランジスタＭ６のサイズを大きく形成して、かかるトランジスタＭ６の抵抗変化を支配的にして、上記のような入力信号ＩＮが参照電圧ＶＲＥＦより高いときの信号振幅１と、入力信号ＩＮが参照電圧ＶＲＥＦに対して高いときと低いときとで合成抵抗値の変化を行なわせるようにするものである。
【００２９】
したがって、基本的には１つのトランジスタＭ６又はＭ７のうらのいずれか一方を用い、それに上記出力信号Ｉ１又はＩ２の一方を供給して上記入力信号ＩＮの参照電圧ＶＲＥＦに対する変化による動作電流を変動を抑えるように動作させることができるものである。このように一方の出力信号Ｉ１又はＩ２のみを用いた場合には、回路素子が少なくなる反面、一方の信号電圧により動作電流が設定されてしまうので、差動の出力信号Ｉ１とＩ２の電位差が信号振幅となる回路では、上記２つの出力信号Ｉ１とＩ２の両方を用いる方が回路の安定化の点で優れている。したがって、いずれを採用するかは、その入力回路に要求される機能に合わせて選べばよい。
【００３０】
図３には、この発明に係る入力回路の一実施例の具体的回路図が示されている。この実施例では、前記図１に示したトランジスタＭ１〜Ｍ８からなる入力回路に対して、トランジスタＭ１０〜Ｍ１４からなる同様な差動回路が設けられる。この後段の差動回路は、前記入力回路とは異なり差動の出力信号Ｉ１とＩ２を受けて動作するので、上記入力回路の出力信号が図２のような出力信号Ｉ１とＩ２が良好にバランスされたものであるなら、バランス補正用のトランジスタＭ１２とＭ１３を省略することができる。上記初段増幅回路と次段増幅回路に動作電流を流すトランジスタＭ８とＭ１４のゲートには活性化信号ＺＺＢ（ＯＮ／ＯＦＦ信号）が供給され、かかる信号ＺＺＢがハイレベルのときに上記ＭＯＳＦＥＴＭ８とＭ１４がオン状態となり、前記のような動作電流源としての動作を行なうものである。
【００３１】
この実施例では、上記入力回路による出力信号Ｉ１とＩ２が多少アンバランスが残っているとき、後段の差動増幅回路でも上記トランジスタＭ１２とＭ１３を設けて、その補正を行なようにするものである。また、後段の差動回路は、信号振幅をあるいは信号電流を増幅させるために設けられる。したがって、図１の入力回路において、例えば動作電流を大きくして必要な出力信号振幅あるいは出力電流を得るようにした場合には、上記後段側の差動増幅回路を省略することができるものである。
【００３２】
特に制限されないが、後段の差動回路は、上記信号のアンバランス補正及び増幅動作の他に、クロック信号ＣＬＫＢに同期した入力信号の取り込み動作を行なう役割がもたせられる。つまり、前記のようなスタティック型ＲＡＭにおいて、ＣＰＵ等のホストシステムからのクロック信号に同期して、制御信号及びアドレス信号や書き込みデータ等の入力信号を入力し、読み出し信号を出力させるようにしたクロック同期動作を行なう場合に、上記後段の差動回路とその出力信号を保持するラッチ回路が設けられる。
【００３３】
上記のようなクロック動作のために、上記差動トランジスタＭ１０とＭ１１のドレインに設けられる負荷抵抗としてのトランジスタＭ１５とＭ１７との間には、クロック信号ＣＬＫＢで動作するＰチャンネル型のトランジスタＭ１６とＭ１８が設けられる。また、その出力信号Ａ１とＡ２は、上記クロック信号ＣＬＫＢを受けるインバータ回路ＩＶ１の出力信号ＣＬＫＴ１によりスイッチ制御させられるＰチャンネル型トランジスタＭ１９とＭ２０が設けられる。
【００３４】
ラッチ回路は、Ｐチャンネル型トランジスタＭ２１と、Ｎチャンネル型トランジスタＭ２２からなるＣＭＯＳインバータ回路と、Ｐチャンネル型トランジスタＭ２３と、Ｎチャンネル型トランジスタＭ２４からなるＣＭＯＳインバータ回路との入力と出力とが交差接続されてラッチ形態とされる。上記Ｎチャンネル型トランジスタＭ２２とＭ２４のソースと回路の接地電位との間にＮチャンネル型のスイッチトランジスタＭ２５が設けられ、そのゲートに上記クロック信号ＣＬＫＴ１により動作制御が行なわれる。上記ラッチ回路の一対の入出力ノードＢ１とＢ２と電源電圧との間には上記クロック信号ＣＬＫＴ１により動作させられるＰチャンネル型トランジスタＭ２６とＭ２７が設けられる。上記入出力ノードＢ１とＢ２の信号は、インバータ回路ＩＮ２とＩＮ３を介して出力信号Ｂ１ＯとＢ２Ｏとして出力される。
【００３５】
クロック信号ＣＬＫＢがロウレベルのとき、Ｐチャンネル型トランジスタＭ１６とＭ１８がオン状態にされる。したがって、後段の差動増幅回路は出力Ａ１とＡ２は、入力信号ＩＮに対応したハイレベルとロウレベルにされる。このとき、クロック信号ＣＬＫＴ１はハイレベルであるので、上記出力信号Ａ１とＡ２を伝えるトランジスタＭ１９とＭ２０はオフ状態になっている。このとき、Ｎチャンネル型トランジスタＭ２５がオン状態であるので、ラッチ回路は動作状態でありクロック信号ＣＬＫＢの１サイクル前に取り込んだ入力信号を保持している。
【００３６】
クロック信号ＣＬＫＢがロウレベルからハイレベルに変化すると、Ｐチャンネル型トランジスタＭ１６とＭ１８がオフ状態にされる。クロック信号ＣＬＫＴ１のロウレベルによりトランジスタＭ１９とＭ２０がオン状態にされ、ラッチ回路を動作させるトランジスタＭ２５がオフ状態に、出力のプルアップトランジスタＭ２６とＭ２７がオン状態にされる。したがって、後段の差動増幅回路は出力Ａ１とＡ２は、上記トランジスタＭ１９とＭ２０を通し、上記プルアップトランジスタＭ２６とＭ２７を負荷としてラッチ回路の一対の入出力ノードＢ１とＢ２に増幅信号を伝える。
【００３７】
クロック信号ＣＬＫＢがハイレベルからロウレベルに変化すると、Ｐチャンネル型トランジスタＭ１６とＭ１８がオン状態にされる。クロック信号ＣＬＫＴ１のハイレベルにより上記スイッチトランジスタＭ１９と２０がオフ状態にされ、Ｎチャンネル型トランジスタＭ２５がオン状態になり、上記プルアップトランジスタＭ２６とＭ２７がオフ状態になるので、上記入出力ノードＢ１とＢ２に伝えられた増幅信号を保持する。つまり、クロック信号ＣＬＫＢの１サイクル前に取り込んだ入力信号を保持するものである。このように保持されたラッチ回路の入出力ノードＢ１とＢ２の信号は、インバータ回路ＩＮ２とＩＮ３を介して出力信号Ｂ１ＯとＢ２Ｏとして、前記のようなスタティック型ＲＡＭでは、アドレスデコーダ回路等に伝えられる。
【００３８】
図４には、この発明に係る入力回路の他の一実施例の具体的回路図が示されている。この実施例では、前記図３１に示したトランジスタＭ１が省略される。つまり、入力回路を構成する差動形態のトランジスタＭ４とＭ５のドレインに設けられる負荷トランジスタＭ２とＭ３のソースは、直接に電源電圧が供給されるものである。他の構成は、前記図３の実施例と同様であるので、その説明を省略する。この実施例では、上記レベルシスト用トランジスタＭ１が省略されているため、そのゲート，ソース間のしきい値電圧に対応した直流電圧のレベルシフトがない。つまり、出力信号Ｉ１とＩ２のハイレベルは、ほぼ電源電圧に対応した大きなレベルにされる。
【００３９】
図５には、この発明に係る入力回路の他の一実施例の具体的回路図が示されている。この実施例では、後段の差動増幅回路とラッチ回路とが一体化された回路で構成される。つまり、上記レベル補正機能を持つ入力段回路の出力信号Ｉ１とＩ２は、前記のような差動トランジスタＭ１０とＭ１１のゲートに供給される。これらの差動トランジスタＭ１０とＭ１１のソースには、それぞれクロック信号でスイッチ制御されるＮチャンネル型のトランジスタＭ２８とＭ２９を介して動作電流を形成するトランジスタＭ１４に接続される。上記差動トランジスタＭ１０とＭ１１のソース間には、Ｎチャンネル型のトランジスタＭ３０が短絡スイッチとして設けられる。上記差動トランジスタＭ１０とＭ１１のドレインは、ＣＭＯＳラッチ回路の一対の入出力ノードに接続される。ラッチ回路を構成するトランジスタＭ２１〜Ｍ２５及びプルアップトランジスタＭ２６とＭ２７は、実施例と同様である。
【００４０】
クロック信号ＣＬＫがロウレベルのとき、インバータ回路ＩＮ４の出力信号がハイレベルになる。このハイレベルのクロック信号によりＰチャンネル型トランジスタＭ２６とＭ２７がオフ状態にされ、Ｎチャンネル型トランジスタＭ２５がオン状態にされる。したがって、ラッチ回路は動作状態でありクロック信号ＣＬＫＢ１サイクル前に取り込んだ入力信号を保持している。差動増幅回路は、インバータ回路ＩＮ１の出力信号がロウレベルであるので、トランジスタＭ２８、Ｍ２９及びＭ３０がオフ状態にされ、実質的な差動増幅動作は行なわれない。
【００４１】
クロック信号ＣＬＫがロウレベルからハイレベルに変化すると、ラッチ回路を動作させているトランジスタＭ２５がオフ状態となり、ラッチ回路の出力プルアップを行なうＰチャンネル型トランジスタＭ２６とＭ２７がオン状態となって、上記保持情報をリセットさせる。これとともに、Ｎチャンネル型のトランジスタＭ２８〜Ｍ３０がオン状態になるので、差動トランジスタＭ１０とＭ１１は、上記プルアップ動作を行なうトランジスタＭ２６とＭ２７を負荷とする増幅動作を行なう。これより、上記非動作状態に置かれるラッチ回路の一対の入出力ノードの電位は、上記差動トランジスタＭ１０とＭ１１のドレイン増幅出力に対応したものとされる。
【００４２】
クロック信号ＣＬＫがロウレベルからハイレベルに変化すると、Ｐチャンネル型トランジスタＭ２６とＭ２７がオフ状態にされ、Ｎチャンネル型のトランジスタＭ２８〜Ｍ３０がオフ状態にされ、ラッチ回路に動作電流を流すＮチャンネル型のトランジスタＭ２５がオン状態となって、上記一対の入出力ノードに伝えられた増幅信号を保持する。つまり、クロック信号ＣＬＫの１サイクル前に取り込んだ入力信号を保持するものである。このように保持されたラッチ回路の入出力ノードの信号は、インバータ回路ＩＮ２とＩＮ３を介して出力信号Ｂ１ＯとＢ２Ｏとして、前記のようなスタティック型ＲＡＭでは、アドレスデコーダ回路等に伝えられる。
【００４３】
図６には、この発明に係る入力回路の更に他の一実施例の具体的回路図が示されている。この実施例では、前記図５の実施例の変形例であり、トランジスタの導電型が前記図５の実施例と逆にされる。つまり、Ｐチャンネル型トランジスタＭ２，Ｍ３等をＮチャンネル型トランジスタに置き換え、Ｎチャンネル型トランジスタＭ４〜Ｍ８等をＰチャンネル型トランジスタに置き換えたものである。このようにトランジスタの導電型を逆にしても前記図５の回路と同様な動作を行なうものとなる。
【００４４】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 制御入力端子に入力信号が供給された第１トランジスタと制御入力端子に参照電圧が供給された第２トランジスタとを差動形態として動作電流を形成する抵抗手段を設け、上記第１トランジスタ又は第２トランジスタの出力ノードの電圧が制御端子に供給された可変抵抗手段を上記抵抗手段に直列形態とし、第１トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値が上記入力信号に対応して上記第２トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値に比べて相対的に大きくなるように設定して上記入力信号の変化に対する上記抵抗手段に流れる電流の変化を小さくすることにより、出力信号振幅及び直流レベルを入力信号の変化に対してほぼ均等にすることができるという効果が得られる。
【００４５】
（２） 上記に加えて、可変抵抗手段を上記第１トランジスタ及び第２トランジスタの各々の出力ノードの電圧が制御端子に供給された第１と第２可変抵抗手段を並列形態に接続したものとし、上記入力信号に対応して第１トランジスタがオン状態にされたときの上記第１と第２の可変抵抗手段の合成抵抗値が上記入力信号に対応して上記第２トランジスタがオン状態にされたときの上記第１と第２の可変抵抗手段の合成抵抗値に比べて相対的に大きくなるように設定することにより、出力信号振幅及び直流レベルを入力信号の変化に対して安定的に一定にすることができるという効果が得られる。
【００４６】
（３） 上記に加えて、上記第１及び第２トランジスタを第１及び第２ＭＯＳＦＥＴとし、上記抵抗手段を上記入力回路の活性化信号がゲートに印加された第３ＭＯＳＦＥＴとし、上記負荷手段をゲートに所定の電圧が印加された第４及び第５ＭＯＳＦＥＴで含むのとし、上記第１及び第２可変抵抗手段は第６及び第７ＭＯＳＦＥＴで構成することにより、半導体集積回路に好適な入力回路を得ることができるという効果が得られる。
【００４７】
（４） 上記に加えて、上記第６ＭＯＳＦＥＴと第７ＭＯＳＦＥＴはゲート長が同じで、第６ＭＯＳＦＥＴのゲート幅が第７ＭＯＳＦＥＴのゲート幅に比べて大きく形成することにより、出力信号振幅及び直流レベルを入力信号の変化に対して安定的に設定することが容易にできるという効果が得られる。
【００４８】
（５） 上記に加えて、上記第６ＭＯＳＦＥＴと第７ＭＯＳＦＥＴの上記ゲート幅の差を上記第３ＭＯＳＦＥＴに流れる電流をほぼ一定になるような設定することにより、出力信号振幅及び直流レベルを入力信号の変化に対して一定にできるという効果が得られる。
【００４９】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図７において、メモリアレイＭＡＲＹは、任意数の冗長素子を含むことができるし、その周辺回路を含めて任意数のメモリマット又はサブアレイに分割することができる。また、スタティック型ＲＡＭは、例えば×１６ビット又は×３２ビット等、任意のビット構成を採りうるし、そのブロック構成や起動制御信号及びアドレス信号の名称及び組み合わせならびに有効レベル等は、種々の実施形態を採りうる。
【００５０】
入力回路は、上記のようなスタティック型ＲＡＭの他、参照電圧を用いて小振幅の入力信号を取り込む半導体集積回路装置に広く利用することができる。差動トランジスタは、ＭＯＳＦＥＴの他にバイポーラ型トランジスタを用いるものであってよい。つまり、差動トランジスタをバイポーラ型トランジスタで構成し、負荷や可変抵抗素子をＭＯＳＦＥＴで構成するバイポーラ−ＣＭＯＳ構造の半導体集積回路装置にも同様に適用できるものである。
【００５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。制御入力端子に入力信号が供給された第１トランジスタと制御入力端子に参照電圧が供給された第２トランジスタとを差動形態として動作電流を形成する抵抗手段を設け、上記第１トランジスタ又は第２トランジスタの出力ノードの電圧が制御端子に供給された可変抵抗手段を上記抵抗手段に直列形態とし、第１トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値が上記入力信号に対応して上記第２トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値に比べて相対的に大きくなるように設定して上記入力信号の変化に対する上記抵抗手段に流れる電流の変化を小さくすることにより、出力信号振幅及び直流レベルを入力信号の変化に対してほぼ均等にすることができる。
【図面の簡単な説明】
【図１】この発明に係る入力回路の一実施例を示す回路図である。
【図２】この発明に係る入力回路の動作を説明するための波形図である。
【図３】この発明に係る入力回路の一実施例を示す具体的回路図である。
【図４】この発明に係る入力回路の他の一実施例を示す具体的回路図である。
【図５】この発明に係る入力回路の他の一実施例を示す具体的回路図である。
【図６】この発明に係る入力回路の更に他の一実施例を示す具体的回路図である。
【図７】この発明が適用されたスタティック型ＲＡＭの一実施例を示すブロック図である。
【図８】この発明に先立って検討された入力回路の一例を示す回路図である。
【図９】図８の入力回路の動作を説明するための波形図である。
【符号の説明】
Ｍ１〜Ｍ３０……ＭＯＳＦＥＴ、ＩＮ１〜ＩＮ４…インバータ回路、
ＭＡＲＹ……メモリアレイ、ＲＤ……ロウアドレスデコーダ、ＲＢ……ロウアドレスバッファ、ＣＳ……カラムスイッチ、ＷＡ……ライトアンプ、ＲＡ……リードアンプ、ＣＤ……カラムアドレスデコーダ、ＣＢ……カラムアドレスバッファ、ＩＢ……データ入力バッファ、ＩＣ……データ入力制御回路、ＯＢ……データ出力バッファ、ＴＤ……遷移検出回路、ＰＯＲ……パワーオンリセット回路、ＰＧ……イネーブルパルス発生回路。
【発明の属する技術分野】
この発明は半導体集積回路装置に関し、例えば、参照電圧を用いて入力信号を取り込む入力回路を備えたものに利用して特に有効な技術に関する。
【０００２】
【従来の技術】
ＨＳＴＬやＧＴＬのような小振幅のインターフェイスに適合した入力回路として、図８に示すような回路が考えられる。この回路では、ＭＯＳＦＥＴ（以下、単にトランジスタという）Ｍ４のゲートに入力信号ＩＮが供給され、それと差動形態で動作するトランジスタＭ５のゲートに入力信号ＩＮのハイレベルとロウレベルの中間電圧に対応した参照電圧ＶＲＥＦが供給される。上記トランジスタＭ４とＭ５のソースと回路の接地電位との間には、動作電流を形成するトランジスタＭ８が設けられる。上記トランジスタＭ４とＭ５の各々のドレインには、負荷抵抗としてのトランジスタＭ２、Ｍ３が設けられる。これらのトランジスタＭ２とＭ３と電源電圧との間にレベルシフト用のトランジスタＭ１が設けられる。
【０００３】
【発明が解決しようとする課題】
半導体集積回路装置の低消費電力化や高速化等のために電源電圧が低電圧化される傾向にある。このような電源電圧の低下によって上記トランジスタＭ８はもはや理想的な定電流源としての動作ができない。つまり、トランジスタＭ８は、上記低電圧化でも差動トランジスタＭ４，Ｍ５に負荷駆動のために必要な電流が流れるように比較的小さな抵抗値に設定される。このようにトランジスタＭ８が抵抗素子と見做されるとき、入力信号ＩＮが参照電圧ＶＲＥＦに対してハイレベル（ＶＨ）にあるとき、上記トランジスタＭ８に印加される電圧は、ＶＨ−Ｖｔｈ（トランジスタのしきい値電圧）となり、入力信号ＩＮが参照電圧ＶＲＥＦに対してロウレベルにあるとき、上記参照電圧ＶＲＥＦ−Ｖｔｈとなる。
【０００４】
上記トランジスタＭ８に印加される電圧に上記入力信号ＩＮがハイレベルのときのロウレベルのときとで、ＶＨ−ＶＲＥＦのような電圧差が生じ、それに対応して動作電流も異なるものとなる。この結果、図９の波形図に示すように、入力信号ＩＮのハイレベルのときに形成される大きな動作電流によって出力信号Ｉ１とＩ２の電圧差（信号振幅）が大きくなってロウレベル側にシフトし、入力信号ＩＮのロウレベルのときに形成される小さな動作電流によって出力信号Ｉ１とＩ２の電圧差（信号振幅）も小さくなってハイレベル側にシフトするものとなる。このように信号振幅及び直流レベルがアンバランスにされた差動信号を受ける後段回路においては、その動作安定性あるいは遅延時間のバラツキが大きくなるという問題が生じる。
【０００５】
この発明の目的は、低電圧においても出力信号の振幅を安定化させた入力回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、制御入力端子に入力信号が供給された第１トランジスタと制御入力端子に参照電圧が供給された第２トランジスタとを差動形態として動作電流を形成する抵抗手段を設け、上記第１トランジスタ又は第２トランジスタの出力ノードの電圧が制御端子に供給された可変抵抗手段を上記抵抗手段に直列形態とし、第１トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値が上記入力信号に対応して上記第２トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値に比べて相対的に大きくなるように設定し、上記入力信号の変化に対する上記抵抗手段に流れる電流の変化を小さくする。
【０００７】
【発明の実施の形態】
図７には、この発明が適用されたスタティック型ＲＡＭ（半導体記憶装置）の一実施例のブロック図が示されている。同図をもとに、この実施例のスタティック型ＲＡＭの構成及び動作の概要について説明する。なお、図７の各ブロックを構成する回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【０００８】
この実施例のスタティック型ＲＡＭは、メモリアレイＭＡＲＹをその基本構成要素とする。メモリアレイＭＡＲＹは、図の水平方向に平行して配置される所定数のワード線と、図の垂直方向に平行して配置される所定数組の相補ビット線とを含む。これらのワード線及び相補ビット線の交点には、例えば一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてなるラッチを含む多数のスタティック型メモリセルが格子状に配置される。
【０００９】
メモリアレイＭＡＲＹを構成するワード線は、その左方においてロウアドレスデコーダＲＤに結合され、択一的に選択レベルとされる。ロウアドレスデコーダＲＤには、ロウアドレスバッファＲＢからｉ＋１ビットの内部Ｘアドレス信号ｘ０〜ｘｉが供給されるとともに、イネーブルパルス発生回路ＰＧからイネーブルパルスＥＮＰが供給され、さらにインバータＶ１１からその出力信号たる内部制御信号ＣＳが供給される。ロウアドレスバッファＲＢには、アドレス入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給される。
【００１０】
一方、遷移検出回路ＴＤには、ロウアドレスバッファＲＢから内部Ｘアドレス信号ｘ０〜ｘｉが供給されるとともに、後述するカラムアドレスバッファＣＢからｊ＋１ビットの内部Ｙアドレス信号ｙ０〜ｙｊが供給され、さらに図示されない起動制御信号バッファを介してチップ選択信号ＣＳＢ及びライトイネーブル信号ＷＥＢが供給される。遷移検出回路ＴＤの出力信号つまり遷移検出信号ＴＤＳは、イネーブルパルス発生回路ＰＧに供給される。このイネーブルパルス発生回路ＰＧには、パワーオンリセット回路ＰＯＲからパワーオンリセット信号ＰＯＲＳが供給される。上記パルス発生回路ＰＧの出力信号は、イネーブルパルスＥＮＰとしてロウアドレスデコーダＲＤ及びカラムアドレスデコーダＣＤに供給される。
【００１１】
ロウアドレスバッファＲＢは、スタティック型ＲＡＭが選択状態とされるとき外部のアクセス装置からアドレス入力端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これらのＸアドレス信号をもとにそれぞれが非反転及び反転信号からなる内部Ｘアドレス信号ｘ０〜ｘｉを形成し、ロウアドレスデコーダＲＤ及び遷移検出回路ＴＤに供給する。また、遷移検出回路ＴＤは、チップ選択信号ＣＳＢ，ライトイネーブル信号ＷＥＢ，内部Ｘアドレス信号ｘ０〜ｘｉつまりＸアドレス信号ＡＸ０〜ＡＸｉ，ならびに内部Ｙアドレス信号ｙ０〜ｙｊつまりＹアドレス信号ＡＹ０〜ＡＹｊのレベル遷移を検出して、その出力信号たる遷移検出信号ＴＤＳを選択的に有効レベルつまりハイレベルとする。上記パワーオンリセット回路ＰＯＲは、スタティック型ＲＡＭの電源投入時、動作電源となる電源電圧ＶＤＤの電位が所定値に達するまでの間、パワーオンリセット信号ＰＯＲＳをハイレベルとする。
【００１２】
イネーブルパルス発生回路ＰＧは、遷移検出回路ＴＤの出力信号たる遷移検出信号ＴＤＳが有効レベルとされ、又は電源投入時にパワーオンリセット回路ＰＯＲの出力信号たるパワーオンリセット信号ＰＯＲＳの電位が所定値に達したことを受けて、所定のパルス幅を有するイネーブルパルスＥＮＰを生成し、ロウアドレスデコーダＲＤ及びカラムアドレスデコーダＣＤに供給する。
【００１３】
ロウアドレスデコーダＲＤは、イネーブルパルスＥＮＰ及び内部制御信号ＣＳがともにハイレベルとされることで選択的に動作状態となり、ロウアドレスバッファＲＢから供給される内部Ｘアドレス信号ｘ０〜ｘｉをデコードして、メモリアレイＭＡＲＹの対応するワード線を択一的に選択レベルとする。
【００１４】
メモリアレイＭＡＲＹを構成する相補ビット線は、その下方においてカラムスイッチＣＳに結合され、これを介して実質８組ずつ選択的にライトアンプＷＡ又はリードアンプＲＡに接続される。カラムスイッチＣＳには、カラムアドレスデコーダＣＤから所定ビットのビット線選択信号が供給される。また、カラムアドレスデコーダＣＤには、カラムアドレスバッファＣＢからｊ＋１ビットの内部Ｙアドレス信号ｙ０〜ｙｊが供給されるとともに、イネーブルパルス発生回路ＰＧから前記イネーブルパルスＥＮＰが供給され、さらにインバータＶ１１の出力信号たる内部制御信号ＣＳが供給される。
【００１５】
ライトアンプＷＡ及びリードアンプＲＡは、それぞれ実質８個の単位回路を備える。このうち、ライトアンプＷＡの各単位回路の入力端子は、ライトデータバスＷＤＢ０〜ＷＤＢ７ならびにデータ入力制御回路ＩＣを介してデータ入力バッファＩＢの各単位回路の出力端子に結合され、リードアンプＲＡの各単位回路の出力端子は、リードデータバスＲＤＢ０〜ＲＤＢ７を介してデータ出力バッファＯＢの各単位回路の入力端子に結合される。データ入力バッファＩＢの各単位回路の入力端子及びデータ出力バッファＯＢの各単位回路の出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７にそれぞれ共通結合される。データ入力バッファＩＢの各単位回路には、ノア（ＮＯＲ）ゲートＧ１１の出力信号つまり内部制御信号ＤＩＣが供給され、データ出力バッファＯＢの各単位回路には、ノアゲートＧ１２の出力信号つまり内部制御信号ＤＯＣが供給される。
【００１６】
ノアゲートＧ１１の第１の入力端子（ここで、各論理ゲートの入力端子については、図の上方から順に第１ないし第４の入力端子等と称す。以下同様）には、チップ選択信号の反転信号つまりチップ選択信号ＣＳＢそのものが供給され、その第２の入力端子には、ライトイネーブル信号の反転信号つまりライトイネーブル信号ＷＥＢそのものが供給される。また、ノアゲートＧ１２の第１及び第３の入力端子には、チップ選択信号ＣＳＢ及び出力イネーブル信号ＯＥＢそのものがそれぞれ供給され、その第２の入力端子には、ライトイネーブル信号の非反転信号つまりライトイネーブル信号ＷＥＢの反転信号が供給される。
【００１７】
これにより、ノアゲートＧ１１の出力信号たる内部制御信号ＤＩＣは、チップ選択信号ＣＳＢ及びライトイネーブル信号ＷＥＢがともに有効レベルつまりロウレベルとされることで選択的に有効レベルつまりハイレベルとされる。また、ノアゲートＧ１２の出力信号たる内部制御信号ＤＯＣは、チップ選択信号ＣＳＢ及び出力イネーブル信号ＯＥＢがともに有効レベルつまりハイレベルとされ、かつライトイネーブル信号ＷＥＢが無効レベルつまりハイレベルとされることで選択的に有効レベルつまりハイレベルとされる。
【００１８】
カラムアドレスバッファＣＢは、スタティック型ＲＡＭが選択状態とされるとき、外部のアクセス装置からアドレス入力端子ＡＹ０〜ＡＹｊを介して入力されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これらのＹアドレス信号をもとにそれぞれが非反転及び反転信号からなる内部Ｙアドレス信号ｙ０〜ｙｊを形成し、カラムアドレスデコーダＣＤ及び前記遷移検出回路ＴＤに供給する。カラムアドレスデコーダＣＤは、イネーブルパルスＥＮＰ及び内部制御信号ＣＥがともにハイレベルとされることで選択的に動作状態となり、内部Ｙアドレス信号ｙ０〜ｙｊをデコードして、カラムスイッチＣＳに対するビット線選択信号の対応するビットを択一的にハイレベルとする。このとき、カラムスイッチＣＳは、ハイレベルのビット線選択信号に対応するメモリアレイＭＡＲＹの８組の相補ビット線とライトアンプＷＡの各単位回路の出力端子又はリードアンプＲＡの各単位回路の入力端子との間を選択的に接続状態とする。
【００１９】
データ入力バッファＩＢの各単位回路は、スタティック型ＲＡＭが書き込みモードで選択状態とされるとき、内部制御信号ＤＩＣのハイレベルを受けて選択的に動作状態となり、外部のアクセス装置からデータ入力端子つまりデータ入出力端子ＩＯ０〜ＩＯ７を介して供給される書き込みデータを取り込み、データ入力制御回路ＩＣからライトデータバスＷＤＢ０〜ＷＤＢ７を介してライトアンプＷＡの各単位回路に伝達する。このとき、ライトアンプＷＡの各単位回路は、図示されない内部制御信号ＷＣに従って選択的に動作状態となり、ライトデータバスＷＤＢ０〜ＷＤＢ７を介して入力される書き込みデータを所定の相補書き込み信号として、メモリアレイＭＡＲＹの８個の選択メモリセルに書き込む。
【００２０】
リードアンプＲＡの各単位回路は、スタティック型ＲＡＭが読み出しモードで選択状態とされるとき、メモリアレイＭＡＲＹの８個の選択メモリセルから対応する相補ビット線を介して出力される読み出し信号を増幅した後、リードデータバスＲＤＢ０〜ＲＤＢ７を介してデータ出力バッファＯＢの対応する単位回路に伝達する。このとき、データ出力バッファＯＢの各単位回路は、内部制御信号ＤＯＣのハイレベルを受けて選択的に動作状態となり、リードアンプＲＡからリードデータバスＲＤＢ０〜ＲＤＢ７を介して伝達される読み出しデータをデータ入出力端子ＩＯ０〜ＩＯ７から外部のＣＰＵ等のアクセス装置に出力する。
【００２１】
図１には、この発明に係る入力回路の一実施例の回路図が示されている。この実施例の入力回路は、特に制限されないが、前記図７に示したようなスタティック型ＲＡＭのアドレスバッファＲＢ，ＣＢ及び入力回路ＩＢ等として用いられる。同図において、Ｎチャンネル型トランジスタとＰチャンネル型トランジスタからなるＣＭＯＳ回路により構成され、Ｐチャンネル型トランジスタは、Ｍ１〜Ｍ３のようにチャネル部分に矢印が付加されることによって、Ｍ４〜Ｍ８のようなＮチャンネル型トランジスタと区別される。このことは、他の回路図においても同様である。
【００２２】
Ｎチャンネル型のトランジスタＭ４のゲートは、入力信号ＩＮが供給される。このトランジスタＭ４と差動形態に設けられたＮチャンネル型のトランジスタＭ５のゲートには、上記入力信号ＩＮのハイレベルとロウレベルの中間電位に設定された参照電圧ＶＲＥＦが供給される。上記トランジスタＭ４，Ｍ５のドレインには、ゲートに回路の接地電位が定常的に供給されることによって抵抗素子として動作するＰチャンネル型のトランジスタＭ２，Ｍ３が設けられる。そして、上記トランジスタＭ２とＭ３の電源側ノード（ソース）は、共通化されてダイオード形態に接続されてレベルシフト動作を行なうＰチャンネル型トランジスタＭ１を介して電源端子に接続される。
【００２３】
上記トランジスタＭ４とＭ５の共通化されたソース側は、この発明において付加された並列形態に接続されたＮチャンネル型のトランジスタＭ６とＭ７の一端に接続される。これら並列形態のトランジスタＭ６，Ｍ７の他端と回路の接地電位との間には、ＯＮ／ＯＦＦ（オン／オフ）信号によってスイッチ制御されるＮチャンネル型のトランジスタＭ８が設けられる。上記ＯＮ／ＯＦＦ（オン／オフ）信号は、この実施例の入力回路を活性化するときにハイレベルにされて、トランジスタＭ８をオン状態にして差動トランジスタＭ４，Ｍ５に流れる動作電流を形成する。
【００２４】
この発明において付加されたトランジスタＭ６ゲートには、上記トランジスタＭ４のドレイン出力Ｉ１が供給され、トランジスタＭ７ゲートには、上記トランジスタＭ５のドレイン出力Ｉ２が供給される。これらのトランジスタＭ６とＭ７は、そのゲートに供給される信号Ｉ１とＩ２の電圧に応じて抵抗値が変化するという可変抵抗素子として動作して、出力信号Ｉ１とＩ２の電圧差及び直流レベルが入力信号ＩＮの変化によるアンバランスを低減させ、理想的には一定にするような役割を果たす。
【００２５】
上記のような入力信号ＩＮが参照電圧ＶＲＥＦに対しハイレベルの時と、ロウレベルの時との信号振幅がほぼ一定にするようにするためには、トランジスタＭ６の抵抗値をトランジスタＭ７の抵抗値よりも相対的に小さく設定される。例えば、トランジスタＭ６とＭ７のチャネル長が一定にされ、そのチャネル幅をトランジスタＭ６をトランジスタＭ７にくらべて大きく形成される。
【００２６】
図２には、この発明に係る入力回路の動作を説明するための波形図が示されている。入力信号ＩＮが参照電圧ＶＲＥＦよりハイレベルにあるとき、トランジスタＭ４がオン状態に、トランジスタＭ５がオフ状態にされる。この場合、上記トランジスタＭ６，Ｍ７が設けられない図８の回路では、図９の波形図のように出力信号Ｉ１とＩ２の差（信号振幅）が大きく、上記のようなレベルシフト用のトランジスタＭ１によるレベルシフト量も大きくなって全体的にロウレベル側にシフトしてしまう。このような電圧がトランジスタＭ６とＭ７のゲートに印加されて、その合成抵抗値を大きくするように負帰還がかかり、動作電流の増加を抑制して出力信号Ｉ１とＩ２の差電圧の拡大と、レベルシフト量の増大を防止する。
【００２７】
逆に、入力信号ＩＮが参照電圧ＶＲＥＦよりロウレベルにあるとき、トランジスタＭ４がオフ状態に、トランジスタＭ５がオン状態にされる。この場合、上記トランジスタＭ６，Ｍ７が設けられない図８の回路では、図９の波形図のように出力信号Ｉ１とＩ２の差（信号振幅）が小さく、上記のようなレベルシフト用のトランジスタＭ１によるレベルシフト量も小さくなって全体的にハイレベル側にシフトしてしまう。このような電圧がトランジスタＭ６とＭ７のゲートに印加されて、その合成抵抗値を小さくするように負帰還がかかり、動作電流の減少を抑制して出力信号Ｉ１とＩ２の差電圧の減少と、レベルシフト量の減少を防止する。
【００２８】
この結果、図２の波形図に示すように、理想的には入力信号ＩＮが参照電圧ＶＲＥＦより高いときの信号振幅１と、入力信号ＩＮが参照電圧ＶＲＥＦより低いときの信号振幅２とが等しく、かつ、そのレベルシフト量もほぼ同一になるものである。上記のようにトランジスタＭ６とＭ７の抵抗値に差を持たせたのは、図９のように、出力信号Ｉ１とＩ２の信号レベルの変化に差があるので、大きく変化する出力信号Ｉ１に対応したトランジスタＭ６のサイズを大きく形成して、かかるトランジスタＭ６の抵抗変化を支配的にして、上記のような入力信号ＩＮが参照電圧ＶＲＥＦより高いときの信号振幅１と、入力信号ＩＮが参照電圧ＶＲＥＦに対して高いときと低いときとで合成抵抗値の変化を行なわせるようにするものである。
【００２９】
したがって、基本的には１つのトランジスタＭ６又はＭ７のうらのいずれか一方を用い、それに上記出力信号Ｉ１又はＩ２の一方を供給して上記入力信号ＩＮの参照電圧ＶＲＥＦに対する変化による動作電流を変動を抑えるように動作させることができるものである。このように一方の出力信号Ｉ１又はＩ２のみを用いた場合には、回路素子が少なくなる反面、一方の信号電圧により動作電流が設定されてしまうので、差動の出力信号Ｉ１とＩ２の電位差が信号振幅となる回路では、上記２つの出力信号Ｉ１とＩ２の両方を用いる方が回路の安定化の点で優れている。したがって、いずれを採用するかは、その入力回路に要求される機能に合わせて選べばよい。
【００３０】
図３には、この発明に係る入力回路の一実施例の具体的回路図が示されている。この実施例では、前記図１に示したトランジスタＭ１〜Ｍ８からなる入力回路に対して、トランジスタＭ１０〜Ｍ１４からなる同様な差動回路が設けられる。この後段の差動回路は、前記入力回路とは異なり差動の出力信号Ｉ１とＩ２を受けて動作するので、上記入力回路の出力信号が図２のような出力信号Ｉ１とＩ２が良好にバランスされたものであるなら、バランス補正用のトランジスタＭ１２とＭ１３を省略することができる。上記初段増幅回路と次段増幅回路に動作電流を流すトランジスタＭ８とＭ１４のゲートには活性化信号ＺＺＢ（ＯＮ／ＯＦＦ信号）が供給され、かかる信号ＺＺＢがハイレベルのときに上記ＭＯＳＦＥＴＭ８とＭ１４がオン状態となり、前記のような動作電流源としての動作を行なうものである。
【００３１】
この実施例では、上記入力回路による出力信号Ｉ１とＩ２が多少アンバランスが残っているとき、後段の差動増幅回路でも上記トランジスタＭ１２とＭ１３を設けて、その補正を行なようにするものである。また、後段の差動回路は、信号振幅をあるいは信号電流を増幅させるために設けられる。したがって、図１の入力回路において、例えば動作電流を大きくして必要な出力信号振幅あるいは出力電流を得るようにした場合には、上記後段側の差動増幅回路を省略することができるものである。
【００３２】
特に制限されないが、後段の差動回路は、上記信号のアンバランス補正及び増幅動作の他に、クロック信号ＣＬＫＢに同期した入力信号の取り込み動作を行なう役割がもたせられる。つまり、前記のようなスタティック型ＲＡＭにおいて、ＣＰＵ等のホストシステムからのクロック信号に同期して、制御信号及びアドレス信号や書き込みデータ等の入力信号を入力し、読み出し信号を出力させるようにしたクロック同期動作を行なう場合に、上記後段の差動回路とその出力信号を保持するラッチ回路が設けられる。
【００３３】
上記のようなクロック動作のために、上記差動トランジスタＭ１０とＭ１１のドレインに設けられる負荷抵抗としてのトランジスタＭ１５とＭ１７との間には、クロック信号ＣＬＫＢで動作するＰチャンネル型のトランジスタＭ１６とＭ１８が設けられる。また、その出力信号Ａ１とＡ２は、上記クロック信号ＣＬＫＢを受けるインバータ回路ＩＶ１の出力信号ＣＬＫＴ１によりスイッチ制御させられるＰチャンネル型トランジスタＭ１９とＭ２０が設けられる。
【００３４】
ラッチ回路は、Ｐチャンネル型トランジスタＭ２１と、Ｎチャンネル型トランジスタＭ２２からなるＣＭＯＳインバータ回路と、Ｐチャンネル型トランジスタＭ２３と、Ｎチャンネル型トランジスタＭ２４からなるＣＭＯＳインバータ回路との入力と出力とが交差接続されてラッチ形態とされる。上記Ｎチャンネル型トランジスタＭ２２とＭ２４のソースと回路の接地電位との間にＮチャンネル型のスイッチトランジスタＭ２５が設けられ、そのゲートに上記クロック信号ＣＬＫＴ１により動作制御が行なわれる。上記ラッチ回路の一対の入出力ノードＢ１とＢ２と電源電圧との間には上記クロック信号ＣＬＫＴ１により動作させられるＰチャンネル型トランジスタＭ２６とＭ２７が設けられる。上記入出力ノードＢ１とＢ２の信号は、インバータ回路ＩＮ２とＩＮ３を介して出力信号Ｂ１ＯとＢ２Ｏとして出力される。
【００３５】
クロック信号ＣＬＫＢがロウレベルのとき、Ｐチャンネル型トランジスタＭ１６とＭ１８がオン状態にされる。したがって、後段の差動増幅回路は出力Ａ１とＡ２は、入力信号ＩＮに対応したハイレベルとロウレベルにされる。このとき、クロック信号ＣＬＫＴ１はハイレベルであるので、上記出力信号Ａ１とＡ２を伝えるトランジスタＭ１９とＭ２０はオフ状態になっている。このとき、Ｎチャンネル型トランジスタＭ２５がオン状態であるので、ラッチ回路は動作状態でありクロック信号ＣＬＫＢの１サイクル前に取り込んだ入力信号を保持している。
【００３６】
クロック信号ＣＬＫＢがロウレベルからハイレベルに変化すると、Ｐチャンネル型トランジスタＭ１６とＭ１８がオフ状態にされる。クロック信号ＣＬＫＴ１のロウレベルによりトランジスタＭ１９とＭ２０がオン状態にされ、ラッチ回路を動作させるトランジスタＭ２５がオフ状態に、出力のプルアップトランジスタＭ２６とＭ２７がオン状態にされる。したがって、後段の差動増幅回路は出力Ａ１とＡ２は、上記トランジスタＭ１９とＭ２０を通し、上記プルアップトランジスタＭ２６とＭ２７を負荷としてラッチ回路の一対の入出力ノードＢ１とＢ２に増幅信号を伝える。
【００３７】
クロック信号ＣＬＫＢがハイレベルからロウレベルに変化すると、Ｐチャンネル型トランジスタＭ１６とＭ１８がオン状態にされる。クロック信号ＣＬＫＴ１のハイレベルにより上記スイッチトランジスタＭ１９と２０がオフ状態にされ、Ｎチャンネル型トランジスタＭ２５がオン状態になり、上記プルアップトランジスタＭ２６とＭ２７がオフ状態になるので、上記入出力ノードＢ１とＢ２に伝えられた増幅信号を保持する。つまり、クロック信号ＣＬＫＢの１サイクル前に取り込んだ入力信号を保持するものである。このように保持されたラッチ回路の入出力ノードＢ１とＢ２の信号は、インバータ回路ＩＮ２とＩＮ３を介して出力信号Ｂ１ＯとＢ２Ｏとして、前記のようなスタティック型ＲＡＭでは、アドレスデコーダ回路等に伝えられる。
【００３８】
図４には、この発明に係る入力回路の他の一実施例の具体的回路図が示されている。この実施例では、前記図３１に示したトランジスタＭ１が省略される。つまり、入力回路を構成する差動形態のトランジスタＭ４とＭ５のドレインに設けられる負荷トランジスタＭ２とＭ３のソースは、直接に電源電圧が供給されるものである。他の構成は、前記図３の実施例と同様であるので、その説明を省略する。この実施例では、上記レベルシスト用トランジスタＭ１が省略されているため、そのゲート，ソース間のしきい値電圧に対応した直流電圧のレベルシフトがない。つまり、出力信号Ｉ１とＩ２のハイレベルは、ほぼ電源電圧に対応した大きなレベルにされる。
【００３９】
図５には、この発明に係る入力回路の他の一実施例の具体的回路図が示されている。この実施例では、後段の差動増幅回路とラッチ回路とが一体化された回路で構成される。つまり、上記レベル補正機能を持つ入力段回路の出力信号Ｉ１とＩ２は、前記のような差動トランジスタＭ１０とＭ１１のゲートに供給される。これらの差動トランジスタＭ１０とＭ１１のソースには、それぞれクロック信号でスイッチ制御されるＮチャンネル型のトランジスタＭ２８とＭ２９を介して動作電流を形成するトランジスタＭ１４に接続される。上記差動トランジスタＭ１０とＭ１１のソース間には、Ｎチャンネル型のトランジスタＭ３０が短絡スイッチとして設けられる。上記差動トランジスタＭ１０とＭ１１のドレインは、ＣＭＯＳラッチ回路の一対の入出力ノードに接続される。ラッチ回路を構成するトランジスタＭ２１〜Ｍ２５及びプルアップトランジスタＭ２６とＭ２７は、実施例と同様である。
【００４０】
クロック信号ＣＬＫがロウレベルのとき、インバータ回路ＩＮ４の出力信号がハイレベルになる。このハイレベルのクロック信号によりＰチャンネル型トランジスタＭ２６とＭ２７がオフ状態にされ、Ｎチャンネル型トランジスタＭ２５がオン状態にされる。したがって、ラッチ回路は動作状態でありクロック信号ＣＬＫＢ１サイクル前に取り込んだ入力信号を保持している。差動増幅回路は、インバータ回路ＩＮ１の出力信号がロウレベルであるので、トランジスタＭ２８、Ｍ２９及びＭ３０がオフ状態にされ、実質的な差動増幅動作は行なわれない。
【００４１】
クロック信号ＣＬＫがロウレベルからハイレベルに変化すると、ラッチ回路を動作させているトランジスタＭ２５がオフ状態となり、ラッチ回路の出力プルアップを行なうＰチャンネル型トランジスタＭ２６とＭ２７がオン状態となって、上記保持情報をリセットさせる。これとともに、Ｎチャンネル型のトランジスタＭ２８〜Ｍ３０がオン状態になるので、差動トランジスタＭ１０とＭ１１は、上記プルアップ動作を行なうトランジスタＭ２６とＭ２７を負荷とする増幅動作を行なう。これより、上記非動作状態に置かれるラッチ回路の一対の入出力ノードの電位は、上記差動トランジスタＭ１０とＭ１１のドレイン増幅出力に対応したものとされる。
【００４２】
クロック信号ＣＬＫがロウレベルからハイレベルに変化すると、Ｐチャンネル型トランジスタＭ２６とＭ２７がオフ状態にされ、Ｎチャンネル型のトランジスタＭ２８〜Ｍ３０がオフ状態にされ、ラッチ回路に動作電流を流すＮチャンネル型のトランジスタＭ２５がオン状態となって、上記一対の入出力ノードに伝えられた増幅信号を保持する。つまり、クロック信号ＣＬＫの１サイクル前に取り込んだ入力信号を保持するものである。このように保持されたラッチ回路の入出力ノードの信号は、インバータ回路ＩＮ２とＩＮ３を介して出力信号Ｂ１ＯとＢ２Ｏとして、前記のようなスタティック型ＲＡＭでは、アドレスデコーダ回路等に伝えられる。
【００４３】
図６には、この発明に係る入力回路の更に他の一実施例の具体的回路図が示されている。この実施例では、前記図５の実施例の変形例であり、トランジスタの導電型が前記図５の実施例と逆にされる。つまり、Ｐチャンネル型トランジスタＭ２，Ｍ３等をＮチャンネル型トランジスタに置き換え、Ｎチャンネル型トランジスタＭ４〜Ｍ８等をＰチャンネル型トランジスタに置き換えたものである。このようにトランジスタの導電型を逆にしても前記図５の回路と同様な動作を行なうものとなる。
【００４４】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 制御入力端子に入力信号が供給された第１トランジスタと制御入力端子に参照電圧が供給された第２トランジスタとを差動形態として動作電流を形成する抵抗手段を設け、上記第１トランジスタ又は第２トランジスタの出力ノードの電圧が制御端子に供給された可変抵抗手段を上記抵抗手段に直列形態とし、第１トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値が上記入力信号に対応して上記第２トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値に比べて相対的に大きくなるように設定して上記入力信号の変化に対する上記抵抗手段に流れる電流の変化を小さくすることにより、出力信号振幅及び直流レベルを入力信号の変化に対してほぼ均等にすることができるという効果が得られる。
【００４５】
（２） 上記に加えて、可変抵抗手段を上記第１トランジスタ及び第２トランジスタの各々の出力ノードの電圧が制御端子に供給された第１と第２可変抵抗手段を並列形態に接続したものとし、上記入力信号に対応して第１トランジスタがオン状態にされたときの上記第１と第２の可変抵抗手段の合成抵抗値が上記入力信号に対応して上記第２トランジスタがオン状態にされたときの上記第１と第２の可変抵抗手段の合成抵抗値に比べて相対的に大きくなるように設定することにより、出力信号振幅及び直流レベルを入力信号の変化に対して安定的に一定にすることができるという効果が得られる。
【００４６】
（３） 上記に加えて、上記第１及び第２トランジスタを第１及び第２ＭＯＳＦＥＴとし、上記抵抗手段を上記入力回路の活性化信号がゲートに印加された第３ＭＯＳＦＥＴとし、上記負荷手段をゲートに所定の電圧が印加された第４及び第５ＭＯＳＦＥＴで含むのとし、上記第１及び第２可変抵抗手段は第６及び第７ＭＯＳＦＥＴで構成することにより、半導体集積回路に好適な入力回路を得ることができるという効果が得られる。
【００４７】
（４） 上記に加えて、上記第６ＭＯＳＦＥＴと第７ＭＯＳＦＥＴはゲート長が同じで、第６ＭＯＳＦＥＴのゲート幅が第７ＭＯＳＦＥＴのゲート幅に比べて大きく形成することにより、出力信号振幅及び直流レベルを入力信号の変化に対して安定的に設定することが容易にできるという効果が得られる。
【００４８】
（５） 上記に加えて、上記第６ＭＯＳＦＥＴと第７ＭＯＳＦＥＴの上記ゲート幅の差を上記第３ＭＯＳＦＥＴに流れる電流をほぼ一定になるような設定することにより、出力信号振幅及び直流レベルを入力信号の変化に対して一定にできるという効果が得られる。
【００４９】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図７において、メモリアレイＭＡＲＹは、任意数の冗長素子を含むことができるし、その周辺回路を含めて任意数のメモリマット又はサブアレイに分割することができる。また、スタティック型ＲＡＭは、例えば×１６ビット又は×３２ビット等、任意のビット構成を採りうるし、そのブロック構成や起動制御信号及びアドレス信号の名称及び組み合わせならびに有効レベル等は、種々の実施形態を採りうる。
【００５０】
入力回路は、上記のようなスタティック型ＲＡＭの他、参照電圧を用いて小振幅の入力信号を取り込む半導体集積回路装置に広く利用することができる。差動トランジスタは、ＭＯＳＦＥＴの他にバイポーラ型トランジスタを用いるものであってよい。つまり、差動トランジスタをバイポーラ型トランジスタで構成し、負荷や可変抵抗素子をＭＯＳＦＥＴで構成するバイポーラ−ＣＭＯＳ構造の半導体集積回路装置にも同様に適用できるものである。
【００５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。制御入力端子に入力信号が供給された第１トランジスタと制御入力端子に参照電圧が供給された第２トランジスタとを差動形態として動作電流を形成する抵抗手段を設け、上記第１トランジスタ又は第２トランジスタの出力ノードの電圧が制御端子に供給された可変抵抗手段を上記抵抗手段に直列形態とし、第１トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値が上記入力信号に対応して上記第２トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値に比べて相対的に大きくなるように設定して上記入力信号の変化に対する上記抵抗手段に流れる電流の変化を小さくすることにより、出力信号振幅及び直流レベルを入力信号の変化に対してほぼ均等にすることができる。
【図面の簡単な説明】
【図１】この発明に係る入力回路の一実施例を示す回路図である。
【図２】この発明に係る入力回路の動作を説明するための波形図である。
【図３】この発明に係る入力回路の一実施例を示す具体的回路図である。
【図４】この発明に係る入力回路の他の一実施例を示す具体的回路図である。
【図５】この発明に係る入力回路の他の一実施例を示す具体的回路図である。
【図６】この発明に係る入力回路の更に他の一実施例を示す具体的回路図である。
【図７】この発明が適用されたスタティック型ＲＡＭの一実施例を示すブロック図である。
【図８】この発明に先立って検討された入力回路の一例を示す回路図である。
【図９】図８の入力回路の動作を説明するための波形図である。
【符号の説明】
Ｍ１〜Ｍ３０……ＭＯＳＦＥＴ、ＩＮ１〜ＩＮ４…インバータ回路、
ＭＡＲＹ……メモリアレイ、ＲＤ……ロウアドレスデコーダ、ＲＢ……ロウアドレスバッファ、ＣＳ……カラムスイッチ、ＷＡ……ライトアンプ、ＲＡ……リードアンプ、ＣＤ……カラムアドレスデコーダ、ＣＢ……カラムアドレスバッファ、ＩＢ……データ入力バッファ、ＩＣ……データ入力制御回路、ＯＢ……データ出力バッファ、ＴＤ……遷移検出回路、ＰＯＲ……パワーオンリセット回路、ＰＧ……イネーブルパルス発生回路。
Claims (5)
- 入力信号が制御入力端子に供給された第１トランジスタと、
上記第１トランジスタと差動形態に接続され、制御入力端子に参照電圧が供給された第２トランジスタと、
上記第１トランジスタと第２トランジスタに流す動作電流を形成する抵抗手段と、
上記第１トランジスタと第２トランジスタの各々の出力ノードに設けられた第１及び第２負荷手段と、
上記第１トランジスタ又は第２トランジスタの出力ノードの電圧が制御端子に供給され、上記抵抗手段と直列形態に設けられた可変抵抗手段とを含む入力回路を備え、
上記入力信号に対応して第１トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値が上記入力信号に対応して上記第２トランジスタがオン状態にされたときの上記可変抵抗手段の抵抗値に比べて相対的に大きくなるように設定し、上記入力信号の変化に対する上記抵抗手段に流れる電流の変化を小さくしてなることを特徴とする半導体集積回路装置。 - 請求項１において、
上記可変抵抗手段は、上記第１トランジスタ及び第２トランジスタの各々の出力ノードの電圧が制御端子に供給された第１と第２可変抵抗手段からなり、
かかる第１と第２の可変抵抗手段は並列形態に接続され、上記入力信号に対応して第１トランジスタがオン状態にされたときの上記第１と第２の可変抵抗手段の合成抵抗値が上記入力信号に対応して上記第２トランジスタがオン状態にされたときの上記第１と第２の可変抵抗手段の合成抵抗値に比べて相対的に大きくなるように設定されることを特徴とする半導体集積回路装置。 - 請求項２において、
上記第１及び第２トランジスタは第１及び第２ＭＯＳＦＥＴからなり、
上記抵抗手段は上記入力回路の活性化信号がゲートに印加された第３ＭＯＳＦＥＴからなり、
上記負荷手段は、ゲートに所定の電圧が印加された第４及び第５ＭＯＳＦＥＴを含み、
上記第１及び第２可変抵抗手段は第６及び第７ＭＯＳＦＥＴからなることを特徴とする半導体集積回路装置。 - 請求項３において、
上記第６ＭＯＳＦＥＴと第７ＭＯＳＦＥＴはゲート長が同じで、第６ＭＯＳＦＥＴのゲート幅が第７ＭＯＳＦＥＴのゲート幅に比べて大きく形成されてなることを特徴とする半導体集積回路装置。 - 請求項４において、
上記第６ＭＯＳＦＥＴと第７ＭＯＳＦＥＴの上記ゲート幅の差は、上記第３ＭＯＳＦＥＴに流れる電流がほぼ一定になるように設定されるものであることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000149174A JP3817686B2 (ja) | 2000-05-22 | 2000-05-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000149174A JP3817686B2 (ja) | 2000-05-22 | 2000-05-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001332967A JP2001332967A (ja) | 2001-11-30 |
| JP3817686B2 true JP3817686B2 (ja) | 2006-09-06 |
Family
ID=18655069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000149174A Expired - Fee Related JP3817686B2 (ja) | 2000-05-22 | 2000-05-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3817686B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630625B1 (ko) | 2005-05-31 | 2006-10-02 | 삼성전자주식회사 | 저전압 차동 신호 수신기 및 이를 구비하는 저전압 차동신호 인터페이스 시스템 |
| WO2014148372A1 (ja) * | 2013-03-21 | 2014-09-25 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
2000
- 2000-05-22 JP JP2000149174A patent/JP3817686B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001332967A (ja) | 2001-11-30 |
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|
| A977 | Report on retrieval |
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