WO2014203775A1 - 半導体装置 - Google Patents

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WO2014203775A1
WO2014203775A1 PCT/JP2014/065419 JP2014065419W WO2014203775A1 WO 2014203775 A1 WO2014203775 A1 WO 2014203775A1 JP 2014065419 W JP2014065419 W JP 2014065419W WO 2014203775 A1 WO2014203775 A1 WO 2014203775A1
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WO
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pull
circuit
clocked inverters
control signals
node
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Application number
PCT/JP2014/065419
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English (en)
French (fr)
Inventor
北川　勝浩
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a duty adjustment circuit that adjusts the duty ratio of a clock signal.
  • DRAM Dynamic Random Access Memory
  • DDR Double Data Rate
  • ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ Various types of duty adjustment circuits are known.
  • a type of duty adjustment circuit is known in which the slew rate of a clock signal is changed by finely adjusting the bias level of the transistor, thereby changing the duty ratio of the clock signal.
  • a semiconductor device includes a duty detection circuit that generates a plurality of control signals by detecting a duty ratio of a clock signal, and a plurality of second circuits that are inserted in a propagation path of the clock signal and connected in parallel to each other.
  • One clocked inverter, and the plurality of first clocked inverters are independently controlled by the plurality of control signals.
  • a semiconductor device includes a first signal node, a second signal node, an input node, an output node, and a pull-up of the output node based on the level of the input node.
  • a plurality of first clocked inverters including a first pull-up circuit and a first pull-down circuit that pulls down the output node based on a level of the input node.
  • the input node of the inverter is commonly connected to the first signal node
  • the output node of the plurality of first clocked inverters is commonly connected to the second signal node
  • the plurality of first nodes The first pull-up circuit of the clocked inverter is selectively activated by any one of a plurality of corresponding first control signals
  • It said first pull-down circuit of the first clocked inverter characterized in that it is respectively selectively activated by any of the corresponding plurality of second control signals.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to a preferred embodiment of the present invention.
  • 2 is a block diagram showing a configuration of a DLL circuit 100.
  • FIG. 3 is a block diagram showing a configuration of a duty adjustment circuit 150.
  • FIG. 3 is a circuit diagram of a duty adjustment unit 151.
  • FIG. It is a circuit diagram of clocked inverter CV1 by a modification.
  • FIG. 3 is a block diagram showing a circuit for generating fuse signals FP and FN.
  • 3 is a circuit diagram of a synthesis circuit 155.
  • 3 is a block diagram schematically showing the configuration of a DCC control circuit 170.
  • FIG. 7 is a schematic diagram for explaining the relationship between the values of bits b6 to b2 of the duty detection signal D1 and the driving capability, and shows a case where the duty ratio is less than 50%.
  • FIG. 7 is a schematic diagram for explaining the relationship between the values of bits b6 to b2 of the duty detection signal D1 and the driving capability, and shows a case where the duty ratio is more than 50%.
  • FIG. 6 is a schematic diagram for explaining adjustment amounts by the duty adjustment units 151 to 154, and shows a case where the duty ratio is less than 50%. It is a wave form diagram which shows the change of the duty ratio of an internal clock signal in case a duty ratio is less than 50%.
  • FIG. 6 is a schematic diagram for explaining adjustment amounts by the duty adjustment units 151 to 154, and shows a case where the duty ratio exceeds 50%. It is a wave form diagram which shows the change of the duty ratio of an internal clock signal in case a duty ratio is over 50%. It is a wave form chart for explaining operation of composition circuit 155, (a) shows a waveform when a duty ratio is less than 50%, (b) shows a waveform when a duty ratio is over 50%. ing. It is a block diagram which shows the structure of 150 A of duty adjustment circuits by a 1st modification. It is a block diagram which shows the structure of the duty adjustment circuit 150B by the 2nd modification. It is a block diagram which shows the structure of 150 C of duty adjustment circuits by a 3rd modification.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to a preferred embodiment of the present invention.
  • the semiconductor device 10 is a DRAM and includes a memory cell array 11 as shown in FIG.
  • the memory cell array 11 is provided with a plurality of word lines WL and a plurality of bit lines BL intersecting with each other, and memory cells MC are arranged at the intersections thereof. Selection of the word line WL is performed by the row decoder 12, and selection of the bit line BL is performed by the column decoder 13.
  • Each bit line BL is connected to a corresponding sense amplifier SA in the sense circuit 14, and the bit line BL selected by the column decoder 13 is connected to the amplifier circuit 15 through the sense amplifier SA.
  • the operations of the row decoder 12, the column decoder 13, the sense circuit 14, and the amplifier circuit 15 are controlled by the access control circuit 20.
  • the access control circuit 20 is supplied with an address signal ADD, a command signal CMD, external clock signals CK, CKB, and the like via external terminals 21-24.
  • the external clock signals CK and CKB are complementary signals.
  • the access control circuit 20 controls the row decoder 12, column decoder 13, sense circuit 14, amplifier circuit 15 and data input / output circuit 30 based on these signals.
  • the address signal ADD is supplied to the row decoder 12.
  • the row decoder 12 selects the word line WL indicated by the address signal ADD, whereby the corresponding memory cell MC is connected to the bit line BL.
  • the access control circuit 20 activates the sense circuit 14 at a predetermined timing.
  • the address signal ADD is supplied to the column decoder 13.
  • the column decoder 13 connects the bit line BL indicated by the address signal ADD to the amplifier circuit 15.
  • the read data DQ read from the memory cell array 11 via the sense amplifier SA is output to the outside from the data terminal 31 via the amplifier circuit 15 and the data input / output circuit 30.
  • write data DQ supplied from the outside via the data terminal 31 and the data input / output circuit 30 is written into the memory cell MC via the amplifier circuit 15 and the sense amplifier SA.
  • the access control circuit 20 includes a DLL circuit 100.
  • the DLL circuit 100 is a circuit that receives the external clock signals CK and CKB and generates an internal clock signal LCLK whose phase is controlled based on the external clock signals CK and CKB.
  • the DLL circuit 100 includes a delay line (DL) 110 that delays the internal clock signal LCLK, and a duty adjustment circuit (DCC) 150 that adjusts the duty ratio of the internal clock signal LCLK to 50%. Details of the DLL circuit 100 will be described later.
  • the internal clock signal LCLK is supplied to an output circuit 30 a included in the data input / output circuit 30. Thereby, the read data DQ and the data strobe signal DQS are output from the data terminal 31 and the data strobe terminal 32 in synchronization with the internal clock signal LCLK, respectively.
  • Each of these circuit blocks uses a predetermined internal voltage as an operating power source.
  • These internal power supplies are generated by the power supply circuit 40 shown in FIG.
  • the power supply circuit 40 receives the external potential VDD and the ground potential VSS supplied via the power supply terminals 41 and 42, and generates internal voltages VPP, VPERI, VARY, and the like based on these.
  • the internal potential VPP is generated by boosting the external potential VDD, and the internal potentials VPERI and VARY are generated by stepping down the external potential VDD.
  • the internal voltage VPP is a voltage mainly used in the row decoder 12.
  • the row decoder 12 drives the word line WL selected based on the address signal ADD to the VPP level, thereby turning on the cell transistor included in the memory cell MC.
  • the internal voltage VARY is a voltage mainly used in the sense circuit 14. When the sense circuit 14 is activated, the read data read out is amplified by driving one of the bit line pairs to the VARY level and the other to the VSS level.
  • the internal voltage VPERI is used as an operating voltage for most peripheral circuits such as the access control circuit 20. By using the internal voltage VPERI, which is lower than the external voltage VDD, as the operating voltage of these peripheral circuits, the power consumption of the semiconductor device 10 is reduced.
  • FIG. 2 is a block diagram showing the configuration of the DLL circuit 100. As shown in FIG.
  • the DLL circuit 100 shown in FIG. 2 includes a delay line 110 that generates the internal clock signal LCLK by delaying the internal clock signal PCLK1.
  • the internal clock signal PCLK1 is a signal obtained by passing the internal clock signal PCLK0 output from the clock receiver 25 that receives the external clock signals CK and CKB through the duty adjustment circuit 150.
  • the delay line 110 has a configuration in which a coarse delay line (CDL) 111 having a coarse delay adjustment pitch and a fine delay line (FDL) 112 having a fine delay adjustment pitch are connected in series.
  • CDL coarse delay line
  • FDL fine delay line
  • the internal clock signal LCLK output from the delay line 110 is supplied to the output circuit 30a via the buffer 113 and the clock tree 114, and as described above, as a timing signal that defines the output timing of the read data DQ and the data strobe signal DQS. Used.
  • the internal clock signal LCLK is also supplied to the replica circuit 120.
  • the replica circuit 120 is a circuit having substantially the same delay time as the circuit group including the buffer 113, the clock tree 114, and the output circuit 30a, and receives the internal clock signal LCLK and outputs a replica clock signal RCLK.
  • the replica clock signal RCLK output from the replica circuit 120 is the read data DQ or data It is precisely synchronized with the strobe signal DQS.
  • the read data DQ and the data strobe signal DQS need to be accurately synchronized with the external clock signals CK and CKB, and if there is a shift in the phase between them, this is detected and corrected. There is a need to. Such detection is performed by the phase determination circuit 130, and the determination result is output as the phase determination signal PD.
  • the phase determination signal PD is supplied to the delay line control circuit 140.
  • the delay line control circuit 140 is a circuit that controls the delay amount of the delay line 110 based on the phase determination signal PD. Specifically, when the phase determination signal PD indicates that the phase of the replica clock signal RCLK is delayed from the internal clock signal PCLK0, the delay line control circuit 140 decreases the delay amount of the delay line 110. Conversely, when the phase determination signal PD indicates that the phase of the replica clock signal RCLK is ahead of the internal clock signal PCLK0, the delay line control circuit 140 increases the delay amount of the delay line 110. By such an operation, the delay amount of the delay line 110 is adjusted so that the phase of the replica clock signal RCLK matches the internal clock signal PCLK0. When the phase of the replica clock signal RCLK matches the internal clock signal PCLK0, the read data DQ and the data strobe signal DQS are accurately synchronized with the external clock signals CK and CKB.
  • the DLL circuit 100 includes a duty adjustment circuit 150 that adjusts the duty ratio.
  • a duty adjustment circuit 150 is inserted in front of the delay line 110, and the internal ratio is adjusted by adjusting the duty ratio of the internal clock signal PCLK 0 output from the clock receiver 25.
  • a clock signal PCLK1 is generated.
  • the insertion position of the duty adjustment circuit 150 is not limited to this, and may be inserted at an arbitrary place, for example, after the delay line 110 as long as it is inserted in the propagation path of the internal clock signal.
  • the duty ratio of the internal clock signal LCLK is detected by a duty detection circuit (DCD) 160.
  • the detection position of the internal clock signal LCLK by the duty detection circuit 160 is preferably closer to the output circuit 30a.
  • the duty ratio of the internal clock signal LCLK that has passed through the clock tree 114 is detected.
  • the present invention is not limited to this, and the duty ratio of the internal clock signal LCLK before passing through the clock tree 114 may be detected as indicated by a broken line in FIG.
  • the duty detection signal D1 detected by the duty detection circuit 160 is supplied to the DCC control circuit 170.
  • the duty detection signal D1 is a binary signal composed of a plurality of bits.
  • the DCC control circuit 170 receives the duty detection signal D1, generates a duty control signal D2 based on the duty detection signal D1, and supplies the duty control signal D2 to the duty adjustment circuit 150.
  • the duty adjustment circuit 150 changes the duty ratio of the internal clock signal PCLK0 based on the duty control signal D2, and outputs this as the internal clock signal PCLK1.
  • FIG. 3 is a block diagram showing the configuration of the duty adjustment circuit 150. As shown in FIG.
  • the duty adjustment circuit 150 includes four duty adjustment units 151 to 154 and a synthesis circuit 155.
  • the duty adjustment units 151 and 152 are connected in series and constitute a propagation path A.
  • Duty adjusters 153 and 154 are also connected in series and constitute propagation path B. Propagation path A and propagation path B are parallel. Then, the internal clock signal PCLKA1 output from the propagation path A and the internal clock signal PCLKB1 output from the propagation path B are input to the synthesis circuit 155 and output as the internal clock signal PCLK1.
  • the duty adjustment units 151 to 154 have the same circuit configuration, and each plays a role of changing the slew rate of one of the rising edge and the falling edge of the internal clock signal.
  • Different control signals are used for adjusting the slew rate by the duty adjustment units 151 to 154.
  • the control signals P1 and N1 are used for the duty adjustment unit 151
  • the control signals P2 and N2 are used for the duty adjustment unit 152
  • the control signals P3 and N3 are used for the duty adjustment unit 153.
  • Control signals P4 and N4 are used for the duty adjustment unit 154. These control signals P1 to P4 and N1 to N4 are part of the signals constituting the above-described duty control signal D2.
  • FIG. 4 is a circuit diagram of the duty adjustment unit 151.
  • the duty adjustment unit 151 includes six clocked inverters CV1, CV2, CV4, CV8, CV2F, and CV4F connected in parallel and receives the internal clock signal PCLK0 to generate the internal clock signal PCLKA0. . Since these clocked inverters have the same circuit configuration, the configuration of the clocked inverter CV1 will be described as a representative here.
  • the clocked inverter CV1 includes P-channel MOS transistors MP11 and MP12 connected in series in this order between a power supply wiring VL supplied with an internal potential VPERI and a power supply wiring SL supplied with a ground potential VSS, and an N-channel type. It is composed of MOS transistors MN12 and MN11.
  • the gate electrodes of the transistors MP12 and MN12 are connected in common and constitute an input node n1 to which the internal clock signal PCLK0 is supplied.
  • the drains of the transistors MP12 and MN12 are connected in common and constitute an output node n2 from which the internal clock signal PCLK1 is output.
  • a control signal P11 which is a part of the control signal P1 is supplied to the gate electrode of the transistor MP11.
  • the clocked inverter CV1 can pull up the output node n2 based on the level of the input node n1.
  • the control signal P11 is inactivated to the high level, the clocked inverter CV1 cannot pull up the output node n2.
  • the transistors MP11 and MP12 connected in series constitute a pull-up circuit UP that is selectively activated by the control signal P11.
  • a control signal N11 which is a part of the control signal N1 is supplied to the gate electrode of the transistor MN11.
  • the clocked inverter CV1 can pull down the output node n2 based on the level of the input node n1.
  • the control signal N11 is deactivated to a low level, the clocked inverter CV1 cannot pull down the output node n2.
  • the transistors MN11 and MN12 connected in series constitute a pull-down circuit DN that is selectively activated by the control signal N11.
  • the clocked inverter CV1 can control the pull-up circuit UP and the pull-down circuit DN independently of each other. This is different from a general clocked inverter.
  • clocked inverters CV2, CV4, CV8, CV2F, and CV4F also have the same circuit configuration as the clocked inverter CV1 described above except that the corresponding control signals are input.
  • the driving ability of the clocked inverters CV1, CV2, CV4, and CV8 is weighted by a power of 2.
  • the drive capability of the clocked inverter CV1 is 1DC
  • the drive capabilities of the clocked inverters CV2, CV4, and CV8 are 2DC, 4DC, and 8DC, respectively. Therefore, the pull-up capability can be controlled in 16 stages (0DC to 15DC) based on the control signals P11, P12, P14, and P18 constituting the control signal P1, and the control signals N11, Based on N12, N14, and N18, the pull-down capability can be controlled in 16 steps (0DC to 15DC).
  • the control signals P1 and N1 are generated by the DCC control circuit 170 based on the duty detection signal D1 that is the output of the duty detection circuit 160.
  • the transistors MP11 and MN11 may be composed of two transistors connected in series as shown in FIG. That's fine.
  • the two P-channel MOS transistors MP11a and MP11b constituting the transistor MP11 have a driving capability of 2DC, and since these are connected in series, a driving capability of 1DC can be obtained.
  • the driving capabilities of the two N-channel MOS transistors MN11a and MN11b constituting the transistor MN11 are both 2DC, and since these are connected in series, a driving capability of 1DC can be obtained.
  • the clocked inverters CV2F and CV4F are circuits for giving a fixed drive capability to the duty adjustment unit 151, and have a drive capability of 2DC and 4DC, respectively.
  • Whether to activate clocked inverters CV2F and CV4F can be selected by fuse signals FP and FN. For example, when only the clocked inverter CV2F is activated, the fuse signals FP12 and FN12 may be activated. When only the clocked inverter CV4F is activated, the fuse signals FP14 and FN14 may be activated.
  • the clocked inverters CV2F and CV4F it is not necessary to control the pull-up circuit UP and the pull-down circuit DN independently, and they may be controlled in common like a general clocked inverter.
  • the activated clocked inverters CV2F and CV4F can be pulled up and pulled down, and the deactivated clocked inverters CV2F and CV4F are in a high impedance state.
  • FIG. 6 is a block diagram showing a circuit for generating the fuse signals FP and FN.
  • the fuse signals FP and FN are stored in the fuse circuit 181.
  • the fuse circuit 181 is a non-volatile memory circuit including an optical fuse element, an electrical fuse element (anti-fuse element), and the like, and the fuse signals FP and FN are programmed at the manufacturing stage. Fuse signals FP and FN output from the fuse circuit 181 are supplied to the duty adjustment circuit 150 via the selector 183.
  • test mode circuit 182 is also provided.
  • the test mode circuit 182 can output arbitrary test fuse signals TFP and TFN, and the test signal TEST Can be supplied to the duty adjustment circuit 150 via the selector 183.
  • the switching of the pull-up capability and the pull-down capability by the duty adjustment unit 151 is only 16 steps.
  • the adjustment ratio of the pull-up capability and the pull-down capability of the duty adjustment unit 151 changes. For example, when only the clocked inverter CV2F is used, the drive capability of the duty adjustment unit 151 can be adjusted in the range of 2DC to 17DC, and when both the clocked inverters CV2F and CV4F are used, the duty is adjusted.
  • the driving capability of the adjusting unit 151 can be adjusted in the range of 6DC to 21DC.
  • the former is suitable for a relatively low speed product, for example, when it is desired to ensure a large adjustable range of the duty, and the latter is suitable for a relatively high speed product, for example, when the minimum duty adjustment pitch is desired to be fine. .
  • the adjustable range of the duty and the minimum adjustment pitch can be easily changed.
  • the rising waveform of the internal clock signal PCLKA0 output from the duty adjustment unit 151 is controlled based on the control signals P1 and FP, and the falling waveform is controlled based on the control signals N1 and FN.
  • Duty adjustment units 152 to 154 also have the same circuit configuration as the above-described duty adjustment unit 151 except that corresponding control signals are input.
  • Duty adjustment unit 152 receives internal clock signal PCLKA0 and generates internal clock signal PCLKA1
  • duty adjustment unit 153 receives internal clock signal PCLK0 and generates internal clock signal PCLKB0
  • duty adjustment unit 154 generates internal clock signal PCLKB0.
  • an internal clock signal PCLKB1 is generated.
  • the internal clock signals PCLKA1 and PCLKB1 are both supplied to the synthesis circuit 155.
  • FIG. 7 is a circuit diagram of the synthesis circuit 155.
  • the synthesis circuit 155 includes four inverter circuits IVA1 to IVA4 to which the internal clock signal PCLKA1 is input, and four inverter circuits IVB1 to IVB4 to which the internal clock signal PCLKB1 is input. Furthermore, the synthesis circuit 155 includes transfer gate pairs TG1 to TG4, one of which is turned on by the corresponding control signals IM1 to IM4, and the outputs of the inverter circuits IVA1 to IVA4 and IVB1 to IVB4 are transferred to the transfer gate pair TG1. ⁇ Synthesized through the conduction side of TG4.
  • output nodes of the inverter circuits IVA1 to IVA4 are short-circuited via transfer gates TGA1 to TGA4, respectively, and output nodes of the inverter circuits IVB1 to IVB4 are short-circuited via transfer gates TGB1 to TGB4, respectively.
  • the two transfer gates (for example, TGA1 and TGB1) constituting the transfer gate pairs TG1 to TG4 are turned on by the corresponding control signals IM1 to IM4, respectively, so that the internal transfer is performed according to the control signals IM1 to IM4.
  • the synthesis ratio of the clock signals PCLKA1 and PCLKB1 can be controlled.
  • the internal clock signals PCLKA1 and PCLKB1 are synthesized at a synthesis ratio of 3: 1.
  • a clock signal PCLK1 can be generated.
  • the internal clock signals PCLKA1 and PCLKB1 are synthesized at a synthesis ratio of 1: 1 to generate an internal signal.
  • a clock signal PCLK1 can be generated.
  • the duty control signal D2 includes the control signals P1 to P4, N1 to N4, and IM1 to IM4. As described above, the duty control signal D2 is generated by the DCC control circuit 170.
  • FIG. 8 is a block diagram schematically showing the configuration of the DCC control circuit 170. As shown in FIG.
  • the DCC control circuit 170 receives, for example, an 8-bit duty detection signal D1 output from the duty detection circuit 160, and generates a duty control signal D2 by decoding and logically calculating the signal.
  • the duty detection signal D1 is an 8-bit binary signal, of which the upper 6 bits b7 to b2 are for generating the control signals P1 to P4 and N1 to N4.
  • the lower 2 bits b1 and b0 are used to generate the control signals IM1 to IM4.
  • the most significant bit b7 is used as a signal indicating whether the duty ratio is less than 50% or more than 50%.
  • the duty ratio of the internal clock signal LCLK is less than 50% if the value of the duty detection signal D1 is “01111111b” or less, and the internal clock signal LCLK if the value of the duty detection signal D1 is “10000000b” or more. This means that the duty ratio is over 50%.
  • the DCC control circuit 170 includes a decoder 171 that decodes bits b6 to b2 of the duty detection signal D1, a decoder 172 that decodes bits b1 and b0 of the duty detection signal D1, and an output signal of the decoder 171. And a logic circuit 173 that performs a logical operation based on the most significant bit b7 of the duty detection signal D1. When the most significant bit b7 is 0, that is, when the duty ratio of the internal clock signal LCLK is less than 50%, the logic circuit 173 reduces the drive capability of the duty adjustment circuit 150 as the values of the bits b6 to b2 decrease.
  • the control signals P1 to P4 and N1 to N4 are generated so that becomes smaller.
  • control signals P1, P3, N2, and N4 constitute the first control signal, and when the most significant bit b7 is 0, that is, when the duty ratio of the internal clock signal LCLK is less than 50%, The value is controlled according to the duty ratio.
  • the control signals P2, P4, N1, and N3 constituting the second control signal are fixed to the maximum value.
  • These control signals P1, P3, N2, and N4 take values related to each other.
  • control signals P2, P4, N1, and N3 constitute the second control signal, and when the most significant bit b7 is 1, that is, when the duty ratio of the internal clock signal LCLK is more than 50%, The value is controlled according to the duty ratio.
  • the control signals P1, P3, N2, and N4 constituting the first control signal are fixed to the maximum value.
  • these control signals P2, P4, N1, and N3 take values related to each other.
  • FIG. 9 and 10 are schematic diagrams for explaining the relationship between the values of the bits b6 to b2 of the duty detection signal D1 and the driving capability.
  • FIG. 9 shows a case where the duty ratio is less than 50%, and FIG. The case where the duty ratio is more than 50% is shown.
  • 9 and 10 are the values of bits b6 to b2 of the duty detection signal D1, and can take a total of 32 types of values.
  • the duty ratio is less than 50%, the smaller the values of bits b6 to b2, the smaller the duty ratio is.
  • the bits b6 to b2 A larger value indicates a larger duty ratio.
  • Reference numeral 191 indicates an adjustment amount of the propagation path A, and reference numeral 192 indicates an adjustment amount of the propagation path B.
  • the adjustment amounts A2 to A17 and B2 to B17 are adjustment amounts corresponding to the drive capacities 2DC to 17DC described above.
  • the adjustment amounts A2 to A17 in the propagation path A are designed to be smaller than the adjustment amounts B2 to B17 in the propagation path B by a drive capability of 0.5 DC.
  • the setting of the adjustment amounts of the propagation paths A and B according to the values of the bits b6 to b2 is performed as follows.
  • the adjustment amount of the propagation path A is set to A10 corresponding thereto.
  • the adjustment amount is set to an adjustment amount B9 that is one pitch larger than the adjustment amount A10.
  • the drive capability of the pull-up circuit UP is always adjusted by the control signals P1 and P3 for the duty adjusters 151 and 153, while the drive capability of the pull-down circuit DN is adjusted. Is fixed to the maximum value, and for the duty adjusters 152 and 154, the drive capability of the pull-down circuit DN is adjusted by the control signals N2 and N4, while the drive capability of the pull-up circuit UP is fixed to the maximum value.
  • the drive capacities of the pull-up circuits UP included in the duty adjustment units 151 and 153 are set to 10 DC and 9 DC, respectively, and the duty adjustment units 152 and 154
  • the drive capability of the included pull-down circuit DN is set to 10 DC and 9 DC, respectively.
  • the other pull-up circuits UP and pull-down circuits DN are set to the maximum drive capacity (17 DC).
  • FIG. 12 is a waveform diagram showing changes in the duty ratio of the internal clock signal when the duty ratio is less than 50%.
  • a waveform indicated by a solid line is an actual waveform
  • a waveform indicated by a broken line is a waveform when the duty ratio is 50%. This also applies to FIG. 14 described later.
  • the first-stage duty adjusting units 151 and 153 are adjusted so that the pull-up capability is reduced. Therefore, the internal clock signals PCLKA0 and PCLKB0 are changed according to the pull-up capability. Rising edge is dull.
  • the logical threshold value of the duty adjustment units 152 and 154 in the next stage is set to the intermediate potential VM, the timing at which the input level is switched from the low level to the high level in the duty adjustment units 152 and 154 is delayed. become. This is equivalent to the delay of the falling edge of the internal clock signal PCLK0, so that the duty ratio increases.
  • next-stage duty adjustment units 152 and 154 are adjusted so that the pull-down capability is reduced, the falling edges of the internal clock signals PCLKA1 and PCLKB1 are blunted according to the pull-down capability.
  • the logic threshold value of the synthesis circuit 155 at the next stage is also set to the intermediate potential VM, the timing at which the input level is switched from the high level to the low level in the synthesis circuit 155 is delayed. This is equivalent to the fact that the falling edge of the internal clock signal PCLK0 is further delayed, so that the duty ratio is further increased. By such a principle, the duty ratio is expanded to near 50%.
  • the adjustment amount of propagation path A is set to A9 corresponding thereto.
  • the adjustment amount is set to an adjustment amount B9 that is one pitch larger than the adjustment amount A9.
  • the drive capability of the pull-up circuit UP is always adjusted for the duty adjusters 151 and 153 by the control signals N1 and N3. Is fixed to the maximum value, and for the duty adjusters 152 and 154, the drive capability of the pull-up circuit UP is adjusted by the control signals P2 and P4, while the drive capability of the pull-down circuit DN is fixed to the maximum value.
  • the drive capability of the pull-down circuit DN included in the duty adjustment units 151 and 153 is all set to 9 DC and included in the duty adjustment units 152 and 154.
  • the drive capability of the pull-up circuit UP is set to 9DC.
  • the other pull-up circuits UP and pull-down circuits DN are set to the maximum drive capacity (17 DC).
  • FIG. 14 is a waveform diagram showing a change in the duty ratio of the internal clock signal when the duty ratio exceeds 50%.
  • the first-stage duty adjustment units 151 and 153 are adjusted so that the pull-down capability is reduced, so that the internal clock signals PCLKA0 and PCLKB0 fall according to the pull-down capability.
  • the edge is dull.
  • the logical threshold value of the duty adjustment units 152 and 154 in the next stage is set to the intermediate potential VM, the timing at which the input level is switched from the high level to the low level in the duty adjustment units 152 and 154 is delayed. become. Since this is equivalent to the delay of the rising edge of the internal clock signal PCLK0, the duty ratio decreases.
  • next-stage duty adjusting sections 152 and 154 are adjusted so that the pull-up capability is reduced, the rising edges of the internal clock signals PCLKA1 and PCLKB1 are blunted according to the pull-up capability.
  • the logic threshold value of the synthesis circuit 155 at the next stage is also set to the intermediate potential VM, the timing at which the input level is switched from the low level to the high level in the synthesis circuit 155 is delayed. This is equivalent to the delay of the rising edge of the internal clock signal PCLK0, and therefore the duty ratio further decreases. By such a principle, the duty ratio is reduced to near 50%.
  • the logic circuit 173 included in the DCC control circuit 170 generates the control signals P1 to P4 and N1 to N4 based on the values of the bits b7 to b2 of the duty detection signal D1, and thereby the duty adjustment units 151 to By controlling the driving capability of 154, two internal clock signals PCLKA1 and PCLKB1 are generated.
  • the difference between the duty ratios of the internal clock signals PCLKA1 and PCLKB1 becomes the drive capability of 0.5 DC. The corresponding minimum pitch.
  • Internal clock signals PCLKA 1 and PCLKB 1 having such a duty difference are input to the synthesis circuit 155.
  • FIG. 15 is a waveform diagram for explaining the operation of the synthesis circuit 155.
  • FIG. 15A shows a waveform when the duty ratio is less than 50%
  • FIG. 15B shows a case where the duty ratio is more than 50%. The waveform is shown.
  • the falling edges of the internal clock signals PCLKA1 and PCLKB1 are delayed with respect to the internal clock signal PCLK0.
  • the falling edge of the internal clock signal PCLKA1 has a delay corresponding to the driving capability of 0.5 DC with respect to the falling edge of the internal clock signal PCLKB1. If these two internal clock signals PCLKA1 and PCLKB1 are synthesized by the synthesis circuit 155, one of the three intermediate phases M1, M2 and M3 can be obtained according to the values of the control signals IM1 to IM4.
  • the rising edges of the internal clock signals PCLKA1 and PCLKB1 are delayed with respect to the internal clock signal PCLK0.
  • the rising edge of the internal clock signal PCLKA1 has a delay corresponding to the driving capability of 0.5 DC with respect to the rising edge of the internal clock signal PCLKB1.
  • the intermediate phases M1 to M3 shown in FIG. 15A are the falling edges of the internal clock signal PCLK1 obtained when the internal clock signals PCLKA1 and PCLKB1 are synthesized at the synthesis ratio of 3: 1, 1: 1, and 1: 3, respectively. Shows the edge.
  • the intermediate phases M1 to M3 shown in FIG. 15 (b) are the internal clock signals PCLK1 obtained when the internal clock signals PCLKA1 and PCLKB1 are synthesized at the synthesis ratios of 3: 1, 1: 1, and 1: 3, respectively. A rising edge is shown.
  • the selection of the synthesis ratio can be performed by the control signals IM1 to IM4 based on the bits b1 and b0 of the duty detection signal D1.
  • the waveform of the internal clock signal PCLK1 is determined only by the internal clock signal PCLKA1, and when the synthesis ratio is 0: 1, the internal clock signal is generated only by the internal clock signal PCLKB1.
  • the waveform of PCLK1 is determined. In this way, since the synthesis circuit 155 can output a waveform that is not an intermediate value as it is, the adjustment pitch of the duty ratio can be increased to 1/4 (resolution is 4 times).
  • the duty ratio adjustment using the duty adjustment units 151 to 154 is performed in 32 stages, and the resolution is quadrupled by the synthesis circuit 155, so that the duty adjustment circuit 150 according to the present embodiment has a total of 128. It is possible to secure a stage adjustment pitch.
  • a duty adjustment circuit of a type that finely adjusts the bias level of the transistor is used, it is necessary to generate a bias potential of 128 gradations with high accuracy, and a small error causes a large error in the duty ratio. It will occur.
  • this embodiment since the duty ratio is changed by complete digital control without using a bias potential, noise resistance is high, and a stable duty adjustment operation can be performed.
  • the duty adjustment units 151 and 153 in the first stage adjust the duty ratio by controlling the drive capability of one of the P-channel and N-channel MOS transistors, and the duty adjustment unit in the next stage In 152 and 154, the duty ratio is adjusted by controlling the other drive capability of the P-channel and N-channel MOS transistors. Even when there is a deviation in the threshold value of the channel MOS transistor, the adjustment deviation of the duty ratio can be offset.
  • FIG. 16 is a block diagram showing a configuration of the duty adjustment circuit 150A according to the first modification.
  • the duty adjustment circuit 150A according to the first modification is different from the duty adjustment circuit 150 shown in FIG. 3 in that only the propagation path A is used. In this connection, the synthesis circuit 155 is not used. According to such a configuration, the adjustment pitch becomes coarser than that of the duty adjustment circuit 150 shown in FIG. 3, but the occupied area can be reduced. Further, similarly to the duty adjustment circuit 150 shown in FIG. 3, it is possible to cancel the adjustment deviation of the duty ratio caused by the deviation of the threshold value.
  • FIG. 17 is a block diagram showing a configuration of the duty adjustment circuit 150B according to the second modification.
  • the duty adjustment circuit 150B according to the second modification is different from the duty adjustment circuit 150 shown in FIG. 3 in that the duty adjustment units 152 and 154 are omitted. According to such a configuration, although the adjustment deviation of the duty ratio due to the threshold deviation cannot be canceled, the fine adjustment pitch similar to that of the duty adjustment circuit 150 shown in FIG. Can be obtained.
  • FIG. 18 is a block diagram showing a configuration of a duty adjustment circuit 150C according to a third modification.
  • the duty adjustment circuit 150C according to the third modification is different from the duty adjustment circuit 150 shown in FIG. 3 in that only the duty adjustment unit 151 is used. With this configuration, the circuit configuration can be greatly simplified.
  • control signals P1 to P4 and N1 to N4 are generated based on the values of the bits b7 to b2 of the duty detection signal D1, and the control signals IM1 to IM4 are generated based on the values of the bits b1 and b0.
  • the bits used to generate the control signals P1 to P4, N1 to N4, and IM1 to IM4 are not limited to this.
  • the driving ability of the plurality of clocked inverters included in each of the duty adjustment units 151 to 154 is weighted by a power of 2, but this point is not essential in the present invention. Therefore, the duty adjustment unit can be configured by connecting a plurality of clocked inverters having the same drive capability in parallel.
  • the duty ratio is adjusted to 50% by increasing or decreasing the duty ratio of the internal clock signal.
  • the target duty ratio is not limited to 50%.
  • the duty ratio The function of reducing the ratio is not necessary, and it is sufficient to have only the function of increasing.
  • the drive capability of the pull-down circuit DN included in the duty adjustment units 151 and 153 and the pull-up circuit UP included in the duty adjustment units 152 and 154 does not need to be adjustable, and may be fixed. Absent.
  • DESCRIPTION OF SYMBOLS 10 Semiconductor device 11 Memory cell array 12 Row decoder 13 Column decoder 14 Sense circuit 15 Amplifier circuit 20 Access control circuit 21-24 External terminal 25 Clock receiver 30 Data input / output circuit 30a Output circuit 31 Data terminal 32 Data strobe terminal 40 Power supply circuit 41, 42 power supply terminal 100 DLL circuit 110 delay line 111 coarse delay line 112 fine delay line 113 buffer 114 clock tree 120 replica circuit 130 phase determination circuit 140 delay line control circuit 150, 150A, 150B, 150C duty adjustment circuit 151 to 154 duty adjustment unit 155 Combining circuit 160 Duty detection circuit 170 DCC control circuit 171, 172 Decoder 173 Circuit 181 fuse circuit 182 test mode circuit 183 selector A, B propagation path BL bit lines CV1, CV2, CV4, CV8, CV2F, CV4F clocked inverter DN pull-down circuits IVA1 to IVA4, IVB1 to IVB4 inverter circuit MC memory cell MN11 , MN11a, MN11b, MN

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Abstract

【課題】ノイズ耐性の高い高精度なデューティ調整回路を提供する。 【解決手段】クロック信号の伝搬パスに挿入され、互いに並列接続された複数のクロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８を備える。クロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８のプルアップ回路ＵＰは、クロック信号のデューティ比に基づき生成された制御信号Ｐ１１，Ｐ１２，Ｐ１４，Ｐ１８によってそれぞれ独立に制御され、クロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８のプルダウン回路ＤＮは、クロック信号のデューティ比に基づき生成された制御信号Ｎ１１，Ｎ１２，Ｎ１４，Ｎ１８によってそれぞれ独立に制御される。本発明によれば、独立制御される複数のクロックトインバータを並列接続していることから、バイアスレベルを微調整することなく、通過するクロック信号のデューティ比を変化させることが可能となる。

Description

半導体装置
　本発明は半導体装置に関し、特に、クロック信号のデューティ比を調整するデューティ調整回路を備えた半導体装置に関する。
　代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、ＤＤＲ（Double Data Rate）型と呼ばれるタイプが主流である。ＤＤＲ型のＤＲＡＭは、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に同期してデータを入出力することから、クロック信号のデューティ比を正確に５０％に維持する必要があり、このためにデューティ調整回路が用いられることが多い（特許文献１参照）。
　デューティ調整回路には様々なタイプの回路が知られている。例えば、トランジスタのバイアスレベルを微調整することによってクロック信号のスルーレートを変化させ、これによってクロック信号のデューティ比を可変とするタイプのデューティ調整回路が知られている。
特開２００８－２１０４３６号公報
　しかしながら、トランジスタのバイアスレベルを微調整するタイプのデューティ調整回路では、多段階のバイアスレベルを高精度に生成する必要があり、回路構成が複雑になるという問題があった。しかも、ノイズなどによってバイアスレベルが僅かでも変化すると、クロック信号のデューティ比が大きく変化してしまうため、高い安定性を得ることが困難であった。
　本発明の一側面による半導体装置は、クロック信号のデューティ比を検出することにより複数の制御信号を生成するデューティ検知回路と、前記クロック信号の伝搬パスに挿入され、互いに並列接続された複数の第１のクロックトインバータと、を備え、前記複数の第１のクロックトインバータは、前記複数の制御信号によってそれぞれ独立に制御されることを特徴とする。
　本発明の他の側面による半導体装置は、第１の信号ノードと、第２の信号ノードと、それぞれ入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップする第１のプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンする第１のプルダウン回路とを含む複数の第１のクロックトインバータと、を備え、前記複数の第１のクロックトインバータの前記入力ノードは、前記第１の信号ノードに共通接続され、前記複数の第１のクロックトインバータの前記出力ノードは、前記第２の信号ノードに共通接続され、前記複数の第１のクロックトインバータの前記第１のプルアップ回路は、対応する複数の第１の制御信号のいずれかによってそれぞれ選択的に活性化され、前記複数の第１のクロックトインバータの前記第１のプルダウン回路は、対応する複数の第２の制御信号のいずれかによってそれぞれ選択的に活性化されることを特徴とする。
　本発明によれば、独立制御される複数のクロックトインバータを並列接続していることから、バイアス電位を用いることなく、通過するクロック信号のデューティ比を変化させることが可能となる。
本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 ＤＬＬ回路１００の構成を示すブロック図である。 デューティ調整回路１５０の構成を示すブロック図である。 デューティ調整部１５１の回路図である。 変形例によるクロックトインバータＣＶ１の回路図である。 ヒューズ信号ＦＰ，ＦＮを生成するための回路を示すブロック図である。 合成回路１５５の回路図である。 ＤＣＣ制御回路１７０の構成を模式的に示すブロック図である。 デューティ検知信号Ｄ１のビットｂ６～ｂ２の値と駆動能力との関係を説明するための模式図であり、デューティ比が５０％未満である場合を示している。 デューティ検知信号Ｄ１のビットｂ６～ｂ２の値と駆動能力との関係を説明するための模式図であり、デューティ比が５０％超である場合を示している。 デューティ調整部１５１～１５４による調整量を説明するための模式図であり、デューティ比が５０％未満である場合を示している。 デューティ比が５０％未満である場合における内部クロック信号のデューティ比の変化を示す波形図である。 デューティ調整部１５１～１５４による調整量を説明するための模式図であり、デューティ比が５０％超である場合を示している。 デューティ比が５０％超である場合における内部クロック信号のデューティ比の変化を示す波形図である。 合成回路１５５の動作を説明するための波形図であり、（ａ）はデューティ比が５０％未満である場合の波形を示し、（ｂ）はデューティ比が５０％超である場合の波形を示している。 第１の変形例によるデューティ調整回路１５０Ａの構成を示すブロック図である。 第２の変形例によるデューティ調整回路１５０Ｂの構成を示すブロック図である。 第３の変形例によるデューティ調整回路１５０Ｃの構成を示すブロック図である。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
　本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
　ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、外部端子２１～２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどが供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。
　具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
　一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
　図１に示すように、アクセス制御回路２０にはＤＬＬ回路１００が含まれている。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。ＤＬＬ回路１００には、内部クロック信号ＬＣＬＫを遅延させるディレイライン（ＤＬ）１１０と、内部クロック信号ＬＣＬＫのデューティ比を５０％に調整するデューティ調整回路（ＤＣＣ）１５０が含まれている。ＤＬＬ回路１００の詳細については後述する。内部クロック信号ＬＣＬＫは、データ入出力回路３０に含まれる出力回路３０ａに供給される。これにより、リードデータＤＱ及びデータストローブ信号ＤＱＳは、内部クロック信号ＬＣＬＫに同期してデータ端子３１及びデータストローブ端子３２からそれぞれ出力される。
　これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
　内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
　図２は、ＤＬＬ回路１００の構成を示すブロック図である。
　図２に示すＤＬＬ回路１００は、内部クロック信号ＰＣＬＫ１を遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０を備えている。内部クロック信号ＰＣＬＫ１は、外部クロック信号ＣＫ，ＣＫＢを受けるクロックレシーバ２５から出力される内部クロック信号ＰＣＬＫ０がデューティ調整回路１５０を通過した信号である。ディレイライン１１０は、遅延量の調整ピッチが粗いコースディレイライン（ＣＤＬ）１１１と遅延量の調整ピッチが細かいファインディレイライン（ＦＤＬ）１１２が直列接続された構成を有している。ディレイライン１１０から出力される内部クロック信号ＬＣＬＫは、バッファ１１３及びクロックツリー１１４を介して出力回路３０ａに供給され、上述の通り、リードデータＤＱやデータストローブ信号ＤＱＳの出力タイミングを規定するタイミング信号として用いられる。
　内部クロック信号ＬＣＬＫは、レプリカ回路１２０にも供給される。レプリカ回路１２０は、バッファ１１３、クロックツリー１１４及び出力回路３０ａからなる回路群と実質的に同じ遅延時間を有する回路であり、内部クロック信号ＬＣＬＫを受けてレプリカクロック信号ＲＣＬＫを出力する。ここで、出力回路３０ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱやデータストローブ信号ＤＱＳを出力するものであることから、レプリカ回路１２０から出力されるレプリカクロック信号ＲＣＬＫは、リードデータＤＱやデータストローブ信号ＤＱＳと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路１３０によって行われ、判定の結果は位相判定信号ＰＤとして出力される。
　位相判定信号ＰＤは、ディレイライン制御回路１４０に供給される。ディレイライン制御回路１４０は、位相判定信号ＰＤに基づいてディレイライン１１０の遅延量を制御する回路である。具体的には、内部クロック信号ＰＣＬＫ０よりもレプリカクロック信号ＲＣＬＫの位相が遅れていることを位相判定信号ＰＤが示している場合、ディレイライン制御回路１４０はディレイライン１１０の遅延量を減少させる。逆に、内部クロック信号ＰＣＬＫ０よりもレプリカクロック信号ＲＣＬＫの位相が進んでいることを位相判定信号ＰＤが示している場合、ディレイライン制御回路１４０はディレイライン１１０の遅延量を増大させる。このような動作により、レプリカクロック信号ＲＣＬＫの位相が内部クロック信号ＰＣＬＫ０と一致するよう、ディレイライン１１０の遅延量が調整される。レプリカクロック信号ＲＣＬＫの位相が内部クロック信号ＰＣＬＫ０と一致している場合、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期した状態が得られる。
　図２に示すように、ＤＬＬ回路１００にはデューティ比を調整するデューティ調整回路１５０が含まれている。特に限定されるものではないが、本実施形態ではディレイライン１１０の前段にデューティ調整回路１５０が挿入されており、クロックレシーバ２５から出力される内部クロック信号ＰＣＬＫ０のデューティ比を調整することにより、内部クロック信号ＰＣＬＫ１を生成する。本発明においてデューティ調整回路１５０の挿入箇所はこれに限定されず、内部クロック信号の伝搬パスに挿入されている限り任意の場所、例えば、ディレイライン１１０の後段に挿入しても構わない。
　内部クロック信号ＬＣＬＫのデューティ比は、デューティ検知回路（ＤＣＤ）１６０によって検出される。デューティ検知回路１６０による内部クロック信号ＬＣＬＫの検出位置は、出力回路３０ａにより近いことが好ましく、本実施形態ではクロックツリー１１４を通過した内部クロック信号ＬＣＬＫのデューティ比を検出している。但し、本発明がこれに限定されるものではなく、図２において破線で示すように、クロックツリー１１４を通過する前の内部クロック信号ＬＣＬＫのデューティ比を検出しても構わない。
　デューティ検知回路１６０によって検出されたデューティ検知信号Ｄ１は、ＤＣＣ制御回路１７０に供給される。後述するとおり、デューティ検知信号Ｄ１は複数ビットからなるバイナリ信号である。ＤＣＣ制御回路１７０はデューティ検知信号Ｄ１を受け、これに基づいてデューティ制御信号Ｄ２を生成し、これをデューティ調整回路１５０に供給する。デューティ調整回路１５０は、デューティ制御信号Ｄ２に基づいて内部クロック信号ＰＣＬＫ０のデューティ比を変化させ、これを内部クロック信号ＰＣＬＫ１として出力する。
　図３は、デューティ調整回路１５０の構成を示すブロック図である。
　図３に示すように、デューティ調整回路１５０は、４つのデューティ調整部１５１～１５４及び合成回路１５５によって構成されている。デューティ調整部１５１，１５２は直列接続されており、伝搬パスＡを構成する。デューティ調整部１５３，１５４も直列接続されており、伝搬パスＢを構成する。伝搬パスＡと伝搬パスＢは並列である。そして、伝搬パスＡから出力される内部クロック信号ＰＣＬＫＡ１と、伝搬パスＢから出力される内部クロック信号ＰＣＬＫＢ１が合成回路１５５に入力され、内部クロック信号ＰＣＬＫ１として出力される。
　デューティ調整部１５１～１５４は互いに同じ回路構成を有しており、それぞれ内部クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方のスルーレートを変化させる役割を果たす。デューティ調整部１５１～１５４によるスルーレートの調整には互いに異なる制御信号が用いられる。具体的には、デューティ調整部１５１には制御信号Ｐ１，Ｎ１が用いられ、デューティ調整部１５２には制御信号Ｐ２，Ｎ２が用いられ、デューティ調整部１５３には制御信号Ｐ３，Ｎ３が用いられ、デューティ調整部１５４には制御信号Ｐ４，Ｎ４が用いられる。これら制御信号Ｐ１～Ｐ４，Ｎ１～Ｎ４は、上述したデューティ制御信号Ｄ２を構成する信号の一部である。
　図４は、デューティ調整部１５１の回路図である。
　図４に示すように、デューティ調整部１５１は、並列接続された６つのクロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８，ＣＶ２Ｆ，ＣＶ４Ｆを備え、内部クロック信号ＰＣＬＫ０を受けて内部クロック信号ＰＣＬＫＡ０を生成する。これらクロックトインバータは互いに同じ回路構成を有しているため、ここでは代表してクロックトインバータＣＶ１の構成について説明する。クロックトインバータＣＶ１は、内部電位ＶＰＥＲＩが供給される電源配線ＶＬと接地電位ＶＳＳが供給される電源配線ＳＬとの間にこの順に直列接続されたＰチャンネル型ＭＯＳトランジスタＭＰ１１，ＭＰ１２と、Ｎチャンネル型ＭＯＳトランジスタＭＮ１２，ＭＮ１１によって構成されている。
　トランジスタＭＰ１２，ＭＮ１２のゲート電極は共通接続され、内部クロック信号ＰＣＬＫ０が供給される入力ノードｎ１を構成する。また、トランジスタＭＰ１２，ＭＮ１２のドレインは共通接続され、内部クロック信号ＰＣＬＫ１が出力される出力ノードｎ２を構成する。
　一方、トランジスタＭＰ１１のゲート電極には制御信号Ｐ１の一部である制御信号Ｐ１１が供給される。これにより、制御信号Ｐ１１がローレベルに活性化している場合、クロックトインバータＣＶ１は、入力ノードｎ１のレベルに基づいて出力ノードｎ２をプルアップすることが可能となる。逆に、制御信号Ｐ１１がハイレベルに非活性化している場合、クロックトインバータＣＶ１は出力ノードｎ２をプルアップできない状態となる。このように、直列接続されたトランジスタＭＰ１１，ＭＰ１２は、制御信号Ｐ１１によって選択的に活性化されるプルアップ回路ＵＰを構成する。
　同様に、トランジスタＭＮ１１のゲート電極には制御信号Ｎ１の一部である制御信号Ｎ１１が供給される。これにより、制御信号Ｎ１１がハイレベルに活性化している場合、クロックトインバータＣＶ１は、入力ノードｎ１のレベルに基づいて出力ノードｎ２をプルダウンすることが可能となる。逆に、制御信号Ｎ１１がローレベルに非活性化している場合、クロックトインバータＣＶ１は出力ノードｎ２をプルダウンできない状態となる。このように、直列接続されたトランジスタＭＮ１１，ＭＮ１２は、制御信号Ｎ１１によって選択的に活性化されるプルダウン回路ＤＮを構成する。
　このように、クロックトインバータＣＶ１は、プルアップ回路ＵＰとプルダウン回路ＤＮを互いに独立して制御することができる。この点、一般的なクロックトインバータと相違している。
　他のクロックトインバータＣＶ２，ＣＶ４，ＣＶ８，ＣＶ２Ｆ，ＣＶ４Ｆについても、それぞれ対応する制御信号が入力される他は、上述したクロックトインバータＣＶ１と同じ回路構成を有している。
　ここで、クロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８の駆動能力には２のべき乗の重み付けがされている。具体的には、クロックトインバータＣＶ１の駆動能力を１ＤＣとすると、クロックトインバータＣＶ２，ＣＶ４，ＣＶ８の駆動能力は、それぞれ２ＤＣ，４ＤＣ，８ＤＣである。したがって、制御信号Ｐ１を構成する制御信号Ｐ１１，Ｐ１２，Ｐ１４，Ｐ１８に基づいてプルアップ能力を１６段階（０ＤＣ～１５ＤＣ）に制御することができ、さらに、制御信号Ｎ１を構成する制御信号Ｎ１１，Ｎ１２，Ｎ１４，Ｎ１８に基づいてプルダウン能力を１６段階（０ＤＣ～１５ＤＣ）に制御することができる。これら制御信号Ｐ１，Ｎ１は、デューティ検知回路１６０の出力であるデューティ検知信号Ｄ１に基づき、ＤＣＣ制御回路１７０によって生成される。
　尚、プロセス上の制約によって、駆動能力が２ＤＣ未満のトランジスタを作成することが困難である場合には、図５に示すように、トランジスタＭＰ１１，ＭＮ１１をそれぞれ直列接続された２つのトランジスタによって構成すればよい。図５に示す例では、トランジスタＭＰ１１を構成する２つのＰチャンネル型ＭＯＳトランジスタＭＰ１１ａ，ＭＰ１１ｂの駆動能力がいずれも２ＤＣであり、これが直列接続されていることから、１ＤＣの駆動能力を得ることができる。同様に、トランジスタＭＮ１１を構成する２つのＮチャンネル型ＭＯＳトランジスタＭＮ１１ａ，ＭＮ１１ｂの駆動能力がいずれも２ＤＣであり、これが直列接続されていることから、１ＤＣの駆動能力を得ることができる。
　一方、クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆは、デューティ調整部１５１に固定的な駆動能力を与えるための回路であり、それぞれ２ＤＣ，４ＤＣの駆動能力を有している。クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆを活性化させるか否かは、ヒューズ信号ＦＰ，ＦＮによって選択することができる。例えば、クロックトインバータＣＶ２Ｆのみを活性化させる場合には、ヒューズ信号ＦＰ１２，ＦＮ１２を活性化させればよい。また、クロックトインバータＣＶ４Ｆのみを活性化させる場合には、ヒューズ信号ＦＰ１４，ＦＮ１４を活性化させればよい。
　クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆについては、プルアップ回路ＵＰとプルダウン回路ＤＮを独立に制御する必要はなく、一般的なクロックトインバータと同様、共通に制御しても構わない。この場合、活性化されているクロックトインバータＣＶ２Ｆ，ＣＶ４Ｆについては、プルアップ及びプルダウンともに可能となり、非活性化されているクロックトインバータＣＶ２Ｆ，ＣＶ４Ｆについては出力がハイインピーダンス状態となる。
　図６は、ヒューズ信号ＦＰ，ＦＮを生成するための回路を示すブロック図である。
　図６に示すように、ヒューズ信号ＦＰ，ＦＮはヒューズ回路１８１に記憶されている。ヒューズ回路１８１は、光学ヒューズ素子や電気ヒューズ素子（アンチヒューズ素子）などを含む不揮発性記憶回路であり、製造段階においてヒューズ信号ＦＰ，ＦＮのプログラムが行われる。ヒューズ回路１８１から出力されるヒューズ信号ＦＰ，ＦＮは、セレクタ１８３を介してデューティ調整回路１５０に供給される。
　一方、テスト動作時においてヒューズ信号ＦＰ，ＦＮを可変とすべく、テストモード回路１８２も設けられている、テストモード回路１８２は、任意のテストヒューズ信号ＴＦＰ，ＴＦＮを出力可能であり、テスト信号ＴＥＳＴを活性化させることにより、セレクタ１８３を介してデューティ調整回路１５０に供給することができる。
　このように、クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆを使用するか否かは、テスト動作時を除き固定的となる。したがって、デューティ調整部１５１によるプルアップ能力及びプルダウン能力の切り替えは、あくまでそれぞれ１６段階である。しかしながら、クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆを用いることにより、デューティ調整部１５１のプルアップ能力及びプルダウン能力の調整比が変化する。例えば、クロックトインバータＣＶ２Ｆのみを使用する場合には、デューティ調整部１５１の駆動能力は２ＤＣ～１７ＤＣの範囲で調整することができ、クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆの両方を使用する場合には、デューティ調整部１５１の駆動能力は６ＤＣ～２１ＤＣの範囲で調整することができる。この場合、前者では調整率、つまり最大駆動能力と最小駆動能力の比が８．５倍（＝１７／２）となるのに対し、後者では調整率が３．５倍（＝２１／６）となる。前者はデューティの調整可能範囲を大きく確保したい場合、例えば比較的低速な製品に対して好適であり、後者はデューティの最小調整ピッチを細かくしたい場合、例えば比較的高速な製品に対して好適である。このように、本実施形態では、デューティの調整可能範囲や最小調整ピッチを容易に変更することが可能である。
　以上説明した構成により、デューティ調整部１５１から出力される内部クロック信号ＰＣＬＫＡ０の立ち上がり波形は制御信号Ｐ１，ＦＰに基づいて制御され、立ち下がり波形は制御信号Ｎ１，ＦＮに基づいて制御される。
　他のデューティ調整部１５２～１５４についても、それぞれ対応する制御信号が入力される他は、上述したデューティ調整部１５１と同じ回路構成を有している。デューティ調整部１５２は内部クロック信号ＰＣＬＫＡ０を受けて内部クロック信号ＰＣＬＫＡ１を生成し、デューティ調整部１５３は内部クロック信号ＰＣＬＫ０を受けて内部クロック信号ＰＣＬＫＢ０を生成し、デューティ調整部１５４は内部クロック信号ＰＣＬＫＢ０を受けて内部クロック信号ＰＣＬＫＢ１を生成する。そして、内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１は、いずれも合成回路１５５に供給される。
　図７は、合成回路１５５の回路図である。
　図７に示すように、合成回路１５５は、内部クロック信号ＰＣＬＫＡ１が入力される４つのインバータ回路ＩＶＡ１～ＩＶＡ４と、内部クロック信号ＰＣＬＫＢ１が入力される４つのインバータ回路ＩＶＢ１～ＩＶＢ４を備えている。さらに、合成回路１５５は、それぞれ対応する制御信号ＩＭ１～ＩＭ４によっていずれか一方が導通するトランスファゲート対ＴＧ１～ＴＧ４を備えており、インバータ回路ＩＶＡ１～ＩＶＡ４，ＩＶＢ１～ＩＶＢ４の出力は、トランスファゲート対ＴＧ１～ＴＧ４の導通側を介して合成される。
　具体的に説明すると、インバータ回路ＩＶＡ１～ＩＶＡ４の出力ノードは、それぞれトランスファゲートＴＧＡ１～ＴＧＡ４を介して短絡され、インバータ回路ＩＶＢ１～ＩＶＢ４の出力ノードは、それぞれトランスファゲートＴＧＢ１～ＴＧＢ４を介して短絡される。そして、トランスファゲート対ＴＧ１～ＴＧ４を構成する２つのトランスファゲート（例えばＴＧＡ１とＴＧＢ１）は、それぞれ対応する制御信号ＩＭ１～ＩＭ４によっていずれか一方が導通することから、制御信号ＩＭ１～ＩＭ４に応じて内部クロック信号ＰＣＬＫＡ１とＰＣＬＫＢ１の合成比を制御することができる。
　例えば、トランスファゲートＴＧＡ１～ＴＧＡ４のうち３つを導通状態とし、トランスファゲートＴＧＢ１～ＴＧＢ４のうち１つを導通状態とすれば、３：１の合成比で内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成して内部クロック信号ＰＣＬＫ１を生成することができる。或いは、トランスファゲートＴＧＡ１～ＴＧＡ４のうち２つを導通状態とし、トランスファゲートＴＧＢ１～ＴＧＢ４のうち２つを導通状態とすれば、１：１の合成比で内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成して内部クロック信号ＰＣＬＫ１を生成することができる。
　これら制御信号ＩＭ１～ＩＭ４についても、上述したデューティ制御信号Ｄ２を構成する信号の一部である。したがって、デューティ制御信号Ｄ２には、制御信号Ｐ１～Ｐ４，Ｎ１～Ｎ４，ＩＭ１～ＩＭ４が含まれることになる。上述の通り、デューティ制御信号Ｄ２はＤＣＣ制御回路１７０によって生成される。
　図８は、ＤＣＣ制御回路１７０の構成を模式的に示すブロック図である。
　ＤＣＣ制御回路１７０は、デューティ検知回路１６０から出力される例えば８ビットのデューティ検知信号Ｄ１を受け、これをデコード及び論理演算することによってデューティ制御信号Ｄ２を生成する。特に限定されるものではないが、本実施形態においてはデューティ検知信号Ｄ１が８ビットのバイナリ信号であり、このうち上位６ビットｂ７～ｂ２は制御信号Ｐ１～Ｐ４，Ｎ１～Ｎ４を生成するために用いられ、下位２ビットｂ１，ｂ０は制御信号ＩＭ１～ＩＭ４を生成するために用いられる。特に、最上位ビットｂ７はデューティ比が５０％未満であるか５０％超であるかを示す信号として用いられる。このことは、デューティ検知信号Ｄ１の値が「０１１１１１１１ｂ」以下であれば内部クロック信号ＬＣＬＫのデューティ比が５０％未満であり、デューティ検知信号Ｄ１の値が「１０００００００ｂ」以上であれば内部クロック信号ＬＣＬＫのデューティ比が５０％超であることを意味する。
　図８に示すように、ＤＣＣ制御回路１７０は、デューティ検知信号Ｄ１のビットｂ６～ｂ２をデコードするデコーダ１７１と、デューティ検知信号Ｄ１のビットｂ１，ｂ０をデコードするデコーダ１７２と、デコーダ１７１の出力信号とデューティ検知信号Ｄ１の最上位ビットｂ７に基づいて論理演算を行うロジック回路１７３とを備えている。ロジック回路１７３は、最上位ビットｂ７が０の場合、つまり、内部クロック信号ＬＣＬＫのデューティ比が５０％未満である場合には、ビットｂ６～ｂ２の値が小さくなるほど、デューティ調整回路１５０の駆動能力が小さくなるよう制御信号Ｐ１～Ｐ４，Ｎ１～Ｎ４を生成する。逆に、最上位ビットｂ７が１の場合、つまり、内部クロック信号ＬＣＬＫのデューティ比が５０％超である場合には、ビットｂ６～ｂ２の値が大きくなるほど、デューティ調整回路１５０の駆動能力が小さくなるよう制御信号Ｐ１～Ｐ４，Ｎ１～Ｎ４を生成する。一方、デコーダ１７２の出力は、制御信号ＩＭ１～ＩＭ４として用いられる。
　ここで、制御信号Ｐ１，Ｐ３，Ｎ２，Ｎ４は第１の制御信号を構成し、最上位ビットｂ７が０の場合、つまり、内部クロック信号ＬＣＬＫのデューティ比が５０％未満である場合において、実際のデューティ比に応じてその値が制御される。この場合、第２の制御信号を構成する制御信号Ｐ２，Ｐ４，Ｎ１，Ｎ３は最大値に固定される。これら制御信号Ｐ１，Ｐ３，Ｎ２，Ｎ４は互いに関連する値をとる。本実施形態では、Ｐ１＝Ｐ３，Ｎ２＝Ｎ４であり、且つ、Ｐ１，Ｐ３とＮ２，Ｎ４は互いに反転信号となるため、１種類の制御信号を派生させることによってこれら制御信号Ｐ１，Ｐ３，Ｎ２，Ｎ４を生成することができる。
　同様に、制御信号Ｐ２，Ｐ４，Ｎ１，Ｎ３は第２の制御信号を構成し、最上位ビットｂ７が１の場合、つまり、内部クロック信号ＬＣＬＫのデューティ比が５０％超である場合において、実際のデューティ比に応じてその値が制御される。この場合、第１の制御信号を構成する制御信号Ｐ１，Ｐ３，Ｎ２，Ｎ４は最大値に固定される。後述するように、これら制御信号Ｐ２，Ｐ４，Ｎ１，Ｎ３は互いに関連する値をとる。本実施形態では、Ｐ２＝Ｐ４，Ｎ１＝Ｎ３であり、且つ、Ｐ２，Ｐ４とＮ１，Ｎ３は互いに反転信号となるため、１種類の制御信号を派生させることによってこれら制御信号Ｐ２，Ｐ４，Ｎ１，Ｎ３を生成することができる。
　図９及び図１０は、デューティ検知信号Ｄ１のビットｂ６～ｂ２の値と駆動能力との関係を説明するための模式図であり、図９はデューティ比が５０％未満である場合、図１０はデューティ比が５０％超である場合を示している。
　図９及び図１０に示す符号１９０は、デューティ検知信号Ｄ１のビットｂ６～ｂ２の値であり、合計で３２種類の値を採りうる。デューティ比が５０％未満である場合には、ビットｂ６～ｂ２の値が小さいほどデューティ比がより小さい状態であることを示し、デューティ比が５０％超である場合には、ビットｂ６～ｂ２の値が大きいほどデューティ比がより大きい状態であることを示す。また、符号１９１は伝搬パスＡの調整量を示し、符号１９２は伝搬パスＢの調整量を示す。
　ここで、調整量Ａ２～Ａ１７及びＢ２～Ｂ１７は、上述した駆動能力２ＤＣ～１７ＤＣに相当する調整量である。但し、伝搬パスＡにおける調整量Ａ２～Ａ１７は、伝搬パスＢにおける調整量Ｂ２～Ｂ１７に対し、駆動能力が０．５ＤＣ分だけ小さく設計されている。
　ビットｂ６～ｂ２の値に応じた伝搬パスＡ，Ｂの調整量の設定は、次のように行われる。
　まず、デューティ比が５０％未満である場合、ビットｂ６～ｂ２の値が図９の符号１９３で示す「１００００ｂ」であれば、伝搬パスＡの調整量はこれに対応するＡ１０に設定される。一方、伝搬パスＢについては、調整量Ａ１０よりも調整量が１ピッチ大きい調整量Ｂ９に設定される。ここで、デューティ比が５０％未満である場合には、必ず、デューティ調整部１５１，１５３についてはプルアップ回路ＵＰの駆動能力が制御信号Ｐ１，Ｐ３によって調整される一方、プルダウン回路ＤＮの駆動能力は最大値に固定され、デューティ調整部１５２，１５４についてはプルダウン回路ＤＮの駆動能力が制御信号Ｎ２，Ｎ４によって調整される一方、プルアップ回路ＵＰの駆動能力は最大値に固定される。
　したがって、本例においては、模式図である図１１に示すように、デューティ調整部１５１，１５３に含まれるプルアップ回路ＵＰの駆動能力がそれぞれ１０ＤＣ及び９ＤＣに設定され、デューティ調整部１５２，１５４に含まれるプルダウン回路ＤＮの駆動能力がそれぞれ１０ＤＣ及び９ＤＣに設定される。他のプルアップ回路ＵＰ及びプルダウン回路ＤＮについては、最大の駆動能力（１７ＤＣ）に設定される。その結果、内部クロック信号ＰＣＬＫ０が入力されると、内部クロック信号ＰＣＬＫＡ０，ＰＣＬＫＢ０の立ち上がりエッジが鈍るとともに、内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち下がりエッジが鈍ることになる。
　図１２は、デューティ比が５０％未満である場合における内部クロック信号のデューティ比の変化を示す波形図である。図１２において、実線で示す波形は実際の波形であり、破線で示す波形はデューティ比が５０％である場合の波形である。この点は、後述する図１４においても同様である。
　上述の通り、デューティ比が５０％未満である場合には、初段のデューティ調整部１５１，１５３においてプルアップ能力が小さくなるよう調整されるため、プルアップ能力に応じて内部クロック信号ＰＣＬＫＡ０，ＰＣＬＫＢ０の立ち上がりエッジが鈍る。ここで、次段のデューティ調整部１５２，１５４の論理しきい値は中間電位ＶＭに設定されていることから、デューティ調整部１５２，１５４において入力レベルがローレベルからハイレベルに切り替わるタイミングが遅れることになる。これは、内部クロック信号ＰＣＬＫ０の立ち下がりエッジが遅れたことと等価であることから、デューティ比が拡大する。
　さらに、次段のデューティ調整部１５２，１５４においてプルダウン能力が小さくなるよう調整されるため、プルダウン能力に応じて内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち下がりエッジが鈍る。ここで、次段の合成回路１５５の論理しきい値についても中間電位ＶＭに設定されていることから、合成回路１５５において入力レベルがハイレベルからローレベルに切り替わるタイミングが遅れることになる。これは、内部クロック信号ＰＣＬＫ０の立ち下がりエッジがさらに遅れたことと等価であることから、デューティ比がさらに拡大する。このような原理によりデューティ比が５０％近傍まで拡大される。
　次に、デューティ比が５０％超である場合、ビットｂ６～ｂ２の値が図９の符号１９３で示す「１００００ｂ」であれば、伝搬パスＡの調整量はこれに対応するＡ９に設定される。一方、伝搬パスＢについては、調整量Ａ９よりも調整量が１ピッチ大きい調整量Ｂ９に設定される。ここで、デューティ比が５０％超である場合には、必ず、デューティ調整部１５１，１５３についてはプルダウン回路ＤＮの駆動能力が制御信号Ｎ１，Ｎ３によって調整される一方、プルアップ回路ＵＰの駆動能力は最大値に固定され、デューティ調整部１５２，１５４についてはプルアップ回路ＵＰの駆動能力が制御信号Ｐ２，Ｐ４によって調整される一方、プルダウン回路ＤＮの駆動能力は最大値に固定される。
　したがって、本例においては、模式図である図１３に示すように、デューティ調整部１５１，１５３に含まれるプルダウン回路ＤＮの駆動能力がいずれも９ＤＣに設定され、デューティ調整部１５２，１５４に含まれるプルアップ回路ＵＰの駆動能力がいずれも９ＤＣに設定される。他のプルアップ回路ＵＰ及びプルダウン回路ＤＮについては、最大の駆動能力（１７ＤＣ）に設定される。その結果、内部クロック信号ＰＣＬＫ０が入力されると、内部クロック信号ＰＣＬＫＡ０，ＰＣＬＫＢ０の立ち下がりエッジが鈍るとともに、内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち上がりエッジが鈍ることになる。
　図１４は、デューティ比が５０％超である場合における内部クロック信号のデューティ比の変化を示す波形図である。
　上述の通り、デューティ比が５０％超である場合には、初段のデューティ調整部１５１，１５３においてプルダウン能力が小さくなるよう調整されるため、プルダウン能力に応じて内部クロック信号ＰＣＬＫＡ０，ＰＣＬＫＢ０の立ち下がりエッジが鈍る。ここで、次段のデューティ調整部１５２，１５４の論理しきい値は中間電位ＶＭに設定されていることから、デューティ調整部１５２，１５４において入力レベルがハイレベルからローレベルに切り替わるタイミングが遅れることになる。これは、内部クロック信号ＰＣＬＫ０の立ち上がりエッジが遅れたことと等価であることから、デューティ比が減少する。
　さらに、次段のデューティ調整部１５２，１５４においてプルアップ能力が小さくなるよう調整されるため、プルアップ能力に応じて内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち上がりエッジが鈍る。ここで、次段の合成回路１５５の論理しきい値についても中間電位ＶＭに設定されていることから、合成回路１５５において入力レベルがローレベルからハイレベルに切り替わるタイミングが遅れることになる。これは、内部クロック信号ＰＣＬＫ０の立ち上がりエッジがさらに遅れたことと等価であることから、デューティ比がさらに減少する。このような原理によりデューティ比が５０％近傍まで減少される。
　このように、ＤＣＣ制御回路１７０に含まれるロジック回路１７３は、デューティ検知信号Ｄ１のビットｂ７～ｂ２の値に基づいて制御信号Ｐ１～Ｐ４，Ｎ１～Ｎ４を生成し、これによりデューティ調整部１５１～１５４の駆動能力を制御することによって、２つの内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を生成する。上述の通り、伝搬パスＡの調整量と伝搬パスＢの調整量は、駆動能力０．５ＤＣ分だけ異なっているため、内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１のデューティ比の差は、駆動能力０．５ＤＣに相当する最小ピッチとなる。このようなデューティ差を持った内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１は、合成回路１５５に入力される。
　図１５は合成回路１５５の動作を説明するための波形図であり、（ａ）はデューティ比が５０％未満である場合の波形を示し、（ｂ）はデューティ比が５０％超である場合の波形を示している。
　デューティ比が５０％未満である場合には、内部クロック信号ＰＣＬＫ０に対して内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち下がりエッジが遅れる。そして、図１５（ａ）に示すように、内部クロック信号ＰＣＬＫＡ１の立ち下がりエッジは、内部クロック信号ＰＣＬＫＢ１の立ち下がりエッジに対して駆動能力０．５ＤＣに相当する遅れを有している。このような２つの内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成回路１５５によって合成すれば、制御信号ＩＭ１～ＩＭ４の値に応じて３つの中間位相Ｍ１，Ｍ２，Ｍ３のいずれかを得ることができる。
　一方、デューティ比が５０％超である場合には、内部クロック信号ＰＣＬＫ０に対して内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち上がりエッジが遅れる。そして、図１５（ｂ）に示すように、内部クロック信号ＰＣＬＫＡ１の立ち上がりエッジは、内部クロック信号ＰＣＬＫＢ１の立ち上がりエッジに対して駆動能力０．５ＤＣに相当する遅れを有している。このような２つの内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成回路１５５によって合成すれば、制御信号ＩＭ１～ＩＭ４の値に応じて３つの中間位相Ｍ１，Ｍ２，Ｍ３を得ることができる。
　図１５（ａ）に示す中間位相Ｍ１～Ｍ３は、それぞれ３：１、１：１、１：３の合成比で内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成した場合に得られる内部クロック信号ＰＣＬＫ１の立ち下がりエッジを示している。また、図１５（ｂ）に示す中間位相Ｍ１～Ｍ３は、それぞれ３：１、１：１、１：３の合成比で内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成した場合に得られる内部クロック信号ＰＣＬＫ１の立ち上がりエッジを示している。合成比の選択は、デューティ検知信号Ｄ１のビットｂ１，ｂ０に基づき、制御信号ＩＭ１～ＩＭ４によって行うことができる。
　尚、合成比を１：０にした場合には、内部クロック信号ＰＣＬＫＡ１のみによって内部クロック信号ＰＣＬＫ１の波形が決まり、合成比を０：１にした場合には、内部クロック信号ＰＣＬＫＢ１のみによって内部クロック信号ＰＣＬＫ１の波形が決まる。このように、合成回路１５５は、中間値ではない波形をそのまま出力することもできるため、デューティ比の調整ピッチを１／４（分解能を４倍）に高精度化できることになる。
　そして、デューティ調整部１５１～１５４を用いたデューティ比の調整は３２段階であり、且つ、合成回路１５５によって分解能が４倍とされることから、本実施形態によるデューティ調整回路１５０は、合計で１２８段階の調整ピッチを確保することが可能となる。ここで、仮にトランジスタのバイアスレベルを微調整するタイプのデューティ調整回路を用いた場合には、１２８階調のバイアス電位を高精度に生成する必要が生じ、わずかなノイズによってデューティ比に大きな誤差が生じてしまう。これに対し、本実施形態においては、バイアス電位を用いることなく、完全なデジタル制御によってデューティ比を変化させていることから、ノイズ耐性が高く、安定したデューティ調整動作を行うことが可能となる。
　しかも、本実施形態においては、初段のデューティ調整部１５１，１５３においてはＰチャンネル型及びＮチャンネル型のＭＯＳトランジスタの一方の駆動能力を制御することによってデューティ比を調整し、次段のデューティ調整部１５２，１５４においてはＰチャンネル型及びＮチャンネル型のＭＯＳトランジスタの他方の駆動能力を制御することによってデューティ比を調整していることから、プロセス条件などによってＰチャンネル型ＭＯＳトランジスタのしきい値とＮチャンネル型ＭＯＳトランジスタのしきい値にずれが生じている場合であっても、デューティ比の調整ズレを相殺することができる。
　図１６は、第１の変形例によるデューティ調整回路１５０Ａの構成を示すブロック図である。
　第１の変形例によるデューティ調整回路１５０Ａは、伝搬パスＡのみを使用している点において、図３に示したデューティ調整回路１５０と相違している。これに関連し、合成回路１５５も用いられない。かかる構成によれば、図３に示したデューティ調整回路１５０に比べると調整ピッチが粗くなるが、占有面積を削減することができる。また、図３に示したデューティ調整回路１５０と同様、しきい値のずれに起因するデューティ比の調整ズレを相殺することができる。
　図１７は、第２の変形例によるデューティ調整回路１５０Ｂの構成を示すブロック図である。
　第２の変形例によるデューティ調整回路１５０Ｂは、デューティ調整部１５２，１５４を省略している点において、図３に示したデューティ調整回路１５０と相違している。かかる構成によれば、しきい値のずれに起因するデューティ比の調整ズレは相殺することはできないものの、占有面積を削減しつつ、図３に示したデューティ調整回路１５０と同様の微細な調整ピッチを得ることができる。
　図１８は、第３の変形例によるデューティ調整回路１５０Ｃの構成を示すブロック図である。
　第３の変形例によるデューティ調整回路１５０Ｃは、デューティ調整部１５１のみを用いている点において、図３に示したデューティ調整回路１５０と相違している。かかる構成によれば、回路構成を大幅に簡素化することが可能となる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　例えば、上記実施形態では、デューティ検知信号Ｄ１のビットｂ７～ｂ２の値に基づいて制御信号Ｐ１～Ｐ４，Ｎ１～Ｎ４を生成し、ビットｂ１，ｂ０の値に基づいて制御信号ＩＭ１～ＩＭ４を生成しているが、これら制御信号Ｐ１～Ｐ４，Ｎ１～Ｎ４，ＩＭ１～ＩＭ４を生成するために用いるビットがこれに限定されるものではない。
　また、上記実施形態では、各デューティ調整部１５１～１５４に含まれる複数のクロックトインバータの駆動能力に２のべき乗の重み付けを持たせているが、この点は本発明において必須ではない。したがって、互いに同じ駆動能力を有する複数のクロックトインバータを並列接続することによってデューティ調整部を構成することも可能である。
　さらに、上記実施形態では、合成回路１５５に含まれる複数のインバータ回路の駆動能力に差を設けていないが、これらの駆動能力に２のべき乗の重み付けを持たせることも可能である。
　また、上記実施形態では、内部クロック信号のデューティ比を増大又は減少させることによって５０％に調整しているが、目標となるデューティ比は５０％に限定されるものではない。さらに、内部クロック信号のデューティ比を増大及び減少の両方が可能であることは必須でなく、例えば入力される内部クロック信号のデューティ比が目標値よりもあらかじめ小さいことが判明していれば、デューティ比の減少機能は不要であり、増大機能のみを有していれば足りる。この場合、デューティ調整部１５１，１５３に含まれるプルダウン回路ＤＮ及びデューティ調整部１５２，１５４に含まれるプルアップ回路ＵＰについては、駆動能力が調整可能である必要はなく、固定的であっても構わない。
１０　　　半導体装置
１１　　　メモリセルアレイ
１２　　　ロウデコーダ
１３　　　カラムデコーダ
１４　　　センス回路
１５　　　アンプ回路
２０　　　アクセス制御回路
２１～２４　　外部端子
２５　　　クロックレシーバ
３０　　　データ入出力回路
３０ａ　　出力回路
３１　　　データ端子
３２　　　データストローブ端子
４０　　　電源回路
４１，４２　　電源端子
１００　　ＤＬＬ回路
１１０　　ディレイライン
１１１　　コースディレイライン
１１２　　ファインディレイライン
１１３　　バッファ
１１４　　クロックツリー
１２０　　レプリカ回路
１３０　　位相判定回路
１４０　　ディレイライン制御回路
１５０，１５０Ａ，１５０Ｂ，１５０Ｃ　デューティ調整回路
１５１～１５４　　デューティ調整部
１５５　　合成回路
１６０　　デューティ検知回路
１７０　　ＤＣＣ制御回路
１７１，１７２　　デコーダ
１７３　　ロジック回路
１８１　　ヒューズ回路
１８２　　テストモード回路
１８３　　セレクタ
Ａ，Ｂ　　伝搬パス
ＢＬ　　　ビット線
ＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８，ＣＶ２Ｆ，ＣＶ４Ｆ　　クロックトインバータ
ＤＮ　　　プルダウン回路
ＩＶＡ１～ＩＶＡ４，ＩＶＢ１～ＩＶＢ４　　インバータ回路
ＭＣ　　　メモリセル
ＭＮ１１，ＭＮ１１ａ，ＭＮ１１ｂ，ＭＮ１２　　Ｎチャンネル型ＭＯＳトランジスタ
ＭＰ１１，ＭＰ１１ａ，ＭＰ１１ｂ，ＭＰ１２　　Ｐチャンネル型ＭＯＳトランジスタ
ｎ１　　　入力ノード
ｎ２　　　出力ノード
ＳＡ　　　センスアンプ
ＳＬ，ＶＬ　　電源配線
ＴＧ１～ＴＧ４　　トランスファゲート対
ＴＧＡ１～ＴＧＡ４，ＴＧＢ１-ＴＧＢ４　　トランスファゲート
ＵＰ　　　プルアップ回路
ＷＬ　　　ワード線

Claims (20)

  1. 　クロック信号のデューティ比を検出することにより複数の制御信号を生成するデューティ検知回路と、
    　前記クロック信号の伝搬パスに挿入され、互いに並列接続された複数の第１のクロックトインバータと、を備え、
    　前記複数の第１のクロックトインバータは、前記複数の制御信号によってそれぞれ独立に制御されることを特徴とする半導体装置。
  2. 　前記複数の第１のクロックトインバータは、それぞれ入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップする第１のプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンする第１のプルダウン回路とを含み、
    　前記第１のプルアップ回路及び前記第１のプルダウン回路の少なくとも一方は、対応する前記複数の制御信号のいずれかによって選択的に活性化されることを特徴とする請求項１に記載の半導体装置。
  3. 　前記複数の制御信号は、複数の第１の制御信号及び複数の第２の制御信号を含み、
    　前記複数の第１のクロックトインバータにそれぞれ含まれる前記第１のプルアップ回路は、対応する前記複数の第１の制御信号のいずれかによって選択的に活性化され、
    　前記複数の第１のクロックトインバータにそれぞれ含まれる前記第１のプルダウン回路は、対応する前記複数の第２の制御信号のいずれかによって選択的に活性化されることを特徴とする請求項２に記載の半導体装置。
  4. 　前記複数の第１のクロックトインバータに直列接続され、互いに並列接続された複数の第２のクロックトインバータをさらに備え、
    　前記複数の第２のクロックトインバータは、前記複数の制御信号によってそれぞれ独立に制御されることを特徴とする請求項３に記載の半導体装置。
  5. 　前記複数の第２のクロックトインバータは、それぞれ入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップする第２のプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンする第２のプルダウン回路とを含み、
    　前記複数の第２のクロックトインバータにそれぞれ含まれる前記第２のプルアップ回路は、対応する前記複数の第２の制御信号のいずれかによって選択的に活性化され、
    　前記複数の第２のクロックトインバータにそれぞれ含まれる前記第２のプルダウン回路は、対応する前記複数の第１の制御信号のいずれかによって選択的に活性化されることを特徴とする請求項４に記載の半導体装置。
  6. 　前記複数の第１のクロックトインバータに並列接続され、互いに並列接続された複数の第３のクロックトインバータと、
    　前記複数の第３のクロックトインバータに直列接続され、互いに並列接続された複数の第４のクロックトインバータと、をさらに備え、
    　前記複数の第３のクロックトインバータは、前記複数の制御信号によってそれぞれ独立に制御され、
    　前記複数の第４のクロックトインバータは、前記複数の制御信号によってそれぞれ独立に制御されることを特徴とする請求項５に記載の半導体装置。
  7. 　前記複数の第３のクロックトインバータは、それぞれ入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップする第３のプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンする第３のプルダウン回路とを含み、
    　前記複数の第４のクロックトインバータは、それぞれ入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップする第４のプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンする第４のプルダウン回路とを含み、
    　前記複数の第３のクロックトインバータにそれぞれ含まれる前記第３のプルアップ回路は、対応する前記複数の第１の制御信号のいずれかによって選択的に活性化され、
    　前記複数の第３のクロックトインバータにそれぞれ含まれる前記第３のプルダウン回路は、対応する前記複数の第２の制御信号のいずれかによって選択的に活性化され、
    　前記複数の第４のクロックトインバータにそれぞれ含まれる前記第４のプルアップ回路は、対応する前記複数の第２の制御信号のいずれかによって選択的に活性化され、
    　前記複数の第４のクロックトインバータにそれぞれ含まれる前記第４のプルダウン回路は、対応する前記複数の第１の制御信号のいずれかによって選択的に活性化されることを特徴とする請求項６に記載の半導体装置。
  8. 　前記複数の第２のクロックトインバータから出力される前記クロック信号と前記複数の第４のクロックトインバータから出力される前記クロック信号を合成する合成回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
  9. 　前記複数の第１のクロックトインバータに並列接続され、互いに並列接続された複数の第３のクロックトインバータと、
    　前記複数の第１のクロックトインバータから出力される前記クロック信号と前記複数の第３のクロックトインバータから出力される前記クロック信号を合成する合成回路と、をさらに備え、
    　前記複数の第３のクロックトインバータは、前記複数の制御信号によってそれぞれ独立に制御されることを特徴とする請求項１に記載の半導体装置。
  10. 　前記合成回路は、前記複数の制御信号の一部に基づく合成比で前記クロック信号を合成することを特徴とする請求項８に記載の半導体装置。
  11. 　第１の信号ノードと、
    　第２の信号ノードと、
    　それぞれ入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップする第１のプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンする第１のプルダウン回路とを含む複数の第１のクロックトインバータと、を備え、
    　前記複数の第１のクロックトインバータの前記入力ノードは、前記第１の信号ノードに共通接続され、
    　前記複数の第１のクロックトインバータの前記出力ノードは、前記第２の信号ノードに共通接続され、
    　前記複数の第１のクロックトインバータの前記第１のプルアップ回路は、対応する複数の第１の制御信号のいずれかによってそれぞれ選択的に活性化され、
    　前記複数の第１のクロックトインバータの前記第１のプルダウン回路は、対応する複数の第２の制御信号のいずれかによってそれぞれ選択的に活性化されることを特徴とする半導体装置。
  12. 　前記複数の第１のクロックトインバータに含まれる少なくとも２つの第１のクロックトインバータは、駆動能力が互いに異なることを特徴とする請求項１１に記載の半導体装置。
  13. 　前記第１のプルアップ回路は、直列接続された第１及び第２の第１導電型トランジスタを含み、
    　前記第１のプルダウン回路は、直列接続された第１及び第２の第２導電型トランジスタを含み、
    　前記第１の第１導電型トランジスタの制御電極は、対応する前記入力ノードに接続され、
    　前記第１の第２導電型トランジスタの制御電極は、対応する前記入力ノードに接続され、
    　前記第２の第１導電型トランジスタの制御電極には、対応する前記複数の第１の制御信号のいずれが供給され、
    　前記第２の第２導電型トランジスタの制御電極には、対応する前記複数の第２の制御信号のいずれが供給されることを特徴とする請求項１１に記載の半導体装置。
  14. 　前記複数の第１の制御信号によって前記複数の第１のクロックトインバータに含まれる前記第１のプルアップ回路の少なくとも一つが非活性化される場合、前記複数の第２の制御信号によって前記複数の第１のクロックトインバータに含まれる前記第１のプルダウン回路がいずれも活性化され、
    　前記複数の第２の制御信号によって前記複数の第１のクロックトインバータに含まれる前記第１のプルダウン回路の少なくとも一つが非活性化される場合、前記複数の第２の制御信号によって前記複数の第１のクロックトインバータに含まれる前記第１のプルアップ回路がいずれも活性化されることを特徴とする請求項１１に記載の半導体装置。
  15. 　第３の信号ノードと、
    　それぞれ入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップする第２のプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンする第２のプルダウン回路とを含む複数の第２のクロックトインバータと、をさらに備え、
    　前記複数の第２のクロックトインバータの前記入力ノードは、前記第２の信号ノードに共通接続され、
    　前記複数の第２のクロックトインバータの前記出力ノードは、前記第３の信号ノードに共通接続され、
    　前記複数の第２のクロックトインバータの前記第２のプルアップ回路は、対応する前記複数の第２の制御信号のいずれかによってそれぞれ選択的に活性化され、
    　前記複数の第２のクロックトインバータの前記第２のプルダウン回路は、対応する前記複数の第１の制御信号のいずれかによってそれぞれ選択的に活性化されることを特徴とする請求項１１に記載の半導体装置。
  16. 　前記複数の第１の制御信号によって前記複数の第１のクロックトインバータに含まれる前記第１のプルアップ回路がいずれも活性化される場合、前記複数の第１の制御信号によって前記複数の第２のクロックトインバータに含まれる前記第２のプルダウン回路がいずれも活性化され、
    　前記複数の第２の制御信号によって前記複数の第１のクロックトインバータに含まれる前記第１のプルダウン回路がいずれも活性化される場合、前記複数の第２の制御信号によって前記複数の第２のクロックトインバータに含まれる前記第２のプルアップ回路がいずれも活性化されることを特徴とする請求項１５に記載の半導体装置。
  17. 　第４の信号ノードと、
    　第５の信号ノードと、
    　それぞれ入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップする第３のプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンする第３のプルダウン回路とを含む複数の第３のクロックトインバータと、
    　それぞれ入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップする第４のプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンする第４のプルダウン回路とを含む複数の第４のクロックトインバータと、をさらに備え、
    　前記複数の第３のクロックトインバータの前記入力ノードは、前記第１の信号ノードに共通接続され、
    　前記複数の第３のクロックトインバータの前記出力ノードは、前記第４の信号ノードに共通接続され、
    　前記複数の第４のクロックトインバータの前記入力ノードは、前記第４の信号ノードに共通接続され、
    　前記複数の第４のクロックトインバータの前記出力ノードは、前記第５の信号ノードに共通接続され、
    　前記複数の第３のクロックトインバータの前記第３のプルアップ回路は、対応する前記複数の第１の制御信号のいずれかによって選択的に活性化され、
    　前記複数の第３のクロックトインバータの前記第３のプルダウン回路は、対応する前記複数の第２の制御信号のいずれかによって選択的に活性化され、
    　前記複数の第４のクロックトインバータの前記第４のプルアップ回路は、対応する前記複数の第２の制御信号のいずれかによって選択的に活性化され、
    　前記複数の第４のクロックトインバータの前記第４のプルダウン回路は、対応する前記複数の第１の制御信号のいずれかによって選択的に活性化されることを特徴とする請求項１６に記載の半導体装置。
  18. 　前記第３の信号ノードに現れる第１の信号と前記第５の信号ノードに現れる第２の信号を合成する合成回路をさらに備えることを特徴とする請求項１７に記載の半導体装置。
  19. 　前記合成回路は、複数の第３の制御信号に基づく合成比で前記第１及び第２の信号を合成することを特徴とする請求項１８に記載の半導体装置。
  20. 　第４の制御信号を記憶する不揮発性記憶回路と、
    　入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップする第５のプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンする第５のプルダウン回路とを含む第５のクロックトインバータと、をさらに備え、
    　前記第５のクロックトインバータの前記入力ノードは、前記第１の信号ノードに接続され、
    　前記第５のクロックトインバータの前記出力ノードは、前記第２の信号ノードに接続され、
    　前記第５のプルアップ回路及び前記第５のプルダウン回路は、前記第４の制御信号によって活性化されることを特徴とする請求項１１に記載の半導体装置。
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