TW201342589A - Ｉｅ溝渠式閘極ｉｇｂｔ - Google Patents

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Abstract

更提高使主動單元(active cell)的寬度形成比不活動單元(inactive cell)的寬度更窄的窄主動單元IE溝渠式閘極IGBT的性能之方法，是將單元縮小，而來提高IE效應為有效。但，若單純地實行單元縮小，則因閘極電容的增大，招致開關速度的降低。解決手段，本案發明是在IE溝渠式閘極IGBT中，其單元形成領域是基本上由具有線狀主動單元領域的第1線狀單位單元領域、具有線狀孔集極領域的第2線狀單位單元領域及該等之間的線狀不活動單元領域所構成。

Description

IE溝渠式閘極IGBT
本發明是有關適用於使主動單元及不活動單元混在與溝渠式閘極正交的方向之IE(Injection Enhancement)型溝渠式閘極(Trench Gate)IGBT(Insulated Gate Bipolar Transistor)等的功率系半導體裝置(或半導體積體電路裝置)的裝置構造技術等有效的技術。
在日本特開平11-345969號公報是揭示：在IE溝渠式閘極IGBT中，於溝渠式閘極的方向也交替設置主動單元領域及虛擬單元領域的技術。
在日本特開平10-326897號公報或對於彼的美國專利第6180966號公報是揭示：在溝渠式閘極IGBT中，藉由使主單元及電流檢測單元的溝渠側壁的面方位形成相同來使兩單元的特性形成相同的技術。
在日本特開2007-194660號公報是揭示：在IE溝渠式閘極IGBT中，藉由調整主領域及電流檢測領域的主動單元與浮動單元的寬度的比來使兩領域的飽和電流特性形成相同的技術。
更提高使主動單元的寬度形成比不活動單元的寬度更 窄的窄主動單元IE溝渠式閘極IGBT的性能之方法，是將單元縮小(shrink)，而來提高IE效應為有效。但，若單純地實行單元縮小，則因閘極電容的增大，招致開關速度的降低。
本案發明是為了解決該等的課題而研發者。
本發明的目的是在於提供一種功率系半導體裝置。
本發明的前述及其他的目的以及新穎的特徵可由本說明書的記述及附圖得知。
若簡單說明本案中所揭示的發明之中代表性者的概要，則如下述般。
亦即，本案之一的發明是在IE溝渠式閘極IGBT中，其單元形成領域基本上是由具有線狀主動單元領域的第1線狀單位單元領域、具有線狀孔集極領域的第2線狀單位單元領域、及該等之間的線狀不活動單元領域所構成。
若簡單說明藉由本案中所揭示的發明之中代表性者來取得的效果，則如下述般。
亦即，在IE溝渠式閘極IGBT中，其單元形成領域，基本上是由：具有線狀主動單元領域的第1線狀單位單元領域、具有線狀孔集極領域的第2線狀單位單元領域 及該等之間的線狀不活動單元領域所構成，因此可防止IE效應所引起的開關速度的降低。
[實施形態的概要]
首先，概要說明有關本案中所揭示的發明的代表性的實施形態。
1.一種半導體裝置的製造方法，係製造包含以下的IE溝渠式閘極IGBT：(a)具有第1主面及第2主面的半導體基板；(b)設在前述半導體基板內，具有第1導電型的漂移領域；(c)設在前述第1主面上的單元形成領域；(d)設在前述單元形成領域內，分別具有第1線狀單位單元領域及第2線狀單位單元領域的多數的線狀單位單元領域；(e)設在前述第1主面上的金屬閘極電極；(f)設在前述第1主面上的金屬射極電極，在此，各第1線狀單位單元領域係具有以下：(x1)從前述漂移領域的前述第1主面上遍及內部而設的線狀主動單元領域；(x2)被電性連接至前述金屬閘極電極，以能夠從兩側夾著前述線狀主動單元領域的方式分別設在前述第1主面的表面的第1及第2溝渠內的第1及第2線狀溝渠式閘 極電極；(x3)設在前述漂移領域的前述第1主面側表面領域，具有與前述第1導電型相反導電型的第2導電型的本體領域；(x4)以前述第1及第2線狀溝渠式閘極電極作為境界，以能夠從兩側夾著前述線狀主動單元領域的方式鄰接於兩側而設的線狀不活動單元領域；(x5)在前述線狀不活動單元領域中，設在前述第1主面側表面領域的大致全面，與前述本體領域同一導電型，比這更深的浮動領域；(x6)設在前述本體領域的前述第1主面側表面領域的前述第1導電型的射極領域，而且，在此，各第2線狀單位單元領域係具有以下：(y1)從前述漂移領域的前述第1主面上遍及內部而設的線狀孔集極單元領域；(y2)被電性連接至前述金屬射極電極，以能夠從兩側夾著前述線狀孔集極單元領域的方式分別設在前述第1主面的表面的第3及第4溝渠內的第3及第4線狀溝渠式閘極電極；(y3)設在前述漂移領域的前述第1主面側表面領域的前述本體領域；(y4)以前述第3及第4線狀溝渠式閘極電極作為境界，以能夠從兩側夾著前述線狀孔集極單元領域的方式鄰接於兩側而設的前述線狀不活動單元領域； (y5)在前述線狀不活動單元領域中，設在前述第1主面側表面領域的大致全面，與前述本體領域同一導電型，比這更深的前述浮動領域。
2.在前述項1的半導體裝置的製造方法中，前述線狀主動單元領域的寬度係比前述線狀不活動單元領域的寬度更窄。
3.在前述項1或2的半導體裝置的製造方法中，前述浮動領域的深度係比前述第1及第2溝渠的下端更深。
4.前述項1~3的任一種半導體裝置的製造方法中，在前述線狀孔集極單元領域未設前述射極領域。
5.前述項1~4的任一種半導體裝置的製造方法中，前述線狀主動單元領域的寬度與前述線狀孔集極單元領域的寬度係大致相等。
6.前述項1~5的任一種半導體裝置的製造方法中，前述線狀主動單元領域係具有以下：(x1a)於其長度方向被劃分的主動區段；(x1b)於其長度方向被劃分之不具前述射極領域的不活動區段。
7.前述項1~6的任一種半導體裝置的製造方法中，前述第3及第4線狀溝渠式閘極電極的射極連接部與接觸於彼之接觸溝係大致正交。
8.前述項1~6的任一種半導體裝置的製造方法中，接觸於前述第3及第4線狀溝渠式閘極電極的射極連接部的接觸溝係平面地包含在前述射極連接部。
9.前述項1~4及6~8的任一種半導體裝置的製造方法中，前述線狀主動單元領域的寬度係比前述線狀孔集極單元領域的寬度更窄。
10.前述項1~9的任一種半導體裝置的製造方法中，各第1線狀單位單元領域係更具有以下：(x7)於前述線狀主動單元領域中，設在前述本體領域的下部的前述漂移領域，雜質濃度比前述漂移領域更高，比前述射極領域更低之前述第1導電型的第1孔勢壘領域，且各第2線狀單位單元領域係更具有以下：(y6)於前述線狀孔集極單元領域中，設在前述本體領域的下部的前述漂移領域，雜質濃度比前述漂移領域更高，比前述射極領域更低之前述第1導電型的第2孔勢壘領域。
11.一種半導體裝置的製造方法，係製造包含以下的IE溝渠式閘極IGBT：(a)具有第1主面及第2主面的半導體基板；(b)設在前述半導體基板內，具有第1導電型的漂移領域；(c)設在前述第1主面上的單元形成領域；(d)設在前述單元形成領域內的多數的線狀單位單元領域；(e)設在前述第1主面上的金屬閘極電極；(f)設在前述第1主面上的金屬射極電極， 在此，各線狀單位單元領域係具有以下：(d1)從前述漂移領域的前述第1主面上遍及內部而設的線狀混合單元領域；(d2)被電性連接至前述金屬射極電極，以能夠從兩側夾著前述線狀混合單元領域的方式分別設在前述第1主面的表面的第1及第2溝渠內的第1及第2線狀溝渠式閘極電極；(d3)設在前述漂移領域的前述第1主面側表面領域，具有與前述第1導電型相反導電型的第2導電型的本體領域；(d4)以前述第1及第2線狀溝渠式閘極電極作為境界，以能夠從兩側夾著前述線狀主動單元領域的方式鄰接於兩側而設的線狀不活動單元領域；(d5)在前述線狀不活動單元領域中，設在前述第1主面側表面領域的大致全面，與前述本體領域同一導電型，比這更深的浮動領域；(d6)設在前述線狀混合單元領域內，彼此大致對稱的第1及第2線狀混合次單元領域；(d7)被電性連接至前述金屬閘極電極，設在成為前述第1及第2線狀混合次單元領域的境界的第3溝渠內的第3線狀溝渠式閘極電極；(d8)分別在前述第1及第2線狀混合次單元領域中，以能夠接近前述第3溝渠的方式設在前述本體領域的前述第1主面側表面領域的前述第1導電型的射極領域。
12.在前述項11的半導體裝置的製造方法中，前述線狀不活動單元領域的寬度係比前述第1及第2線狀混合次單元領域的各個寬度更寬。
13.在前述項11或12的半導體裝置的製造方法中，前述浮動領域的深度係比前述第1及第2溝渠的下端更深。
14.前述項11~13的任一種半導體裝置的製造方法中，於前述第1及第2線狀混合次單元領域中，分別在接近前述第1及第2溝渠的側未設前述射極領域。
15.前述項11~14的任一種半導體裝置的製造方法中，前述第1及第2線狀混合次單元領域的寬度係彼此大致相等。
16.前述項11~15的任一種半導體裝置的製造方法中，前述第1及第2線狀混合次單元領域係具有以下：(d1a)於其長度方向被劃分的主動區段；(d1b)於其長度方向被劃分之不具前述射極領域的不活動區段。
17.前述項11~16的任一種半導體裝置的製造方法中，接觸於前述第1及第2線狀溝渠式閘極電極的射極連接部的接觸溝係平面地包含在前述射極連接部。
18.前述項11~16的任一種半導體裝置的製造方法中，前述第1及第2線狀溝渠式閘極電極係分別具有以下：(d2a)設在前述本體領域的下部的前述漂移領域， 雜質濃度比前述漂移領域更高，比前述射極領域更低之前述第1導電型的孔勢壘領域。
19.一種半導體裝置的製造方法，係製造包含以下的IE溝渠式閘極IGBT：(a)具有第1主面及第2主面的半導體基板；(b)設在前述半導體基板內，具有第1導電型的漂移領域；(c)設在前述第1主面上的單元形成領域；(d)設在前述單元形成領域內，分別具有第1線狀單位單元領域及第2線狀單位單元領域的多數的線狀單位單元領域；(e)設在前述第1主面上的金屬閘極電極；(f)設在前述第1主面上的金屬射極電極；在此，各第1線狀單位單元領域係具有以下：(x1)從前述漂移領域的前述第1主面上遍及內部而設的線狀主動單元領域；(x2)被電性連接至前述金屬閘極電極，以能夠從兩側夾著前述線狀主動單元領域的方式分別設在前述第1主面的表面的第1及第2溝渠內的第1及第2線狀溝渠式閘極電極；(x3)設在前述漂移領域的前述第1主面側表面領域，具有與前述第1導電型相反導電型的第2導電型的本體領域；(x4)以前述第1及第2線狀溝渠式閘極電極作為境 界，以能夠從兩側夾著前述線狀主動單元領域的方式鄰接於兩側而設的線狀不活動單元領域；(x5)在前述線狀不活動單元領域中，設在前述第1主面側表面領域的大致全面，與前述本體領域同一導電型，比這更深的浮動領域；(x6)設在前述本體領域的前述第1主面側表面領域的前述第1導電型的射極領域；(x7)沿著前述線狀不活動單元領域的端部來設於前述第1主面的表面領域的端部溝渠；(x8)沿著前述端部溝渠來設於前述單元形成領域的周邊外部的閘極配線；(x9)從前述閘極配線下方的前述第1主面側表面領域延伸至前述端部溝渠的附近，比前述本體領域更深，被電性連接至前述金屬射極電極的第2導電型領域。
20.在前述項19的半導體裝置的製造方法中，前述第2導電型領域係與前述浮動領域大致同時形成。
21.在前述項19或20的半導體裝置的製造方法中，前述第2導電型領域係比前述端部溝渠更深。
[本案的記載形式，基本的用語，用法的說明]
1.在本案中，實施形態的記載是因應所需，有時也會基於方便起見分成複數的區段記載，但除了特別明示非如此的情況以外，否則該等不是彼此獨立個別者，為單一的例子的各部分，一方為另一方的部分詳細或部分或全部 的變形例等。並且，原則上，同樣的部分是省略重複說明。並且，實施形態的各構成要素非必須者，除非特別明示不是如此時、理論上限定於該數量時及從上下文明確不是如此時。
而且，在本案中稱「半導體裝置」時，主要是意指各種電晶體(主動元件)單體，或以該等為中心，在半導體晶片等(例如單結晶矽基板)上集聚電阻、電容器等者。在此，作為各種電晶體的代表性者，可例舉MOSFET(Metal Oxide Semiconductor Field Effect Transistor)為代表的MISFET(Metal Insulator Semiconductor Field Effect Transistor)。此時，作為各種單體電晶體的代表性者，可例舉功率MOSFET或IGBT(Insulated Gate Bipolar Transistor)。該等是被分類於功率系半導體裝置，其中，除了功率MOSFET、IGBT以外，包含雙極功率電晶體、閘流體(Thyristor)、功率二極體等。
功率MOSFET的代表性的形態是在表面有源極電極，在背面有汲極電極之2重擴散型縱型功率MOSFET(Double Duffused Vertical Power MOSFET)，此2重擴散型縱型功率MOSFET主要可分類成2種類，第1是在實施形態中主要說明的平面閘極(Planar Gate)型，第2是U-MOSFET等的溝渠式閘極(Trench Gate)型。
功率MOSFET是其他有LD-MOSFET(Lateral-Diffused MOSFET)。
2.同樣在實施形態等的記載中，有關材料、組成等 ，雖說「由A所構成的X」等，但並不排除以A以外的要素作為主要的構成要素之一者，除非特別明示不是如此時及從上下文明確不是如此時。例如，針對成分來說「以A作為主要的成分包含的X」等的意思。例如，雖說「矽構件」等，但並不是限定於純粹的矽，當然還包含以SiGe合金或其他矽為主要的成分的多元合金及含其他的添加物等的構件者。同樣，雖說「氧化矽膜」、「氧化矽系絕緣膜」等，但不僅是比較純粹的非摻雜氧化矽(Undoped Silicon Dioxide)，當然還包括FSG(Fluorosilicate Glass)、TEOS基礎氧化矽(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)或碳摻雜氧化矽(Carbon-doped Silicon oxide)或OSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等的熱氧化膜、CVD氧化膜、SOG(Spin ON Glass)、奈米聚類矽石(Nano-Clustering Silica：NCS)等的塗佈系氧化矽、與該等同樣的構件中導入空孔的矽石系Low-k絕緣膜(多孔系絕緣膜)、及以該等為主要的構成要素之其他的矽系絕緣膜的複合膜等。
並且，與氧化矽系絕緣膜並列，在半導體領域常用的矽系絕緣膜是有氮化矽系絕緣膜。此系統所屬的材料是有SiN，SiCN，SiNH，SiCNH等。在此稱「氮化矽」時，除了特別明示非如此時，否則是包含SiN及SiNH的雙方。同樣，稱「SiCN」時，除了特別明示非如此時，否則是 包含SiCN及SiCNH的雙方。
3.同樣，有關圖形、位置、屬性等是舉適合的例子，但當然不是嚴格地限定於此，除非特別明示不是如此時及從上下文明確不是如此時。
4.而且，言及特定的數值、數量時也是可為超過該特定的數值之數值，或未滿該特定的數值之數值，除非特別明示不是如此時及從上下文明確不是如此時。
5.稱「晶圓」時，通常是指將半導體裝置(半導體積體電路裝置、電子裝置亦同)形於其上的單結晶矽晶圓，當然亦包含磊晶晶圓、SOI基板、LCD玻璃基板等的絕緣基板及半導體層等的複合晶圓等。
6.首先，與針對功率MOSFET說明同樣，IGBT一般是大致分成平面閘極(Planar Gate)型及溝渠式閘極(Trench Gate)型。此溝渠式閘極型IGBT是ON電阻比較低，但為了更促進傳導度調變，更降低ON電阻，而開發利用IE(Injection Enhancement)效應的「IE溝渠式閘極IGBT」(或、「主動單元間拔型溝渠式閘極IGBT」)。IE溝渠式閘極IGBT是在單元領域中將實際被連接至射極電極的主動單元(Active Cell)及具有浮動P本體領域的不活動單元(Inactive Cell)予以交替或配置成梳齒狀，藉此成為在半導體基板的裝置主面側(射極側)容易積存孔(電洞)的構造。
另外，在本案中是存在複數種類主動單元。第1是實際具有N+射極領域，溝渠式閘極電極被電性連接至金屬 閘極電極的真性主動單元(具體而言是線狀主動單元領域)。第2是不具有N+射極領域，溝渠式閘極電極被電性連接至金屬射極電極的擬似的主動單元(具體而言是線狀孔集極單元領域)。第3是組合真性主動單元及擬似的主動單元的混合單元(具體而言是線狀混合單元領域)。
7.在本案中，將IE溝渠式閘極IGBT內，主要的主動單元的寬度比主要的不活動單元的寬度更窄者稱為「窄主動單元IE溝渠式閘極IGBT」。
並且，將橫過溝渠式閘極的方向設為「單元的寬度方向」，將與此正交的溝渠式閘極(線性閘極部分)的延伸方向(長邊方向)設為「單元的長度方向」。
在本案中，主要處理「線狀單位單元領域」(例如由線狀主動單元領域及線狀不活動單元領域所構成)，此線狀單位單元領域會週期性地重複，配列於半導體晶片的內部領域，構成「單元形成領域」。
在此單元領域的周圍，通常設有單元周邊接合領域，更在其周圍設有浮動場環(Floating Field Ring)或場限環(Field Limiting Ring)等，構成終端構造。在此，所謂浮動場環或場限環是在漂移領域的表面(裝置面)與P型本體領域(P型阱領域)分離設置，具有同一導電形，且具有類似的濃度(當逆方向電壓被施加於主接合時為完全不空乏化的程度的濃度)，稱環狀地1重或多重包圍單元領域的雜質領域或雜質領域群。
並且，在該等的浮動場環是設有場效電板(Field Plate)。此場效電板是意指被連接至浮動場環的導電體膜圖案，經由絕緣膜來延伸至漂移領域的表面(裝置面)的上方，環狀地包圍單元領域的部分。
作為構成單元領域之週期要素的線狀單位單元領域，例如圖5的例子等是以線狀主動單元領域為中心在兩側配置半幅的線狀不活動單元領域作為組合，但在具體地個別說明線狀不活動單元領域時，因為是分離於兩側不便說明，所以該情況是將具體的一體的部分稱為線狀不活動單元領域。
[實施形態的詳細]
更詳述實施形態。在各圖中，同一或同樣的部分是以同一或類似的記號或參照號碼來表示，說明原則上不重複。
並且，在附圖中，反而在形成繁雜時或與空隙的區別明確時，即使為剖面也會有時省略剖面線等。關聯於此，由說明等已明確時，即使為平面性關閉的孔也會有時省略背景的輪廓線。而且，即使不是剖面也會有為了明示非空隙而附上剖面線的情形。
另外，揭示有關IE溝渠式閘極IGBT的先行專利申請案是例如有日本特願第2011-109341號(日本申請日2011年5月16日)。
1.本案的主要的實施形態的概要的說明(主要是圖1~圖 3)
在此區段是顯示具體的例子，補足剛才的定義等，且針對本案的代表具體例說明其概要，且進行全體預備的說明。
另外，在此是舉非對稱型裝置(Asymmetric device)為例來具體地說明，但當然對稱型裝置(Symmetric device)也可大致原封不動適用。
圖1是用以說明本案的一實施形態的概要的IE溝渠式閘極IGBT裝置晶片的單元領域及其周邊的上面模式佈局圖。圖2是對應於圖1的單元領域端部切出領域R1的X-X’剖面的裝置模式剖面圖。圖3是有關本案的前述一實施形態的圖1的線狀單位單元領域及其周邊R5的擴大上面圖。根據該等來說明本案的主要實施形態的概要。
(1)單元領域及其周邊的平面構造的說明(主要是圖1)：
首先，將本案的主要對象的IE溝渠式閘極IGBT的裝置晶片2的內部領域(終端構造的最外部之保護環等的內側的部分，亦即晶片2的主要部)的上面圖顯示於圖1。如圖1所示般，晶片2(半導體基板)的內部領域的主要部是由單元形成領域10所佔有。在單元形成領域10的外周部，以能夠包圍的方式，呈環狀，設有P型的單元周邊接合領域35。在此單元周邊接合領域35的外側，取間隔，呈單數或複數的環狀，設有P型的浮動場環36 (亦即場限環(Field Limiting Ring))，與單元周邊接合領域35、場效電板4(參照圖4)、保護環3(參照圖4)等一起構成對單元形成領域10的終端構造。
在單元形成領域10中，就此例而言，是鋪滿多數的線狀單位單元領域40，在該等的端部領域是配置有一對或以上(若針對一方而言，是1列或數列程度)的虛擬單元領域34(線狀虛擬單元領域)。
(2)窄主動單元型單位單元及交替配列方式的說明(主要是圖2)：
其次，將圖1的單元領域端部切出領域R1的X-X’剖面顯示於圖2。如圖2所示般，在晶片2的背面1b(半導體基板的背側主面或第2主面)的半導體領域(此例是矽單結晶領域)設有P+型集極領域18，在其表面設有金屬集極電極17。在構成半導體基板2的主要部的N-型漂移領域20(第1導電型的漂移領域)與P+型集極領域18之間設有N型場截止(Field Stop)領域19。
另一方面，在N-型漂移領域20的表面側1a(半導體基板的表側主面或第1主面)的半導體領域設有多數的溝渠21，其中是隔著閘極絕緣膜22來埋入溝渠式閘極電極14。該等的溝渠式閘極電極14是按照其機能來連接至金屬閘極電極5(具體而言是金屬閘極配線7)或射極電極8。
並且，該等的溝渠21是用以區劃各領域，例如虛擬 單元領域34是藉由一對的溝渠21來從兩側區劃，藉由其內的一個溝渠21來區劃單元形成領域10及單元周邊接合領域35。此單元周邊接合領域35是經由P+型本體接觸領域25p來與金屬射極電極8連接。另外，在本案中，除非特別事先說明，不然溝渠的哪個部分的閘極絕緣膜22的厚度皆大致相同(但，依所需，不排除某部分的厚度與其他部分作比較有所不同)。如此，在單元周邊接合領域35及虛擬單元領域34中，藉由取射極接觸，即使虛擬單元領域34等的寬度製程上變化時，還是可防止耐壓的降低。
在單元周邊接合領域35的外側的N-型漂移領域20的表面側1a的半導體領域是設有P型的浮動場環36，此表面1a上設有場效電板4，經由P+型本體接觸領域25r來連接至浮動場環36。
其次，更說明單元形成領域10。虛擬單元領域34是除了不具N+型射極領域12以外，構造及大小皆基本上與線狀主動單元領域40a相同，設在P型本體領域15的表面的P+型本體接觸領域25d是與金屬射極電極8連接。
單元形成領域10的內部領域的大部分基本上是以線狀單位單元領域40作為單位格子的並進對象的重複構造(另外，不是要求嚴格的意思之對象性者，以下相同)。作為單位格子的線狀單位單元領域40是由線狀不活動單元領域40i、其一方側的線狀主動單元領域40a、其另一方側的線狀孔集極單元領域40c、及該等兩側的半幅的線 狀不活動單元領域40i所構成。但，具體而言，可視為在全幅的線狀不活動單元領域40i之間交替配置線狀主動單元領域40a及線狀孔集極單元領域40c(參照圖6)。並且，亦可視為交替配列第1線狀單位單元領域40f及第2線狀單位單元領域40s。
在線狀主動單元領域40a的半導體基板的表側主面1a(第1主面)側半導體表面領域是設有P型本體領域15(第2導電型的本體領域)，在其表面是設有N+型射極領域12(第1導電型的射極領域)及P+型本體接觸領域25。此P+型本體接觸領域25是與金屬射極電極8連接。在線狀主動單元領域40a中，該P型本體領域15的下部的N-型漂移領域20設有N型孔勢壘領域24。另外，線狀主動單元領域40a的兩側的溝渠式閘極電極14是被連接至金屬閘極電極5。
相對的，線狀孔集極單元領域40c的構造，就此例而言，是僅無N+型射極領域12的點、及兩側的溝渠式閘極電極14被連接至射極電極8的點不同，其他的點，包含尺寸等，與線狀主動單元領域40a相同。
另一方面，在線狀不活動單元領域40i的半導體基板的表側主面1a(第1主面)側半導體表面領域同樣設有P型本體領域15，在其下部的N-型漂移領域20覆蓋兩側的溝渠21的下端部，設有更深的P型浮動領域16(第2導電型的浮動領域)。藉由設置如此的P型浮動領域16，可不招致耐壓的急劇降低，來擴大線狀不活動單元領域的 寬度Wi。藉此，可有效地增強孔積存效果。另外，在IE溝渠式閘極IGBT中，從射極電極8往P型浮動領域16的接觸是不被形成，藉由遮斷從P型浮動領域16往射極電極8之直接性的孔排出路徑，使線狀主動單元領域40a的下部的N-型漂移領域20(N基礎領域)的孔濃度增加，其結果，使從IGBT內的MOSFET往N基礎領域注入的電子濃度提升，藉此成為降低ON電阻者。
就此例而言，線狀主動單元領域40a的寬度Wa及線狀孔集極單元領域40c的寬度Wc是比線狀不活動單元領域40i的寬度Wi更窄，在本案是予以稱為「窄主動單元型單位單元」。以下，主要針對具有此窄主動單元型單位單元的裝置來具體說明，但本案的發明並非限於此，當然也可適用在具有「非窄主動單元型單位單元」的裝置。
在圖2的例子是交替配列線狀主動單元領域40a(或線狀孔集極單元領域40c)及線狀不活動單元領域40i，而構成線狀單位單元領域40，在本案中是將此構成稱為「交替配列方式」。以下，除非特別事先說明，不然是以交替配列方式為前提進行說明，但當然亦可為「非交替配列方式」。
在圖2是說明本案的圖6等的實施形態的概要(主要部及周邊部)，但在以下的說明是將該等分成單元部(剖面、平面構造)、單元周邊部等的構成要素來說明，當然該等對於各種的變形例也是給予其概要。
(3)主動單元2次元間拔構造的說明(主要是圖3)
將圖1的線狀單位單元領域主要部及其周邊切出領域R5的詳細平面構造的一例顯示於圖5。如圖3所示般，在線狀主動單元領域40a的長度方向，例如以一定間隔設有一定的長度的主動區段40aa，其間成為未設有N+型射極領域12的不活動區段40ai。亦即，線狀主動單元領域40a的長度方向的一部分局部分散地成為主動區段40aa。另外，一定間隔一定的長度分布是意思週期性，但實質上週期性是對應於局部分散的分布，但局部分散更廣是不意思一定為週期性或準週期性。
如此，在單元的長邊方向，實際限制FET動作的部分是在控制飽和特性上有效。但，此情況是如在區段8所說明那樣，不是必須。
2.本案的一實施形態的IE溝渠式閘極IGBT的裝置構造的說明(主要是圖4~圖8)
此區段是根據區段1的說明，說明有關前述一實施形態的具體的晶片上面佈局及單位單元構造(具有孔集極單元的主動單元2次元間拔構造)的一例(對應於區段1的圖1，圖2及圖3)。在此區段說明的單元構造是交替配列方式的窄主動單元型單位單元。
另外，通常若舉耐壓600伏特的IGBT元件2為例，則晶片大小平均是3~6毫米角。在此，方便說明，舉縱4毫米、橫5.2毫米的晶片為例進行說明。在此，將裝置的 耐壓例如設為600伏特程度進行說明。
圖4是本案的前述一實施形態的IE溝渠式閘極IGBT裝置晶片的全體上面圖(大致對應於圖1，接近更具體的形狀)。圖5是圖4的單元領域上端部切出領域R4的擴大平面圖。圖6是對應於圖5的A-A’剖面的裝置剖面圖。圖7是對應於圖5的B-B’剖面的裝置剖面圖。圖8是對應於圖5的C-C’剖面的裝置剖面圖。根據該等來說明本案的一實施形態的IE溝渠式閘極IGBT的裝置構造。
如圖4所示般，在IGBT裝置晶片2的上面1a的外周部是例如設有由鋁系配線層等所構成的環狀的保護環3，在其內側設有與環狀的浮動場環等連接的數個(單數或複數)的環狀的場效電板4(例如由與剛才同鋁系配線層等所構成)。在場效電板4(浮動場環36)的內側，晶片2的上面1a的內部領域的主要部設有單元形成領域10，且在單元形成領域10上，至其外部附近，例如被由與剛才同鋁系配線層等所構成的金屬射極電極8覆蓋。金屬射極電極8的中央部是成為用以連接接合線等的金屬射極墊9，在金屬射極電極8與場效電板4之間是例如配置有由與剛才同鋁系配線層等所構成的金屬閘極配線7。此金屬閘極配線7是例如被連接至由與剛才同鋁系配線層等所構成的金屬閘極電極5，金屬閘極電極5的中心部是成為用以連接接合線等的閘極墊6。
其次，將圖4的單元領域上端部切出領域R4的擴大 平面圖顯示於圖5。如圖5所示般，在單元形成領域10中，於橫方向週期性地配列有線狀單位單元領域40，各線狀單位單元領域40是由第1線狀單位單元領域40f及第2線狀單位單元領域40s所構成，就此例而言，第1線狀單位單元領域40f的寬度Wf及第2線狀單位單元領域40s的寬度Ws是大致相同。
各第1線狀單位單元領域40f是由中央的線狀主動單元領域40a及予以包圍的一對的半幅的線狀不活動單元領域40i所構成。在線狀主動單元領域40a與線狀不活動單元領域40i之間是有被電性連接至閘極電極的第1線狀溝渠式閘極電極14q(14)及第2線狀溝渠式閘極電極14r(14)。
另一方面，各第2線狀單位單元領域40s是由中央的線狀孔集極單元領域40c及予以包圍的一對的半幅的線狀不活動單元領域40i所構成。在線狀孔集極單元領域40c與線狀不活動單元領域40i之間是有被電性連接至射極電極的第3線狀溝渠式閘極電極14s(14)及第4線狀溝渠式閘極電極14t(14)。
在線狀主動單元領域40a及線狀孔集極單元領域40c是分別沿著其長邊方向，於其中央部設有接觸溝11，在其下部的半導體基板表面領域是設有P+型本體接觸領域25。
在線狀主動單元領域40a中，於其長邊方向週期性地交替設有：形成有N+型射極領域12的領域，亦即主動區 段40aa、及未導入N+型雜質的領域12i(未形成有N+型射極領域12的領域，亦即P型本體領域15)亦即不活動區段40ai。
在線狀孔集極單元領域40c中，於其長邊方向週期性地設有彼此連接第3線狀溝渠式閘極電極14s(14)及第4線狀溝渠式閘極電極14t(14)的連結溝渠式閘極電極(射極連接部)14c，藉由與接觸溝11(P+型本體接觸領域25)的交叉部來彼此連接。亦即，射極連接部14c與接觸溝11是平面性地大致正交。藉由此連結溝渠式閘極電極(射極連接部)14c與P+型本體接觸領域25(或金屬射極電極8)的彼此連接，第3線狀溝渠式閘極電極14s(14)及第4線狀溝渠式閘極電極14t(14)會被電性連接至金屬射極電極8。另外，就此例而言，線狀孔集極單元領域40c的寬度與線狀主動單元領域40a的寬度是大致相等，但這如後述般，不是必須。但，藉由形成大致相等，具有孔分布形成均一的優點。
在線狀不活動單元領域40i的半導體基板的表面領域設有P型浮動領域16。在此例中，P型浮動領域16的深度是比兩端的溝渠的下端更深，成為覆蓋同下端部的構造。如此的構造不是必須，但藉由形成如此，具有即使將線狀不活動單元領域40i的寬度形成比線狀主動單元領域40a的寬度更大，還是可容易維持耐壓的優點。另外，在此例中，將線狀主動單元領域40a的寬度形成比線狀不活動單元領域40i的寬度更窄，但此不是必須，但藉由形成 如此，可提高IE效應。
在單元形成領域10的周邊外部，例如以能夠包圍的方式，有設置P型浮動領域16的部分(例如單元周邊接合領域35)，此P型浮動領域16是藉由P+型本體接觸領域25p(接觸溝11)來電性連接至金屬射極電極8。
在此單元周邊接合領域35中例如配置有金屬閘極配線7，第1線狀溝渠式閘極電極14q(14)及第2線狀溝渠式閘極電極14r(14)會從單元形成領域10內朝此金屬閘極配線7延伸(亦即閘極拉出部14w)，在端部連結溝渠式閘極電極14z的部分，經由金屬閘極配線-溝渠式閘極電極連接部13來與金屬閘極配線7。另外，線狀不活動單元領域40i與單元形成領域10的周邊外部之間是藉由端部溝渠式閘極電極14p來區劃。
其次，將圖5的A-A’剖面顯示於圖6。如圖6所示般，半導體基板1s的主要部是N-型漂移領域20所佔據，在半導體晶片2的半導體基板1s的背面1b側是從接近N-型漂移領域20的側設有N型場截止領域19、P+型集極領域18及金屬集極電極17。
另一方面，在半導體基板1s的表面1a側的半導體表面領域是其大致全面(單元形成領域10的大致全面)設有P型本體領域15(第2導電型的本體領域)。
在線狀主動單元領域40a與線狀不活動單元領域40i的境界部的半導體基板1s的表面1a側的半導體表面領域是設有第1溝渠21q(21)及第2溝渠21r(21)，且在 各個的內部是隔著閘極絕緣膜22來設置第1線狀溝渠式閘極電極14q及第2線狀溝渠式閘極電極14r。
另一方面，在線狀孔集極單元領域40c與線狀不活動單元領域40i的境界部的半導體基板1s的表面1a側的半導體表面領域是設有第3溝渠21s及第4溝渠21t，且在各個的內部是隔著閘極絕緣膜22來設置第3線狀溝渠式閘極電極14s及第4線狀溝渠式閘極電極14t。
在線狀主動單元領域40a中，在半導體基板1s的表面1a側的半導體表面領域是設有N+型射極領域12，在接觸溝11的下端是設有P+型本體接觸領域25。在此P+型本體接觸領域25的下部是設有P+型閂鎖防止領域23，在P型本體領域15(第2導電型的本體領域)及P+型閂鎖防止領域23的下部是設有N型孔勢壘領域24。另外，線狀孔集極單元領域40c的雜質摻雜構造，就此例而言，除了未設有N+型射極領域12以外，與線狀主動單元領域40a相同。
在線狀不活動單元領域40i中，在半導體基板1s的表面1a側的半導體表面領域是例如比溝渠21(21q、21r、21s、21t)更深的P型浮動領域16會被設於P型本體領域15的下部。
如在此所示般，此例是在線狀孔集極單元領域40c也與線狀主動單元領域40a同樣，設置N型孔勢壘領域24、P+型閂鎖防止領域23等，但該等不是必須。但，藉由設置該等，可保持全體的孔的流動的平衡。
在半導體基板1s的表面1a上的大致全面是例如形成有氧化矽系絕緣膜等的層間絕緣膜26，在此層間絕緣膜26是設有例如以鋁系金屬膜作為主要的構成要素之金屬射極電極8，經由接觸溝11(或接觸孔)來與N+型射極領域12及P+型本體接觸領域25連接。
在金屬射極電極8上更形成有例如聚醯亞胺系有機絕緣膜等的最終鈍化膜39。
其次，將圖5的B-B’剖面顯示於圖7。如圖7所示般，於此剖面，在線狀主動單元領域40a也未設有N+型射極領域12，因此圖面上，線狀主動單元領域40a及線狀孔集極單元領域40c是成為相同。其他部分的構造是與在圖6所說明之處相同。當然，與圖6同樣，第1線狀溝渠式閘極電極14q及第2線狀溝渠式閘極電極14r是被電性連接至金屬閘極電極5，第3線狀溝渠式閘極電極14s及第4線狀溝渠式閘極電極14t是被電性連接至金屬射極電極8的點不同。
其次，將圖5的C-C’剖面顯示於圖8。如圖8所示般，線狀孔集極單元領域40c以外的構造是與針對圖7說明之處相同，但有關線狀孔集極單元領域40c的部分是成為幾乎只佔有連結溝渠式閘極電極14c(射極連接部)的構造。
在此，為了更具體地舉例說明裝置構造，而顯示裝置各部(參照圖4~圖8)的主要尺寸之一例。亦即，線狀主動單元領域的寬度Wa是1.3微米程度，線狀不活動單元 領域的寬度Wi是3.3微米程度(最好線狀主動單元領域的寬度Wa是比線狀不活動單元領域的寬度Wi更窄，Wi/Wa的值是例如2~3的範圍特別合適)，接觸寬是0.3微米程度，溝渠寬是0.7微米程度(0.8微米以下特別合適)，溝渠深度是3微米程度，N+型射極領域12的深度是250nm程度，P型本體領域15(通道領域)的深度是0.8微米程度，P+型閂鎖防止領域23的深度是1.4微米程度，P型浮動領域16的深度是4.5微米程度，N型場截止領域19的厚度是1.5微米程度，P+型集極領域的厚度是0.5微米程度，半導體基板2的厚度是70微米程度(在此是顯示耐壓600伏特程度的例)。另外，半導體基板2的厚度是非常依存於所求取的耐壓。因此，在耐壓1200伏特是例如120微米程度，在耐壓400伏特是例如40微米程度。
另外，在以下的例子及區段1的例子中，所對應的部分的尺寸是與在此顯示者大致相同，因此不重複說明。
3.對應於本案的實施形態1的裝置構造的製造方法的說明(主要是圖9~圖26)
此區段是顯示對於在區段2所說明過的裝置構造之製造方法的一例。以下是以單元形成領域10為中心進行說明，但有關周邊部等是因應所需參照圖1、圖2、圖4等。
並且，以下是針對線狀主動單元領域40a及其周邊的 線狀不活動單元領域40i具體說明，但有關線狀孔集極單元領域40c及其他(包含變形例)是除了不形成N+型射極領域12的點以外，無特改變之處，因此省略有關各個的說明。
圖9是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(孔勢壘領域導入工程)的裝置剖面圖。圖10是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(P型浮動領域導入工程)的裝置剖面圖。圖11是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(溝渠加工用硬質遮罩成膜工程)的裝置剖面圖。圖12是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(溝渠硬質遮罩加工工程)的裝置剖面圖。圖13是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(溝渠硬質遮罩加工用阻劑除去工程)的裝置剖面圖。圖14是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(溝渠加工工程)的裝置剖面圖。圖15是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(溝渠加工用硬質遮罩除去工程)的裝置 剖面圖。圖16是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(拉長擴散及閘極氧化工程)的裝置剖面圖。圖17是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(閘極多晶矽成膜工程)的裝置剖面圖。圖18是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(閘極多晶矽回蝕刻工程)的裝置剖面圖。圖19是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(閘極氧化膜回蝕刻工程)的裝置剖面圖。圖20是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(P型本體領域及N+型射極領域導入工程)的裝置剖面圖。圖21是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(層間絕緣膜成膜工程)的裝置剖面圖。圖22是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(接觸孔形成工程)的裝置剖面圖。圖23是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(基板蝕刻工程)的裝置剖面圖。圖24是用以說明對應於本案的實施形態1的裝置構造的製 造方法之對應於圖6的第1線狀單位單元領域的製造工程中(P+型本體接觸領域及P+型閂鎖防止領域導入工程)的裝置剖面圖。圖25是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(表面金屬成膜&最終鈍化膜形成工程)的裝置剖面圖。圖26是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(背面研削及背面雜質導入工程)的裝置剖面圖。根據該等來說明對應於本案的實施形態1的裝置構造的製造方法。
首先，準備N-型矽單結晶(例如磷濃度2×1014/cm3程度)的200 晶圓(亦可為150 、100 、300 、450 等的各種直徑的晶圓)。在此，例如根據FZ(Floating Zone)法的晶圓最適合，但亦可為根據CZ(Czochralski)法的晶圓。
其次，如圖9所示般，在半導體晶圓1的表面1a(第1主面)上的大致全面，藉由塗佈等來形成N型孔勢壘領域導入用阻劑膜31，藉由通常的光微影技術來圖案化。以被圖案化的N型孔勢壘領域導入用阻劑膜31作為遮罩，例如藉由離子注入，在半導體晶圓1的表面1a(第1主面)側的半導體基板1s(N-型單結晶矽基板)內導入N型雜質，藉此形成N型孔勢壘領域24。作為此時的離子注入條件，合適者例如可舉離子種類：磷，劑量：6×1012/cm2程度，注入能量：80KeV程度。然後，藉 由灰化等來除去不要的阻劑膜31。
其次，如圖10所示般，在半導體晶圓1的表面1a上的大致全面，藉由塗佈等來形成P型浮動領域導入用阻劑膜37，藉由通常的光微影技術來圖案化。以被圖案化的P型浮動領域導入用阻劑膜37作為遮罩，例如藉由離子注入，在半導體晶圓1的表面1a(第1主面)側的半導體基板1s內導入P型雜質，藉此形成P型浮動領域16。作為此時的離子注入條件，合適者例如可舉離子種類：硼，劑量：3.5×1013/cm2程度，注入能量：75KeV程度。然後，藉由灰化等來除去不要的阻劑膜37。另外，在P型浮動領域16的導入時，圖2的單元周邊接合領域35、浮動場環36也同時導入。
其次，如圖11所示般，在半導體晶圓1的表面1a上的大致全面，例如藉由CVD(Chemical Vapor Deposition)等來形成氧化矽系絕緣膜等的溝渠形成用硬質遮罩膜32(例如厚度450nm程度)。
其次，如圖12所示般，在半導體晶圓1的表面1a上的大致全面，藉由塗佈等來形成溝渠硬質遮罩膜加工用阻劑膜33，且藉由通常的光微影技術來圖案化。以被圖案化的溝渠硬質遮罩膜加工用阻劑膜33作為遮罩，例如藉由乾蝕刻來使溝渠形成用硬質遮罩膜32圖案化。
然後，如圖13所示般，藉由灰化等來除去不要的阻劑膜33。
其次，如圖14所示般，利用被圖案化的溝渠形成用 硬質遮罩膜32，例如藉由異方性乾蝕刻來形成溝渠21。此異方性乾蝕刻的氣體系，合適者例如可舉Cl2/O2系氣體。
然後，如圖15所示般，例如藉由使用氟酸系氧化矽膜蝕刻液等的濕蝕刻來除去不要的溝渠形成用硬質遮罩膜32。
其次，如圖16所示般，實行對P型浮動領域16及N型孔勢壘領域24的拉長擴散(例如攝氏1200度、30分程度)。接著，例如藉由熱氧化等，在半導體晶圓1的表面1a上及溝渠21的內面大致全面形成閘極絕緣膜22(例如厚度120nm程度)。
其次，如圖17所示般，以能夠埋入溝渠21的方式，在閘極絕緣膜22上的半導體晶圓1的表面1a上及溝渠21的內面大致全面，例如藉由CVD等來形成被摻雜磷的摻雜多晶矽(Doped Poly-Silicon)膜27(例如厚度600nm程度)。
其次，如圖18所示般，例如藉由乾蝕刻等(例如氣體系是SF6等)來將多晶矽膜27予以回蝕刻，藉此在溝渠21內形成溝渠式閘極電極14。
其次，如圖19所示般，例如藉由使用氟酸系氧化矽膜蝕刻液等的濕蝕刻來除去溝渠21外的閘極絕緣膜22。
其次，如圖20所示般，例如藉由熱氧化或CVD，在半導體晶圓1的表面1a上的大致全面，形成後續的離子注入用的比較薄的氧化矽膜(例如與閘極絕緣膜同程 度)。接著，在半導體晶圓1的表面1a上藉由通常的光微影技術來形成P型本體領域導入用阻劑膜。以此P型本體領域導入用阻劑膜作為遮罩，例如藉由離子注入，在單元形成領域10的大致全面及其他必要的部分導入P型雜質，藉此形成P型本體領域15。此時的離子注入條件，合適者例如可舉離子種類：硼，劑量：3×1013/cm2程度，注入能量：75KeV程度。然後，藉由灰化等來除去不要的P型本體領域導入用阻劑膜。
而且，在半導體晶圓1的表面1a上藉由通常的光微影技術來形成N+型射極領域導入用阻劑膜。以此N+型射極領域導入用阻劑膜作為遮罩，例如藉由離子注入，在線狀主動單元領域40a的P型本體領域15的上部表面的大致全面導入N型雜質，藉此形成N+型射極領域12。此時的離子注入條件，合適者例如可舉離子種類：砒素，劑量：5×1015/cm2程度，注入能量：80KeV程度。然後，藉由灰化等來除去不要的N+型射極領域導入用阻劑膜。
其次，如圖21所示般，在半導體晶圓1的表面1a上的大致全面，例如藉由CVD等，例如形成PSG(Phosphsilicate Glass)膜，作為層間絕緣膜26(厚度是例如為600nm程度)。此層間絕緣膜26的材料是除了PSG膜以外，合適者例如可舉BPSG(Borophosphsilicate Glass)膜、NSG(Non-doped Silicate Glass)膜、SOG(Spin-On-Glass)膜或、該等的複合膜等。
其次，如圖22所示般，在層間絕緣膜26上的半導體 晶圓1的表面1a上，藉由通常的光微影技術來形成接觸溝形成用阻劑膜28。接著，例如藉由異方性乾蝕刻等(氣體系是例如Ar/CHF3/CF4等)來形成接觸溝11(或接觸孔)。
然後，如圖23所示般，藉由灰化等來除去不要的阻劑膜28。接著，例如藉由異方性乾蝕刻來將接觸溝11延長至(或接觸孔)。此時的氣體系，合適者例如可舉Cl2/O2系氣體。
其次，如圖24所示般，例如經由接觸溝11來離子注入P型雜質，藉此形成P+型本體接觸領域25。在此，離子注入條件，合適者例如可舉離子種類：BF2，劑量：5×1015/cm2程度，植入能量：80KeV程度。
同樣，例如經由接觸溝11來離子注入P型雜質，藉此形成P+型閂鎖防止領域23。在此，離子注入條件，合適者例如可舉離子種類：硼，劑量：5×1015/cm2程度，植入能量：80KeV程度。
其次，如圖25所示般，藉由濺射等，例如形成鋁系電極膜8(成為金屬射極電極8)。具體而言，例如使用以下那樣的程序來實行。首先，例如藉由濺射成膜，在半導體晶圓1的表面1a上的大致全面形成TiW膜(例如厚度200nm程度)作為勢壘金屬膜(TiW膜中的鈦多的部分是藉由之後的熱處理來移動至矽界面而形成矽化物，有助於接觸特性的改善，但該等的過程繁雜，所以在圖面不顯示)。
接著，例如在氮環境，以攝氏600度程度來實行10分鐘程度的矽化物退火。接著，在勢壘金屬膜上的大致全面，以能夠埋入接觸溝11的方式，例如藉由濺射成膜，形成以鋁作為主要的成分(例如添加數%矽，剩下的是鋁)的鋁系金屬膜(例如厚度5微米程度)。接著，藉由通常的光微影技術，使由鋁系金屬膜及勢壘金屬膜所構成的金屬射極電極8圖案化(乾蝕刻的氣體系是例如Cl2/BCl3等)。而且，最終鈍化膜是例如以聚醯亞胺為主要成分的有機膜(例如厚度2.5微米程度)等作為最終鈍化膜39，在晶圓1的裝置面1a的大致全面塗佈，藉由通常的光微影技術來將圖6的射極墊9、閘極墊6等開口。
其次，對於晶圓1的背面1b實施背研磨處理(因應所需，背面的損傷除去用的化學蝕刻等也實施)，藉此例如因應所需將原本800測微計程度(合適的範圍是1000~450測微計程度)的晶圓厚薄膜成例如200~30測微計程度。例如，若耐壓為600伏特程度，則最終厚度是70微米程度。
其次，如圖26所示般，在半導體晶圓1的背面1b的大致全面，例如藉由離子注入來導入N型雜質，藉此形成N型場截止領域19。在此，離子注入條件，合適者例如可舉離子種類：磷，劑量：7×1012/cm2程度，植入能量：350KeV程度。然後，因應所需，為了雜質活性化，而對於晶圓1的背面1b實施雷射退火等。其次，在半導體晶圓1的背面1b的大致全面，例如藉由離子注入來導入 N型雜質，藉此形成P+型集極領域18。在此，離子注入條件，合適者例如可舉離子種類：硼，劑量：1×1013/cm2程度，植入能量：40KeV程度。然後，因應所需，為了雜質活性化，對於晶圓1的背面1b實施雷射退火等。
其次，例如藉由濺射成膜，在半導體晶圓1的背面1b的大致全面形成金屬集極電極17(有關具體的詳細是參照圖49及其說明)。然後，藉由切割等，切割成半導體晶圓1的晶片領域，因應所需，一旦密封成封裝，則完成裝置。
4.有關本案的前述一實施形態的IE溝渠式閘極IGBT的閘極電極連接構造的變形例的說明(主要是圖27~圖29)
在此區段是說明有關在區段2說明的裝置構造之中，將線狀孔集極單元領域40c(例如圖5)的兩側的溝渠式閘極電極14(14s、14t)連接至金屬射極電極8的連結溝渠式閘極電極14c(射極連接部)的變形例。因此，在區段1~3說明的部分基本上是相同，因此以下原則上是只說明不同的部分。
圖27是用以說明有關本案的前述一實施形態的IE溝渠式閘極IGBT的閘極電極連接構造的變形例之對應於圖5的圖4的單元領域上端部切出領域R4的擴大平面圖。圖28是對應於圖27的A-A’剖面的裝置剖面圖。圖29是對應於圖27的C-C’剖面的裝置剖面圖。根據該等來說明有關本案的前述一實施形態的IE溝渠式閘極IGBT的閘 極電極連接構造的變形例。
如圖27所示般，此例是與圖5不同，不是以連結溝渠式閘極電極14c的部分來與金屬射極電極8連接者。亦即，在半導體基板1s的表面1a側的半導體表面上延長與第3線狀溝渠式閘極電極14s及第4線狀溝渠式閘極電極14t同層的多晶矽膜，而隔著閘極氧化膜22等來設置連接用閘極拉出墊14x(射極連接部)，連接此連接用閘極拉出墊14x與金屬射極電極8。此結果，彼此連接部分的接觸溝11是成為平面地包含在射極連接部14x。藉由如此的構造，可使連接的可靠度更提升。
另外，連接用閘極拉出墊14x是在線狀孔集極單元領域40c的長邊方向取一定的間隔來週期性地設置。
因此，圖27的A-A’剖面是如圖28所示般，成為與圖6完全相同。另一方面，圖27的C-C’剖面是如圖29所示般，成為與圖8若干不同。亦即，如圖29所示般，對應於線狀孔集極單元領域40c的部分以外是與圖6大致相同，但對應於線狀孔集極單元領域40c的部分是相當不同。亦即，無P+型本體接觸領域25及P+型閂鎖防止領域23，有接觸溝11，但在連接用閘極拉出墊14(射極連接部)連接，此部分是在半導體基板部不連接。當然圖6同樣亦無N+型射極領域12。
5.有關本案的前述一實施形態的IE溝渠式閘極IGBT的單元構造的變形例的說明(主要是圖30~圖32)
在此區段說明的例子是區段1、2及4的線狀主動單元領域40a及線狀孔集極單元領域40c的構造的變形例。因此，包含製法，基本上與到此說明之處無相異處，所以在以下原則上只說明不同的部分。
圖30是用以說明有關本案的前述一實施形態的IE溝渠式閘極IGBT的單元構造的變形例之圖4的單元領域上端部切出領域R4的擴大平面圖。圖31是對應於圖30的A-A’剖面的裝置剖面圖。圖32是對應於圖30的C-C’剖面的裝置剖面圖。根據該等來說明有關本案的前述一實施形態的IE溝渠式閘極IGBT的單元構造的變形例。
如圖30所示般，此例的線狀單位單元領域40是由線狀混合單元領域40h、及其兩側的半幅的線狀不活動單元領域40i所構成，就此例而言，線狀混合單元領域40h的寬度Wh是比線狀不活動單元領域40i的寬度Wi(全幅)更窄。
線狀混合單元領域40h是由彼此面對象的第1線狀混合次單元領域40hf及第2線狀混合次單元領域40hs所構成。第1線狀混合次單元領域40hf是使圖27(或圖5)的線狀主動單元領域40a的右半單元及線狀孔集極單元領域40c的左半單元一體化的混合單元。另一方面，第2線狀混合次單元領域40hs是使圖27(或圖5)的線狀主動單元領域40a的左半單元及線狀孔集極單元領域40c的右半單元一體化的混合單元。亦即，線狀混合單元領域40h是以被電性連接至金屬閘極電極5的第3線狀溝渠式閘極 電極14s能夠來到中央的方式組合第1線狀混合次單元領域40hf及第2線狀混合次單元領域40hs。因此，就此例而言，第1線狀混合次單元領域40hf的寬度Whf及第2線狀混合次單元領域40hs的寬度Whs是大致相同。
並且，與圖27不同，應與金屬射極電極8電性連接的溝渠式閘極電極14，亦即第1線狀溝渠式閘極電極14q及第2線狀溝渠式閘極電極14r是夾著線狀不活動單元領域40i來分開於其兩側。因此，彼此連接是藉由設置連接用閘極拉出墊14x(射極連接部)來實現，該連接用閘極拉出墊14x是與圖27同樣，在半導體基板的表面1a上隔著閘極絕緣膜22等來延長除了端部溝渠式閘極電極14p以外，還與第1線狀溝渠式閘極電極14q及第2線狀溝渠式閘極電極14r同層的多晶矽膜。藉此，將第1線狀溝渠式閘極電極14q及第2線狀溝渠式閘極電極14r與金屬射極電極8電性連接的接觸溝11(此情況是複數)是與圖27同樣，平面地包含在射極連接部14x。
其次，將圖30的A-A’剖面顯示於圖31。如圖31所示般，半導體基板1s的主要部是N-型漂移領域20所佔據，在半導體晶片2的半導體基板1s的背面1b側是從接近N-型漂移領域20的側設有N型場截止領域19、P+型集極領域18及金屬集極電極17。
另一方面，在半導體基板1s的表面1a側的半導體表面領域是其大致全面(單元形成領域10的大致全面)設有P型本體領域15(第2導電型的本體領域)。
在線狀混合單元領域40h與線狀不活動單元領域40i的境界部的半導體基板1s的表面1a側的半導體表面領域是設有第1溝渠21q(21)及第2溝渠21r(21)，且在各個的內部是隔著閘極絕緣膜22來設置第1線狀溝渠式閘極電極14q及第2線狀溝渠式閘極電極14r。
另一方面，在第1線狀混合次單元領域40hf與第2線狀混合次單元領域40hs的境界部的半導體基板1s的表面1a側的半導體表面領域是設有第3溝渠21s，且在其內部是隔著閘極絕緣膜22來設置第3線狀溝渠式閘極電極14s。
在第1線狀混合次單元領域40hf及第2線狀混合次單元領域40hs中，在半導體基板1s的表面1a側的半導體表面領域是只在第3線狀溝渠式閘極電極14s側設有N+型射極領域12，在接觸溝11的下端設有P+型本體接觸領域25。在此P+型本體接觸領域25的下部是設有P+型閂鎖防止領域23，在P型本體領域15(第2導電型的本體領域)及P+型閂鎖防止領域23的下部是設有N型孔勢壘領域24。
在線狀不活動單元領域40i中，在半導體基板1s的表面1a側的半導體表面領域是例如比溝渠21(21q、21r、21s、21t)更深的P型浮動領域16會被設於P型本體領域15的下部。
在半導體基板1s的表面1a上的大致全面，例如形成有氧化矽系絕緣膜等的層間絕緣膜26，在此層間絕緣膜 26是設有例如以鋁系金屬膜作為主要的構成要素之金屬射極電極8，經由接觸溝11(或接觸孔)來與N+型射極領域12及P+型本體接觸領域25連接。
在金屬射極電極8上更形成有例如聚醯亞胺系有機絕緣膜等的最終鈍化膜39。
其次，將圖30的C-C’剖面顯示於圖32。如圖32所示般，基本上與對應於圖31的線狀不活動單元領域40i的部分相同，但在半導體基板1s的表面1a上設有經由閘極絕緣膜22等來與第1線狀溝渠式閘極電極14q及第2線狀溝渠式閘極電極14r連結的連接用閘極拉出墊14x(射極連接部)的點不同。而且，連接用閘極拉出墊14x(射極連接部)是與圖29同樣，經由接觸溝11(或接觸孔)來與金屬射極電極8連接。並且，基於與圖29的線狀孔集極單元領域40c同樣的理由，在P型浮動領域16的上部是未設有P型本體領域15。
6.有關本案的前述一實施形態的IE溝渠式閘極IGBT的孔集極單元寬度的變形例的說明(主要是圖33~圖35)
在此區段說明的例子是有關在區段2說明的例子的線狀主動單元領域40a的寬度Wa及線狀孔集極單元領域40c的寬度Wc的變形例。因此，其他的部分是與在區段1~4說明之處無改變的地方，所以在以下原則上僅說明相異的部分。
圖33是用以說明有關本案的前述一實施形態的IE溝 渠式閘極IGBT的孔集極單元寬度的變形例之圖5的部分切出領域2(R3)的擴大平面圖。圖34是對應於圖33的A-A’剖面的裝置剖面圖。圖35是對應於圖33的B-B’剖面的裝置剖面圖。根據該等來說明有關本案的前述一實施形態的IE溝渠式閘極IGBT的孔集極單元寬度的變形例。
將對應於圖5的部分切出領域2(R3)的此變形例的部分顯示於圖33。
如圖33所示般，與圖5不同，線狀孔集極單元領域40c的寬度Wc比線狀主動單元領域40a的寬度Wa更廣。換言之，線狀主動單元領域40a的寬度Wa是比線狀孔集極單元領域40c的寬度Wc更窄。藉此，孔的排出會變順暢，開關特性會提升。
其次，將圖33的A-A’剖面顯示於圖34。如圖34所示般，線狀孔集極單元領域40c的寬度Wc(與此相關，線狀不活動單元領域40i的寬度Wi)以外是與圖6完全相同。
其次，將圖33的B-B’剖面顯示於圖35。如圖35所示般，線狀孔集極單元領域40c的寬度Wc(與此相關，線狀不活動單元領域40i的寬度Wi)以外是與圖7完全相同。
7.本案的前述各實施形態的單元周邊構造的補足說明(主要是圖36)
就此區段而言，是概說圖5的單元形成領域10的周邊領域的剖面構造。
圖36是對應於本案的前述各實施形態的單元周邊構造的補足說明用的圖5的H-H’剖面之裝置剖面圖。根據此來進行本案的前述各實施形態的單元周邊構造的補足說明。
其次，將圖5的H-H’剖面顯示於圖36(有關圖27及圖33也相同)。如圖36所示般，在線狀不活動單元領域40i及P型單元周邊接合領域35等的半導體基板2的表面1a設有P型本體領域15。在線狀不活動單元領域40i之與P型單元周邊接合領域35的境界附近的端部溝渠21e內設有被連接於閘極電位的端部溝渠式閘極電極14p，成為端部緩衝領域的一部分。並且，在線狀不活動單元領域40i下的P型本體領域15的下側設有P型浮動領域16，其深度是與其他的部分同樣比溝渠21更深，覆蓋收納有端部溝渠式閘極電極14p的溝渠21的下端部。
而且，在P型單元周邊接合領域35的部分也設有接觸溝11(或接觸孔)等，在周邊射極接觸部也被設置。在此周邊射極接觸部下的半導體基板2的表面領域是設有P+型本體接觸領域25p及P+型閂鎖防止領域23p，在其下部是與其他的部分同樣設有P型領域16p。此P型領域16p是例如與P型浮動領域16同時被製作，但與P型浮動領域16不同，被電性連接至射極電位。亦即，P型領域16p是藉由端部溝渠21e等來佈局地從P型浮動領域 16分離。另一方面，P型領域16p是與P型浮動領域16同樣，其深度是比溝渠21(包含端部溝渠21e)的下端深。並且，P型領域16p是與P型浮動領域16同樣比P型本體領域15更深。
在閘極配線7的下方的P型領域(P型領域16p或P型本體領域15)中，為了孔容易匯集，而在閘極配線7與單元形成領域10(具體而言是線狀不活動單元領域40i)之間設有金屬射極電極8與P型領域16p等(具體而言是經由P+型本體接觸領域25p來連接)的接觸部，亦即周邊接觸部41。藉此，防止孔會求取排出路徑而往單元形成領域10移動所造成閂鎖耐性的劣化。此情況，最好在閘極配線7與前述周邊接觸部41之間不配置：與端部溝渠21e同等或更深，且將前述閘極配線7下及前述周邊接觸部41下以及其間的領域予以平面地分離成接近閘極配線7的領域及接近端部溝渠21e的領域那樣的其他溝渠。這是因為那樣的其他溝渠限制孔的流路之P型領域16p的厚度，牽連閂鎖耐性的劣化。具體而言，如圖36(有關圖27及圖33也相同)所示般，在與端部溝渠21e相對的部分，除去端部連結溝渠式閘極電極14z。亦即，不設予以收容的溝渠。
另外，端部溝渠21e本身是將往孔的單元形成領域之主要的流路的P型領域切斷或狹隘化，因此閂鎖耐性的確保有效。
8.本案的前述各實施形態的單元的長度方向的變形例的說明(主要是圖37)
在此區段說明的主動單元的佈局是對圖3、圖5、圖27、圖30及圖33的主動單元或對應的部分的變形例。
圖37是用以說明本案的前述各實施形態的單元的長度方向的變形例之圖5的部分切出領域1(R2)的擴大平面圖。根據此來說明本案的前述各實施形態的單元的長度方向的變形例。
其次，將圖5的單元領域內部切出領域1(R2)的擴大上面圖顯示於圖37。如圖37所示般，單元形成領域10是由交替配置於橫方向的線狀主動單元領域40a及線狀不活動單元領域40i所構成。在線狀主動單元領域40a及線狀不活動單元領域40i之間配置有溝渠式閘極電極14，在線狀主動單元領域40a的中央部配置有線狀的接觸溝11(或接觸孔)。在此接觸溝11的兩側的線狀主動單元領域40a設有線狀的N+型射極領域12。另一方面，在線狀不活動單元領域40i，大致於其全面上下設有P型本體領域15及P型浮動領域16。
9.有關本案的整體的考察及各實施形態的補足說明(主要是圖38)
圖38是表示IE溝渠式閘極IGBT的主動單元間拔率(在各繪圖附近顯示的數值)、ON電阻、及開關損失的關係之資料繪製圖。根據此來進行有關本案的全盤考察及 有關各實施形態的補足說明。
(1)有關區段2及4的例之主動單元間拔率等的補足說明(參照圖5等)：
在本案中，主動單元間拔率是定義成以構成單元形成領域10的主要部的孔流出路徑之各種單元領域(孔流出單元部)的寬度來除以不構成孔流出路徑的各種單元領域(孔非流出單元部)的寬度者。因此，例如就圖5的例子而言，孔流出單元部是線狀主動單元領域40a及線狀孔集極單元領域40c，孔非流出單元部是線狀不活動單元領域40i。在此，線狀主動單元領域40a的寬度Wa與線狀孔集極單元領域40c的寬度Wc是相等，因此被賦予主動單元間拔率=Wi/Wa。
圖38是表示將區段2的例子的線狀孔集極單元領域40c予以全部在作為線狀主動單元領域40a的裝置構造(比較例)中，使主動單元間拔率變化於0~5之間時的ON電阻及開關損失(開關特性)的變化。另外，在比較例中，與前述各實施形態(包含各變形例)不同，全部的溝渠式閘極電極是電性連接至金屬閘極電極。由圖38可知，主動單元間拔率是在1.5~4(更理想是2~3)的範圍可取得良好的特性。亦即，主動單元間拔率從1周邊到低的領域，IE效應弱，因此ON電阻變高。另一方面，主動單元間拔率從5周邊到高的領域，IE效應過強，ON電阻不太變化，可是開關損失會急速地增加。
因此，作為主動單元間拔率，可考量1.5~4(更理想是2~3)的範圍為適合的範圍。以下，予以稱為「標準適合範圍(標準最適合範圍)」。但，在此裝置構造，若更繼續縮小，則會導致閘極電容的急劇增加，開關特性會劣化。
於是，在區段2的例子(區段4的例子也相同)，第1是將比較例的線狀主動單元領域40a例如隔開一個，置換線狀孔集極單元領域40c，亦即以FET部分不會作為FET動作的方式，以除去N+型射極領域12(FET的源極)後的擬似的線狀主動單元領域置換的構造。而且，在區段2的例子(區段4的例也相同)，第2是將線狀孔集極單元領域40c的兩側的溝渠式閘極電極電性連接至金屬射極電極。藉此，一面迴避閘極電容的增加，一面以IE效應能夠充分地發揮的方式將主動單元間拔率維持於適合的範圍，而可縮小裝置。這是因為線狀孔集極單元領域40c雖作為IGBT關閉時的孔流出通路作用，但不寄與閘極電容的增加。
在圖5的例，具體的單元主要尺寸是例如以下般。亦即，溝渠寬：例如0.7微米程度，線狀主動單元領域的寬度Wa(線狀孔集極單元領域的寬度Wc)：例如1.3微米程度，線狀不活動單元領域的寬度Wi：例如3.3微米程度等。
(2)有關區段5的例之主動單元間拔率等的補足說明 (參照圖30等)：
同樣，在圖30的例子，孔流出單元部是線狀混合單元領域40h，孔非流出單元部是線狀不活動單元領域40i。因此，被賦予主動單元間拔率=Wi/Wh。
就此例(圖30等)而言，為了一面將主動單元間拔率維持於標準適合範圍(標準最適合範圍)，一面使電性連接至金屬閘極電極的溝渠式閘極電極更減少，來謀求開關特性的提升，而組合圖5的線狀主動單元領域40a及線狀孔集極單元領域40c，構成線狀混合單元領域40h。在此線狀混合單元領域40h中，3個的溝渠式閘極電極之中，僅中央的1個成為閘極連接，因此比起圖5的例子，閘極電容更小。另外，其他兩端的2個是射極連接。
在圖30的例，具體的單元主要尺寸例如以下般。亦即，溝渠寬：例如0.7微米程度，線狀混合單元領域的寬度Wh：例如2.6微米程度，線狀不活動單元領域的寬度Wi：例如6.5微米程度等。
(3)有關區段6的例之主動單元間拔率等的補足說明(參照圖33等)：
在圖33的例子，孔流出單元部是線狀主動單元領域40a及線狀孔集極單元領域40c，孔非流出單元部是線狀不活動單元領域40i。於是，線狀主動單元領域40a的寬度Wa與線狀孔集極單元領域40c的寬度Wc是不同，因此被賦予主動單元間拔率=2Wi/(Wa+wc)。
在圖5的構造，若欲更使閘極電容減少，單純地將主動單元間拔率設為標準適合範圍(標準最適合範圍)例如5，則可由圖38預測開關損失急速劣化。
在圖33等的例，藉由將線狀孔集極單元領域40c的寬度Wc形成比線狀主動單元領域40a的寬度Wa更寬(在此是例如1.5倍~2倍程度)來抑制過剩的IE效應。
在圖33的例，具體的單元主要尺寸是例如以下般。亦即，溝渠寬：例如0.7微米程度，線狀主動單元領域的寬度Wa：例如1.3微米程度，線狀孔集極單元領域的寬度Wc：例如2.2微米程度，線狀不活動單元領域的寬度Wi：例如8.8微米程度等。
10.總結，以上根據實施形態來具體說明本發明者的發明，但本發明並非限於此，當然亦可在不脫離其主旨的範圍中實施各種變更。
例如，在前述各實施形態中是具體說明使用摻雜多晶矽(Doped Poly-silicon)等作為閘極多晶矽構件的例子，但本案發明並非限於此，亦可適用無摻雜多晶矽(Nondoped Poly-silicon)膜，在成膜後藉由離子注入等來添加必要的雜質。
而且，在前述實施形態是使用非磊晶晶圓，在背研磨後，自背面形成高濃度雜質層的例子，但本案的發明並非限於此，當然亦可適用在使用磊晶晶圓來製造者。
1‧‧‧半導體晶圓
1a‧‧‧晶圓或晶片的表面(第1主面)
1b‧‧‧晶圓或晶片的背面(第2主面)
1s‧‧‧N-型單結晶矽基板(半導體基板)
2‧‧‧半導體晶片(半導體基板)
3‧‧‧保護環
4‧‧‧場效電板
5‧‧‧金屬閘極電極
6‧‧‧閘極墊
7‧‧‧金屬閘極配線
8‧‧‧金屬射極電極
9‧‧‧金屬射極墊
10‧‧‧單元形成領域
11‧‧‧接觸溝(或接觸孔)
12‧‧‧N+型射極領域(第1導電型的射極領域)
12i‧‧‧未被導入N+型雜質的領域
13‧‧‧金屬閘極配線-溝渠式閘極電極連接部
14‧‧‧溝渠式閘極電極
14c‧‧‧連結溝渠式閘極電極(射極連接部)
14p‧‧‧端部溝渠式閘極電極
14q‧‧‧第1線狀溝渠式閘極電極
14r‧‧‧第2線狀溝渠式閘極電極
14s‧‧‧第3線狀溝渠式閘極電極
14t‧‧‧第4線狀溝渠式閘極電極
14w‧‧‧閘極拉出部
14x‧‧‧連接用閘極拉出墊(射極連接部)
14z‧‧‧端部連結溝渠式閘極電極
15‧‧‧P型本體領域(第2導電型的本體領域)
16‧‧‧P型浮動領域(第2導電型的浮動領域)
16p‧‧‧單元周邊接合領域的P型領域
17‧‧‧金屬集極電極
18‧‧‧P+型集極領域
19‧‧‧N型場截止領域
20‧‧‧N-型漂移領域(第1導電型的漂移領域)
21‧‧‧溝渠
21q‧‧‧第1溝渠
21r‧‧‧第2溝渠
21s‧‧‧第3溝渠
21t‧‧‧第4溝渠
22‧‧‧閘極絕緣膜
23‧‧‧P+型閂鎖防止領域
23p‧‧‧單元周邊接合領域的P+型閂鎖防止領域
24‧‧‧N型孔勢壘領域
25‧‧‧P+型本體接觸領域
25d‧‧‧虛擬單元的P+型本體接觸領域
25p‧‧‧單元周邊接合領域的P+型本體接觸領域
25r‧‧‧浮動場環的P+型本體接觸領域
26‧‧‧層間絕緣膜
27‧‧‧多晶矽膜
28‧‧‧接觸溝形成用阻劑膜
31‧‧‧N型孔勢壘領域導入用阻劑膜
32‧‧‧溝渠形成用硬質遮罩膜
33‧‧‧溝渠硬質遮罩膜加工用阻劑膜
34‧‧‧虛擬單元領域(線狀虛擬單元領域)
35‧‧‧單元周邊接合領域
36‧‧‧浮動場環(場限環)
37‧‧‧P型浮動領域導入用阻劑膜
38‧‧‧離子注入用的薄氧化矽膜
39‧‧‧最終鈍化膜
40‧‧‧線狀單位單元領域
40a‧‧‧線狀主動單元領域
40aa‧‧‧主動區段
40ai‧‧‧不活動區段
40c‧‧‧線狀孔集極單元領域
40f‧‧‧第1線狀單位單元領域
40h‧‧‧線狀混合單元領域
40hf‧‧‧第1線狀混合次單元領域
40hs‧‧‧第2線狀混合次單元領域
40i‧‧‧線狀不活動單元領域
40s‧‧‧第2線狀單位單元領域
R1‧‧‧單元領域側端部切出領域
R2‧‧‧圖5的部分切出領域1
R3‧‧‧圖5的部分切出領域2
R4‧‧‧單元領域上端部切出領域
R5‧‧‧線狀單位單元領域主要部及其周邊切出領域
W‧‧‧線狀單位單元領域的寬度
Wa‧‧‧線狀主動單元領域的寬度
Wc‧‧‧線狀孔集極單元領域的寬度
Wf‧‧‧第1線狀單位單元領域的寬度
Wh‧‧‧線狀混合單元領域的寬度
Whf‧‧‧第1線狀混合次單元領域的寬度
Whs‧‧‧第2線狀混合次單元領域的寬度
Wi‧‧‧線狀不活動單元領域的寬度
Ws‧‧‧第2線狀單位單元領域的寬度
圖1是用以說明本案的一實施形態的概要的IE溝渠式閘極IGBT裝置晶片的單元領域及其周邊的上面模式佈局圖。
圖2是對應於圖1的單元領域端部切出領域R1的X-X’剖面的裝置模式剖面圖。
圖3是有關本案的前述一實施形態的圖1的線狀單位單元領域及其周邊R5的擴大上面圖。
圖4是本案的前述一實施形態的IE溝渠式閘極IGBT裝置晶片的全體上面圖(大致對應於圖1，但接近更具體的形狀)。
圖5是圖4的單元領域上端部切出領域R4的擴大平面圖。
圖6是對應於圖5的A-A’剖面的裝置剖面圖。
圖7是對應於圖5的B-B’剖面的裝置剖面圖。
圖8是對應於圖5的C-C’剖面的裝置剖面圖。
圖9是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(孔勢壘領域導入工程)的裝置剖面圖。
圖10是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(P型浮動領域導入工程)的裝置剖面圖。
圖11是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(溝渠加工用硬質遮罩成膜工程)的裝置剖面 圖。
圖12是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(溝渠硬質遮罩加工工程)的裝置剖面圖。
圖13是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(溝渠硬質遮罩加工用阻劑除去工程)的裝置剖面圖。
圖14是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(溝渠加工工程)的裝置剖面圖。
圖15是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(溝渠加工用硬質遮罩除去工程)的裝置剖面圖。
圖16是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(拉長擴散及閘極氧化工程)的裝置剖面圖。
圖17是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(閘極多晶矽成膜工程)的裝置剖面圖。
圖18是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(閘極多晶矽回蝕刻工程)的裝置剖面圖。
圖19是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(閘極氧化膜回蝕刻工程)的裝置剖面圖。
圖20是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(P型本體領域及N+型射極領域導入工程)的裝置剖面圖。
圖21是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(層間絕緣膜成膜工程)的裝置剖面圖。
圖22是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(接觸孔形成工程)的裝置剖面圖。
圖23是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(基板蝕刻工程)的裝置剖面圖。
圖24是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(P+型本體接觸領域及P+型閂鎖防止領域導入工程)的裝置剖面圖。
圖25是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(表面金屬成膜&最終鈍化膜形成工程)的裝置剖面圖。
圖26是用以說明對應於本案的實施形態1的裝置構造的製造方法之對應於圖6的第1線狀單位單元領域的製造工程中(背面研削及背面雜質導入工程)的裝置剖面圖。
圖27是用以說明有關本案的前述一實施形態的IE溝渠式閘極IGBT的閘極電極連接構造的變形例之對應於圖5的圖4的單元領域上端部切出領域R4的擴大平面圖。
圖28是對應於圖27的A-A’剖面的裝置剖面圖。
圖29是對應於圖27的C-C’剖面的裝置剖面圖。
圖30是用以說明有關本案的前述一實施形態的IE溝渠式閘極IGBT的單元構造的變形例之圖4的單元領域上端部切出領域R4的擴大平面圖。
圖31是對應於圖30的A-A’剖面的裝置剖面圖。
圖32是對應於圖30的C-C’剖面的裝置剖面圖。
圖33是用以說明有關本案的前述一實施形態的IE溝渠式閘極IGBT的孔集極單元寬度的變形例之圖5的部分切出領域2(R3)的擴大平面圖。
圖34是對應於圖33的A-A’剖面的裝置剖面圖。
圖35是對應於圖33的B-B’剖面的裝置剖面圖。
圖36是本案的前述各實施形態的單元周邊構造的補足說明用之對於圖5的H-H’剖面的裝置剖面圖。
圖37是用以說明本案的前述各實施形態的單元的長度方向的變形例之圖5的部分切出領域1(R2)的擴大平面圖。
圖38是表示IE溝渠式閘極IGBT的主動單元間拔率、ON電阻、及開關損失的關係之資料繪製圖。
1a‧‧‧晶圓或晶片的表面(第1主面)
2‧‧‧半導體晶片(半導體基板)
10‧‧‧單元形成領域
34‧‧‧虛擬單元領域(線狀虛擬單元領域)
35‧‧‧單元周邊接合領域
36‧‧‧浮動場環(場限環)
40‧‧‧線狀單位單元領域
R1‧‧‧單元領域側端部切出領域
R5‧‧‧線狀單位單元領域主要部及其周邊切出領域

Claims (20)

  1. 一種半導體裝置的製造方法，係製造包含以下的IE溝渠式閘極IGBT：(a)具有第1主面及第2主面的半導體基板；(b)設在前述半導體基板內，具有第1導電型的漂移領域；(c)設在前述第1主面上的單元形成領域；(d)設在前述單元形成領域內，分別具有第1線狀單位單元領域及第2線狀單位單元領域的多數的線狀單位單元領域；(e)設在前述第1主面上的金屬閘極電極；(f)設在前述第1主面上的金屬射極電極，在此，各第1線狀單位單元領域係具有以下：(x1)從前述漂移領域的前述第1主面上遍及內部而設的線狀主動單元領域；(x2)被電性連接至前述金屬閘極電極，以能夠從兩側夾著前述線狀主動單元領域的方式分別設在前述第1主面的表面的第1及第2溝渠內的第1及第2線狀溝渠式閘極電極；(x3)設在前述漂移領域的前述第1主面側表面領域，具有與前述第1導電型相反導電型的第2導電型的本體領域；(x4)以前述第1及第2線狀溝渠式閘極電極作為境界，以能夠從兩側夾著前述線狀主動單元領域的方式鄰接 於兩側而設的線狀不活動單元領域；(x5)在前述線狀不活動單元領域中，設在前述第1主面側表面領域的大致全面，與前述本體領域同一導電型，比這更深的浮動領域；(x6)設在前述本體領域的前述第1主面側表面領域的前述第1導電型的射極領域，而且，在此，各第2線狀單位單元領域係具有以下：(y1)從前述漂移領域的前述第1主面上遍及內部而設的線狀孔集極單元領域；(y2)被電性連接至前述金屬射極電極，以能夠從兩側夾著前述線狀孔集極單元領域的方式分別設在前述第1主面的表面的第3及第4溝渠內的第3及第4線狀溝渠式閘極電極；(y3)設在前述漂移領域的前述第1主面側表面領域的前述本體領域；(y4)以前述第3及第4線狀溝渠式閘極電極作為境界，以能夠從兩側夾著前述線狀孔集極單元領域的方式鄰接於兩側而設的前述線狀不活動單元領域；(y5)在前述線狀不活動單元領域中，設在前述第1主面側表面領域的大致全面，與前述本體領域同一導電型，比這更深的前述浮動領域。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述線狀主動單元領域的寬度係比前述線狀不活動單元領域的寬度更窄。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中，前述浮動領域的深度係比前述第1及第2溝渠的下端更深。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中，在前述線狀孔集極單元領域未設前述射極領域。
  5. 如申請專利範圍第4項之半導體裝置的製造方法，其中，前述線狀主動單元領域的寬度與前述線狀孔集極單元領域的寬度係大致相等。
  6. 如申請專利範圍第5項之半導體裝置的製造方法，其中，前述線狀主動單元領域係具有以下：(x1a)於其長度方向被劃分的主動區段；(x1b)於其長度方向被劃分之不具前述射極領域的不活動區段。
  7. 如申請專利範圍第6項之半導體裝置的製造方法，其中，前述第3及第4線狀溝渠式閘極電極的射極連接部與接觸於彼之接觸溝係大致正交。
  8. 如申請專利範圍第8項之半導體裝置的製造方法，其中，接觸於前述第3及第4線狀溝渠式閘極電極的射極連接部的接觸溝係平面地包含在前述射極連接部。
  9. 如申請專利範圍第6項之半導體裝置的製造方法，其中，前述線狀主動單元領域的寬度係比前述線狀孔集極單元領域的寬度更窄。
  10. 如申請專利範圍第9項之半導體裝置的製造方 法，其中，各第1線狀單位單元領域係更具有以下：(x7)於前述線狀主動單元領域中，設在前述本體領域的下部的前述漂移領域，雜質濃度比前述漂移領域更高，比前述射極領域更低之前述第1導電型的第1孔勢壘領域，且各第2線狀單位單元領域係更具有以下：(y6)於前述線狀孔集極單元領域中，設在前述本體領域的下部的前述漂移領域，雜質濃度比前述漂移領域更高，比前述射極領域更低之前述第1導電型的第2孔勢壘領域。
  11. 一種半導體裝置的製造方法，係製造包含以下的IE溝渠式閘極IGBT：(a)具有第1主面及第2主面的半導體基板；(b)設在前述半導體基板內，具有第1導電型的漂移領域；(c)設在前述第1主面上的單元形成領域；(d)設在前述單元形成領域內的多數的線狀單位單元領域；(e)設在前述第1主面上的金屬閘極電極；(f)設在前述第1主面上的金屬射極電極，在此，各線狀單位單元領域係具有以下：(d1)從前述漂移領域的前述第1主面上遍及內部而設的線狀混合單元領域； (d2)被電性連接至前述金屬射極電極，以能夠從兩側夾著前述線狀混合單元領域的方式分別設在前述第1主面的表面的第1及第2溝渠內的第1及第2線狀溝渠式閘極電極；(d3)設在前述漂移領域的前述第1主面側表面領域，具有與前述第1導電型相反導電型的第2導電型的本體領域；(d4)以前述第1及第2線狀溝渠式閘極電極作為境界，以能夠從兩側夾著前述線狀主動單元領域的方式鄰接於兩側而設的線狀不活動單元領域；(d5)在前述線狀不活動單元領域中，設在前述第1主面側表面領域的大致全面，與前述本體領域同一導電型，比這更深的浮動領域；(d6)設在前述線狀混合單元領域內，彼此大致對稱的第1及第2線狀混合次單元領域；(d7)被電性連接至前述金屬閘極電極，設在成為前述第1及第2線狀混合次單元領域的境界的第3溝渠內的第3線狀溝渠式閘極電極；(d8)分別在前述第1及第2線狀混合次單元領域中，以能夠接近前述第3溝渠的方式設在前述本體領域的前述第1主面側表面領域的前述第1導電型的射極領域。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中，前述線狀不活動單元領域的寬度係比前述第1及第2線狀混合次單元領域的各個寬度更寬。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中，前述浮動領域的深度係比前述第1及第2溝渠的下端更深。
  14. 如申請專利範圍第13項之半導體裝置的製造方法，其中，於前述第1及第2線狀混合次單元領域中，分別在接近前述第1及第2溝渠的側未設前述射極領域。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中，前述第1及第2線狀混合次單元領域的寬度係彼此大致相等。
  16. 如申請專利範圍第15項之半導體裝置的製造方法，其中，前述第1及第2線狀混合次單元領域係具有以下：(d1a)於其長度方向被劃分的主動區段；(d1b)於其長度方向被劃分之不具前述射極領域的不活動區段。
  17. 如申請專利範圍第16項之半導體裝置的製造方法，其中，接觸於前述第1及第2線狀溝渠式閘極電極的射極連接部的接觸溝係平面地包含在前述射極連接部。
  18. 如申請專利範圍第16項之半導體裝置的製造方法，其中，前述第1及第2線狀溝渠式閘極電極係分別具有以下：(d2a)設在前述本體領域的下部的前述漂移領域，雜質濃度比前述漂移領域更高，比前述射極領域更低之前述第1導電型的孔勢壘領域。
  19. 一種半導體裝置的製造方法，係製造包含以下的IE溝渠式閘極IGBT：(a)具有第1主面及第2主面的半導體基板；(b)設在前述半導體基板內，具有第1導電型的漂移領域；(c)設在前述第1主面上的單元形成領域；(d)設在前述單元形成領域內，分別具有第1線狀單位單元領域及第2線狀單位單元領域的多數的線狀單位單元領域；(e)設在前述第1主面上的金屬閘極電極；(f)設在前述第1主面上的金屬射極電極；(g)沿著前述單元形成領域的第1邊，設在前述單元形成領域的周邊外部的閘極配線，在此，各第1線狀單位單元領域係具有以下：(x1)從前述漂移領域的前述第1主面上遍及內部，以平面看其一方的端部能夠來到前述單元形成領域的前述第1邊側的方式而設的線狀主動單元領域；(x2)被電性連接至前述金屬閘極電極，以能夠從兩側夾著前述線狀主動單元領域的方式分別設在前述第1主面的表面的第1及第2溝渠內的第1及第2線狀溝渠式閘極電極；(x3)設在前述漂移領域的前述第1主面側表面領域，具有與前述第1導電型相反導電型的第2導電型的本體領域； (x4)以前述第1及第2線狀溝渠式閘極電極作為境界，以能夠從兩側夾著前述線狀主動單元領域的方式鄰接於兩側而設的線狀不活動單元領域；(x5)在前述線狀不活動單元領域中，設在前述第1主面側表面領域的大致全面，與前述本體領域同一導電型，比這更深的浮動領域；(x6)設在前述本體領域的前述第1主面側表面領域的前述第1導電型的射極領域；(x7)沿著前述線狀不活動單元領域的端部來設於前述第1主面的表面領域的端部溝渠；(x8)從前述閘極配線下方的前述第1主面側表面領域延伸至前述端部溝渠的附近，比前述本體領域更深，被電性連接至前述金屬射極電極的第2導電型領域；(x9)設在前述閘極配線與前述端部溝渠之間，與前述金屬射極電極的周邊接觸部，在此，更在前述閘極配線與前述周邊接觸部之間不具有：與前述端部溝渠同等或更深，且將前述閘極配線下及前述周邊接觸部下以及其間的領域予以平面地分離成接近前述閘極配線的領域及接近前述端部溝渠的領域那樣的其他溝渠。
  20. 如申請專利範圍第19項之半導體裝置的製造方法，其中，前述第2導電型領域係與前述浮動領域大致同時形成。
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