JP6633867B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、例えばトレンチゲートＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えた半導体装置に好適に利用できるものである。
例えば特開２０１３−１４０８８５号公報（特許文献１）には、セル形成領域が、線状アクティブセル領域を有する第１線状単位セル領域、線状ホールコレクタセル領域を有する第２線状単位セル領域、およびこれらの間の線状インアクティブセル領域から基本的に構成されたＩＥ（Injection Enhancement）型トレンチゲートＩＧＢＴが開示されている。
特開２０１３−１４０８８５号公報
トレンチゲートＩＧＢＴでは、Ｋｉｒｋ効果に起因する負荷短絡耐量を確保するため、コレクタ電流を必要以上に流さないように設計することが重要である。しかし、コレクタ電流を低減すると、オン電圧が高くなるという問題がある。また、コレクタ領域の濃度を高くすることによって、負荷短絡耐量を確保することもできるが、この場合は、スイッチングオフ損失性能が劣化する。そこで、これらの課題を解決するトレンチゲートＩＧＢＴを備えた半導体装置が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、半導体基板の裏面にコレクタ領域を有し、コレクタ領域は相対的に低濃度のＰ＋型第１コレクタ領域と相対的に高濃度のＰ＋＋型第２コレクタ領域とにより構成される。そして、Ｐ＋＋型第２コレクタ領域は、平面視において、ゲート電極と電気的に接続される線状トレンチゲート電極が埋め込まれたトレンチと、トレンチの側面に形成されたＮ＋型エミッタ領域との界面を含む。
一実施の形態による半導体装置の製造方法は、以下の工程を含む。まず、Ｎ−型ドリフト領域が形成された半導体基板の表面から第１溝および第２溝を互いに離間して形成した後、第１溝の内部に第１ゲート絶縁膜を介して第１線状トレンチゲート電極を形成し、第２溝の内部に第２ゲート絶縁膜を介して第２線状トレンチゲート電極を形成する。続いて、半導体基板の表面側にＰ型ボディ層を形成し、Ｐ型ボディ層内の半導体基板の表面側にＮ＋型エミッタ領域を、第１溝の側面に接するように形成する。続いて、半導体基板の表面上に層間絶縁膜を形成した後、層間絶縁膜上に、第１線状トレンチゲート電極と電気的に接続するゲート電極並びに第２線状トレンチゲート電極、Ｐ型ボディ層およびＮ＋型エミッタ領域と電気的に接続するエミッタ電極を形成する。続いて、半導体基板を裏面側から研削して、所望する厚さに加工した後、半導体基板の裏面側にＰ型不純物をイオン注入して、Ｐ＋型第１コレクタ領域を形成する。続いて、半導体基板の裏面上に塗布等により形成したレジスト膜をパターニングした後、パターニングされたレジスト膜をマスクとして、半導体基板の裏面側にＰ型不純物をイオン注入して、Ｐ＋＋型第２コレクタ領域を形成する。その後、半導体基板の裏面上に、Ｐ＋型第１コレクタ領域およびＰ＋＋型第２コレクタ領域と電気的に接続するコレクタ電極を形成する。ここで、Ｐ＋＋型第２コレクタ領域は、平面視において第１溝とＮ＋型エミッタ領域との界面を含むように形成される。
一実施の形態によれば、オン電圧が低く、かつ、負荷短絡耐量が高いトレンチゲートＩＧＢＴを備える半導体装置を実現することができる。
実施の形態１によるトレンチゲートＩＧＢＴを備える半導体装置（半導体チップ）の要部平面図である。 実施の形態１による半導体装置の活性部の一部を拡大して示す要部平面図である。 図２に示すＡ−Ａ線に沿った要部断面図である。 図２に示すＢ−Ｂ線に沿った要部断面図である。 図２に示すＣ−Ｃ線に沿った要部断面図である。 実施の形態１による半導体装置の活性部の一部を拡大して示す要部平面図である。 実施の形態１による線状アクティブセル領域の一部を拡大して示す要部断面図である。 実施の形態１によるトレンチゲートＩＧＢＴの製造工程を示す要部断面図である。 図８に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図９に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１０に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１１に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１２に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１３に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１４に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１５に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１６に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１７に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１８に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図１９に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 図２０に続く、トレンチゲートＩＧＢＴの製造工程中の要部断面図である。 実施の形態１の変形例１による半導体装置の活性部の一部を拡大して示す要部平面図である。 実施の形態１の変形例２による半導体装置の活性部の一部を拡大して示す要部平面図である。 （ａ）および（ｂ）はそれぞれ、実施の形態１の変形例３による半導体装置を示す表面側および裏面側の要部平面図である。 実施の形態１の変形例３による半導体装置の一部を拡大して示す要部断面の概略図である。 実施の形態１の変形例４による半導体装置を示す表面側の要部平面図である。 実施の形態１の変形例４による半導体装置の活性部の一部を拡大して示す要部平面図である。 実施の形態２による半導体装置の活性部の一部を拡大して示す要部平面図である。 図２８に示すＤ−Ｄ線に沿った要部断面図である。 コレクタ電流密度をパラメータとしたＩＧＢＴの負荷短絡時の電界強度分布を示すグラフ図である。 単位面積当たりのエミッタ領域の比率をパラメータとしたＩＧＢＴのコレクタ電流（Ｉｃ）とオン電圧（ＶＣＥ（ｓａｔ））との関係を示すグラフ図である。 コレクタ領域の濃度をパラメータとしたＩＧＢＴの負荷短絡時の電界強度分布を示すグラフ図である。 コレクタ領域の濃度をパラメータとしたＩＧＢＴのコレクタ領域の濃度分布を示すグラフ図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
本実施の形態による半導体装置がより明確となると思われるため、本発明者によって見出されたＩＧＢＴにおける課題について説明する。
課題（１）
負荷短絡時にＩＧＢＴにオン信号が入ると、コレクタとエミッタとの間に電源電圧がかかり、ＩＧＢＴが流せる限界までの大電流が印加されて、ＩＧＢＴが破壊する危険性がある。特に、Ｋｉｒｋ効果によって、ＩＧＢＴの基板裏面側の電界強度が高くなると、電界強度が臨界電界強度を超えてアバランシェ降伏が起こり、莫大なキャリアが基板裏面側で発生する。この現象は、コレクタ電流密度が顕著に起こりやすくなる傾向がある（図３０参照）。これにより、基板裏面の寄生バイポーラがオンすると、ラッチアップによりＩＧＢＴが破壊する。Ｋｉｒｋ効果とは、バイポーラトランジスタにおいて、コレクタ電流が増加して注入レベルが高くなるにともない、ベース・コレクタ空乏層がコレクタ側へ押され、実効ベース幅が増加する現象であり、ベース押出し効果とも呼ばれる。
そこで、負荷短絡耐量を確保するために、コレクタ電流を必要以上に流さないように設計することが重要である。
しかし、コレクタ電流を低減すると、オン電圧が高くなるという問題がある（図３１参照）。オン電圧とは、ゲート電圧を印加した状態で定格電流を流すために必要なコレクタ電圧（飽和電圧とも言う。）である。できる限りオン電圧を低くするためには、コレクタ電流を増加することが望ましく、このため、負荷短絡耐量とオン電圧とはトレードオフの関係にある。すなわち、低いオン電圧を得るためには、コレクタ電流を増加させることが望ましいが、高い負荷短絡耐量を得るためには、コレクタ電流を減少させることが望ましい。
課題（２）
上記Ｋｉｒｋ効果は、基板裏面側のＰＮダイオードから供給される正孔の量を増やして、電子を相殺し、電界強度のピーク位置を基板裏面側のＰＮダイオードから離すことにより抑制することができる。また、正孔の量を増やすためには、コレクタの濃度を高くすればよい（図３２および図３３参照）。しかし、コレクタの濃度を高くすると、ＩＧＢＴのスイッチングオフ時の基板裏面側での残留キャリアが増えてしまう。このため、残留キャリアを空乏化によって吐き出すか、または再結合により消滅させなければならず、スイッチングオフ損失性能を劣化させる要因となる。つまり、負荷短絡耐量とスイッチングオフ損失性能とはトレードオフの関係にある。
そこで、本実施の形態では、上記課題を解決するため、スイッチングオフ損失性能を劣化させることなく、オン電圧が低く、かつ、Ｋｉｒｋ効果による破壊を回避して負荷短絡耐量が高いトレンチゲートＩＧＢＴを実現することのできる技術を提供する。
（実施の形態１）
トレンチゲートＩＧＢＴについて開示した先行技術としては、例えば特開２０１３−１４０８８５号公報（特許文献１）がある。（１）セル領域およびその周辺の平面構造、（２）狭アクティブセル型単位セルおよび交互配列方式、並びに（３）アクティブセル２次元間引き構造については特開２０１３−１４０８８５号公報（特許文献１）に開示されているので、それと重複する部分については、原則として繰り返さないこととする。
≪トレンチゲートＩＧＢＴの構造≫
本実施の形態１によるトレンチゲートＩＧＢＴを含む半導体装置について図１〜図５を用いて説明する。図１は、本実施の形態１によるトレンチゲートＩＧＢＴを備える半導体装置（半導体チップ）の要部平面図である。図２は、本実施の形態１による半導体装置の活性部の一部を拡大して示す要部平面図である。図３〜図５は、本実施の形態１によるトレンチゲートＩＧＢＴの要部断面図であり、図３は、図２に示すＡ−Ａ線に沿った要部断面図、図４は、図２に示すＢ−Ｂ線に沿った要部断面図、図５は、図２に示すＣ−Ｃ線に沿った要部断面図である。
ここで説明するトレンチゲートＩＧＢＴは、互いに間隔を空けて４つのトレンチゲート電極が配列し、中央に配置された２つのトレンチゲート電極の各々が、ゲート電極と電気的に接続され、その両端に配置された２つのトレンチゲート電極の各々が、エミッタ電極と電気的に接続された、所謂ＥＥＧＧ型のトレンチゲートＩＧＢＴである。また、本実施の形態１によるトレンチゲートＩＧＢＴは、例えば６００Ｖ程度の耐圧を有する。
図１に示すように、半導体チップＳＣの外周部の上面には、環状のガードリングＧＲが設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本（単数または複数）の環状のフィールドプレートＦＰが設けられている。ガードリングＧＲおよびフィールドプレートＦＰは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
環状のフィールドプレートＦＰの内側であって、半導体チップＳＣの活性部の主要部には、セル形成領域ＣＲが設けられており、半導体チップＳＣの活性部の上面には、半導体チップＳＣの外周部の近傍までエミッタ電極ＥＥが設けられている。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。エミッタ電極ＥＥの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。
エミッタ電極ＥＥとフィールドプレートＦＰとの間には、ゲート配線ＧＬが配置されており、ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。ゲート電極ＧＥの中央部は、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。
図２に示すように、セル形成領域ＣＲには、第１方向（ｘ方向）に線状単位セル領域ＬＣが周期的に配列されている。各線状単位セル領域ＬＣは、第１線状単位セル領域ＬＣ１と第２線状単位セル領域ＬＣ２とから構成されており、本実施の形態１では、第１線状単位セル領域ＬＣ１の幅Ｗ１と第２線状単位セル領域ＬＣ２の幅Ｗ２とは、同一または実質的に同一である。
各第１線状単位セル領域ＬＣ１は、中央の線状アクティブセル領域ＬＣａとこれを囲む一対の半幅の線状インアクティブセル領域ＬＣｉとから構成されている。線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの間には、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続された第１線状トレンチゲート電極ＴＧ１または第２線状トレンチゲート電極ＴＧ２がある。
一方、各第２線状単位セル領域ＬＣ２は、中央の線状ホールコレクタセル領域ＬＣｃとこれを囲む一対の半幅の線状インアクティブセル領域ＬＣｉとから構成されている。線状ホールコレクタセル領域ＬＣｃと線状インアクティブセル領域ＬＣｉとの間には、エミッタ電極ＥＥと電気的に接続された第３線状トレンチゲート電極ＴＧ３または第４線状トレンチゲート電極ＴＧ４がある。
線状アクティブセル領域ＬＣａの幅Ｗａおよび線状ホールコレクタセル領域ＬＣｃの幅Ｗｃは、線状インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭く形成されており、本実施の形態１によるトレンチゲートＩＧＢＴは、いわゆる「狭アクティブセル型単位セル」である。
また、線状アクティブセル領域ＬＣａまたは線状ホールコレクタセル領域ＬＣｃと、線状インアクティブセル領域ＬＣｉとを交互に配列して、線状単位セル領域ＬＣを構成しており、本実施の形態１によるトレンチゲートＩＧＢＴは、いわゆる「交互配列方式」である。
線状アクティブセル領域ＬＣａおよび線状ホールコレクタセル領域ＬＣｃには、それぞれ第１方向（ｘ方向）と直交する第２方向（ｙ方向、長手方向）に沿って、その中央部にコンタクト溝ＣＴが設けられており、その下端部は、半導体基板に形成されたＰ＋型ボディコンタクト領域ＰＢＣに達している。
線状アクティブセル領域ＬＣａにおいては、第２方向（ｙ方向、長手方向）に周期的に、Ｎ＋型エミッタ領域ＮＥが形成された領域、すなわち、アクティブセクションＬＣａａと、Ｎ＋型エミッタ領域ＮＥが形成されていない領域（Ｐ型ボディ領域ＰＢ）、すなわち、インアクティブセクションＬＣａｉとが交互に設けられている。
線状ホールコレクタセル領域ＬＣｃにおいては、第２方向（ｙ方向、長手方向）に周期的に、第３線状トレンチゲート電極ＴＧ３と第４線状トレンチゲート電極ＴＧ４とを相互に接続する連結トレンチゲート電極（エミッタ接続部）ＴＧｃが設けられている。そして、連結トレンチゲート電極（エミッタ接続部）ＴＧｃとコンタクト溝ＣＴ（Ｐ＋型ボディコンタクト領域ＰＢＣ）との交差部において、第３線状トレンチゲート電極ＴＧ３と第４線状トレンチゲート電極ＴＧ４とは相互に接続され、エミッタ電極ＥＥと電気的に接続されている。
なお、本実施の形態１では、線状ホールコレクタセル領域ＬＣｃの幅Ｗｃと線状アクティブセル領域ＬＣａの幅Ｗａとは、同一または実質的に同一であるが、このことは必須ではない。しかし、同一または実質的に同一とすることによって、正孔分布が均一になる利点がある。
線状インアクティブセル領域ＬＣｉにはＰ型フローティング領域ＰＦが設けられている。本実施の形態１では、Ｐ型フローティング領域ＰＦの深さは、第１、第２、第３および第４線状トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３およびＴＧ４が形成されたトレンチの下端部よりも深く、その下端部をカバーする構造となっている。このような構造は必須ではないが、このようにすることによって、線状インアクティブセル領域ＬＣｉの第１方向（ｘ方向）の幅Ｗｉを線状アクティブセル領域ＬＣａの第１方向（ｘ方向）の幅Ｗａよりも大きくしても耐圧を維持することが容易になる利点がある。なお、本実施の形態１では、線状アクティブセル領域ＬＣａの第１方向（ｘ方向）の幅Ｗａを線状インアクティブセル領域ＬＣｉの第１方向（ｘ方向）の幅Ｗｉよりも狭くしているが、このことは必須ではないが、そのようにすることによって、ＩＥ効果を高めることができる。
セル形成領域ＣＲの周辺外部には、これを取り巻くように、例えばＰ型フローティング領域ＰＦｐが設けられている部分があり、このＰ型フローティング領域ＰＦｐは、コンタクト溝ＣＴ（Ｐ＋型ボディコンタクト領域ＰＢＣｐ）によって、エミッタ電極ＥＥと電気的に接続されている。
また、セル形成領域ＣＲの周辺外部には、例えばゲート配線ＧＬが配置されており、このゲート配線ＧＬに向けて、セル形成領域ＣＲ内から、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２が延在している。そして、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２が延在した部分（すなわち、ゲート引き出し部ＴＧｗ）の端部連結トレンチゲート電極ＴＧｚが、ゲート配線−トレンチゲート電極接続部ＧＴＧを介して、ゲート配線ＧＬと電気的に接続されている。なお、線状インアクティブセル領域ＬＣｉとセル形成領域ＣＲの周辺外部との間は、端部トレンチゲート電極ＴＧｐによって区画されている。
次に、図２のＡ−Ａ線に沿った断面構造について図３を用いて説明する。
図３に示すように、半導体基板ＳＳの主要部は、Ｎ−型ドリフト領域ＮＤが占めており、半導体基板ＳＳの裏面（第２主面、下面）Ｓｂ側には、Ｎ−型ドリフト領域ＮＤに接してＮ型フィールドストップ領域Ｎｓが設けられている。Ｎ型フィールドストップ領域Ｎｓの不純物濃度は、例えば１×１０１５〜１×１０１７／ｃｍ３程度である。
さらに、Ｎ型フィールドストップ領域ＮｓのＮ−型ドリフト領域ＮＤと反対側に、Ｎ型フィールドストップ領域Ｎｓに接してＰ＋型第１コレクタ領域ＰＣ１およびＰ＋＋型第２コレクタ領域ＰＣ２が設けられている。そして、Ｐ＋＋型第２コレクタ領域ＰＣ２は、線状アクティブセル領域ＬＣａの半導体基板ＳＳの裏面Ｓｂ側に形成されている。
Ｐ＋＋型第２コレクタ領域ＰＣ２の不純物濃度は、Ｐ＋型第１コレクタ領域ＰＣ１の不純物濃度よりも高く、Ｐ＋型第１コレクタ領域ＰＣ１の不純物濃度は、例えば１×１０１６〜１×１０１７／ｃｍ３程度であり、Ｐ＋＋型第２コレクタ領域ＰＣ２の不純物濃度は、例えば１×１０１７〜１×１０１８／ｃｍ３程度である。
さらに、半導体基板ＳＳの裏面Ｓｂ上には、Ｐ＋型第１コレクタ領域ＰＣ１およびＰ＋＋型第２コレクタ領域ＰＣ２と電気的に接続するコレクタ電極ＣＥが設けられている。コレクタ電極ＣＥは、例えば半導体基板ＳＳの裏面Ｓｂから、アルミニウムシリコン（ＡｌＳｉ）、チタン、ニッケルおよび金が順次積層された積層膜（ＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕ）からなり、半導体基板ＳＳの裏面Ｓｂには、アルミニウムを含む電極材料が接している。
一方、半導体基板ＳＳの表面（第１主面、上面）Ｓａ側には、そのほぼ全面（セル形成領域ＣＲのほぼ全面）に、Ｐ型ボディ領域ＰＢが設けられている。
線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの表面Ｓａ側には、第１トレンチＴ１および第２トレンチＴ２が設けられており、それぞれの内部には、ゲート絶縁膜ＧＩを介して、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２が設けられている。
第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２は、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続されている。また、第１線状トレンチゲート電極ＴＧ１は、半導体基板ＳＳに形成された第１トレンチＴ１の下端部から上部にわたり埋め込まれている。同様に、第２線状トレンチゲート電極ＴＧ２は、半導体基板ＳＳに形成された第２トレンチＴ２の下端部から上部にわたり埋め込まれている。
線状ホールコレクタセル領域ＬＣｃと線状インアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの表面Ｓａ側には、第３トレンチＴ３および第４トレンチＴ４が設けられており、それぞれの内部には、ゲート絶縁膜ＧＩを介して、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４が設けられている。
第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。また、第３線状トレンチゲート電極ＴＧ３は、半導体基板ＳＳに形成された第３トレンチＴ３の下端部から上部にわたり埋め込まれている。同様に、第４線状トレンチゲート電極ＴＧ４は、半導体基板ＳＳに形成された第４トレンチＴ４の下端部から上部にわたり埋め込まれている。
線状アクティブセル領域ＬＣａにおいて、半導体基板ＳＳの表面Ｓａ側には、Ｎ＋型エミッタ領域ＮＥが設けられており、コンタクト溝ＣＴの下端部には、Ｐ＋型ボディコンタクト領域ＰＢＣが設けられている。このＰ＋型ボディコンタクト領域ＰＢＣの下には、Ｐ＋型ラッチアップ防止領域ＰＬＰが設けられており、Ｐ＋型ラッチアップ防止領域ＰＬＰの下には、Ｎ型ホールバリア領域ＮＨＢが設けられている。なお、線状ホールコレクタセル領域ＬＣｃにおける不純物ドープ構造は、Ｎ＋型エミッタ領域ＮＥが設けられていない以外、線状アクティブセル領域ＬＣａと同じである。
線状インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの表面Ｓａ側には、Ｐ型ボディ領域ＰＢの下に、例えば第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４よりも深いＰ型フローティング領域ＰＦが設けられている。
ここに示したように、本実施の形態１では、線状ホールコレクタセル領域ＬＣｃにも、線状アクティブセル領域ＬＣａと同様に、Ｎ型ホールバリア領域ＮＨＢおよびＰ＋型ラッチアップ防止領域ＰＬＰ等を設けているが、これらは必須ではない。しかし、これらを設けることによって、全体としての正孔の流れのバランスを保つことができる。
半導体基板ＳＳの表面Ｓａ上のほぼ全面には、例えば酸化シリコン等からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極ＥＥが設けられており、コンタクト溝ＣＴを介して、Ｎ＋型エミッタ領域ＮＥおよびＰ＋型ボディコンタクト領域ＰＢＣと接続されている。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなるファイナルパッシベーション膜ＦＰＦが形成されている。
次に、図２のＢ−Ｂ線に沿った断面構造について図４を用いて説明する。
図４に示すように、この断面においては、線状アクティブセル領域ＬＣａにおいても、Ｎ＋型エミッタ領域ＮＥが設けられていないので、図面上、線状アクティブセル領域ＬＣａと線状ホールコレクタセル領域ＬＣｃとは、同一となる。その他の部分の構造は、前記図３で説明したところと同じである。もちろん、前記図３と同様に、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２は、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続されており、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されているという点は相違している。
次に、図２のＣ−Ｃ線に沿った断面構造について図５を用いて説明する。
図５に示すように、線状ホールコレクタセル領域ＬＣｃ以外の構造は、前記図４で説明したところと同じである。線状ホールコレクタセル領域ＬＣｃの部分については、ほぼ連結トレンチゲート電極ＴＧｃ（エミッタ接続部）のみが占有する構造となっている。
なお、本実施の形態１では、「狭アクティブセル型単位セル」を有するトレンチゲートＩＧＢＴについて具体的に説明したが、これに限定されるものではなく、「非狭アクティブセル型単位セル」を有するトレンチゲートＩＧＢＴにも適用できることは言うまでもない。
また、本実施の形態１では、「交互配列方式」を有するトレンチゲートＩＧＢＴについて具体的に説明したが、これに限定されるものではなく、「非交互配列方式」を有するトレンチゲートＩＧＢＴにも適用できることは言うまでもない。
ここで、トレンチゲートＩＧＢＴの構造をより具体的に例示するために、トレンチゲートＩＧＢＴの各部（図１〜図５参照）の主要寸法の一例を示す。
線状アクティブセル領域ＬＣａの幅Ｗａは、１．３μｍ程度、線状インアクティブセル領域ＬＣｉの幅Ｗｉは、３．３μｍ程度である。ここで、線状アクティブセル領域ＬＣａの幅Ｗａは、線状インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭いことが望ましく、Ｗｉ／Ｗａの値は、例えば２〜３の範囲が特に好適である。
また、コンタクト溝ＣＴの幅は、０．３μｍ程度である。第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の幅は、０．７μｍ程度（０．８μｍ以下が特に好適である）、これらの深さは、３μｍ程度である。半導体基板ＳＳの表面ＳａからのＮ＋型エミッタ領域ＮＥの深さは、０．２５μｍ程度、Ｐ型ボディ領域ＰＢ（チャネル領域）の深さは、０．８μｍ程度、Ｐ＋型ラッチアップ防止領域ＰＬＰの深さは、１．４μｍ程度、Ｐ型フローティング領域ＰＦの深さは、４．５μｍ程度である。半導体基板ＳＳの裏面ＳｂからのＮ型フィールドストップ領域Ｎｓの深さは、２．０μｍ程度、Ｐ＋型第１コレクタ領域ＰＣ１およびＰ＋＋型第２コレクタ領域ＰＣ２の深さは、０．２５〜１．０μｍ程度である。
また、半導体基板ＳＳの厚さは、６０〜７０μｍ程度（ここでは、耐圧６００Ｖ程度の例を示す）である。なお、半導体基板ＳＳの厚さは求められる耐圧に強く依存する。従って、耐圧１,２００Ｖでは、例えば１２０μｍ程度であり、耐圧４００Ｖでは、例えば４０μｍ程度である。
なお、以下の例においても、対応する部分の寸法は、ここに示したものとほぼ同じであるので、説明は繰り返さない。
≪トレンチゲートＩＧＢＴの効果≫
本実施の形態１によるトレンチゲートＩＧＢＴの効果について、図６および図７を用いて説明する。図６は、本実施の形態１による半導体装置の活性部の一部を拡大して示す要部平面図である。図７は、本実施の形態１による線状アクティブセル領域の一部を拡大して示す要部断面図である。
本実施の形態１によるトレンチゲートＩＧＢＴは、半導体基板ＳＳの裏面Ｓｂ側に形成されるコレクタ領域の一部領域に、例えば１×１０１７〜１×１０１８／ｃｍ３程度の相対的に高濃度のＰ＋＋型第２コレクタ領域ＰＣ２を設けることを特徴としている。
前記課題（１）において説明したように、負荷短絡耐量を確保するためには、コレクタ電流を必要以上に流さないように設計することが重要であるが、コレクタ電流を低減すると、オン電圧が高くなるという問題がある。しかし、Ｐ＋＋型第２コレクタ領域ＰＣ２を設けることにより、コレクタ電流を増加しても、Ｋｉｒｋ効果に起因する半導体基板ＳＳの裏面Ｓｂ側の電界強度の高まりを抑制することができるので、負荷短絡耐量を確保することができる。
但し、前記課題（２）において説明したように、半導体基板ＳＳの裏面Ｓｂ側全面にＰ＋＋型第２コレクタ領域ＰＣ２を設けると、スイッチングオフ時の半導体基板ＳＳの裏面Ｓｂ側での残留キャリアが増えて、スイッチングオフ損失性能が劣化する。
そこで、本実施の形態１によるトレンチゲートＩＧＢＴでは、半導体基板ＳＳの裏面Ｓｂ側の一部領域、具体的には、線状アクティブセル領域ＬＣａにＰ＋＋型第２コレクタ領域ＰＣ２を設ける。これにより、注入された電子を、このＰ＋＋型第２コレクタ領域ＰＣ２において、正孔と相殺し、スイッチングオフ損失性能の劣化を抑制する。図６に、前記図２にＰ＋＋型第２コレクタ領域ＰＣ２を重ねた平面図を示す。図６中、Ｐ＋＋型第２コレクタ領域ＰＣ２を網掛けのハッチングで示している。
図７に示すように、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続された線状トレンチゲート電極ＴＧに正電圧を印加すると、線状トレンチゲート電極ＴＧが埋め込まれたトレンチＴの側面のＰ型ボディ領域ＰＢにチャネル（反転層）が形成され、チャネルは深さ方向（半導体基板ＳＳの裏面Ｓｂ方向）へ広がる。さらに、トレンチＴの側面のＮ型ホールバリア領域ＮＨＢに電子蓄積層が形成され、電子蓄積層は深さ方向（半導体基板ＳＳの裏面Ｓｂ方向）へ広がる。そして、Ｎ＋型エミッタ領域ＮＥから供給された電子は、チャネルおよび電子蓄積層を流れて、半導体基板ＳＳの裏面Ｓｂ側へ到達する。従って、半導体基板ＳＳの表面Ｓａ側から供給された電子は、トレンチＴとＮ＋型エミッタ領域ＮＥとの界面の真下およびその周辺のコレクタ電極ＣＥへ到達しやすい。
そこで、本実施の形態１では、多くの電子が到達すると考えられる、半導体基板ＳＳの裏面Ｓｂ側領域にＰ＋＋型第２コレクタ領域ＰＣ２を設ける。すなわち、前記図３〜図６に示したように、第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１とＮ＋型エミッタ領域ＮＥとの界面の真下および第２線状トレンチゲート電極ＴＧ２が埋め込まれた第２トレンチＴ２とＮ＋型エミッタ領域ＮＥとの界面の真下を含む半導体基板ＳＳの裏面Ｓｂ側領域にＰ＋＋型第２コレクタ領域ＰＣ２を設ける。言い換えれば、平面視において第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１とＮ＋型エミッタ領域ＮＥとの界面および第２線状トレンチゲート電極ＴＧ２が埋め込まれた第２トレンチＴ２とＮ＋型エミッタ領域ＮＥとの界面を含むように、Ｐ＋＋型第２コレクタ領域ＰＣ２を設ける。これにより、スイッチングオフ損失性能を劣化させることなく、オン電圧が低く、かつ、負荷短絡耐量が高いトレンチゲートＩＧＢＴを備える半導体装置を実現することができる。
なお、Ｐ＋＋型第２コレクタ領域ＰＣ２が形成される領域は、平面視において第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１とＮ＋型エミッタ領域ＮＥとの界面およびその周辺並びに第２線状トレンチゲート電極ＴＧ２が埋め込まれた第２トレンチＴ２とＮ＋型エミッタ領域ＮＥとの界面およびその周辺であればよい。しかし、本実施の形態１では、半導体装置の製造工程における合わせ余裕等を考慮して、線状アクティブセル領域ＬＣａにＰ＋＋型第２コレクタ領域ＰＣ２を形成した。但し、Ｐ＋＋型第２コレクタ領域ＰＣ２の形成領域はこれに限定されるものではなく、その変形例については後述する。
≪トレンチゲートＩＧＢＴの製造方法≫
本実施の形態１によるトレンチゲートＩＧＢＴの製造方法を図８〜図２１を用いて説明する。図８〜図２１は、本実施の形態１によるトレンチゲートＩＧＢＴの製造工程を示す要部断面図である。以下では、セル形成領域を中心に説明するが、周辺部等については、必要に応じて前記図１を参照する。また、以下では、線状アクティブセル領域ＬＣａおよび線状インアクティブセル領域ＬＣｉを含む第１線状単位セル領域ＬＣ１並びに線状ホールコレクタセル領域ＬＣｃおよび線状インアクティブセル領域ＬＣｉを含む第２線状単位セル領域ＬＣ２について具体的に説明する。
まず、図８に示すように、Ｎ−型シリコン単結晶（例えばリン濃度２×１０１４／ｃｍ３程度）からなる半導体基板（この段階ではウェハと称する平面略円形状の半導体の薄板）ＳＳを準備する。半導体基板ＳＳは、例えば２００φのウェハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウェハでもよい）である。また、ウェハの厚さは、例えば８００μｍ程度（好適な範囲としては、４５０〜１,０００μｍ程度）である。ここでは、例えばＦＺ（Floating Zone）法によるウェハが最も好適であるが、ＣＺ（Czochralski）法によるウェハでもよい。
次に、半導体基板ＳＳの表面Ｓａ上の全面に、Ｎ型ホールバリア領域導入用のレジスト膜（図示は省略）を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜をマスクとして、例えばイオン注入により、半導体基板ＳＳの表面ＳａにＮ型不純物を導入することによって、Ｎ型ホールバリア領域ＮＨＢを形成する。このときのイオン注入条件としては、例えばイオン種をリン、ドーズ量を６×１０１２／ｃｍ２程度、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜を除去する。
次に、半導体基板ＳＳの表面Ｓａ上の全面に、Ｐ型フローティング領域導入用のレジスト膜（図示は省略）を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜をマスクとして、例えばイオン注入により、半導体基板ＳＳの表面ＳａにＰ型不純物を導入することによって、Ｐ型フローティング領域ＰＦを形成する。このときのイオン注入条件としては、例えばイオン種をボロン、ドーズ量を３．５×１０１３／ｃｍ２程度、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜を除去する。なお、Ｐ型フローティング領域ＰＦの導入の際に、例えばセル周辺接合領域およびフローティングフィールドリングも同時に導入する。
次に、半導体基板ＳＳの表面Ｓａ上の全面に、例えばＣＶＤ（Chemical Vapor Deposition）等により、例えば酸化シリコンからなるハードマスク膜ＨＭを成膜する。ハードマスク膜ＨＭの厚さは、例えば４５０ｎｍ程度である。
次に、図９に示すように、半導体基板ＳＳの表面Ｓａ上の全面に、ハードマスク膜加工用のレジスト膜（図示は省略）を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜をマスクとして、例えばドライエッチングにより、ハードマスク膜ＨＭをパターニングする。その後、アッシング等により、不要になったレジスト膜を除去する。
次に、図１０に示すように、パターニングされたハードマスク膜ＨＭを用いて、例えば異方性ドライエッチングにより、第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４を形成する。この異方性ドライエッチングのガス系としては、例えばＣｌ２／Ｏ２系ガスを好適なものとして例示することができる。
その後、例えばフッ酸系のエッチング液等を用いたウエットエッチングにより、不要になったハードマスク膜ＨＭを除去する。
次に、図１１に示すように、Ｐ型フローティング領域ＰＦおよびＮ型ホールバリア領域ＮＨＢに対する引き延ばし拡散（例えば１,２００℃、３０分程度）を実施する。これにより、Ｐ型フローティング領域ＰＦの深さは、第１、第２、第３および第４線状トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３およびＴＧ４が形成される第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の下端部よりも深く形成され、その下端部をカバーする。半導体基板ＳＳのうち、Ｐ型フローティング領域ＰＦおよびＮ型ホールバリア領域ＮＨＢが形成されていない領域がＮ−型ドリフト領域ＮＤとなる。
次に、例えば熱酸化等により、半導体基板ＳＳの表面Ｓａ上並びに第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の内壁の全面に、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度である。
次に、図１２に示すように、半導体基板ＳＳの表面Ｓａ上並びに第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の内部に、例えばＣＶＤ等により、リンがドープされた多結晶シリコン（Doped Poly-Silicon）膜ＤＰＳを成膜する。多結晶シリコン膜ＤＰＳの厚さは、例えば０．６μｍ程度である。
次に、例えばドライエッチングにより、多結晶シリコン膜ＤＰＳをエッチバックする。これにより、第１トレンチＴ１の内部に第１線状トレンチゲート電極ＴＧ１、第２トレンチＴ２の内部に第２線状トレンチゲート電極ＴＧ２、第３トレンチＴ３の内部に第３線状トレンチゲート電極ＴＧ３および第４トレンチＴ４の内部に第４線状トレンチゲート電極ＴＧ４を形成する。このエッチングバックのガス系としては、例えばＳＦ６等を好適なものとして例示することができる。
次に、図１３に示すように、半導体基板ＳＳの表面Ｓａ上の全面に、Ｐ型ボディ領域導入用のレジスト膜（図示は省略）を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜をマスクとして、例えばイオン注入により、セル形成領域ＣＲの全面およびその他必要な部分にＰ型不純物を導入することによって、Ｐ型ボディ領域ＰＢを形成する。このときのイオン注入条件としては、例えばイオン種をボロン、ドーズ量を３×１０１３／ｃｍ２程度、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜を除去する。
さらに、半導体基板ＳＳの表面Ｓａ上の全面に、Ｎ＋型エミッタ領域導入用のレジスト膜（図示は省略）を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜をマスクとして、例えばイオン注入により、線状アクティブセル領域ＬＣａのＰ型ボディ領域ＰＢの上部表面の全面にＮ型不純物を導入することによって、Ｎ＋型エミッタ領域ＮＥを形成する。このときのイオン注入条件としては、例えばイオン種を砒素、ドーズ量を５×１０１５／ｃｍ２程度、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜を除去する。
次に、図１４に示すように、半導体基板ＳＳの表面Ｓａ上の全面に、例えばＣＶＤ等により、層間絶縁膜ＩＬとして、例えばＰＳＧ（Phosphsilicate Glass）膜を成膜する。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
次に、図１５に示すように、層間絶縁膜ＩＬ上の全面に、コンタクト溝形成用のレジスト膜（図示は省略）を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜をマスクとして、例えば異方性ドライエッチング等により、コンタクト溝ＣＴを形成する。この異方性ドライエッチングのガス系としては、例えばＡｒ／ＣＨＦ３／ＣＦ４系ガス等を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜を除去する。
次に、例えば異方性ドライエッチングにより、コンタクト溝ＣＴ（またはコンタクトホール）を半導体基板ＳＳ内に延長する。この異方性ドライエッチングのガス系としては、例えばＣｌ２／Ｏ２系ガスを好適なものとして例示することができる。
次に、図１６に示すように、例えばコンタクト溝ＣＴを通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト領域ＰＢＣを形成する。このときのイオン注入条件としては、例えばイオン種をフッ化ボロン（ＢＦ２）、ドーズ量を５×１０１５／ｃｍ２程度、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
同様に、例えばコンタクト溝ＣＴを通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ラッチアップ防止領域ＰＬＰを形成する。このときのイオン注入条件としては、例えばイオン種をボロン、ドーズ量を５×１０１５／ｃｍ２程度、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
次に、図１７に示すように、エミッタ電極ＥＥを形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリングにより、半導体基板ＳＳの表面Ｓａ上の全面にバリアメタル膜としてチタンタングステン（ＴｉＷ）膜を形成する。チタンタングステン膜の厚さは、例えば０．２μｍ程度である。チタンタングステン膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。
次に、例えば６００℃、１０分程度のシリサイドアニールを窒素雰囲気において実施した後、バリアメタル膜上の全面に、コンタクト溝ＣＴを埋め込むように、例えばスパッタリングにより、アルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）を形成する。アルミニウム系金属膜の厚さは、例えば５μｍ程度である。
次に、半導体基板ＳＳの表面Ｓａ上の全面に、エミッタ電極形成用のレジスト膜（図示は省略）を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜をマスクとして、例えばドライエッチングにより、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極ＥＥをパターニングする。このドライエッチングのガス系としては、例えばＣｌ２／ＢＣｌ３系ガス等を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜を除去する。
次に、エミッタ電極ＥＥ上に、例えばポリイミドを主要な成分とする有機膜等からなるファイナルパッシベーション膜ＦＰＦを形成する。ファイナルパッシベーション膜ＦＰＦの厚さは、例えば２．５μｍ程度である。
次に、半導体基板ＳＳの表面Ｓａ上の全面に、開口部形成用のレジスト膜（図示は省略）を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜をマスクとして、例えばドライエッチングにより、ファイナルパッシベーション膜ＦＰＦをパターニングして、前記図１に示すエミッタパッドＥＰ等を開口する。その後、アッシング等により、不要になったレジスト膜を除去する。
次に、図１８に示すように、半導体基板ＳＳの裏面Ｓｂに対して、バックグラインディング処理を施すことによって研削し、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、６０μｍ程度であり、耐圧が１,２００Ｖ程度とすると、最終厚さは１２０μｍ程度であり、耐圧が１,８００Ｖ程度とすると、最終厚さは１８０μｍ程度である。また、必要に応じて、裏面Ｓｂのダメージ除去のためのケミカルエッチング等も実施する。
次に、半導体基板ＳＳの裏面Ｓｂの全面に、例えばイオン注入により、Ｎ型不純物を導入することによって、Ｎ型フィールドストップ領域Ｎｓを形成する。このときのイオン注入条件としては、例えばイオン種をリン、ドーズ量を５×１０１２／ｃｍ２程度、注入エネルギーを３５０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
次に、図１９に示すように、半導体基板ＳＳの裏面Ｓｂの全面に、例えばイオン注入により、Ｐ型不純物を導入することによって、Ｐ＋型第１コレクタ領域ＰＣ１を形成する。このときのイオン注入条件としては、例えばイオン種をボロン、ドーズ量を７×１０１２／ｃｍ２程度、注入エネルギーを４０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
次に、図２０に示すように、半導体基板ＳＳの裏面Ｓｂ上の全面に、Ｐ＋＋型第２コレクタ領域導入用のレジスト膜Ｒ１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ１をマスクとして、例えばイオン注入により、半導体基板ＳＳの裏面ＳｂにＰ型不純物を導入することによって、Ｐ＋＋型第２コレクタ領域ＰＣ２を形成する。このときのイオン注入条件としては、例えばイオン種をボロン、ドーズ量を５×１０１３／ｃｍ２程度、注入エネルギーを４０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ１を除去する。また、必要に応じて、不純物活性化のために、半導体基板ＳＳの裏面Ｓｂに対して、レーザアニール等を実施する。ここで、Ｐ＋＋型第２コレクタ領域ＰＣ２を線状アクティブセル領域ＬＣａに形成する（前記図６等参照）。
次に、図２１に示すように、例えばスパッタリングにより、アルミニウムシリコン（ＡｌＳｉ）、チタン、ニッケルおよび金を順次積層して、半導体基板ＳＳの裏面Ｓｂ上の全面に、コレクタ電極ＣＥを形成する。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、トレンチゲートＩＧＢＴを含む半導体装置が完成する。
このように、本実施の形態１によるトレンチゲートＩＧＢＴでは、半導体基板ＳＳの裏面Ｓｂ側に形成されるコレクタ領域を、相対的に低濃度のＰ＋型第１コレクタ領域ＰＣ１と相対的に高濃度のＰ＋＋型第２コレクタ領域ＰＣ２とで構成する。そして、Ｐ＋＋型第２コレクタ領域ＰＣ２を、平面視において第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１とＮ＋型エミッタ領域ＮＥとの境界および第２線状トレンチゲート電極ＴＧ２が埋め込まれた第２トレンチＴ２とＮ＋型エミッタ領域ＮＥとの境界を含む領域に設けている。これにより、スイッチングオフ損失性能を劣化させることなく、オン電圧が低く、かつ、負荷短絡耐量が高いトレンチゲートＩＧＢＴを備える半導体装置を実現することができる。
（変形例１）
本実施の形態１の変形例１によるトレンチゲートＩＧＢＴを含む半導体装置について図２２を用いて説明する。図２２は、本実施の形態１の変形例１による半導体装置の活性部の一部を拡大して示す要部平面図であり、前記図２にＰ＋＋型第２コレクタ領域を重ねた平面図である。図２２中、Ｐ＋＋型第２コレクタ領域を網掛けのハッチングで示している。
前述の実施の形態１と相違する点は、Ｐ＋＋型第２コレクタ領域ＰＣ２の広さである。すなわち、前述の実施の形態１では、Ｐ＋＋型第２コレクタ領域ＰＣ２を線状アクティブセル領域ＬＣａに設けた。
しかしながら、変形例１では、図２２に示すように、Ｐ＋＋型第２コレクタ領域ＰＣ２を、線状インアクティブセル領域ＬＣｉへ広げている。例えば中央の線状アクティブセル領域ＬＣａとこれを囲む一対の半幅の線状インアクティブセル領域ＬＣｉとから構成される第１線状単位セル領域ＬＣ１に、Ｐ＋＋型第２コレクタ領域ＰＣ２を設けている。
前記図７に示したように、Ｎ＋型エミッタ領域ＮＥから供給された電子は、チャネルおよび電子蓄積層を流れて、半導体基板ＳＳの裏面Ｓｂ側へ到達する。従って、半導体基板ＳＳの表面Ｓａ側から供給された電子の多くは、第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１とＮ型ホールバリア領域ＮＨＢとの界面の真下およびその周辺並びに第２線状トレンチゲート電極ＴＧ２が埋め込まれた第２トレンチＴ２とＮ型ホールバリア領域ＮＨＢとの界面の真下およびその周辺のコレクタ電極ＣＥへ到達する。しかし、一部の電子はＮ−型ドリフト領域ＮＤを移動する際に、半導体基板ＳＳの裏面Ｓｂの法線方向に角度を有して徐々に拡散する。
そこで、変形例１では、Ｎ＋型エミッタ領域ＮＥから供給された電子をＰ＋＋型第２コレクタ領域ＰＣ２の正孔で相殺する実効性を高めるために、前述の実施の形態１よりもＰ＋＋型第２コレクタ領域ＰＣ２を広く設けている。但し、前述の実施の形態１よりもＰ＋＋型第２コレクタ領域ＰＣ２を広く設けたことにより、前述の実施の形態１よりもスイッチングオフ損失性能は劣化すると考えられる。
（変形例２）
本実施の形態１の変形例２によるトレンチゲートＩＧＢＴを含む半導体装置について図２３を用いて説明する。図２３は、本実施の形態１の変形例２による半導体装置の活性部の一部を拡大して示す要部平面図であり、前記図２にＰ＋＋型第２コレクタ領域を重ねた平面図である。図２３中、Ｐ＋＋型第２コレクタ領域を網掛けのハッチングで示している。
前述の実施の形態１と相違する点は、Ｐ＋＋型第２コレクタ領域ＰＣ２の広さである。すなわち、前述の実施の形態１では、Ｐ＋＋型第２コレクタ領域ＰＣ２を線状アクティブセル領域ＬＣａに設けた。
しかしながら、変形例２では、図２３に示すように、Ｐ＋＋型第２コレクタ領域ＰＣ２を、平面視においてＮ＋型エミッタ領域ＮＥおよびその周辺のみに設けている。
前記図７に示したように、Ｎ＋型エミッタ領域ＮＥから供給された電子は、チャネルおよび電子蓄積層を流れて、半導体基板ＳＳの裏面Ｓｂ側へ到達する。従って、半導体基板ＳＳの表面Ｓａ側から供給された電子の多くは、第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１とＮ型ホールバリア領域ＮＨＢとの界面の真下およびその周辺並びに第２線状トレンチゲート電極ＴＧ２が埋め込まれた第２トレンチＴ２とＮ型ホールバリア領域ＮＨＢとの界面の真下およびその周辺のコレクタ電極ＣＥへ到達する。
そこで、変形例２では、Ｎ＋型エミッタ領域ＮＥから供給された電子の多くが到達すると考えられる領域のみにＰ＋＋型第２コレクタ領域ＰＣ２を設ける。但し、前述の実施の形態１よりもＰ＋＋型第２コレクタ領域ＰＣ２を狭くしたことにより、スイッチングオフ損失性能は向上し、Ｋｉｒｋ効果により負荷短絡耐量は低下すると考えられる。
（変形例３）
本実施の形態１の変形例３によるトレンチゲートＩＧＢＴを含む半導体装置について図２４および図２５を用いて説明する。図２４（ａ）および（ｂ）はそれぞれ、本実施の形態１の変形例３による半導体装置を示す表面側および裏面側の要部平面図であり、図２４（ａ）は、前記図１にＰ＋型第１コレクタ領域を重ねた平面図、図２４（ｂ）は、半導体基板を裏面側からコレクタ電極を透過して見た平面図である。図２４（ａ）および（ｂ）中、Ｐ＋型第１コレクタ領域を網掛けのハッチングで示している。図２５は、本実施の形態１の変形例３による半導体装置の一部を拡大して示す要部断面の概略図である。
前述の実施の形態１と相違する点は、Ｐ＋型第１コレクタ領域ＰＣ１の広さおよびＰ＋＋型第２コレクタ領域ＰＣ２の有無である。すなわち、前述の実施の形態１では、半導体基板ＳＳの裏面Ｓｂ側全面に、Ｐ＋型第１コレクタ領域ＰＣ１を形成し、Ｐ＋＋型第２コレクタ領域ＰＣ２を線状アクティブセル領域ＬＣａに設けた。
しかしながら、変形例３では、図２４（ａ）に示すように、Ｐ＋＋型第２コレクタ領域ＰＣ２は形成せず、Ｐ＋型第１コレクタ領域ＰＣ１を、平面視においてエミッタ電極ＥＥおよびゲート電極ＧＥと重なる領域に形成する。すなわち、図２５に示すように、セル形成領域の半導体基板ＳＳの裏面Ｓｂ側のみにＰ＋型第１コレクタ領域ＰＣ１を形成し、それ以外にはＰ＋型第１コレクタ領域ＰＣ１は形成しない。従って、図２４（ｂ）に示すように、セル形成領域の半導体基板ＳＳの裏面ＳｂにはＰ＋型第１コレクタ領域ＰＣ１が露出し、セル形成領域以外の半導体基板ＳＳの裏面ＳｂにはＮ型フィールドストップ領域Ｎｓが露出することになる。
前記図７に示したように、Ｎ＋型エミッタ領域ＮＥから供給された電子は、チャネルおよび電子蓄積層を流れて、半導体基板ＳＳの裏面Ｓｂ側へ到達する。従って、半導体基板ＳＳの表面Ｓａ側から供給された電子は、セル形成領域のコレクタ電極ＣＥへ到達する。一方、半導体チップＳＣの外周部からは電子は供給されないため、不要に半導体基板ＳＳの裏面ＳｂにＰＮＰ構造を作り、ラッチアップの懸念を残す必要はない。
そこで、変形例３では、セル形成領域の半導体基板ＳＳの裏面Ｓｂ側のみにＰ＋型第１コレクタ領域ＰＣ１を設ける。但し、前述の実施の形態１よりもスイッチングオフ損失性能は劣化すると考えられる。なお、Ｐ＋型第１コレクタ領域ＰＣ１の濃度が低いと、Ｋｉｒｋ効果により負荷短絡耐量が低下する懸念があることから、変形例３では、前述の実施の形態１よりもＰ＋型第１コレクタ領域ＰＣ１の濃度を高くしてもよい。
（変形例４）
本実施の形態１の変形例４によるトレンチゲートＩＧＢＴを含む半導体装置について図２６および図２７を用いて説明する。図２６は、本実施の形態１の変形例４による半導体装置を示す表面側の要部平面図であり、前記図１にＰ＋型第１コレクタ領域を重ねた平面図である。図２６中、Ｐ＋型第１コレクタ領域を網掛けのハッチングで示している。図２７は、本実施の形態１の変形例４による半導体装置の活性部の一部を拡大して示す要部平面図であり、前記図２にＰ＋＋型第２コレクタ領域を重ねた平面図である。図２７中、Ｐ＋＋型第２コレクタ領域を網掛けのハッチングで示している。
前述の実施の形態１と相違する点は、Ｐ＋型第１コレクタ領域ＰＣ１の広さである。すなわち、前述の実施の形態１では、半導体基板ＳＳの裏面Ｓｂ側全面に、Ｐ＋型第１コレクタ領域ＰＣ１を形成し、Ｐ＋＋型第２コレクタ領域ＰＣ２を線状アクティブセル領域ＬＣａに設けた。
しかしながら、変形例４では、図２６に示すように、Ｐ＋型第１コレクタ領域ＰＣ１を、平面視においてエミッタ電極ＥＥおよびゲート電極ＧＥと重なる領域に形成する。そして、図２７に示すように、Ｐ＋＋型第２コレクタ領域ＰＣ２を、前述の実施の形態１と同様に、線状アクティブセル領域ＬＣａに設けている。従って、前記図２４（ｂ）と同様に、セル形成領域の半導体基板ＳＳの裏面ＳｂにはＰ＋型第１コレクタ領域ＰＣ１が露出し、セル形成領域以外の半導体基板ＳＳの裏面ＳｂにはＮ型フィールドストップ領域Ｎｓが露出することになる。しかし、Ｐ＋型第１コレクタ領域ＰＣ１内には、複数のＰ＋＋型第２コレクタ領域ＰＣ２が露出することになる。
前記図７に示したように、Ｎ＋型エミッタ領域ＮＥから供給された電子は、チャネルおよび電子蓄積層を流れて、半導体基板ＳＳの裏面Ｓｂ側へ到達する。従って、半導体基板ＳＳの表面Ｓａ側から供給された電子は、セル形成領域のコレクタ電極ＣＥへ到達する。一方、半導体チップＳＣの外周部からは電子は供給されないため、不要に半導体基板ＳＳの裏面ＳｂにＰＮＰ構造を作り、ラッチアップの懸念を残す必要はない。
そこで、変形例４では、セル形成領域の半導体基板ＳＳの裏面Ｓｂ側のみにＰ＋型第１コレクタ領域ＰＣ１およびＰ＋＋型第２コレクタ領域ＰＣ２を設ける。
（実施の形態２）
本実施の形態２によるトレンチゲートＩＧＢＴを図２８および図２９を用いて説明する。図２８は、本実施の形態２による半導体装置の活性部の一部を拡大して示す要部平面図である。図２９は、図２８に示すＤ−Ｄ線に沿った要部断面図である。
ここで説明するトレンチゲートＩＧＢＴは、互いに間隔を空けて３つのトレンチゲート電極が配列し、中央に配置されたトレンチゲート電極が、ゲート電極と電気的に接続され、両端に配置された２つのトレンチゲート電極の各々が、エミッタ電極と電気的に接続された、所謂ＥＧＥ型のトレンチゲートＩＧＢＴである。前述の実施の形態１によるトレンチゲートＩＧＢＴと比較すると、線状アクティブセル領域ＬＣａ、線状インアクティブセル領域ＬＣｉおよび線状ホールコレクタセル領域ＬＣｃの構造が相違する。従って、以下の説明では原則として、前述の実施の形態１によるトレンチゲートＩＧＢＴと異なる部分のみを説明する。
図２８に示すように、本実施の形態２による線状単位セル領域ＬＣは、線状ハイブリッドセル領域ＬＣｈと、その両側の半幅の線状インアクティブセル領域ＬＣｉとから構成されており、線状ハイブリッドセル領域ＬＣｈの幅Ｗｈは、線状インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭い。
線状ハイブリッドセル領域ＬＣｈは、相互に面対象である第１線状ハイブリッドサブセル領域ＬＣｈ１と第２線状ハイブリッドサブセル領域ＬＣｈ２とから構成されている。第１線状ハイブリッドサブセル領域ＬＣｈ１は、前記図２に示した線状アクティブセル領域ＬＣａの右ハーフセルと線状ホールコレクタセル領域ＬＣｃの左ハーフセルとを一体化したハイブリッドセルである。一方、第２線状ハイブリッドサブセル領域ＬＣｈ２は、前記図２に示した線状アクティブセル領域ＬＣａの左ハーフセルと線状ホールコレクタセル領域ＬＣｃの右ハーフセルとを一体化したハイブリッドセルである。
すなわち、線状ハイブリッドセル領域ＬＣｈは、中央に、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続された第１線状トレンチゲート電極ＴＧ１がくるように、第１線状ハイブリッドサブセル領域ＬＣｈ１と第２線状ハイブリッドサブセル領域ＬＣｈ２とを組み合わせたものということができる。従って、本実施の形態２では、第１線状ハイブリッドサブセル領域ＬＣｈ１の幅Ｗｈ１と第２線状ハイブリッドサブセル領域ＬＣｈ２の幅Ｗｈ２とは、同一または実質的に同一である。
また、エミッタ電極ＥＥと電気的に接続される第２線状トレンチゲート電極ＴＧ２および第３線状トレンチゲート電極ＴＧ３が、線状インアクティブセル領域ＬＣｉを挟んでその両側に分かれている。従って、相互接続は、端部トレンチゲート電極ＴＧｐに加えて、第２線状トレンチゲート電極ＴＧ２および第３線状トレンチゲート電極ＴＧ３と同層の多結晶シリコン膜からなる接続用ゲート引き出しパッド（エミッタ接続部）ＴＧｘを設けることによって実現している。そして、第２線状トレンチゲート電極ＴＧ２および第３線状トレンチゲート電極ＴＧ３をエミッタ電極ＥＥと電気的に接続するコンタクト溝ＣＴが、接続用ゲート引き出しパッド（エミッタ接続部）ＴＧｘに平面的に内包されている。このような構造とすることによって、接続の信頼性をさらに向上させることができる。
次に、図２８のＤ−Ｄ線に沿った断面構造について図２９を用いて説明する。
図２９に示すように、半導体基板ＳＳの主要部は、Ｎ−型ドリフト領域ＮＤが占めており、半導体基板ＳＳの裏面Ｓｂ側には、Ｎ−型ドリフト領域ＮＤに接してＮ型フィールドストップ領域Ｎｓが設けられている。Ｎ型フィールドストップ領域Ｎｓの不純物濃度は、例えば１×１０１５〜１×１０１７／ｃｍ３程度である。
さらに、Ｎ型フィールドストップ領域ＮｓのＮ−型ドリフト領域ＮＤと反対側に、Ｎ型フィールドストップ領域Ｎｓに接してＰ＋型第１コレクタ領域ＰＣ１およびＰ＋＋型第２コレクタ領域ＰＣ２が設けられている。そして、Ｐ＋＋型第２コレクタ領域ＰＣ２は、第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１を挟んだ第１線状ハイブリッドサブセル領域ＬＣｈ１の半幅と第２線状ハイブリッドセル領域ＬＣｈ２の半幅に設けた。Ｐ＋＋型第２コレクタ領域ＰＣ２の不純物濃度は、Ｐ＋型第１コレクタ領域ＰＣ１の不純物濃度よりも高く、Ｐ＋型第１コレクタ領域ＰＣ１の不純物濃度は、例えば１×１０１６〜１×１０１７／ｃｍ３程度であり、Ｐ＋＋型第２コレクタ領域ＰＣ２の不純物濃度は、例えば１×１０１７〜１×１０１８／ｃｍ３程度である。
さらに、半導体基板ＳＳの裏面Ｓｂ上には、Ｐ＋型第１コレクタ領域ＰＣ１およびＰ＋＋型第２コレクタ領域ＰＣ２と電気的に接続するコレクタ電極ＣＥが設けられている。
半導体基板ＳＳの表面Ｓａ側には、そのほぼ全面（セル形成領域ＣＲのほぼ全面）に、Ｐ型ボディ領域ＰＢが設けられている。
第１線状ハイブリッドサブセル領域ＬＣｈ１と第２線状ハイブリッドサブセル領域ＬＣｈ２との境界部における半導体基板ＳＳの表面Ｓａ側には、第１トレンチＴ１が設けられており、その内部には、ゲート絶縁膜ＧＩを介して、第１線状トレンチゲート電極ＴＧ１が設けられている。
第１線状トレンチゲート電極ＴＧ１は、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続されている。また、第１線状トレンチゲート電極ＴＧ１は、半導体基板ＳＳに形成された第１トレンチＴ１の下端部から上部にわたり埋め込まれている。
一方、線状ハイブリッドセル領域ＬＣｈと線状インアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの表面Ｓａ側には、第２トレンチＴ２および第３トレンチＴ３が設けられており、それぞれの内部には、ゲート絶縁膜ＧＩを介して、第２線状トレンチゲート電極ＴＧ２および第３線状トレンチゲート電極ＴＧ３が設けられている。
第２線状トレンチゲート電極ＴＧ２および第３線状トレンチゲート電極ＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。また、第２線状トレンチゲート電極ＴＧ２は、半導体基板ＳＳに形成された第２トレンチＴ２の下端部から上部にわたり埋め込まれている。同様に、第３線状トレンチゲート電極ＴＧ３は、半導体基板ＳＳに形成された第３トレンチＴ３の下端部から上部にわたり埋め込まれている。
第１線状ハイブリッドサブセル領域ＬＣｈ１および第２線状ハイブリッドサブセル領域ＬＣｈ２において、半導体基板ＳＳの表面Ｓａ側には、第１線状トレンチゲート電極ＴＧ１側にのみＮ＋型エミッタ領域ＮＥが設けられており、コンタクト溝ＣＴの下端部には、Ｐ＋型ボディコンタクト領域ＰＢＣが設けられている。このＰ＋型ボディコンタクト領域ＰＢＣの下には、Ｐ＋型ラッチアップ防止領域ＰＬＰが設けられており、Ｐ＋型ラッチアップ防止領域ＰＬＰの下には、Ｎ型ホールバリア領域ＮＨＢが設けられている。
線状インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの表面Ｓａ側には、Ｐ型ボディ領域ＰＢの下に、例えば第１、第２および第３トレンチＴ１，Ｔ２およびＴ３よりも深いＰ型フローティング領域ＰＦが設けられている。
半導体基板ＳＳの表面Ｓａ上のほぼ全面には、例えば酸化シリコン等からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極ＥＥが設けられており、コンタクト溝ＣＴを介して、Ｎ＋型エミッタ領域ＮＥおよびＰ＋型ボディコンタクト領域ＰＢＣと接続されている。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなるファイナルパッシベーション膜ＦＰＦが形成されている。
前述の実施の形態１において説明したように（前記図７参照）、ゲート電極と電気的に接続された第１線状トレンチゲート電極ＴＧ１に正電圧を印加すると、第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１の側面のＰ型ボディ領域ＰＢにチャネル（反転層）が形成され、チャネルは深さ方向（半導体基板ＳＳの裏面Ｓｂ方向）へ広がる。さらに、第１トレンチＴ１の側面のＮ型ホールバリア領域ＮＨＢに電子蓄積層が形成され、電子蓄積層は深さ方向（半導体基板ＳＳの裏面Ｓｂ方向）へ広がる。そして、Ｎ＋型エミッタ領域ＮＥから供給された電子は、チャネルおよび電子蓄積層を流れて、半導体基板ＳＳの裏面Ｓｂ側へ到達する。従って、半導体基板ＳＳの表面Ｓａ側から供給された電子は、第１トレンチＴ１とＮ型ホールバリア領域ＮＨＢとの界面の真下およびその周辺のコレクタ電極ＣＥへ到達しやすい。
そこで、本実施の形態２では、第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１とＮ型ホールバリア領域ＮＨＢとの界面の真下を含む半導体基板ＳＳの裏面Ｓｂ側領域にＰ＋＋型第２コレクタ領域ＰＣ２を設ける。言い換えれば、平面視において第１線状トレンチゲート電極ＴＧ１が埋め込まれた第１トレンチＴ１とＮ＋型エミッタ領域ＮＥとの界面を含むように、Ｐ＋＋型第２コレクタ領域ＰＣ２を設ける。これにより、前述の実施の形態１とほぼ同様の効果を得ることができて、スイッチングオフ損失性能を劣化させることなく、オン電圧が低く、かつ、負荷短絡耐量が高いトレンチゲートＩＧＢＴを備える半導体装置を実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＥ コレクタ電極
ＣＲ セル形成領域
ＣＴ コンタクト溝
ＤＰＳ 多結晶シリコン膜
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＦＰ フィールドプレート
ＦＰＦ ファイナルパッシベーション膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＧＲ ガードリング
ＧＴＧ ゲート配線−トレンチゲート電極接続部
ＨＭ ハードマスク膜
ＩＬ 層間絶縁膜
ＬＣ 線状単位セル領域
ＬＣ１ 第１線状単位セル領域
ＬＣ２ 第２線状単位セル領域
ＬＣａ 線状アクティブセル領域
ＬＣａａ アクティブセクション
ＬＣａｉ インアクティブセクション
ＬＣｃ 線状ホールコレクタセル領域
ＬＣｈ 線状ハイブリッドセル領域
ＬＣｈ１ 第１線状ハイブリッドサブセル領域
ＬＣｈ２ 第２線状ハイブリッドサブセル領域
ＬＣｉ 線状インアクティブセル領域
ＮＤ Ｎ−型ドリフト領域
ＮＥ Ｎ＋型エミッタ領域
ＮＨＢ Ｎ型ホールバリア領域
Ｎｓ Ｎ型フィールドストップ領域
ＰＢ Ｐ型ボディ領域
ＰＢＣ，ＰＢＣｐ Ｐ＋型ボディコンタクト領域
ＰＣ１ Ｐ＋型第１コレクタ領域
ＰＣ２ Ｐ＋＋型第２コレクタ領域
ＰＦ，ＰＦｐ Ｐ型フローティング領域
ＰＬＰ Ｐ＋型ラッチアップ防止領域
Ｒ１ レジスト膜
Ｓａ 表面
Ｓｂ 裏面
ＳＣ 半導体チップ
ＳＳ 半導体基板
Ｔ トレンチ
Ｔ１ 第１トレンチ
Ｔ２ 第２トレンチ
Ｔ３ 第３トレンチ
Ｔ４ 第４トレンチ
ＴＧ 線状トレンチゲート電極
ＴＧ１ 第１線状トレンチゲート電極
ＴＧ２ 第２線状トレンチゲート電極
ＴＧ３ 第３線状トレンチゲート電極
ＴＧ４ 第４線状トレンチゲート電極
ＴＧｃ 連結トレンチゲート電極（エミッタ接続部）
ＴＧｐ 端部トレンチゲート電極
ＴＧｘ 接続用ゲート引き出しパッド（エミッタ接続部）
ＴＧｗ ゲート引き出し部
ＴＧｚ 端部連結トレンチゲート電極

Claims (9)

  1. 平面視において第１領域と第２領域を有する第１主面、および前記第１主面と反対側の第２主面を有する半導体基板と、
    前記半導体基板に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域と前記第１主面との間の前記半導体基板に設けられた前記第１導電型と異なる第２導電型の第２半導体領域と、
    前記第１半導体領域と前記第２主面との間の前記半導体基板に設けられた前記第２導電型の第３半導体領域と、
    前記第１領域に配置され、前記第２半導体領域を貫通する第１溝と、
    前記第１領域に配置され、前記第２半導体領域を貫通し、前記第１溝と離間して設けられた第２溝と、
    前記第１領域において前記第２半導体領域上に設けられ、前記第１溝と前記第２溝の間に配置された前記第１導電型の第４半導体領域と、
    前記第１溝の内部に第１ゲート絶縁膜を介して設けられた第１トレンチゲート電極と、
    前記第２溝の内部に第２ゲート絶縁膜を介して設けられた第２トレンチゲート電極と、
    前記第２領域に配置され、前記第２半導体領域を貫通する第３溝と、
    前記第２領域に配置され、前記第２半導体領域を貫通し、前記第３溝と離間して設けられた第４溝と、
    前記第３溝の内部に第３ゲート絶縁膜を介して設けられた第３トレンチゲート電極と、
    前記第４溝の内部に第４ゲート絶縁膜を介して設けられた第４トレンチゲート電極と、
    前記第１主面上に設けられ、前記第４半導体領域、前記第３トレンチゲート電極および前記第４トレンチゲート電極と電気的に接続されたエミッタ電極と、
    を有し、
    前記第３半導体領域は、前記第１領域において第５半導体領域と、前記第２領域において第６半導体領域とを含み、
    前記第５半導体領域は、前記第２導電型の第１不純物濃度を有し、
    前記第６半導体領域は、前記第２導電型の第２不純物濃度を有し、
    前記第１不純物濃度は、前記第２不純物濃度よりも高い、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第５半導体領域は、平面視において前記第４半導体領域と重なり合う、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１不純物濃度は１×１０１７〜１×１０１８／ｃｍ３、前記第２不純物濃度は１×１０ １６ 〜１×１０ １７ ／ｃｍ ３ である、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記半導体基板の厚さは、３０〜２００μｍ、前記第３半導体領域の前記第２主面からの深さは、０．２５〜１．０μｍである、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１トレンチゲート電極および前記第２トレンチゲート電極は、ゲート電極と電気的に接続し、前記第２半導体領域は前記エミッタ電極と電気的に接続し、前記第３半導体領域は第３電極と電気的に接続する、半導体装置。
  6. （ａ）第１主面および前記第１主面と反対側の第２主面を有する第１導電型の半導体基板を準備する工程、
    （ｂ）前記半導体基板の前記第１主面から第１深さを有する第１溝および第２溝を、互いに離間して形成する工程、
    （ｃ）前記第１溝の内部に第１絶縁膜からなる第１ゲート絶縁膜を介して第１導電膜からなる第１トレンチゲート電極を形成し、前記第２溝の内部に前記第１絶縁膜からなる第２ゲート絶縁膜を介して前記第１導電膜からなる第２トレンチゲート電極を形成する工程、
    （ｄ）前記半導体基板の前記第１主面から前記第１深さよりも浅い第２深さを有する前記第１導電型と異なる第２導電型の第１半導体領域を形成する工程、
    （ｅ）前記第１半導体領域内に、前記半導体基板の前記第１主面から前記第２深さよりも浅い第３深さを有する前記第１導電型の第２半導体領域を、前記第１溝の第１側面に接するように形成する工程、
    （ｆ）前記半導体基板の前記第１主面上に層間絶縁膜を形成した後、前記層間絶縁膜上に前記第１トレンチゲート電極と電気的に接続するゲート電極並びに前記第２トレンチゲート電極、前記第１半導体領域および前記第２半導体領域と電気的に接続するエミッタ電極を形成する工程、
    （ｇ）前記半導体基板を前記第２主面側から研削する工程、
    （ｈ）前記半導体基板の前記第２主面に前記第２導電型の不純物をイオン注入して、前記第２主面側に第３半導体領域を形成する工程、
    （ｉ）平面視において、前記半導体基板の前記第２主面上に、前記第２トレンチゲート電極を覆い、かつ前記第１トレンチゲート電極を露出するレジスト膜を形成する工程、
    （ｊ）パターニングされた前記レジスト膜をマスクとして、前記半導体基板の前記第２主面に前記第２導電型の不純物をイオン注入して、前記第２主面側に第４半導体領域を形成する工程、
    （ｋ）前記半導体基板の前記第２主面上に、前記第３半導体領域および前記第４半導体領域と電気的に接続する第３電極を形成する工程、
    を含み、
    前記第４半導体領域は、平面視において前記第１溝と前記第２半導体領域との界面を含む領域に形成される、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第４半導体領域は、平面視において前記第２半導体領域を含む領域に形成される、半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記第３半導体領域の不純物濃度は１×１０１６〜１×１０１７／ｃｍ３、前記第４半導体領域の不純物濃度は１×１０１７〜１×１０１８／ｃｍ３である、半導体装置の製造方法。
  9. 請求項６記載の半導体装置の製造方法において、
    前記（ｇ）工程の研削によって、前記半導体基板の厚さを３０〜２００μｍとする、半導体装置の製造方法。
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