JP5216801B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
電力用の半導体装置のひとつの例として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）がある。ＩＧＢＴにおいては、コレクタ電極上に、ｐ形コレクタ層及びｎ形ベース層がこの順に積層され、その上に複数本のストライプ状のトレンチゲート電極が設けられている。そして、トレンチゲート電極間の領域にはｐ形ベース層が設けられており、このｐ形ベース層の上層部分の一部に、エミッタ電極に接続されたｎ形エミッタ層が設けられている。
ＩＧＢＴにおいては、トレンチゲート電極に正電位が印加されることにより、ｐ形ベース層にＭＯＳチャネルが形成し、ｎ形エミッタ層から電子が導入されると共にｐ形コレクタ層から正孔が導入されて、コレクタ電極とエミッタ電極との間に電流が流れる。
最近では、オン状態でのコレクタ電極とエミッタ電極との間の飽和電圧（Ｖｃｅ（ｓａｔ））を下げるために、素子表面近傍の蓄積キャリア（例えば、正孔）の排出を抑制する方法が開示されている（例えば、特許文献１参照）。この先行例では、ｎ形バリア層をｐ形ベース層の直下に設け、素子表面近傍の蓄積キャリアの排出を抑制している。
しかしながら、ｎ形バリア層の濃度については、ｎ形バリア層とｐ形ベース層との間での降伏を抑制する都合上、その濃度を高くすることができない。これにより、飽和電圧（Ｖｃｅ（ｓａｔ））には限界が生じ、半導体装置の特性が向上しないという問題があった。
特開２００８−２２７２５１号公報
本発明の目的は、半導体装置の特性をさらに向上させることにある。
本発明の一態様によれば、第１の主電極と、前記第１の主電極の上に設けられた第１導電型のベース層と、前記第１導電型のベース層の上に設けられ、交互に配列された第１導電型のバリア層および第２導電型の拡散層と、前記第１導電型のバリア層の上に設けられた第２導電型のベース層と、前記第２導電型のベース層および前記第１導電型のバリア層と、前記第２導電型の拡散層との間に絶縁膜を介して設けられたトレンチ状の第１の導電体層および第２の導電体層と、前記第２導電型の拡散層に電気的に接続されず、前記第２導電型のベース層に接続された第２の主電極と、を備え、前記第１導電型のバリア層の不純物濃度は、前記第１導電型のベース層の不純物濃度よりも高く、前記第１導電型のバリア層および前記第２導電型の拡散層の底面は、前記第１の導電体層および前記第２の導電体層の下端よりも前記第１の主電極側に位置し、前記第１導電型のバリア層と前記第２導電型の拡散層とは、前記第１の導電体層および前記第２の導電体層の先端近傍で超接合を形成していることを特徴とする半導体装置が提供される。
本発明によれば、半導体装置の特性がさらに向上する。
第１の実施の形態に係る半導体装置の要部断面模式図である。 第１の実施の形態に係る半導体装置の要部平面模式図である。 半導体装置１の作用効果を説明する図である。 比較例に係る半導体装置１００の作用効果を説明する図である。 ｎ形バリア層の濃度とブレークダウン電圧（Ｖｃｅｓ）との関係図である。 第２の実施の形態に係る半導体装置の要部断面模式図である。 第３の実施の形態に係る半導体装置の要部断面模式図である。 第３の実施の形態に係る半導体装置の要部平面模式図である。 半導体装置３の作用効果を説明する図である。 第４の実施の形態に係る半導体装置の要部断面模式図である。 第５の実施の形態に係る半導体装置の要部断面模式図である。 インバータ回路を含む交流・直流変換回路の要部図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の要部断面模式図である。
図２は、第１の実施の形態に係る半導体装置の要部平面模式図である。
図１には、図２のＸ−Ｘ’断面が示されている。図２には、図１に例示するエミッタ電極８１、絶縁層７０が表示されていない。
図１、２に示す半導体装置１は、電力用の半導体装置（例えば、ＩＥＧＴ（Injection Enhanced Gate Transistor））であり、第１の主電極であるコレクタ電極８０と、ｐ形コレクタ層１１と、ｎ−形ベース層１３と、ｎ形バリア層１４と、ｐ形拡散層１５と、ｐ形ベース層１６と、ｎ＋形エミッタ層１７と、トレンチ２０、２３、２６と、第２の主電極であるエミッタ電極８１と、を備える。ここで、「コレクタ」については、「ドレイン」と称してもよく、「エミッタ」については、「ソース」と称してもよい。また、不純物の導電型については、ｎ形を第１導電型とし、ｐ形を第２導電型とする。
図１に示すように、半導体装置１においては、コレクタ電極８０（第１の主電極）の上に、ｐ形コレクタ層１１が設けられている。ｐ形コレクタ層１１の上には、ｎ形バッファ層１２が設けられている。ｎ形バッファ層１２の上には、ｎ−形ベース層１３が設けられている。ｎ−形ベース層１３の不純物濃度は、ｎ形バッファ層１２の不純物濃度よりも低い。ｎ−形ベース層１３は、ドリフト層として機能する。
ｎ−形ベース層１３の上には、ｎ形バリア層１４と、ｐ形拡散層１５とが設けられている。ｎ形バリア層１４と、ｐ形拡散層１５とは、ｎ−形ベース層１３の上で、交互に配列されいている。ｎ形バリア層１４の不純物濃度は、ｎ−形ベース層１３の不純物濃度よりも高い。ｎ形バリア層１４の上面は、ｐ形拡散層１５の上面よりも低い。換言すれば、ｎ形バリア層１４は、ｎ−形ベース層１３の主面からｐ形拡散層１５側に向かい凸状に形成されている。ｎ形バリア層１４の上には、ｐ形ベース層１６が設けられている。ｐ形ベース層１６の表面には、選択的にｎ＋形エミッタ層１７と、ｐ＋形コンタクト層１８が設けられている。ｐ形ベース層１６およびｐ形拡散層１５の表面からコレクタ電極８０側に向かい、複数の溝状のトレンチが形成されている。トレンチは、ｐ形ベース層１６およびｎ形バリア層１４と、ｐ形拡散層１５との間に設けられている。
例えば、ｎ形バリア層１４は、ｐ形拡散層１５により挟まれている。これにより、ｎ形バリア層１４の両側には、２つのｐｎ接合界面が存在する。２つのｐｎ接合界面の中の一つを図中では、矢印Ａで表示し、矢印Ａとは反対側のｐｎ接合界面を矢印Ｂで表示している。
矢印Ａで示すｎ形バリア層１４とｐ形拡散層１５との接合界面においては、ｐ形ベース層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状のトレンチ２０が形成されている。トレンチ２０内には、酸化膜等の絶縁膜２１を介して、例えば、ポリシリコンからなる導電体層２２が設けられている。ｐ形拡散層１５およびｎ形バリア層１４の底面（下面）は、トレンチ２０の下端よりコレクタ電極８０側に位置している。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ２０の先端近傍（下端近傍）でスーパージャンクション（超接合）を形成している。
また、矢印Ｂで示すｎ形バリア層１４とｐ形拡散層１５との接合界面においては、ｐ形ベース層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状のトレンチ２３が形成されている。トレンチ２３内には、酸化膜等の絶縁膜２４を介して、例えば、ポリシリコンからなる導電体層２５が設けられている。ｐ形拡散層１５およびｎ形バリア層１４の底面は、トレンチ２３の下端よりコレクタ電極８０側に位置している。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ２３の先端近傍でスーパージャンクションを形成している。
また、半導体装置１においては、トレンチ２０とトレンチ２３との間に、溝状のトレンチ２６が設けられている。トレンチ２６は、ｎ＋形エミッタ層１７、ｐ形ベース層１６を貫通し、ｎ形バリア層１４にまで到達している。トレンチ２６内には、酸化膜等の絶縁膜２７を介して、例えば、ポリシリコンからなる導電体層２８が設けられている。トレンチ２０、トレンチ２３およびトレンチ２６は、略同じ深さである。
このように、半導体装置１においては、ｐ形拡散層１５およびｎ形バリア層１４の底面は、トレンチ２０、２３、２６の下端よりコレクタ電極８０側に位置している。なお、導電体層２８は、半導体装置１のトレンチゲート電極（制御電極）であり、ゲート配線（図示しない）に電気的に接続されている。導電体層２８は、ｎ＋形エミッタ層１７とｎ形バリア層１４との間の通電を制御する制御電極である。
ｐ＋形コンタクト層１８およびｎ＋形エミッタ層１７は、エミッタ電極８１（第２の主電極）に電気的に接続されている。さらに、トレンチ２０内の導電体層２２およびトレンチ２３内の導電体層２５は、エミッタ電極８１に電気的に接続されている。これにより、トレンチゲート電極である導電体層２８の電位は、導電体層２８の両側に設けられた導電体層２２および導電体層２５によってシールドされる。すなわち、導電体層２２および導電体層２５は、導電体層２８の電気的な遮蔽層として機能する。ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ層１７およびトレンチ２０、２３、２６の表面には、絶縁層７０が設けられている。
また、図２に示すように、半導体装置１においては、それぞれのトレンチ２０、２３、２６が略平行にストライプ状に延在している。延在する方向は、例えば、ｎ−形ベース層１３の主面と略平行な方向である。また、ｎ＋形エミッタ層１７に隣接するように、ｐ＋形コンタクト層１８が設けられている。
図１および図２を参照すると、ｎ＋形エミッタ層１７は、トレンチ２６の両側に位置し、トレンチ２６の側面に接している。ｐ形ベース層１６は、トレンチ２０の側面またはトレンチ２３の側面に接している。ｐ形ベース層１６は、ｎ＋形エミッタ層１７およびｐ＋形コンタクト層１８の下側に設けられている。ｐ形ベース層１６は、ｎ＋形エミッタ層１７またはｐ＋形コンタクト層１８を介して、エミッタ電極８１に電気的に接続されている。
また、半導体装置１においては、各部材の「幅」をトレンチ２０、２３、２６がストライプ状に延在する方向に対し略垂直、且つｎ−形ベース層１３の主面と略平行な方向の幅で定義した場合、ｐ形拡散層１５で挟まれたｎ形バリア層１４の幅は、ｐ形拡散層１５の幅よりも狭く構成されている。
例えば、コレクタ電極８０上でｎ形バリア層１４およびｐ形ベース層１６が占める領域をメインセル９０とし、コレクタ電極８０上でｐ形拡散層１５が占める領域をサブセル９１とした場合、メインセル９０の幅は、サブセル９１の幅よりも狭く構成されてる。例えば、サブセル９１の幅は、メインセル９０の幅の２〜５倍程度に調整されている。
メインセル９０およびサブセル９１は、トレンチ２０、２３、２６が延在する方向に延在し、交互に配置されている。メインセル９０は、ゲート電極である導電体層２８、ｐ形ベース層１６、ｎ＋形エミッタ層１７、ｎ形バリア層１４を備えることからＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として機能する。このため、メインセル９０におけるｐ形ベース層１６およびｎ＋形エミッタ層１７の不純物濃度および面積は、ＭＯＳＦＥＴに要求される性能に応じて決定される。一方、ｎ形バリア層１４の不純物濃度は、ｎ−形ベース層１３の不純物濃度より高い濃度とされる。但し、ｎ形バリア層１４とｐ形拡散層１５とのｐｎ接合界面から空乏層が充分に広がる程度に、不純物濃度が調整されている。
なお、ｐ形コレクタ層１１、ｎ形バッファ層１２、ｎ−形ベース層１３、ｎ形バリア層１４、ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ層１７、ｐ＋形コンタクト層１８の材質は、例えば、シリコン（Ｓｉ）を主成分としている。コレクタ電極８０、エミッタ電極８１の材質は、金属である。絶縁膜２１、２４、２７の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
次に、半導体装置１の作用効果について説明する。
図３は、半導体装置１の作用効果を説明する図である。
図３に示す半導体装置１のエミッタ電極８１の電位を、例えば、接地電位とし、コレクタ電極８０に接地電位よりも高い電位を印加した状態で、導電体層２８に閾値以上の電位を印加する。すると、ｐ形ベース層１６における絶縁膜２７に接する領域にチャネルが形成される。これにより、メインセル９０に形成されたＭＯＳＦＥＴがオン状態となり、ｎ＋形エミッタ層１７からチャネルを介してｎ形バリア層１４に電子が流れる（図中の矢印ｅ（電子）参照）。この際、ｐ形コレクタ層１１からｎ形バッファ層１２を介してｎ−形ベース層１３に正孔が流れる（矢印ｈ（正孔）参照）。この結果、コレクタ電極８０とエミッタ電極８１との間で、電流が流れる。
このとき、エミッタ電極８１は、メインセル９０のみに接続されており、サブセル９１には接続されていない。ｎ−形ベース層１３内の正孔は、上述したｐ＋形コンタクト層１８を通じて、メインセル９０を介してのみ半導体装置１の外部に排出される。半導体装置１においては、メインセル９０のほか、導電に寄与しないサブセル９１が設けられているため、正孔に対する障壁が形成される。さらに、半導体装置１には、ｐ形ベース層１６の下側に、ｎ形バリア層１４が配置されている。これにより、正孔のｐ形ベース層１６への流れ込み量が少なくなる。この効果は、メインセル９０の幅がより狭くなるほど、あるいは、ｎ形バリア層１４の濃度を高くするほど顕著になる。その結果、相対的にｎ＋形エミッタ層１７を介した電子の注入量が多くなり、ｐ形ベース層１６の下側のｎ形バリア層１４、ｎ−形ベース層１３のキャリア濃度が高くなる。
また、半導体装置１においては、メインセル９０に、ｎ−形ベース層１３よりも不純物濃度が高いｎ形バリア層１４が凸状に設けられているため、ｎ形半導体層を流れる電子のパスが増加する。
このため、半導体装置１においては、オン抵抗が低くなる。
また、半導体装置１においては、トレンチゲート電極である導電体層２８の両側に設けられた導電体層２２、２５がエミッタ電極８１に接続されている。このため、スイッチング時において、導電体層２８の電位は、導電体層２８の両側に設けられた導電体層２２および導電体層２５によってシールドされる。すなわち、半導体装置１の導電体層２８は、サブセル９１のｐ形拡散層１５の電位変動の影響を受け難く、半導体装置１のゲートミラー容量が大きく減少する。例えば、導電体層２８を０〜１５Ｖの範囲で駆動する場合、導電体層２８の電位が０Ｖより低くなるアンダーシューティングが抑制される。これにより、半導体装置１においては、より高速のスイッチング動作が可能になる。
一方、半導体装置１の導電体層２８に閾値より低い電位が印加されると、ｐ形ベース層１６からチャネルが消失して、メインセル９０に形成されたＭＯＳＦＥＴがオフ状態となる。これにより、コレクタ電極８０とエミッタ電極８１との間の電圧が上昇し、ｎ形バリア層１４には、コレクタ電極８０からｐ形コレクタ層１１、ｎ形バッファ層１２およびｎ−形ベース層１３を通じて正電位が伝導する。一方、ｐ形拡散層１５は、絶縁膜２１、２４を介して導電体層２２、２５とカップリングしているため、相対的にコレクタ電極８０の電圧よりも低い電位になる。この結果、ｎ−形ベース層１３およびｎ形バリア層１４には、正の電位が印加され、ｐ形拡散層１５には、負の電位が印加される。
半導体装置１においては、トレンチ２０、２３の先端近傍で、ｎ形バリア層１４とｐ形拡散層１５とによるスーパージャンクションが形成されている。従って、トレンチ２０、２３の先端近傍のｐｎ接合界面からメインセル９０内に空乏層が拡がる。その結果、ｐ形ベース層１６とｎ形バリア層１４との接合界面におけるアバランシェ降伏が抑制される。また、空乏層が拡がることにより、トレンチ２０、２３、２６の先端近傍の電界強度も緩和され、トレンチ先端近傍で生じ得るアバランシェ降伏も抑制される。また、スーパージャンクションを形成することで、ｎ形バリア層１４の不純物濃度を高くすることができ、コレクタ電極８０とエミッタ電極８１との間の飽和電圧Ｖｃｅ（ｓａｔ）を低減することができる。
また、サブセル９１におけるトレンチ２０、２３のピッチは、メインセル９０におけるトレンチ２０、２３、２６のピッチよりも大きいが、ｐ形拡散層１５がトレンチ２０、２３、２６よりも深く形成されているために、トレンチ先端の電界集中は緩和される。これにより、トレンチ先端近傍の耐圧低下が抑制される。
これに対し、図４は、比較例に係る半導体装置１００の作用効果を説明する図である。
比較例に係る半導体装置１００においては、メインセル９０に、ｎ−形ベース層１３０よりも不純物濃度が高いｎ形バリア層１４０が設けられている。しかし、ｎ形バリア層１４０およびｐ形拡散層１５０の底面は、トレンチ２０、２３、２６の下端よりも高い位置にある。このため、半導体装置１００においては、トレンチ２０、２３の先端近傍にスーパージャンクションが存在しない構成になる。
半導体装置１００の構成では、トレンチ２０、２３、２６の先端は、ｎ−形ベース層１３０中に形成されているために、ｎ形バリア層１４０がない場合と同等の高い耐圧が得られる。しかしながら、特性を改善するために（例えば、ｎ形バリア層１４０のバリア性を向上させるために）、さらにｎ形バリア層１４０のインプラドーズ量を高くしていくと、ｎ形不純物が拡散し、あるところでｎ形バリア層１４０の底面はトレンチ２０、２３、２６の下端よりコレクタ電極８０側に位置するようになる。そのとき、半導体装置１００においては、トレンチ２０、２３、２６の先端近傍の不純物濃度が高くなるために、トレンチ先端近傍でのアバランシェ降伏が半導体装置１に比べ起き易くなる。特に、半導体装置１００のｎ形バリア層１４０とｐ形拡散層１５０とは、スーパージャンクションを形成していないので、ｎ形バリア層１４０の不純物濃度については、ｎ形バリア層１４の不純物濃度よりも高くすることができない。このように、半導体装置１００においては、ｎ形バリア層１４０とｐ形ベース層１６とのｐｎ接合界面におけるアバランシェ降伏を抑制するために、ｎ形バリア層１４０の不純物濃度に上限が生じてしまう。これにより、半導体装置１００の飽和電圧Ｖｃｅ（ｓａｔ）は、半導体装置１の飽和電圧Ｖｃｅ（ｓａｔ）よりも高くなってしまう。
図５は、ｎ形バリア層の濃度とブレークダウン電圧（Ｖｃｅｓ）との関係図である。図５の横軸には、ｎ形バリア層１４、１４０の不純物濃度（Ｑｎｂ×１０１３ｃｍ−２）が示され、縦軸には、ブレークダウン電圧Ｖｃｅｓ（Ｖ）が示されている。
例えば、目標とするブレークダウン電圧Ｖｃｅｓ（Ｖ）を１０５０Ｖとした場合、半導体装置１００では、ｎ形バリア層１４０の不純物濃度が１．０×１０１３ｃｍ−２以上で目的値（１０５０Ｖ）よりも下がるのに対し、半導体装置１では、ｎ形バリア層１４の不純物濃度が２．０×１０１３ｃｍ−２〜４．０×１０１３ｃｍ−２で目的値（１０５０Ｖ）よりも高くなっている。このように、半導体装置１の耐圧は、半導体装置１００の耐圧よりも高くなる。
次に、他の実施の形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については、適宜説明を省略する。
（第２の実施の形態）
図６は、第２の実施の形態に係る半導体装置の要部断面模式図である。
図６に示す半導体装置２は、逆導通型の電力用半導体装置（例えば、ＲＣ（Reverse Conducting）−ＩＥＧＴ）である。半導体装置２では、コレクタ電極８０の上に、ｐ形コレクタ層１１が選択的に設けられている。例えば、メインセル９０においては、コレクタ電極８０の上に、ｐ形コレクタ層１１が設けられておらず、ｎ形バッファ層１２がコレクタ電極８０に直接的に接続されている。すなわち、ｐ形コレクタ層１１の一部が取り除かれ、第１の主電極であるコレクタ電極８０がｐ形コレクタ層１１を介さず、ｎ−形ベース層１３に電気的に接続された部分がある。
半導体装置２のメインセル９０におけるＭＯＳＦＥＴについては、半導体装置１と同様の効果を有する。ただし、半導体装置２においては、ｎ形バッファ層１２の一部がコレクタ電極８０に接続されているために、コレクタ電極８０の電位を、例えば、接地電位とし、エミッタ電極８１に接地電位よりも高い電位を印加した場合（順バイアス）でも、エミッタ電極８１から、ｐ形ベース層１６、ｎ形バリア層１４、ｎ−形ベース層１３、ｎ形バッファ層１２、コレクタ電極８０を通じて電流を流すことができる。
すなわち、半導体装置２のメインセル９０においては、ＭＯＳＦＥＴのほか、ダイオードが内蔵されている。例えば、メインセル９０には、コレクタ電極８０の上に、ｎ形バッファ層１２、ｎ−形ベース層１３が設けられ、ｎ−形ベース層１３の上にｎ形バリア層１４が設けられ、ｎ形バリア層１４の上にｐ形ベース層１６が設けられている。ｐ形ベース層１６には、ｐ＋形コンタクト層１８またはｎ＋形エミッタ層１７を介してエミッタ電極８１が接続されている。すなわち、エミッタ電極８１をアノード、コレクタ電極８０をカソードとした場合、アノード・カソード間にｐｎダイオードが形成されている。
また、半導体装置２においては、ｐ形拡散層１５およびｎ形バリア層１４の底面がトレンチ２０、２３、２６の下端よりコレクタ電極８０側に位置している。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ２０、２３の先端近傍でスーパージャンクションを形成している。
内蔵ダイオードにおいては、メインセル９０の幅をサブセル９１の幅より小さくすることにより、その面積をより小さくすることができる。また、ｎ形バリア層１４の不純物濃度を半導体装置１と同様に高くすることができる。このため、アノード側から注入される正孔に対するバリア性が向上する。従って、半導体装置２の内蔵ダイオードにおいては、アノード側からの正孔注入をより抑制することができる。
アノード側からの正孔注入をより抑制する方法として、ＨｅやＨ＋をｐ形ベース層１６下のｎ−形ベース層１３に注入する方法がある。ＨｅやＨ＋がｎ−形ベース層１３に注入されると、ｎ−形ベース層１３において正孔の寿命が短命になり、内蔵ダイオードへの正孔注入が抑制される。しかし、このような方法では高温になると、逆バイアス印加時の漏れ電流が大きくなったり、コストが高くなるという問題がある。
半導体装置２においては、ＨｅやＨ＋の注入工程を略すことができ、耐性が高く、低コストの内蔵ダイオードが形成される。また、内蔵ダイオードにおいては、アノード側からの正孔注入がｎ形バリア層１４によって抑制されるので、順バイアスから逆バイアスに切り換えても、逆回復電流が減少し、ダイオードの応答性（レスポンス）が向上する。
（第３の実施の形態）
図７は、第３の実施の形態に係る半導体装置の要部断面模式図である。
図８は、第３の実施の形態に係る半導体装置の要部平面模式図である。
図７には、図８のＸ−Ｘ’断面が示されている。図８には、図７に例示するエミッタ電極８１、絶縁層７０が表示されていない。
図７に示す半導体装置３は、電力用の半導体装置（例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor））であり、第１の主電極であるコレクタ電極８０と、ｐ形コレクタ層１１と、ｎ−形ベース層１３と、ｎ形バリア層１４と、ｐ形拡散層１５と、ｐ形ベース層１６と、ｎ＋形エミッタ層１７と、トレンチ２０、２３、２６と、第２の主電極であるエミッタ電極８１と、を備える。ここで、「コレクタ」については、「ドレイン」と称してもよく、「エミッタ」については、「ソース」と称してもよい。また、不純物の導電型については、ｎ形を第１導電型とし、ｐ形を第２導電型とする。
図７に示すように、半導体装置３においては、コレクタ電極８０（第１の主電極）の上に、ｐ形コレクタ層１１が設けられている。ｐ形コレクタ層１１の上には、ｎ形バッファ層１２が設けられている。ｎ形バッファ層１２の上には、ｎ−形ベース層１３が設けられている。ｎ−形ベース層１３の不純物濃度は、ｎ形バッファ層１２の不純物濃度よりも低い。ｎ−形ベース層１３は、ドリフト層として機能する。
ｎ−形ベース層１３の上には、ｎ形バリア層１４と、ｐ形拡散層１５とが設けられている。ｎ形バリア層１４と、ｐ形拡散層１５とは、ｎ−形ベース層１３の上で、交互に配列されいている。ｎ形バリア層１４の不純物濃度は、ｎ−形ベース層１３の不純物濃度よりも高い。ｎ形バリア層１４の上面は、ｐ形拡散層１５の上面よりも低い。換言すれば、ｎ形バリア層１４は、ｎ−形ベース層１３の主面からｐ形拡散層１５側に向かい凸状に形成されている。ｎ形バリア層１４の上には、ｐ形ベース層１６が設けられている。ｐ形ベース層１６の表面には、選択的にｎ＋形エミッタ層１７およびｐ＋コンタクト層が設けられている。ｐ形ベース層１６およびｐ形拡散層１５の表面からコレクタ電極８０側に向かい、複数の溝状のトレンチが形成されている。トレンチは、ｐ形ベース層１６およびｎ形バリア層１４と、ｐ形拡散層１５との間に設けられている。
例えば、ｎ形バリア層１４は、ｐ形拡散層１５により挟まれている。これにより、ｎ形バリア層１４の両側には、２つのｐｎ接合界面が存在する。２つのｐｎ接合界面の中の一つを図中では、矢印Ａで表示し、矢印Ａとは反対側のｐｎ接合界面を矢印Ｂで表示している。
矢印Ａで示すｎ形バリア層１４とｐ形拡散層１５との接合界面においては、ｐ形ベース層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状のトレンチ３０が形成されている。トレンチ３０内には、酸化膜等の絶縁膜３１を介して、例えば、ポリシリコンからなる導電体層３２が設けられている。ｐ形拡散層１５およびｎ形バリア層１４の底面（下面）は、トレンチ３０の下端よりコレクタ電極８０側に位置している。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ３０の先端近傍（下端近傍）でスーパージャンクション（超接合）を形成している。
また、矢印Ｂで示すｎ形バリア層１４とｐ形拡散層１５との接合界面においては、ｐ形ベース層１６およびｎ＋形エミッタ層１７の表面からコレクタ電極８０側に向かい、溝状のトレンチ３３が形成されている。トレンチ３３内には、酸化膜等の絶縁膜３４を介して、例えば、ポリシリコンからなる導電体層３５が設けられている。ｐ形拡散層１５およびｎ形バリア層１４の底面は、トレンチ２３の下端よりコレクタ電極８０側に位置している。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ３３の先端近傍でスーパージャンクションを形成している。トレンチ３０およびトレンチ３３は、略同じ深さである。
このように、半導体装置３においては、ｐ形拡散層１５およびｎ形バリア層１４の底面は、トレンチ３０、３３の下端よりコレクタ電極８０側に位置している。なお、導電体層３２、３５は、半導体装置３のトレンチゲート電極であり、ゲート配線（図示しない）に電気的に接続されている。導電体層３２、３５は、ｎ＋形エミッタ層１７とｎ形バリア層１４との間の通電を制御する制御電極である。
ｐ＋形コンタクト層１８およびｎ＋形エミッタ層１７は、エミッタ電極８１（第２の主電極）に電気的に接続されている。ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ層１７およびトレンチ３０、３３の表面には、絶縁層７０が設けられている。
また、図８に示すように、半導体装置３においては、それぞれのトレンチ３０、３３が略平行にストライプ状に延在している。延在する方向は、例えば、ｎ−形ベース層１３の主面と略平行な方向である。また、ｎ＋形エミッタ層１７に隣接するように、ｐ＋形コンタクト層１８が設けられている。ｎ＋形エミッタ層１７は、トレンチ３０の側面またはトレンチ３３の側面に接している。
図７および図８を参照すると、ｐ形ベース層１６は、ｎ＋形エミッタ層１７下のトレンチ３０の側面またはトレンチ３３の側面に接している。ｐ形ベース層１６は、ｎ＋形エミッタ層１７およびｐ＋形コンタクト層１８の下側に設けられている。ｐ形ベース層１６は、ｎ＋形エミッタ層１７またはｐ＋形コンタクト層１８を介して、エミッタ電極８１に電気的に接続されている。
コレクタ電極８０上でｎ形バリア層１４およびｐ形ベース層１６が占める領域をメインセル９０とし、コレクタ電極８０上でｐ形拡散層１５が占める領域をサブセル９１とした場合、メインセル９０およびサブセル９１は、トレンチ３０、３３が延在する方向に延在し、交互に配置されている。メインセル９０は、ゲート電極である導電体層３２、３５、ｐ形ベース層１６、ｎ＋形エミッタ層１７、ｎ形バリア層１４を備えることからＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として機能する。このため、メインセル９０におけるｐ形ベース層１６およびｎ＋形エミッタ層１７の不純物濃度および面積は、ＭＯＳＦＥＴに要求される性能に応じて決定される。一方、ｎ形バリア層１４の不純物濃度は、ｎ−形ベース層１３の不純物濃度より高い濃度とされる。但し、ｎ形バリア層１４とｐ形拡散層１５とのｐｎ接合界面から空乏層が充分に広がる程度に、不純物濃度が調整されている。
なお、ｐ形コレクタ層１１、ｎ形バッファ層１２、ｎ−形ベース層１３、ｎ形バリア層１４、ｐ形拡散層１５、ｐ形ベース層１６、ｎ＋形エミッタ層１７、ｐ＋形コンタクト層１８の材質は、例えば、シリコン（Ｓｉ）を主成分としている。コレクタ電極８０、エミッタ電極８１の材質は、金属である。絶縁膜３１、３４の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
次に、半導体装置３の作用効果について説明する。
図９は、半導体装置３の作用効果を説明する図である。
図９に示す半導体装置３のエミッタ電極８１の電位を、例えば、接地電位とし、コレクタ電極８０に接地電位よりも高い電位を印加した状態で、導電体層３２、３５に閾値以上の電位を印加する。すると、ｐ形ベース層１６における絶縁膜３１、３４に接する領域にチャネルが形成される。これにより、メインセル９０に形成されたＭＯＳＦＥＴがオン状態となり、ｎ＋形エミッタ層１７からチャネルを介してｎ形バリア層１４に電子が流れる（図中の矢印ｅ（電子）参照）。この際、ｐ形コレクタ層１１からｎ形バッファ層１２を介してｎ−形ベース層１３に正孔が流れる（矢印ｈ（正孔）参照）。この結果、コレクタ電極８０とエミッタ電極８１との間で、電流が流れる。
また、半導体装置３においては、メインセル９０に、ｎ−形ベース層１３よりも不純物濃度が高いｎ形バリア層１４が凸状に設けられているため、ｎ形半導体層を流れる電子のパスが増加する。このため、半導体装置３においては、オン抵抗が低くなる。
一方、半導体装置３の導電体層３２、３５に閾値より低い電位が印加されると、ｐ形ベース層１６からチャネルが消失して、メインセル９０に形成されたＭＯＳＦＥＴがオフ状態となる。これにより、コレクタ電極８０とエミッタ電極８１との間の電圧が上昇し、ｎ形バリア層１４には、コレクタ電極８０からｐ形コレクタ層１１、ｎ形バッファ層１２およびｎ−形ベース層１３を通じて正電位が伝導する。一方、ｐ形拡散層１５は、絶縁膜３１、３４を介して導電体層３２、３５とカップリングしているため、相対的にコレクタ電極８０の電圧よりも低い電位になる。この結果、ｎ−形ベース層１３およびｎ形バリア層１４には、正の電位が印加され、ｐ形拡散層１５には、負の電位が印加される。
半導体装置３においては、トレンチ３０、３３の先端近傍で、ｎ形バリア層１４とｐ形拡散層１５とによるスーパージャンクションが形成されている。従って、トレンチ２０、２３の先端近傍のｐｎ接合界面からメインセル９０内に空乏層が拡がる。その結果、ｐ形ベース層１６とｎ形バリア層１４との接合界面におけるアバランシェ降伏が抑制される。また、空乏層が拡がることにより、トレンチ３０、３３の先端近傍の電界強度も緩和され、トレンチ先端近傍で生じ得るアバランシェ降伏も抑制される。また、スーパージャンクションを形成することで、ｎ形バリア層１４の不純物濃度を高くすることができ、コレクタ電極８０とエミッタ電極８１との間の飽和電圧Ｖｃｅ（ｓａｔ）を低減することができる。
（第４の実施の形態）
図１０は、第４の実施の形態に係る半導体装置の要部断面模式図である。
図１０に示す半導体装置４は、逆導通型の電力用半導体装置（例えば、ＲＣ（Reverse Conducting）−ＩＧＢＴ）である。半導体装置４では、コレクタ電極８０の上に、ｐ形コレクタ層１１が選択的に設けられている。例えば、メインセル９０においては、コレクタ電極８０の上に、ｐ形コレクタ層１１が設けられておらず、ｎ形バッファ層１２がコレクタ電極８０に直接的に接続されている。すなわち、ｐ形コレクタ層１１の一部が取り除かれ、第１の主電極であるコレクタ電極８０がｐ形コレクタ層１１を介さず、ｎ−形ベース層１３に電気的に接続された部分がある。
半導体装置４のメインセル９０におけるＭＯＳＦＥＴについては、半導体装置３と同様の効果を有する。ただし、半導体装置４においては、ｎ形バッファ層１２の一部がコレクタ電極８０に接続されているために、コレクタ電極８０の電位を、例えば、接地電位とし、エミッタ電極８１に接地電位よりも高い電位を印加した場合（順バイアス）でも、エミッタ電極８１から、ｐ形ベース層１６、ｎ形バリア層１４、ｎ−形ベース層１３、ｎ形バッファ層１２、コレクタ電極８０を通じて電流を流すことができる。
すなわち、半導体装置４のメインセル９０においては、ＭＯＳＦＥＴのほか、ダイオードが内蔵されている。例えば、メインセル９０には、コレクタ電極８０の上に、ｎ形バッファ層１２、ｎ−形ベース層１３が設けられ、ｎ−形ベース層１３の上にｎ形バリア層１４が設けられ、ｎ形バリア層１４の上にｐ形ベース層１６が設けられている。ｐ形ベース層１６には、ｐ＋形コンタクト層１８またはｎ＋形エミッタ層１７を介して、エミッタ電極８１が接続されている。すなわち、エミッタ電極８１をアノード、コレクタ電極８０をカソードとした場合、アノード・カソード間にｐｎダイオードが形成されている。
また、半導体装置４においては、ｐ形拡散層１５およびｎ形バリア層１４の底面がトレンチ３０、３３の下端よりコレクタ電極８０側に位置している。ｎ形バリア層１４とｐ形拡散層１５とは、トレンチ３０、３３の先端近傍でスーパージャンクションを形成している。
内蔵ダイオードにおいては、メインセル９０の両側に、トレンチ３０、３３を設けることにより、その面積をより小さくすることができる。また、ｎ形バリア層１４の不純物濃度を半導体装置３と同様に高くすることができる。このため、アノード側から注入される正孔に対するバリア性が向上する。従って、半導体装置４の内蔵ダイオードにおいては、アノード側からの正孔注入をより抑制することができる。
アノード側からの正孔注入をより抑制する方法として、ＨｅやＨ＋をｐ形ベース層１６下のｎ−形ベース層１３に注入する方法がある。ＨｅやＨ＋がｎ−形ベース層１３に注入されると、ｎ−形ベース層１３において正孔の寿命が短命になり、内蔵ダイオードへの正孔注入が抑制される。しかし、このような方法では高温になると、逆バイアス印加時の漏れ電流が大きくなったり、コストが高くなるという問題がある。
半導体装置４においては、ＨｅやＨ＋の注入工程を略すことができ、耐性が高く、低コストの内蔵ダイオードが形成される。また、内蔵ダイオードにおいては、アノード側からの正孔注入がｎ形バリア層１４によって抑制されるので、順バイアスから逆バイアスに切り換えても、逆回復電流が減少し、ダイオードの応答性（レスポンス）が向上する。
（第５の実施の形態）
なお、図１および図７の構造において、トレンチが浅くなった場合の変形例について説明する。
図１１は、第５の実施の形態に係る半導体装置の要部断面模式図である。
図１１に示す半導体装置５においては、トレンチ４０、４３、６０、６３が半導体装置１のトレンチ２０、２３、２６、半導体装置３のトレンチ３０、３３よりも浅く構成されている。トレンチ４０内には、絶縁膜４１を介して導電体層４２が形成されている。トレンチ４３内には、絶縁膜４４を介して導電体層４５が形成されている。トレンチ６０内には、絶縁膜６１を介して導電体層６２が形成されている。トレンチ６３内には、絶縁膜６４を介して導電体層６５が形成されている。ｐ形ベース層１６は、トレンチ４０、４３の間に位置し、ｎ＋形エミッタ層１７がトレンチ４０、４３のそれぞれに接している。導電体層６２、６５は、エミッタ電極８１に接続されている。
例えば、図１に示す半導体装置１のトレンチ２０、２３、２６が浅くなると、ｐ形拡散層１５とｐ形ベース層１６の距離が見かけ上、短くなる。
すると、ｐ形ベース層１６、ｎ形バリア層１４、ｐ形拡散層１５、ｎ−形ベース層１３で構成される寄生ｐｎｐｎサイリスタが動作しやすくなり、高電流密度の動作時におけるターンオフを制御できず、素子破壊が起きる場合がある。
しかし、半導体装置５では、この現象を回避するために、ｎ形バリア層１４とｐ形拡散層１５による超接合と、ｐ形ベース層１６との間の距離を、トレンチ４０、４３を介在させることにより長くし、寄生ｐｎｐｎサイリスタを動作させ難くしている。これにより半導体装置５では、ターンオフ不良による素子破壊を回避することができる。
さらに、図７に示す半導体装置３に対して、ゲート電極である導電体層４２、４５の電位は、エミッタシールド電極である導電体層６２、６５によってｐ形拡散層１５からシールドされている。従って、ゲート電極である導電体層４２、４５は、ｐ形拡散層１５の電位変動の影響を受け難くなる。
ここで、トレンチ４０とトレンチ６０との間、およびトレンチ４３とトレンチ６３との間のｐ形半導体層６７、６８は、フローティング電位にすることにより、エミッタ−コレクタ間抵抗を低くすることができる。ただし、スイッチング時には、フローティング電位であるｐ形半導体層６７、６８の電位変動によりゲート容量（ゲート−ドレイン間容量）が増加する虞がある。しかし、半導体装置５では、ｐ形半導体層６７，６８の体積をｐ形拡散層１５に比べて小さくしている。従って、ゲート容量については、より小さくすることができる。
また、ｐ形半導体層６７、６８を抵抗素子を介してエミッタ電極８１に接続すると、ｐ形半導体層６７、６８の電位変動が抑制され、さらに、ゲート容量が小さくなる。なお、エミッタ−コレクタ間の抵抗については、ｐ形半導体層６７、６８の体積を小さくすることで、より小さくすることができる。
上記ｐ形半導体層６７、６８をエミッタ電極８１に接続する抵抗は、ポリシリコンで形成してもよいし、ｐ形半導体層６７、６８の一部分をエミッタ電極８１に接続してもよい。
（第６の実施の形態）
図１２は、インバータ回路を含む交流・直流変換回路の要部図である。
例えば、図１２に示すように、交流電源７５から供給された交流電圧は、コンバータ７６によって、直流電圧に変換される。また、コンバータ７６の出力端子９５からは正電圧が出力され、出力端子９６からは、負電圧が出力される。出力端子９５、９６は、インバータ５０に接続されている。
インバータ５０は、いわゆる６ｉｎ１構造（６個の素子５１〜５６が１つの回路内にある構造）の３相インバータ回路であり、スイッチング素子５１ｔ〜５６ｔのそれぞれと、逆並列に接続されたダイオード５１ｄ〜５５ｄを有する。スイッチング素子５１ｔ〜５６ｔは、例えば、ＩＧＢＴであり、ダイオード５１ｄ〜５５ｄは、例えば、ＦＲＤ（First Recovery Diode）である。
スイッチング素子５１ｔと、スイッチング素子５２ｔとは、直列に接続され、スイッチング素子５３ｔと、スイッチング素子５４ｔとは、直列に接続され、スイッチング素子５５ｔと、スイッチング素子５６ｔとは、直列に接続されている。そして、スイッチング素子５１ｔ、５３ｔ、５５ｔは、出力端子９５に接続され、スイッチング素子５２ｔ、５４ｔ、５６ｔは、出力端子９６に接続されている。さらに、スイッチング素子５１ｔと、スイッチング素子５２ｔとの中間点は、出力端子９７に接続され、スイッチング素子５３ｔと、スイッチング素子５４ｔとの中間点は、出力端子９８に接続され、スイッチング素子５５ｔと、スイッチング素子５６ｔとの中間点は、出力端子９９に接続されている。出力端子９７、９８、９９からは、３相の交流電圧が得られる。
上述した半導体装置２を用いれば、ＩＧＢＴと、ＦＲＤ（First Recovery Diode）とを個別に引用していたインバータが１つの半導体装置２により集約することができる。これにより、回路面積、コストが低減する。特に、半導体装置２を用いた場合は内蔵ダイオードの応答性が向上している。従って、応答性の高いインバータ５０が形成される。なお、半導体装置２を半導体装置４で置き換えても同様の効果が得られる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。例えば、ｐ形コレクタ層１１を取り除いたＭＯＳＦＥＴにも転用できる。
また、本実施の形態では、第１導電型をｎ形とし、第２導電型をｐ形とした場合について説明したが、第１導電型をｐ形とし、第２導電型をｎ形とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１、２、３、４、５、１００ 半導体装置
１１ ｐ形コレクタ層
１２ ｎ形バッファ層
１３、１３０ ｎ−形ベース層
１４、１４０ ｎ形バリア層
１５、１５０ ｐ形拡散層
１６ ｐ形ベース層
１７ ｎ＋形エミッタ層
１８ ｐ＋形コンタクト層
２０、２３、２６、３０、３３、４０、４３、６０、６３ トレンチ
２１、２４、２７、３１、３４、４１、４４、６１、６４ 絶縁膜
２２、２５、２８、３２、３５、４２、４５、６２、６５ 導電体層
５０ インバータ
５１ｄ ダイオード
５１ｔ、５２ｔ、５３ｔ、５４ｔ、５５ｔ、５６ｔ スイッチング素子
６７、６８ ｐ形半導体層
７０ 絶縁層
７５ 交流電源
７６ コンバータ
８０ コレクタ電極
８１ エミッタ電極
９０ メインセル
９１ サブセル
９５、９６、９７、９８、９９ 出力端子

Claims (9)

  1. 第１の主電極と、
    前記第１の主電極の上に設けられた第１導電型のベース層と、
    前記第１導電型のベース層の上に設けられ、交互に配列された第１導電型のバリア層および第２導電型の拡散層と、
    前記第１導電型のバリア層の上に設けられた第２導電型のベース層と、
    前記第２導電型のベース層および前記第１導電型のバリア層と、前記第２導電型の拡散層との間に絶縁膜を介して設けられたトレンチ状の第１の導電体層および第２の導電体層と、
    前記第２導電型の拡散層に電気的に接続されず、前記第２導電型のベース層に接続された第２の主電極と、
    を備え、
    前記第１導電型のバリア層の不純物濃度は、前記第１導電型のベース層の不純物濃度よりも高く、
    前記第１導電型のバリア層および前記第２導電型の拡散層の底面は、前記第１の導電体層および前記第２の導電体層の下端よりも前記第１の主電極側に位置し、
    前記第１導電型のバリア層と前記第２導電型の拡散層とは、前記第１の導電体層および前記第２の導電体層の先端近傍で超接合を形成していることを特徴とする半導体装置。
  2. 前記第１の導電体層と前記第２の導電体層との間に設けられ、前記第２導電型のベース層を貫通し、前記第１導電型のバリア層にまで到達し、絶縁膜を介して設けられたトレンチ状の第３の導電体層をさらに備え、
    前記第２導電型のベース層の表面に、前記第２の主電極に接続された第１導電型のエミッタ層が選択的に設けられ、
    前記第３の導電体層は、前記第１導電型のエミッタ層と前記第１導電型のバリア層との間の通電を制御する制御電極であることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の導電体層および前記第２の導電体層は、前記第１導電型のエミッタ層に電気的に接続されていることを特徴とする請求項２記載の半導体装置。
  4. 前記第２導電型の拡散層で挟まれた前記第１導電型のバリア層の幅は、前記第２導電型の拡散層の幅よりも狭いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１の主電極と、前記第１導電型のベース層と、の間に、第２導電型のコレクタ層がさらに設けられたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第２導電型のコレクタ層の一部が取り除かれ、前記第１の主電極が前記第２の導電型のコレクタ層を介さず、前記第１導電型のベース層に電気的に接続されていることを特徴とする請求項５記載の半導体装置。
  7. 前記第２導電型のベース層の表面に、前記第２の主電極に接続された第１導電型のエミッタ層がさらに選択的に設けられ、
    前記第１の導電体層および前記第２の導電体層は、前記第１導電型のエミッタ層と前記第１導電型のバリア層との間の通電を制御する制御電極であることを特徴とする請求項１記載の半導体装置。
  8. 前記第１の主電極と、前記第１導電型のベース層と、の間に、第２導電型のコレクタ層がさらに設けられたことを特徴とする請求項７記載の半導体装置。
  9. 前記第２導電型のコレクタ層の一部が取り除かれ、前記第１の主電極が前記第２の導電型のコレクタ層を介さず、前記第１導電型のベース層に電気的に接続されていることを特徴とする請求項８記載の半導体装置。
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