KR101870807B1 - 전력 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 상기 전력 반도체 소자는 기판 내에 서로 이격된 제 1 트렌치 및 제 2 트렌치에 각각 배치된 한 쌍의 게이트 전극, 상기 기판 내에서 상기 제 1 트렌치 및 상기 제 2 트렌치 사이에 배치된 제 1 도전형의 바디 영역, 상기 기판 내에서 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역, 및 상기 기판 내에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래로부터 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이를 통과하여 상기 제 1 도전형의 바디 영역까지 이어지는, 제 2 도전형의 드리프트 영역을 포함하며, 상기 드리프트 영역에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이의 제 2 도전형 도핑 농도는 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높은 전력 반도체 소자를 제공한다.

Description

전력 반도체 소자 및 그 제조방법{Power semiconductor device and method of fabricating the same}
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 저항을 낮추고 쇼트서킷과 동적 내압 특성을 개선할 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판 내에 서로 이격된 제 1 트렌치 및 제 2 트렌치에 각각 배치된 한 쌍의 게이트 전극, 상기 기판 내에서 상기 제 1 트렌치 및 상기 제 2 트렌치 사이에 배치된 제 1 도전형의 바디 영역, 상기 기판 내에서 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역, 및 상기 기판 내에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래로부터 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이를 통과하여 상기 제 1 도전형의 바디 영역까지 이어지는, 제 2 도전형의 드리프트 영역을 포함하며, 상기 드리프트 영역에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이의 제 2 도전형 도핑 농도는 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높다.
상기 전력 반도체 소자에서, 상기 제 1 도전형의 바디 영역의 도핑 최대깊이는 상기 제 1 트렌치 및 상기 제 2 트렌치의 깊이 보다 얕으며, 상기 제 1 도전형의 플로팅 영역의 도핑 최대깊이는 상기 제 1 트렌치 및 상기 제 2 트렌치의 깊이 보다 깊을 수 있다. 여기에서, 상기 드리프트 영역에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이 및 상기 제 1 트렌치와 상기 제 2 트렌치 사이의 제 2 도전형 도핑 농도는 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높을 수 있다.
상기 전력 반도체 소자에서, 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이 및 상기 제 1 트렌치와 상기 제 2 트렌치 사이는 베이스 전류의 공급 경로를 포함하되, 상기 한 쌍의 제 1 도전형의 플로팅 영역의 바닥면 영역에서 최대 전기장이 형성될 수 있다.
상기 전력 반도체 소자에서, 상기 기판의 상면에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이 사이를 통과하여 상기 기판의 하면 방향으로의 전기장 수직 분포에서 최대 전기장이 위치하는 깊이는 상기 제 1 트렌치의 깊이 및 상기 제 2 트렌치의 깊이 보다 더 깊을 수 있다.
상기 전력 반도체 소자에서, 상기 기판은 웨이퍼 및 상기 웨이퍼 상에서 성장된 에피층을 포함하되, 상기 제 1 도전형의 플로팅 영역의 하부는 상기 웨이퍼와 상기 에피층의 경계면을 포함할 수 있다.
상기 전력 반도체 소자는 상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 및 제 2 트렌치에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역을 더 포함할 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 웨이퍼 상의 제 1 영역에 제 1 도전형 불순물을 주입하고 상기 웨이퍼의 제 2 영역에 상기 웨이퍼에 함유된 제 2 도전형 도핑 농도 보다 더 높은 농도의 제 2 도전형 불순물을 주입하는 단계, 상기 웨이퍼 상에 에피층을 형성하는 단계, 상기 에피층의 일부를 제거하되, 상기 제 1 영역 및 상기 제 2 영역의 경계를 포함하는 영역에 서로 이격된 제 1 트렌치 및 제 2 트렌치를 각각 형성하는 단계, 상기 불순물을 확산함으로써, 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역을 형성하고, 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래로부터 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이의 영역까지 이어지는 제 2 도전형의 드리프트 영역의 적어도 일부를 형성하는 단계, 상기 제 1 트렌치 및 제 2 트렌치 사이의 영역에 불순물을 주입하여 제 1 도전형의 바디 영역과 상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 및 제 2 트렌치에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역을 형성하는 단계 및 상기 제 1 트렌치 및 제 2 트렌치의 내벽을 절연막으로 라이닝하고 게이트 전극 물질을 충전(filling)하여 게이트 전극을 형성하는 단계를 포함한다.
상기 전력 반도체 소자의 제조방법에서, 베이스 전류의 공급 경로 중 최대 전기장이 형성되는 상기 제 1 도전형의 플로팅 영역의 하부는 상기 웨이퍼와 상기 에피층의 경계면을 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 트렌치 간격이 좁아지더라도 베이스 전류 공급 경로가 형성되고 풍부한 베이스 전류를 공급하며 강건성이 강화된 전력 반도체 소자를 제공할 수 있다. 또한, 셀밀도를 높이면서도 국부적인 온도 상승을 완화하여 쇼트서킷 특성이 개선되며, 동적 내압 저하가 완화될 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 전력 반도체 소자에서 G 방향의 전기장 크기를 도해하는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 기판(1) 내에 서로 이격된 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 배치된 한 쌍의 게이트 전극(50a, 50b)을 포함한다. 여기에서, 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 트렌치(20a) 및 제 2 트렌치(20b) 사이에 배치된 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역(44a,44b)을 포함한다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 트렌치(20a)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30a)을 포함하고, 제 1 트렌치(20b)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30b)을 포함하되, 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b)은 기판(1) 내에서 서로 이격되어 배치된다. 기판(1)의 상면(1s)을 기준으로 플로팅 영역(30a, 30b)의 바닥면 까지의 깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면까지의 깊이보다 더 깊다. 즉, 제 1 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래(12)로부터 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이(14)를 통과하여 제 1 도전형의 바디 영역(42)까지 이어지는, 제 2 도전형의 드리프트 영역(10)을 포함한다. 특히, 드리프트 영역(10)에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이의 제 2 도전형 도핑 농도(N1)는 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래의 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높다.
한편, 제 1 도전형의 바디 영역(42)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 얕으며, 제 1 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다. 여기에서, 드리프트 영역(10)에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이 및 제 1 트렌치(20a)와 제 2 트렌치(20b) 사이의 제 2 도전형 도핑 농도는 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높을 수 있다.
기판(1)의 상부에는 게이트 전극(50a, 50b)과 전기적으로 연결된 도전성 패턴(64)과 소스 영역(44a,44b) 및 바디 영역(42)과 전기적으로 연결된 도전성 패턴(68)을 형성한다. 도전성 패턴(64, 68)은 전극이나 콘택의 역할을 수행하며, 절연패턴(62, 66)이 개재되어 전기적으로 절연될 수 있다. 한편, 기판(1)의 하부에는 컬렉터 전극(72)가 배치되며, 도면에 도시하지는 않았으나, 컬렉터 전극(72)을 형성하기 전에 제 2 도전형의 버퍼층(buffer layer) 및/또는 제 1 도전형의 컬렉터층을 먼저 형성할 수 있다.
앞에서 설명한 본 발명의 일 실시예에 따른 전력 반도체 소자(100)와 비교하여, 플로팅 영역(30a, 30b)이 트렌치(20a, 20b)의 바닥까지 존재하지 않을 경우 트렌치(20a, 20b)의 바닥에 전기장이 증가하는 문제점이 있으며, 플로팅 영역(30a, 30b)이 트렌치(20a, 20b)의 바닥까지만 존재할 경우 IGBT의 베이스 전류를 공급하는 G방향의 MOSFET에서 트렌치(20a, 20b)의 이격거리를 줄일 경우 제 1 도전형 불순물의 확산에 의해 베이스 전류 경로가 제한되어 일정 거리 이하로 셀 피치를 줄일 수 없다는 문제점이 있다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 전력 반도체 소자에서 G 방향의 전기장 크기를 도해하는 그래프이다.
도 1 및 도 2를 함께 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)에서 한 쌍의 제 1 도전형 플로팅 영역(30a, 30b)의 사이(14)에 분포하는 제 2 도전형 도핑 농도(N1)는 제 1 도전형 플로팅 영역(30a, 30b)의 아래(12)에 분포하는 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높으므로, 트렌치(20a, 20b) 사이의 이격거리가 좁아지더라도 베이스 전류 공급 경로가 형성되고 풍부한 베이스 전류를 공급하며, E 면에 최대 전기장이 형성되도록 N1과 P1의 밸런스(Balance)를 형성하여 강건성을 강화할 수 있다.
즉, IGBT의 베이스 전류를 공급하는 G 방향의 MOSFET에서 트렌치 간의 이격 거리(F)를 줄일 경우 플로팅 영역(30a, 30b)의 제 1 도전형 불순물이 확산되어 베이스 전류 경로가 제한되는 현상을 N1 영역을 형성함으로써 개선할 수 있다. 또한, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 구성에 의하면, 동일한 트랜스 컨덕턴스를 가정할 때 더 좁을 이격 거리(F)로 높은 셀 밀도를 형성하여 동일 총 전류에서 G 구간의 전류 밀도를 낮추고 국부적인 온도 상승을 완화하여 쇼트서킷 특성이 개선될 수 있다.
이러한 원리로 IGBT 저항과 쇼트서킷 특성을 개선함과 동시에, 영역(14)의 제 2 도전형 불순물 농도(N1)과 플로팅 영역(30a, 30b)의 제 1 도전형 불순물 농도(P1)의 전하 총량을 조절하여 E 면에 최대 전기장이 형성되도록 하여 강건성이 개선될 수 있다. 여기에서 최대 전기장(G2)이 형성되는 E 면은 트렌치(20a, 20b) 바닥면 보다 낮은 면이다. 한편, 변형된 실싱예에서는, 최대 전기장(G3)이 형성되는 면이 플로팅 영역(30a, 30b)의 바닥면과 동일한 높이를 가질 수도 있다.
전압 인가시 N 타입 공핍(depletion)에서 정적 상태의 전기장과 전하량의 관계를 C 방향의 1차원으로 단순화하면 dE/dx = (1/ε)*n 으로 N 도핑만의 함수로 볼 수 있지만, IGBT 동작시 캐리어가 주입되면 주입된 전하량에 영향을 받아 dE/dx = (1/ε)*(n+h-e)로 변하며, 턴 오프 상태에서 G 구간에서 홀밀도가 과다 상태에 있을 때 일반적 구조에서는 홀 농도 변화에 의한 전기장 변화율 증가로 동일 최대 전기장에서 전기장 면적이 줄어 내압 저하가 급격하게 일어나지만, 본 발명의 구조에서는 트렌치(20a, 20b) 바닥면과 바디 영역(42)의 바닥면 사이에 전기장 변화율 음수 구간을 만들어서 전기장이 기울기가 증가할 때 전기장의 면적이 증가함으로 인해 동적 내압 저하가 완화된다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 3의 (a)와 (b)를 참조하면, 웨이퍼(A) 상의 제 1 영역(I)에 제 1 도전형 불순물을 주입(P1 Implant)하고 웨이퍼(A)의 제 2 영역(II)에 웨이퍼(A)에 함유된 제 2 도전형 도핑 농도 보다 더 높은 농도의 제 2 도전형 불순물을 주입(N1 Implant)한다.
도 3의 (c)를 참조하면, 웨이퍼(A) 상에 에피층(B)을 형성한다. 기판(1)은 웨이퍼(A)와 웨이퍼 상에 에피택셜 성장된 에피층(B)을 포함하는 의미로 이해될 수 있다. 에피층(B)이 성장된 후에 에피층(B)의 상부면을 통하여 추가적으로 불순물을 주입하는 도핑 공정을 수행할 수 있다.
도 3의 (d)를 참조하면, 에피층(B)의 일부를 제거하되, 제 1 영역(I) 및 제 2 영역(II)의 경계를 포함하는 영역에 서로 이격된 제 1 트렌치(20a) 및 제 2 트렌치(20b)를 각각 형성할 수 있다.
도 3의 (e)를 참조하면, 제 1 도전형 및 제 2 도전형의 불순물이 주입된 상태에서 열처리 등을 통한 확산 공정을 통하여, 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b)을 형성할 수 있다. 또한, 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래로부터 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이의 영역까지 이어지는 제 2 도전형의 드리프트 영역(10)의 적어도 일부를 형성할 수 있다. 이 경우, 제 1 도전형의 플로팅 영역(30a, 30b)의 하부는 웨이퍼(A)와 에피층(B)의 경계면(F)을 포함할 수 있다.
도 3의 (f)를 참조하면, 제 1 트렌치(20a) 및 제 2 트렌치(20b) 사이의 영역에 불순물을 주입하여 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역(44a, 44b)을 형성할 수 있다. 계속하여, 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 내벽을 절연막으로 라이닝하고 게이트 전극 물질로 충전(filling)하여 게이트 전극(50a, 50b)을 형성할 수 있다.
도 3의 (g)를 참조하면, 절연막 패턴(66)과 금속 배선 패턴(68)을 추가적으로 형성하여 도 1에 도시된 전력 반도체 소자의 셀 구조를 구현할 수 있다.
이러한 단계들을 포함하는 제조방법으로 구현된 본 발명의 일 실시예에 따른 전력 반도체 소자(100)에서, 베이스 전류의 공급 경로(G) 중 최대 전기장이 형성되는 위치는 웨이퍼(A)와 에피층(B)의 경계면(F)을 포함하는 제 1 도전형의 플로팅 영역(30a, 30b)의 하부일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 기판
10 : 드리프트 영역
20a, 20b : 트렌치
30a, 30b : 플로팅 영역
42 : 바디 영역
44 : 소스 영역
50a, 50b : 게이트 전극

Claims (10)

  1. 기판 내에 서로 이격된 제 1 트렌치 및 제 2 트렌치에 각각 배치된 한 쌍의 게이트 전극;
    상기 기판 내에서 상기 제 1 트렌치 및 상기 제 2 트렌치 사이에 배치된 제 1 도전형의 바디 영역;
    상기 기판 내에서 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역; 및
    상기 기판 내에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래로부터 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이를 통과하여 상기 제 1 도전형의 바디 영역까지 이어지는, 제 2 도전형의 드리프트 영역; 을 포함하고,
    상기 제 1 도전형의 플로팅 영역의 도핑 최대깊이는 상기 제 1 트렌치 및 상기 제 2 트렌치의 깊이 보다 깊으며,
    상기 드리프트 영역에서 상기 한 쌍의 제 1 도전형의 플로팅 영역의 바닥 영역 사이의 제 2 도전형 도핑 농도 및 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이의 제 2 도전형 도핑 농도는 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높아서,
    상기 한 쌍의 제 1 도전형의 플로팅 영역 사이 및 상기 제 1 트렌치와 상기 제 2 트렌치 사이는 베이스 전류의 공급 경로를 포함하되, 상기 드리프트 영역 중에서 상기 한 쌍의 제 1 도전형의 플로팅 영역의 바닥 영역의 레벨(level)에 대응되는 깊이에서 최대 전기장이 형성될 수 있는,
    전력 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 도전형의 바디 영역의 도핑 최대깊이는 상기 제 1 트렌치 및 상기 제 2 트렌치의 깊이 보다 얕은, 전력 반도체 소자.
  3. 제 2 항에 있어서,
    상기 드리프트 영역에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이 및 상기 제 1 트렌치와 상기 제 2 트렌치 사이의 제 2 도전형 도핑 농도는 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높은, 전력 반도체 소자.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 기판의 상면에서 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이 사이를 통과하여 상기 기판의 하면 방향으로의 전기장 수직 분포에서 최대 전기장이 위치하는 깊이는 상기 제 1 트렌치의 깊이 및 상기 제 2 트렌치의 깊이 보다 더 깊은, 전력 반도체 소자.
  6. 제 1 항에 있어서,
    상기 기판은 웨이퍼 및 상기 웨이퍼 상에서 성장된 에피층을 포함하되, 상기 제 1 도전형의 플로팅 영역의 하부는 상기 웨이퍼와 상기 에피층의 경계면을 포함하는, 전력 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 및 제 2 트렌치에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역;을 더 포함하는, 전력 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인, 전력 반도체 소자.
  9. 웨이퍼 상의 제 1 영역에 제 1 도전형 불순물을 주입하고 상기 웨이퍼의 제 2 영역에 상기 웨이퍼에 함유된 제 2 도전형 도핑 농도 보다 더 높은 농도의 제 2 도전형 불순물을 주입하는 단계;
    상기 웨이퍼 상에 에피층을 형성하는 단계;
    상기 에피층의 일부를 제거하되, 상기 제 1 영역 및 상기 제 2 영역의 경계를 포함하는 영역에 서로 이격된 제 1 트렌치 및 제 2 트렌치를 각각 형성하는 단계;
    상기 불순물을 확산함으로써, 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역을 형성하고, 상기 한 쌍의 제 1 도전형의 플로팅 영역 아래로부터 상기 한 쌍의 제 1 도전형의 플로팅 영역 사이의 영역까지 이어지는 제 2 도전형의 드리프트 영역의 적어도 일부를 형성하는 단계;
    상기 제 1 트렌치 및 제 2 트렌치 사이의 영역에 불순물을 주입하여 제 1 도전형의 바디 영역과 상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 및 제 2 트렌치에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역을 형성하는 단계; 및
    상기 제 1 트렌치 및 제 2 트렌치의 내벽을 절연막으로 라이닝하고 게이트 전극 물질을 충전(filling)하여 게이트 전극을 형성하는 단계;
    를 포함하는, 전력 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    베이스 전류의 공급 경로 중 최대 전기장이 형성되는 상기 제 1 도전형의 플로팅 영역의 하부는 상기 웨이퍼와 상기 에피층의 경계면을 포함하는, 전력 반도체 소자의 제조방법.
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