JP6909666B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本開示は半導体装置に関し、例えばＩＥ型トレンチＩＧＢＴに適用可能である。
コレクタ-エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の低いＩＧＢＴ（Insulated Gate Bipolar Transistor）として、トレンチゲートＩＧＢＴが広く使用されているが、伝導度変調を更に促進するため、ＩＥ（Injection Enhancement）効果を利用したＩＥ型トレンチゲートＩＧＢＴが開発されている。このＩＥ型トレンチゲートＩＧＢＴには、セル領域に於いて、実際にエミッタ電極に接続されたアクティブセルと、フローティングＰボディ領域を有するインアクティブセルを交互に配置することにより、半導体基板のデバイス主面側（エミッタ側）にホール（正孔）が蓄積しやすい構造としているものがある（例えば、特開２０１２−２５６８３９号公報、特開２０１３−１４０８８５号公報）。この種のＩＥ型トレンチゲートＩＧＢＴでは、コレクタ側から注入されるホールが、インアクティブセル領域によってエミッタ側へ抜けるのが阻止されることで、アクティブセル領域とコレクタ側との間のホールの濃度が高くなる。ホールの濃度が高くなると、エミッタ（ソース）側からの電子の注入が促進されて、電子の濃度も高くなる。こうして、キャリアの濃度が高くなること（ＩＥ効果）で、伝導度変調が起こり、ＶＣＥ（ｓａｔ）を低くすることが可能になる。
特開２０１２−２５６８３９号公報 特開２０１３−１４０８８５号公報
ＩＥ型トレンチゲートＩＧＢＴを備えた半導体装置では、よりコレクタ-エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くするために、ＩＥ効果を向上させることが求められている。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置はアクティブセル領域とインアクティブセル領域との間にトレンチゲート電極またはトレンチエミッタ電極を備え、トレンチゲート電極およびトレンチエミッタ電極はインアクティブセル領域を挟んで設けられる。
上記半導体装置よれば、よりＩＥ効果を向上させることができる。
ＧＧ型ＩＧＢＴを説明する図 ＧＧ型ＩＧＢＴを説明する図 ＥＧＥ型ＩＧＢＴを説明する図 ＥＧＥ型ＩＧＢＴを説明する図 ＧＧ型ＩＧＢＴの変位電流経路を説明する図 ＧＧ型ＩＧＢＴの変位電流経路を説明する図 ＥＧＥ型ＩＧＢＴの変位電流経路を説明する図 ＥＧＥ型ＩＧＢＴの寄生Ｐチャネル型ＭＯＳＦＥＴを説明する図 ＥＧＥ型ＩＧＢＴの変位電流経路と寄生Ｐチャネル型ＭＯＳＦＥＴを説明する図 ＧＥ−Ｓ型ＩＧＢＴを説明する図 ＧＥ−Ｓ型ＩＧＢＴを説明する図 ＧＧ型ＩＧＢＴの課題を説明する図 ＧＥ−Ｓ型ＩＧＢＴを説明する図 ＥＧＥ−Ｓ型ＩＧＢＴを説明する図 ＥＧＥ−Ｓ型ＩＧＢＴを説明する図 ＥＧＥ−Ｓ型ＩＧＢＴを説明する図 ＧＥ−Ｓ型ＩＧＢＴを説明する図 寄生ＰＮＰバイポーラを説明する図 ＧＥ−Ｓ型ＩＧＢＴの設計自由度を説明する図 ３次元ＴＣＡＤを説明する図 飽和電流の調整前のＶＣＥ（sat）特性を説明する図 飽和電流の調整を説明する図 飽和電流の調整後のＶＣＥ（sat）特性を説明する図 半導体装置の構成例を説明する図 図２３の半導体装置を説明する図 図２３の半導体装置を説明する図 図２３の半導体装置の製造方法を説明する図 図２３の半導体装置の製造方法を説明する図 図２３の半導体装置の製造方法を説明する図 図２３の半導体装置の製造方法を説明する図 図２３の半導体装置の製造方法を説明する図 図２３の半導体装置の製造方法を説明する図 フローティング領域とコンタクト溝との分離構造を説明する図 ＶＣＥ（sat）特性を説明する図 ＶＣＥ（sat）特性を説明する図 電子電流および正孔電流を説明する図 電子濃度および正孔濃度を説明する図 変形例１に係る半導体装置を説明する図 変形例２に係る半導体装置を説明する図 比較例４に係る半導体装置を説明する図 変形例３に係る半導体装置を説明する図 変形例４に係る半導体装置を説明する図 変形例４に係る半導体装置を説明する図 ＴＣＡＤによるキャリア蓄積による電位上昇の抑制効果を説明する図 変形例５に係る半導体装置を説明する図 変形例５に係る半導体装置を説明する図 変形例５に係る半導体装置を説明する図 変形例５に係る半導体装置の電界強度分布を説明する図 変形例５に係る半導体装置の耐圧を説明する図 変形例５に係る半導体装置の耐圧を説明する図 変形例５に係る半導体装置の電流密度を説明する図 変形例５に係る半導体装置のキャリア密度分布を説明する図 変形例６に係る半導体装置を説明する図 変形例７に係る半導体装置を説明する図 変形例８に係る半導体装置を説明する図 変形例８に係る半導体装置を説明する図 スイッチングオフ特性とオン抵抗とのトレードオフを説明する図 変形例９に係る半導体装置を説明する図 変形例９に係る半導体装置を説明する図 変形例１０に係る半導体装置を説明する図 変形例１０に係る半導体装置を説明する図 変形例１１に係る半導体装置を説明する図 電子システムの一例を説明する図 図６１の領域ＡＲ４のモジュールを説明する図 図２３の半導体装置を説明する図
以下、比較例、実施形態、実施例、変形例および応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
＜比較例＞
ＩＥ型トレンチゲートＩＧＢＴとして、アクティブセル領域とインアクティブセル領域との間にトレンチゲート電極を有するＧＧ（ゲート電位接続のトレンチ・ゲート電位接続のトレンチで構成）型ＩＧＢＴと、アクティブセル領域とインアクティブセル領域との間にトレンチエミッタ電極を有し、アクティブセル領域のトレンチエミッタ電極間にトレンチゲート電極を有するＥＧＥ（エミッタ電位接続のトレンチ・ゲート電位接続のトレンチ・エミッタ電位接続のトレンチで構成）型ＩＧＢＴと、がある。本願発明者がＧＧ型ＩＧＢＴ（比較例１）およびＥＧＥ型ＩＧＢＴ（比較例２）について検討した結果を以下に説明する。
まず、比較例に係る半導体装置について図１〜４を用いて説明する。図１はＧＧ型ＩＧＢＴの断面図である。図２は図１の要部拡大図である。図３はＥＧＥ型の断面図である。図４は図２の要部拡大図である。
図１に示すように、ＧＧ型ＩＧＢＴの単位セル領域４０はアクティブセル領域４０ａおよびインアクティブセル領域４０ｉを備え、アクティブセル領域４０ａおよびインアクティブセル領域４０ｉの間に、トレンチゲート電極１４が配置されている。
図２に示すように、アクティブセル領域４０ａにおける半導体基板の主要部を構成するＮ−型ドリフト領域２０の上には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。また、トレンチゲート電極１４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２の上には、層間絶縁膜２６が形成されており、アクティブセル領域４０ａにおける層間絶縁膜２６部分には、半導体基板内部に及ぶコンタクト溝１１が形成されており、このコンタクト溝１１等の底の半導体領域には、上からＰ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３が設けられている。このコンタクト溝１１等を介して、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたメタルエミッタ電極８に接続されている。
ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、インアクティブセル領域４０ｉに蓄積されたホールが、アクティブセル領域４０ａのエミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。
これに対して、インアクティブセル領域４０ｉにおけるＮ−型ドリフト領域２０には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられており、Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１の下端部をカバーするように分布している。
図３に示すように、ＥＧＥ型ＩＧＢＴの単位セル領域４０はアクティブセル領域４０ａおよびインアクティブセル領域４０ｉを備え、アクティブセル領域４０ａおよびインアクティブセル領域４０ｉの間に、トレンチエミッタ電極１４ｅが配置されており、アクティブセル領域４０ａの中央部には、トレンチゲート電極１４が配置されている。
図４に示すように、アクティブセル領域４０ａにおけるＮ−型ドリフト領域２０の上には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。Ｎ＋型エミッタ領域１２はトレンチゲート電極１４側にのみ設けられている。また、トレンチゲート電極１４、トレンチエミッタ電極１４ｅ、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２の上には、層間絶縁膜２６が形成されており、アクティブセル領域４０ａにおける層間絶縁膜２６部分には、トレンチゲート電極１４とトレンチエミッタ電極１４ｅの間の半導体基板内部に及ぶコンタクト溝１１が形成されている。このコンタクト溝１１等の底の半導体領域には、上からＰ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３が設けられている。このコンタクト溝１１等を介して、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたメタルエミッタ電極８に接続されている。
ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、インアクティブセル領域４０ｉに蓄積されたホールが、アクティブセル領域４０ａのエミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。
これに対して、インアクティブセル領域４０ｉにおけるＮ−型ドリフト領域２０には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられており、Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１の下端部をカバーするように分布している。
次に、ゲートへの変位電流発生について図５〜８用いて説明する。図５はＧＧ型ＩＧＢＴの変位電流経路を説明する断面図であり、図６はその等価回路図である。図７ＡはＥＧＥ型ＩＧＢＴの変位電流経路を説明する断面図であり、図８はその等価回路図である。
なお、以下の説明では、ＩＧＢＴがオフ状態（遮断状態）からオン状態に切り替わるスイッチング動作を「ターンオン」、ＩＧＢＴがオン状態からオフ状態（遮断状態）に切り替わるスイッチング動作を「ターンオフ」と称する。そして、ターンオン時の損失を「ターンオン損失」、オン状態の損失を「導通損失」、ターンオフ時の損失を「ターンオフ損失」と称する。
ＧＧ型ＩＧＢＴでは、Ｌ負荷スイッチングさせた時のコレクタ電圧変動によって発生するＰ型フローティング領域の電位変動影響によって、ゲート電位が振動してしまう。
Ｌ負荷スイッチングさせた時、コレクタ電圧変動に伴い、寄生容量を介してゲート側へ変位電流（Ｉdis＝(±)ｄｖｃ／ｄｔ×Ｃ（ここで、Ｃはゲートの酸化膜容量））が発生する。Ｉdis×Ｌ（Ｒ）（ここで、Ｌは例えば配線などのインダクタンスＬ、Ｒはゲート抵抗）によってゲート制御以外の電圧が発生し、発振、破壊耐量低下等の問題を引き起こす。例えば、ターンオフ時には、この影響によって、Ｑdg放電後もゲート電位が一定に保たれ、スイッチングターンオフ損失（Ｅoff）が悪化する。また、ターンオン時には変位電流によって発生した電圧がゲートへ重畳されサージ電圧が発生し、パラレル接続されたスイッチングの安定性の低下、発振、破壊等を引き起こす。
図５と図６に示すように、ＧＧ型ＩＧＢＴの変位電流経路として、寄生容量であるＣgd（Ｃres）、Ｃfpc-Ｃgfpを介してゲートへ流れ込む。このＧＧ型ＩＧＢＴに対して、この変位電流影響を抑制可能とする構造が、図３に示すＥＧＥ型ＩＧＢＴである。図７Ａと図８で示すように、ＥＧＥ型ＩＧＢＴでは、フローティング層を経由する変位電流はエミッタ電位のトレンチによって遮断でき、また構造上Ｃgd（Ｃres）も小さくできるので、ゲートへの変位電流影響は小さくなる。
しかし、図３、４に示すように、ＥＧＥ型ＩＧＢＴではＧＧ型ＩＧＢＴに対してホールの抜け道であるメサ幅（トレンチ−トレンチ間距離）が広くなり、ＩＥ効果を低下させる。また、図７Ｂで示すようにＥＧＥ型ＩＧＢＴでは寄生Ｐチャネル型ＭＯＳＦＥＴ（ＰｃｈＭＯＳＦＥＴ）を形成する。この寄生Ｐチャネル型ＭＯＳＦＥＴのデメリットとして、ターンオン時とオン状態（導通時）においてもホールを排出させる働きがあり、ＩＥ効果を低下させる。なお、ＥＧＥ型ＩＧＢＴに限らず、Ｐ型フローティング領域とエミッタ電位トレンチ（トレンチエミッタ電極）とＮ型ホールバリア領域とＰ＋型ラッチアップ防止領域（Ｐ＋型ボディコンタクト領域、Ｐ型ボディ領域）とによって、寄生Ｐチャネル型ＭＯＥＦＥＴは形成される。
また、性能向上のためＩＥ効果を向上させるためにはメサ幅の狭ピッチ化が必要となるが、プロセス加工精度の制約もあり、高性能化には限界がある。これは、ＧＧ型ＩＧＢＴ、ＥＧＥ型ＩＧＢＴなど、ＩＥ型トレンチＩＧＢＴ全般に共通した課題である。
しかも、ＧＧ型ＩＧＢＴにおいては、メサ幅の狭ピッチ化によって、スイッチング導通時に蓄積したキャリアを、ターンオフ時に引き抜ききれず、スイッチングオフ損失（Ｅoff）が大きく悪化する。
上述したように、ＧＧ型ＩＧＢＴでは、ＩＥ効果はある程度確保されるがゲートへの変位電流影響が大きくスイッチングの安定性が悪い。また、ＥＧＥ型ＩＧＢＴでは、スイッチングの安定性は向上するが、ＩＥ効果は悪化する。
次に、Ｐ型フローティング領域の必要性について説明する。２次元的に見て、Ｐ型フローティング領域を形成することで、導通時のキャリア（正孔）排出経路が狭まり、キャリアに対する抵抗（これを正孔制限要因という。）が増す。正孔制限要因が高いと、キャリア蓄積量が増加し導通損失が低減される。
＜実施形態＞
実施形態に係る半導体装置はアクティブセル領域とインアクティブセル領域との間にトレンチゲート電極またはトレンチエミッタ電極を備え、トレンチゲート電極およびトレンチエミッタ電極はインアクティブセル領域を挟んで設けられる。
実施形態に係る半導体装置はＩＥ型トレンチゲートＩＧＢＴであり、アクティブセル領域とインアクティブセル領域との間にトレンチゲート電極またはトレンチエミッタ電極とを有するＧＥ（ゲート電位接続のトレンチ・エミッタ電位接続のトレンチで構成）型ＩＧＢＴである。なお、アクティブセル領域はＧＧ型ＩＧＢＴよりも狭められているので、以下、ＧＥ−Ｓ（ゲート電位接続のトレンチ・エミッタ電位接続のトレンチで構成−シュリンクタイプ）型ＩＧＢＴという。
図９はＧＥ−Ｓ型ＩＧＢＴの断面図である。図１０は図９の要部拡大図である。
図９に示すように、ＧＥ−Ｓ型ＩＧＢＴの単位セル領域４０はアクティブセル領域４０ａおよびインアクティブセル領域４０ｉを備え、アクティブセル領域４０ａおよびインアクティブセル領域４０ｉの間に、トレンチゲート電極１４とトレンチエミッタ電極１４ｅが配置されている。
図１０に示すように、半導体チップの裏面の半導体領域には、Ｐ＋型コレクタ領域１８が設けられており、その表面にはメタルコレクタ電極１７が設けられている。半導体基板の主要部を構成するＮ−型ドリフト領域２０とＰ＋型コレクタ領域１８との間には、Ｎ型フィールドストップ領域１９が設けられている。アクティブセル領域４０ａにおけるＮ−型ドリフト領域２０の上には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。Ｎ＋型エミッタ領域１２はトレンチゲート電極１４側にのみ設けられている。また、トレンチゲート電極１４、トレンチエミッタ電極１４ｅ、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２の上には、層間絶縁膜２６が形成されており、アクティブセル領域４０ａにおける層間絶縁膜２６部分には、トレンチエミッタ電極１４ｅおよび半導体基板内部に及ぶコンタクト溝１１が形成されている。このコンタクト溝１１等の底の半導体領域には、上からＰ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３が設けられている。このコンタクト溝１１等を介して、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたメタルエミッタ電極８に接続されている。
ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、インアクティブセル領域４０ｉに蓄積されたホールが、アクティブセル領域４０ａのエミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。
これに対して、インアクティブセル領域４０ｉにおけるＮ−型ドリフト領域２０には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられており、Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１の下端部をカバーするように分布している。
ＧＥ−Ｓ型ＩＧＢＴのＩＥ効果について、ＧＧ型ＩＧＢＴと比較して図１１、１２を用いて説明する。図１１はＧＧ型ＩＧＢＴの断面図である。図１２はＧＥ−Ｓ型ＩＧＢＴの断面図である。
図１１に示すように、ＧＧ型ＩＧＢＴでは、Ｐ＋型ボディコンタクト領域２５に対して両サイドにＮ＋型エミッタ領域１２を形成するので、メサ幅（Ｗｍ）の狭ピッチ化には、プロセス加工精度での限界点がある。
一方、ＧＥ−Ｓ型ＩＧＢＴでは片側にＮ＋型エミッタ領域１２を形成することで、図１２に示すようにメサ幅（Ｗｍ）の狭ピッチ化を可能とする。トレンチゲート電極１４とトレンチエミッタ電極１４ｅとの間（Ｗｓ）を狭くしてメサ幅狭ピッチ化することにより、ホールに対する抵抗（正孔制限要因）が大きくなり、ホール蓄積効果が高まって、ＩＥ効果を向上させることができる。
また、ＧＧ型ＩＧＢＴではトレンチゲート電極間を狭くしていくと、ターンオフ時のホール引き抜きが弱くなり、ターンオフ損失が急激に悪化する。一方、ＧＥ−Ｓ型ＩＧＢＴでは、図１２に示すように、片側に（破線Ａの部分に）寄生Ｐチャネル型ＭＯＳＦＥＴを形成することで、メサ幅の狭ピッチ化を進めても、導通時に蓄積したキャリアを、ターンオフ時に効果的に引き抜くことが可能となり、ターンオフ損失の悪化を抑えながらＩＥ効果を向上させることが可能となる。
また、ＧＧ型ＩＧＢＴでは、図１１に示すように、Ｐ型フローティング領域１６の電位変動ＰＶにより、変位電流（Ｉdis）がゲートへ流れ込み、配線のインダクタンス等の影響でゲート電位振動が発生する。一方、ＧＥ−Ｓ型ＩＧＢＴでは、Ｐ型フローティング領域１６に接するトレンチ電極の片側（トレンチエミッタ電極１４ｅ）をエミッタ電位に接続する。こうすることで、図１２の破線Ａの部分に寄生Ｐチャネル型ＭＯＳＦＥＴ形成され、寄生Ｐチャネル型ＭＯＳＦＥＴを介して（矢印Ｂの経路を通って）ホールが排出されることによりＰ型フローティング領域１６の電位変動を抑制することが可能となる。これにより、ゲートへの変位電流発生（フローティング電位変動影響）を抑制することができる。
ここで、フローティング領域を挟むトレンチ電極は、一般的には同電位となる必要があるが、ＧＥ−Ｓ型ＩＧＢＴではフローティング領域はゲート電位のトレンチ電極とエミッタ電位のトレンチ電極に挟まれる。これについては、後述するように、フローティング領域の端部のレイアウト等によって解決することができる。
次に、ＧＥ−Ｓ型ＩＧＢＴのＥＧＥ型ＩＧＢＴに対する改善（効果）について説明する。なお、ＥＧＥ型ＩＧＢＴでは、ＩＥ効果が小さいので、メサ幅狭ピッチ化によって改善を図った比較例３に係るＥＧＥ−Ｓ（エミッタ電位接続のトレンチ・ゲート電位接続のトレンチ・エミッタ電位接続のトレンチで構成−シュリンクタイプ）型ＩＧＢＴと対比して説明する。図１３はＥＧＥ−Ｓ型ＩＧＢＴの断面図である。図１４は図１３の要部拡大図である。
図１４に示すように、ＥＧＥ−Ｓ型ＩＧＢＴは、ＧＥ−Ｓ型ＩＧＢＴと同様に、コンタクト溝１１がトレンチエミッタ電極１４ｅの一部に及び、Ｐ型ボディ領域１５、Ｐ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３の断面積がＥＧＥ型ＩＧＢＴの半部程度になっている。これにより、ＥＧＥ−Ｓ型ＩＧＢＴは、ＥＧＥ型ＩＧＢＴに対してセルピッチ狭ピッチ化によってＩＥ効果の向上が図られる。
（ＩＥ効果の向上（１））
図１５はＥＧＥ−Ｓ型ＩＧＢＴのメサ幅および寄生Ｐチャネル型ＭＯＳＦＥＴを示す図である。図１６はＧＥ−Ｓ型ＩＧＢＴのメサ幅および寄生Ｐチャネル型ＭＯＳＦＥＴを示す図である。
図１５、１６に示すように、二つの単位セル領域（同じ横幅）で比較する。同じ単位セル領域幅に対して、ＧＥ−Ｓ型ＩＧＢＴでは、正孔の抜け道であるメサ幅がＥＧＥ−Ｓ型ＩＧＢＴの１／２となりキャリア蓄積量は増加する。トレンチゲート電極１４とトレンチエミッタ電極１４ｅとの間隔は同じだが、ホールの抜け道であるトレンチゲート電極−トレンチエミッタ電極間は、ＥＧＥ−Ｓ型ＩＧＢＴで４Ｗｓに対して、ＧＥ−Ｓ型ＩＧＢＴでは２Ｗｓとなっていることが分かる。
また、二つのユニットセルに対する寄生Ｐチャネル型ＭＯＳＦＥＴ（破線Ａの部分）の形成数も、４か所から２か所に減っており、ホール排出も抑制される。
以上の２点から、ＧＥ−Ｓ型ＩＧＢＴはＥＧＥ−Ｓ型ＩＧＢＴよりもＩＥ効果を向上させることが可能となる。
（ＩＥ効果の向上（２））
図１７は寄生ＰＮＰバイポーラトランジスタを説明する図である。
ＩＥ型ＩＧＢＴの半導体装置のセル形成領域には、オン状態（ゲートにプラスの電圧(例えば＋１５Ｖ)が印加されて、コレクタ-エミッタ間が導通し、ＶＣＥ（ｓａｔ）が発生している状態）において動作する第１寄生ＰＮＰバイポーラトランジスタＢＰ１および第２寄生ＰＮＰバイポーラトランジスタＢＰ２が形成される。
第１寄生ＰＮＰバイポーラトランジスタＢＰ１は、アクティブセル領域４０ａに形成され、Ｐ＋型コレクタ領域１８−Ｎ型半導体領域（Ｎ−型ドリフト領域２０、Ｎ型ホールバリア領域２４およびＮ＋型エミッタ領域１２）−Ｐ＋型半導体領域（Ｐ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３）から成る。第２寄生ＰＮＰバイポーラトランジスタＢＰ２は、インアクティブセル領域４０ｉに形成され、Ｐ＋型コレクタ領域１８−Ｎ型半導体領域（Ｎ−型ドリフト領域２０、Ｎ型ホールバリア領域２４およびＮ＋型エミッタ領域１２）−Ｐ＋型半導体領域（（Ｐ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３から成る。
一般に、ＩＥ効果を向上させるためには、Ｎ−型ドリフト領域２０に蓄積されるキャリア（正孔）の濃度を高めて、Ｎ−型ドリフト領域２０の抵抗を下げることが有効である。これを実現するためには、第１寄生ＰＮＰバイポーラトランジスタＢＰ１および第２寄生ＰＮＰバイポーラトランジスタＢＰ２の働き（活性化）を強める必要がある。
ここで、オン状態（ゲートにプラスの電圧(例えば＋１５Ｖ)が印加）におけるＮ＋型エミッタ領域１２からの電子供給が、第１寄生ＰＮＰバイポーラトランジスタＢＰ１および第２寄生ＰＮＰバイポーラトランジスタＢＰ２へのベース電流供給となる。従って、第１寄生ＰＮＰバイポーラトランジスタＢＰ１および第２寄生ＰＮＰバイポーラトランジスタＢＰ２の働き（活性化）を強めるためには、両者への充分な電子供給を行うことが必要である。しかし、電子が供給されるＮ＋型エミッタ領域１２から、インアクティブセル領域４０ｉに形成される第２寄生ＰＮＰバイポーラトランジスタＢＰ２までの距離は、電子が供給されるＮ＋型エミッタ領域１２から、アクティブセル領域４０ａに形成される第１寄生ＰＮＰバイポーラトランジスタＢＰ１までの距離よりも遠い。これにより、第２寄生ＰＮＰバイポーラトランジスタＢＰ２のベース抵抗が第１寄生ＰＮＰバイポーラトランジスタＢＰ１のベース抵抗よりも大きくなり、電子電流供給量に差異が生じる。
このため、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））を低くするために、Ｐ型フローティング領域１６の幅を大きくしても、Ｐ型フローティング領域１６の幅が特定の幅よりも大きくなると、第２寄生ＰＮＰバイポーラトランジスタＢＰ２のベース電流（電子電流）の供給が少なくなる。これにより、第２寄生ＰＮＰバイポーラトランジスタＢＰ２の働き（活性化）が弱まり、ＩＥ効果が低下する。その結果、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））は高くなる。
したがって、ＩＥ効果を向上させるには、コレクタ側から見たときの寄生ＰＮＰバイポーラトランジスタへのベース電流（エミッタからの電子供給）を増やす必要がある。この寄生ＰＮＰバイポーラトランジスタは、図１７に示すように、アクティブセル領域４０ａ下と、インアクティブセル領域のＰ型フローティング領域の下の領域で分けて見ることができる。
ＥＧＥ型ＩＧＢＴ（ＥＧＥ−Ｓ型ＩＧＢＴ）では、特にＰ型フローティング領域１６の下の領域へのベース電流供給量が低下して、ＩＥ効果が悪化する。これは、エミッタ電位のトレンチ（トレンチエミッタ電極１４ｅ）が、Ｐ型フローティング領域１６の下へのベース電流供給を阻害するからである。より詳細に説明すると、電子電流経路において、ＧＥ−Ｓ型ＩＧＢＴではオン状態（ゲートにプラスの電圧(例えば＋１５Ｖ)が印加）において、プラス電位であるトレンチゲート電極に電子が引き寄せられて、トレンチゲート電極の直下部を経由して電子が拡散され、Ｐ型フローティング領域の下の領域において電子密度（寄生ＰＮＰバイポーラのベース電流に寄与）が高くなる。空間電荷密度分布において、ＧＥ−Ｓ型ＩＧＢＴのトレンチゲート電極のボトムはトレンチゲート電極のプラス電位によって酸化膜ボトム部はマイナス電荷優位となる。一方ＥＧＥ−Ｓ型ＩＧＢＴではプラス電荷優位となり、電子拡散が阻害されることを確認している。以上より、ＥＧＥ−Ｓ型では、Ｐ型フローティング領域の下への寄生ＰＮＰバイポーラトランジスタＢＰ２のベース電流供給能力が低くなり、ＩＥ効果は低下する。
図１５、１６に示すように、ＥＧＥ−Ｓ型ＩＧＢＴでは、Ｐ型フローティング領域１６の両サイドにエミッタ電位のトレンチエミッタ電極１４ｅが接しているのに対して、ＧＥ−Ｓ型ＩＧＢＴでは片側ゲート電位のトレンチゲート電極１４が接する構造となり、ＥＧＥ−Ｓ型よりもＰ型フローティング領域１６の下の領域（寄生ＰＮＰバイポーラトランジスタＢＰ２）へのベース電流供給量の増加によって、ＩＥ効果を向上させることが可能となる。
（設計自由度（ゲート容量調整幅）向上）
図１８はＧＥ−Ｓ型ＩＧＢＴの設計自由度を説明する図である。図１８のＧＥ−Ｓ型ＩＧＢＴとＥＧＥ−Ｓ型ＩＧＢＴは同じ正孔制限要因である。
ゲート容量については、スイッチング高速化のためには小さく、逆に安定性向上ためには大きく調整する必要がある。ＩＧＢＴのアプリケーションによって要求は様々であり、ベース構造として、ゲート容量を調整できる範囲が広いことが求められる。ＥＧＥ型ＩＧＢＴの構造では、ゲート容量が小さく、デメリットとしてチップをパラレル接続した時に形成される配線ループ内での共振（発振）を抑制するためのダンピング容量不足等がある。しかし、ゲート容量確保するために、Ｐ型フローティング領域の幅を狭くしてアクティブセル領域密度を上げた場合、ＩＥ効果が低下して損失悪化を招く。そのためゲート容量を大きくすることができない。つまりはゲート調整範囲が狭く、設計自由度が低いと言える。
ＥＧＥ−Ｓ型ＩＧＢＴではＥＧＥ型ＩＧＢＴに対して自由度は向上するが、図１８に示すように、ＧＥ−Ｓ型ＩＧＢＴではＥＧＥ−Ｓ型ＩＧＢＴに対して更に設計自由度を向上させることが可能となる。例えば同じＩＥ効果を得るためのＰ型フローティング領域の幅を設定した時に、ゲート容量は２倍まで大きくすることが可能となる。正孔制限要因が同じ場合、ＧＥ−Ｓ型ＩＧＢＴではゲート容量はＥＧＥ−Ｓ型ＩＧＢＴの２倍まで調整可能である。正孔制限要因をＧＥ−Ｓ型ＩＧＢＴに合わせるには、ＥＧＥ−Ｓ型ＩＧＢＴでは２倍のＰ型フローティング領域の幅が必要となり、チップ面積当たりのゲート容量は小さくなってしまう。言い換えると、ＧＥ−Ｓ型ＩＧＢＴでのゲート容量の調整範囲が拡大する。同じＰ型フローティング領域の幅では、ＥＧＥ−Ｓ型ＩＧＢＴよりもＩＥ効果が格段に向上する。
（その他）
ＧＥ−Ｓ型ＩＧＢＴでは、図１６で示すように、片側に寄生Ｐチャネル型ＭＯＳＦＥＴを形成するため、全Ｐ型フローティング領域１６に対して寄生Ｐチャネル型ＭＯＳＦＥＴを有することにより、Ｐ型フローティング領域１６の電位変動を抑制することが可能となる。
これにより、安定動作（ゲート電位振動の抑制）が可能であり、高破壊耐量化（チップ面内不均一動作によって発生する局所的な電流集中等が原因で起こる破壊を抑制）が可能であり、スチッチング損失への影響の排除が可能であり、パラレル接続の動作へも対応（チップ間の動作不均一を抑制）が可能である。
（高性能化の効果検証）
ＴＣＡＤ（Technology Computer-Aided Design）ツールを使って、ＧＥ−Ｓ型ＩＧＢＴの構造の高性能化について説明する。
性能面では比較例の中でＥＧＥ−Ｓ型ＩＧＢＴが最も高性能（低ＶＣＥ(ｓａｔ)）であるので（性能：ＥＧＥ−Ｓ型ＩＧＢＴ＞ＧＧ型ＩＧＢＴ)、ＥＧＥ−Ｓ型ＩＧＢＴと比較する。なお、２Ｄ（２次元シミュレーション）では飽和電流に違いが出るため、ＴＣＡＤ計算は３Ｄ（３次元シミュレーション）で、飽和電流を調整した状態で性能検証を実施する。
図１９は３Ｄ-ＴＣＡＤを説明する図であり、左は半セル表示のＥＧＥ−Ｓ型ＩＧＢＴであり、右は１セル表示のＧＥ−Ｓ型ＩＧＢＴである。図２０は飽和電流を合わせ込む前のＶＣＥ（sat）特性（オン状態（ＶＧ＝＋１５Ｖ印可状態）におけるコレクタ・エミッタ間電圧ＶＣのコレクタ電流ＩＣ依存性）を示す図である。図２１は飽和電流の調整を説明する図である。図２２は飽和電流を合わせ込んだ後のＶＣＥ（sat）特性を示す図である。
まず、図１９に示すように、ＥＧＥ−Ｓ型ＩＧＢＴとＧＥ−Ｓ型ＩＧＢＴの単位セル領域の横幅と奥行方向の大きさを合わせて比較すると、ユニット面積で見た時のエミッタ幅の大きさに違い出るため、飽和電流に差異が生じる。そのため、図２０に示すように、ＧＥ−Ｓ型ＩＧＢＴの飽和電流はＥ−Ｓ型ＩＧＢＴの飽和電流の半分程度で、正確な性能比較ができない。なお、ＧＥ−Ｓ型ＩＧＢＴの飽和電流はＥＧＥ−Ｓ型ＩＧＢＴの飽和電流の１／２であるが、図２０の破線楕円の部分ではＶＣＥ（sat）低減効果が見えており、ＩＥ効果が大幅に向上していることを意味する。
ＥＧＥ−Ｓ型ＩＧＢＴに対して、ＧＥ−Ｓ型ＩＧＢＴの単位面積当たりのエミッタ幅（Ｓ）は１／２（飽和電流も１／２）となるので３Ｄ計算が必要となる。奥行方向のエミッタ幅（Ｓ）調整にて飽和電流を合わせ込み、ＶＣＥ（sat）を比較する。なお、単位面積当たりのエミッタ幅（Ｓ）が大きいほど飽和電流は大きくなる。飽和電流が大きくなるとＶＣＥ（sat）は大きく低減する。
そこで、図２１で示すように、ＥＧＥ−Ｓ型ＩＧＢＴのエミッタ幅（Ｓ）を調整して飽和電流の合わせ込み（ＧＥ-Ｓと同じ飽和電流となるようにエミッタ幅（Ｓ）を小さく調整）を行い、ＶＣＥ（sat）の比較を行った。図２２に示すように、飽和電流を合わせ込み、ＶＣＥ（sat）を比較した結果、ＧＥ−Ｓ型ＩＧＢＴの方がＶＣＥ(sat)を大幅に低減することができる。
インバータ制御部に使われるＩＧＢＴには、短絡電流が発生した時に(異常モード)、保護回路が過電流を検知して各ＩＧＢＴを遮断するまでの間、非破壊であることが要求される。これは、負荷短絡耐量（負荷短絡が発生したＩＧＢＴに短絡電流が流れたとき、ＩＧＢＴが破壊せずに耐えられる時間（ｔｓｃ）、単位は秒）として定義される。負荷短絡耐量を確保または向上させるには、下記の式に示すように、負荷ストレス（印加エネルギー）を抑制する必要がある。つまり、短絡電流（＝コレクタ飽和電流）を必要以上に流さないように調整する(抑える)必要がある。
ｔｓｃ∝Ｃ／Ｗ
ここで、Ｃはチップの熱容量（チップ面積×チップ厚）、Ｗは印加電力（電源電圧×短絡電流）である。
このコレクタ電流を抑制するには、電子供給が行われるエミッタ幅（図１９の１２（Ｓ））を小さくする必要があり、エミッタ部を断続的に配置（エミッタ幅（Ｓ）を間引く）またはＰ型フローティング領域の幅を広げてアクティブセル密度を下げる（結果エミッタ幅（Ｓ）も縮小）手法がある。なお、インバータ制御部で使われるＩＧＢＴでは、負荷短絡耐量の観点から飽和電流は一定量以下に抑える必要がある。
（まとめ）
実施形態に係る半導体装置の概要について説明する。なお、括弧内の要素は一例である。
半導体装置は、
（ａ）第１主面（表面）および前記第１主面（表面）と反対側の第２主面（裏面）を有する半導体基板と、
（ｂ）前記半導体基板に設けられた第１導電型（Ｎ型）の第１半導体領域（Ｎ−型ドリフト領域）と、
（ｃ）前記第１半導体領域（Ｎ−型ドリフト領域）と前記第１主面（表面）との間の前記半導体基板に設けられた前記第１導電型（Ｎ型）と異なる第２導電型（Ｐ型）の第２半導体領域（Ｐ型ボディ領域）と、
（ｄ）前記第１半導体領域（Ｎ−型ドリフト領域）と前記第２主面（裏面）との間の前記半導体基板に設けられた前記第２導電型（Ｐ型）の第３半導体領域（Ｐ＋コレクタ領域）と、
（ｅ）前記第２半導体領域（Ｐ型ボディ領域）を貫通した第１溝（ゲートトレンチ）と、
前記第２半導体領域（Ｐ型ボディ領域）を貫通して、前記第１溝（ゲートトレンチ）と離間して設けられた第２溝（エミッタトレンチ）と、
（ｆ）前記第２半導体領域（Ｐ型ボディ領域）内の前記第１主面側に、前記第１溝（ゲートトレンチ）の第１側面に接して設けられ、かつ前記第１溝（ゲートトレンチ）と前記第２溝（エミッタトレンチ）の間に位置する前記第１導電型（Ｎ型）の第４半導体領域（Ｎ＋エミッタ領域）と、
（ｇ）前記第１溝（ゲートトレンチ）の内部に第１絶縁膜を介して設けられた第１トレンチ電極（トレンチゲート電極）と、
（ｈ）前記第２溝（エミッタトレンチ）の内部に第２絶縁膜を介して設けられた第２トレンチ電極（トレンチエミッタ電極）と、
（ｉ）前記第１溝（ゲートトレンチ）を挟んで前記第４半導体領域（Ｎ＋エミッタ領域）と反対側に位置する部分の前記第１半導体層に形成された前記第２導電型（Ｐ型）の第５半導体領域（Ｐ型フローティング領域）と、
（ｊ）前記第２溝（エミッタトレンチ）を挟んで前記第４半導体領域（Ｎ＋エミッタ領域）と反対側に位置する部分の前記第１半導体領域（Ｎ−型ドリフト領域）に形成された、前記第２導電型（Ｐ型）の第６半導体領域（Ｐ型フローティング領域）と、
（ｋ）前記第２溝（エミッタトレンチ）と前記第４半導体領域（Ｎ＋エミッタ領域）とに接するコンタクトホール（コンタクト溝）と、
を備える。
実施形態によれば、全フローティング領域に対して寄生Ｐチャネル型ＭＯＳＦＥＴを形成しているので、フローティング領域の電位変動を抑制することができる。また、メサ幅を狭くすることができるので、正孔制限要因の増加によって、ＩＥ効果を向上することができ、コレクタ-エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減することができる。また、性能悪化させずに、ゲート容量の調整範囲を拡大することができ、設計自由度を向上することができる。また、寄生Ｐチャネル型ＭＯＳＦＥＴを形成によりターンオフ時に効果的にキャリアを弾く抜くことが可能となるので、メサ幅の狭ピッチ化による副作用（導通時に蓄積したキャリアをターンオフ時に引き抜ききれずターンオフ損失が悪化する）を低減することができる。
図２３は半導体装置（半導体チップ）の構成例を示す平面図である。なお、図２３では、理解を簡単にするために、絶縁膜ＦＰＦ（図３１参照）を除去して透視した状態を示し、セル形成領域ＡＲ１、エミッタパッドＥＰおよびゲートパッドＧＰの外周を二点鎖線により示している。図２３に半導体装置はＧＥ−Ｓ型ＩＧＢＴである。
図２３に示すように、半導体装置としての半導体チップ２は、半導体基板ＳＳを有する。半導体基板ＳＳは、一方の主面としての表面と、他方の主面としての、表面と反対側の裏面と、を有する。また、半導体基板ＳＳは、表面の一部の領域としてのセル形成領域ＡＲ１と、表面の他の部分の領域としてのゲート配線引き出し領域ＡＲ２と、を有する。ゲート配線引き出し領域ＡＲ２は、セル形成領域ＡＲ１に対して、例えば半導体基板ＳＳの外周側に設けられている。
セル形成領域ＡＲ１には、エミッタ電極８が設けられている。エミッタ電極８の中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。エミッタパッドＥＰは、エミッタ電極８を覆うように形成された絶縁膜ＦＰＦ（図３１参照）に形成された開口部ＯＰ１から露出した部分のエミッタ電極８からなる。エミッタ電極８は、例えばアルミニウムを主要な構成要素とする金属膜からなる。
ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬおよびゲート電極ＧＥが設けられている。ゲート配線ＧＬは、エミッタ電極８に対して、例えば半導体基板ＳＳの外周側に設けられている。ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート電極ＧＥの中央部は、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。ゲートパッドＧＰは、ゲート電極ＧＥを覆うように形成された絶縁膜ＦＰＦ（図３１参照）に形成された開口部ＯＰ２から露出した部分のゲート電極ＧＥからなる。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
（半導体装置のセル形成領域の構成）
図２３の半導体装置のセル形成領域の構成について、図２４〜２５、３１を用いて説明する。図２４は図２３の半導体装置（セル形成領域およびゲート配線引き出し領域）を示す平面図およびセル形成領域の断面図である。図２５は図２４のＡ１−Ａ２線に沿った断面図である。図６３は図２３の半導体装置を示す断面図である。なお、図２４では、理解を簡単にするために、絶縁膜ＦＰＦ、エミッタ電極８および層間絶縁膜２６（図３１参照）を除去して透視した状態を示している。
図２４に示すように、半導体基板ＳＳの表面内で互いに交差、好適には直交する２つの方向をＸ軸方向およびＹ軸方向とし、半導体基板ＳＳの表面に垂直な方向、すなわち、上下方向をＺ軸方向とする。このとき、セル形成領域ＡＲ１には、図２４に示すように、複数のアクティブセル領域４０ａと、複数のインアクティブセル領域４０ｉとが設けられている。複数のアクティブセル領域４０ａは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に周期的に配列されている。言い換えると、アクティブセル領域４０ａは、縦方向ストライプ状に形成されている。複数のインアクティブセル領域４０ｉは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に周期的に配列されている。また、アクティブセル領域４０ａと、インアクティブセル領域４０ｉとは、Ｘ軸方向に交互に配置されている。
なお、本明細書では、「平面視において、」とは、半導体基板ＳＳの表面に垂直な方向から視た場合を意味する。
アクティブセル領域４０ａには、トレンチゲート電極１４と、トレンチエミッタ電極１４ｅとが設けられている。トレンチゲート電極１４およびトレンチエミッタ電極１４ｅは、平面視において、Ｙ軸方向に延在する。トレンチゲート電極１４およびトレンチエミッタ電極１４ｅは、Ｐ型ボディ領域１５とＮ型ホールバリア領域２４を挟んでＸ軸方向における両側にそれぞれ設けられている。トレンチゲート電極１４はゲート電極ＧＥと電気的に接続され、トレンチエミッタ電極１４ｅはエミッタ電極８と電気的に接続されている。Ｎ型ホールバリア領域２４はＰ型ボディ領域１５よりも深く設けられている（図３１参照）。
アクティブセル領域４０ａでは、Ｐ型ボディ領域１５の、半導体基板ＳＳの表面側の部分には、複数のＮ＋型エミッタ領域１２が設けられている。Ｐ型ボディ領域１５は、Ｐ型の導電型の半導体領域であり、Ｎ＋型エミッタ領域１２は、Ｐ型の導電型とは異なるＮ型の導電型の半導体領域である。アクティブセル領域４０ａにおいて、Ｐ型ボディ領域１５は、平面視において、Ｙ軸方向に沿って、連続して形成されている。アクティブセル領域４０ａにおいて、複数のＮ＋型エミッタ領域１２は、Ｙ軸方向に沿って、互いに一定の間隔で配置されている。これにより、エミッタ幅（Ｓ）を小さくすることができる。
なお、本明細書では、半導体の導電型がＰ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本明細書では、半導体の導電型がＮ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。
インアクティブセル領域４０ｉには、互いに隣り合うトレンチゲート電極１４とトレンチエミッタ電極１４ｅとの間に、Ｐ型ボディ領域１５が設けられている。また、当該Ｐ型ボディ領域１５よりも深くＰ型フローティング領域１６が設けられている。
また、図２４に示す例では、アクティブセル領域４０ａのＸ軸方向における幅（Ｗｓ）を、インアクティブセル領域４０ｉのＸ軸方向における幅（Ｗｉ）よりも狭くしている（Ｗａ＜Ｗｉ）。このようなときは、ＩＧＢＴのＩＥ効果を高めることができる。
ゲート配線引き出し領域ＡＲ２には、セル形成領域ＡＲ１を囲むように、例えばＰ型フローティング領域１６が設けられている部分がある。また、このＰ型フローティング領域１６は、コンタクト溝１１の底面に露出した部分のＰ＋型ボディコンタクト領域２５を介して、エミッタ電極８と電気的に接続されている。
また、ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬが配置されており、このゲート配線ＧＬに向かって、セル形成領域ＡＲ１内から、トレンチゲート電極１４が延在している。そして、ゲート配線引き出し領域ＡＲ２において、互いに隣り合う２つのトレンチゲート電極１４の端部同士は、トレンチゲート電極１４ｇ１により接続されている。トレンチゲート電極１４ｇ１からＹ方向に延在するトレンチゲート電極１４ｇ２が設けられ、互いに隣り合う２つのトレンチゲート電極１４ｇ２の端部同士はトレンチゲート電極１４ｇ３により接続されている。トレンチゲート電極１４ｇ３は、平面視において、ゲート配線ＧＬが配置された領域内に配置されている。そして、トレンチゲート電極１４ｇ３は、ゲート配線ＧＬと電気的に接続されている。
トレンチゲート電極１４およびトレンチエミッタ電極１４ｅは、平面視において、互いに隣り合う２つのアクティブセル領域４０ａの間に位置するインアクティブセル領域４０ｉを挟んで両側に配置されている。
アクティブセル領域４０ａにおいて、Ｐ＋型ボディコンタクト領域２５とＰ＋型ラッチアップ防止領域２３とからなるＰ＋型半導体領域は、Ｙ軸方向に沿って、連続して形成されている。また、アクティブセル領域４０ａにおいて、Ｐ型ボディ領域１５には、開口部としてのコンタクト溝１１が、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝１１は、アクティブセル領域４０ａに配置されたＰ＋型ボディコンタクト領域２５に達する。
また、セル形成領域ＡＲ１内のインアクティブセル領域４０ｉには、トレンチエミッタ電極１４ｅからトレンチ端部電極１４ｔ１、１４ｔ２がＸ軸方向に延在している。そして、トレンチ端部電極１４ｔ１、１４ｔ２の端部同士は、トレンチ端部電極１４ｔ３により接続されている。
図６３に示すように、半導体チップ２のチップ面内セル配置方法について、各Ｐ型フローティング領域１６に対してチップ外周部方向にトレンチエミッタ電極１４ｅ（破線Ａで囲った寄生Ｐチャネル型ＭＯＳＦＥＴ）を、チップ中央部方向にトレンチゲート電極１４を配置し、チップ中央でミラー反転して配置する。これにより、チップ外周部のキャリア蓄積量（導通時）をチップ中央部よりも低くすることが可能となり、ターンオフ時のチップ外周部への電流集中を抑制することができるので、ＲＢＳＯＡ（逆バイアス安全動作領域）を向上（スイッチングターンオフ遮断能力を向上）することが可能となる。
ここで、フローティング領域を挟むトレンチ電極は、一般的には同電位となる必要があるが、ＧＥ−Ｓ型ＩＧＢＴのように、電位の異なるトレンチ電極（トレンチゲート電極１４とトレンチエミッタ電極１４ｅ）でＰ型フローティング領域１６を挟む構造を形成するには、Ｐ型フローティング領域１６とコンタクト溝１１の間に、ホールバリア領域２４ａ（ホールに対する抵抗領域）を設けて、Ｐ型フローティング領域１６を分離する必要がある。分離しなければフローティング領域としての機能を失う。
図２５に示すように、トレンチゲート電極１４ｇ１とトレンチ端部電極１４ｔ１との間のホールバリア領域２４ａはＮ型ホールバリア領域２４と同様の高濃度Ｎ型層で形成することで、ホールに対する抵抗が上昇する（横方向（Ｘ方向）におけるホールバリア効果を有する）。Ｐ型フローティング領域１６はホール排出を抑制することでフローティング層として機能する。Ｐ型フローティング領域１６はトレンチゲート電極１４ｇ１およびトレンチ端部電極１４ｔ１に対して、深いP型拡散層がトレンチボトムを覆うように形成されるので電界強度は上がらない。ホールに対する抵抗を上げるため、トレンチゲート電極１４ｇ１とトレンチエミッタ電極１４ｅ１との間はなるべく狭く配置する。
（半導体装置の製造方法）
次に、図２３の半導体装置の製造方法について、図２６〜３１を用いて説明する。
図２６〜図３１は、図２３の半導体装置の製造工程を示す断面図である。図２６〜３１は、図２４の断面図と同じ断面の断面図である。
まず、図２６に示すように、例えばリン等のＮ型不純物が導入されたシリコン単結晶の半導体基板１ｓからなる半導体ウエハ１を用意する。半導体ウエハ１は、第１主面としての表面１ａと、表面１ａとは反対側の第２主面としての裏面１ｂと、を有する。
半導体ウエハ１におけるＮ型不純物の不純物濃度を、例えば２×１０１４ｃｍ−３程度とすることができる。半導体ウエハ１の厚さを、例えば４５０μｍ〜１,０００μｍ程度とすることができる。
次に、レジストパターンをマスクとしたイオン注入法により、半導体ウエハ１の表面１ａ側の半導体基板１ｓにＮ型不純物を導入することによって、Ｎ型ホールバリア領域２４を形成する。このときのイオン注入条件としては、例えばイオン種をリンとし、ドーズ量を６×１０１２ｃｍ−２程度とし、注入エネルギーを２００ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
なお、Ｎ型ホールバリア領域２４は、アクティブセル領域４０ａに形成される。
次に、レジストパターンをマスクとしたイオン注入法により、半導体ウエハ１の表面１ａ側の半導体基板１ｓにＰ型不純物を導入することによって、Ｐ型フローティング領域１６を形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を３．５×１０１３ｃｍ−２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
なお、Ｐ型フローティング領域１６は、インアクティブセル領域４０ｉに形成される。また、セル形成領域ＡＲ１においてＰ型フローティング領域１６を形成する際に、例えばゲート配線引き出し領域ＡＲ２（図２４参照）において、Ｐ型フローティング領域１６を形成する。
次に、図２７に示すように、例えば酸化シリコン膜からなるハードマスクを用いて、例えば異方性ドライエッチング法により、トレンチ２１、２１ｅを形成する。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２系ガスを、好適なものとして例示することができる。
次に、図２８に示すように、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散（例えば１２００℃、３０分程度）を行う。このとき、Ｐ型フローティング領域１６の裏面１ｂ側の端部が、Ｚ軸方向において、トレンチ２１、２１ｅの裏面１ｂ側の端部に配置されるように、引き延ばし拡散を行う。
次に、例えば熱酸化法等により、半導体ウエハ１の表面１ａ上並びにトレンチ２１、２１ｅの各々の内壁に、例えば酸化シリコン膜からなるゲート絶縁膜２２を形成する。ゲート絶縁膜２２の厚さは、例えば０．１２μｍ程度である。
上記引き延ばし拡散により、トレンチ２１とその隣のトレンチ２１ｅとの間に、Ｐ型フローティング領域１６を形成する。好適には、Ｐ型フローティング領域１６は、トレンチ２１の内壁に形成されたゲート絶縁膜２２およびトレンチ２１ｅの内壁に形成されたゲート絶縁膜２２に接触する。
また、トレンチ２１間に、Ｎ型ホールバリア領域２４を形成する。好適には、トレンチ２１とトレンチ２１ｅとの間に形成されるＮ型ホールバリア領域２４は、トレンチ２１の内壁に形成されたゲート絶縁膜２２およびトレンチ２１ｅの内壁に形成されたゲート絶縁膜２２に接触する。また、好適には、トレンチ２１とトレンチ２１ｅとの間に形成されるＮ型ホールバリア領域２４は、トレンチ２１の内壁に形成されたゲート絶縁膜２２およびトレンチ２１ｅの内壁に形成されたゲート絶縁膜２２に接触する。
また、上記引き延ばし拡散の際に、Ｎ型の半導体ウエハ１のうち、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４が形成されない領域が、Ｎ−型ドリフト領域２０となる。
トレンチ２１とトレンチ２１ｅとの間では、Ｎ型ホールバリア領域２４のＮ型の不純物濃度は、Ｎ−型ドリフト領域２０におけるＮ型の不純物濃度よりも高く、かつ、後述するＮ＋型エミッタ領域１２のＮ型の不純物濃度よりも低い。
次に、半導体ウエハ１の表面１ａ上並びにトレンチ２１、２１ｅの内部に、例えばＣＶＤ（Chemical Vapor Deposition）法等により、リンがドープされた多結晶シリコン（Doped Poly-Silicon）膜からなる導電性膜２７を成膜する。導電性膜２７の厚さは、例えば０．５μｍ〜１．５μｍ程度である。
次に、図２９に示すように、例えばドライエッチング法により、導電性膜２７をエッチバックする。これにより、トレンチ２１の内部にゲート絶縁膜２２を介して埋め込まれた導電性膜２７からなるトレンチゲート電極１４を形成する。また、トレンチ２１ｅの内部にゲート絶縁膜２２を介して埋め込まれた導電性膜２７からなるトレンチエミッタ電極１４ｅを形成する。このエッチングのガスとしては、例えばＳＦ６ガス等を、好適なものとして例示することができる。
次に、例えばドライエッチング法により、トレンチ２１、２１ｅの内部以外のゲート絶縁膜２２を除去する。
次に、例えば熱酸化法またはＣＶＤ法により、半導体ウエハ１の表面１ａ上に、後続のイオン注入用の比較的薄い酸化シリコン膜（例えばゲート絶縁膜２２と同程度）からなる絶縁膜２２ａを形成する。
次に、レジストパターンをマスクとしたイオン注入法により、セル形成領域ＡＲ１の全面およびその他必要な部分にＰ型不純物を導入することによって、Ｐ型ボディ領域１５を形成する。
具体的には、トレンチ２１とトレンチ２１ｅとの間に、トレンチ２１の内壁に形成されたゲート絶縁膜２２およびトレンチ２１ｅの内壁に形成されたゲート絶縁膜２２に接触した、Ｐ型ボディ領域１５を形成する。このＰ型ボディ領域１５は、Ｎ型ホールバリア領域２４上に形成される。また、インアクティブセル領域４０ｉにおいて、このＰ型ボディ領域１５は、Ｐ型フローティング領域１６上に形成される。
このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を３×１０１３ｃｍ−２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
さらに、レジストパターンをマスクとしたイオン注入法により、アクティブセル領域４０ａで、Ｐ型ボディ領域１５の上層部にＮ型不純物を導入することによって、Ｎ＋型エミッタ領域１２を形成する。
このときのイオン注入条件としては、例えばイオン種を砒素とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
次に、図３０に示すように、半導体ウエハ１の表面１ａ上に、例えばＣＶＤ法等により、例えばＰＳＧ（Phosphosilicate Glass）膜からなる層間絶縁膜２６を形成する。層間絶縁膜２６は、アクティブセル領域４０ａおよびインアクティブセル領域４０ｉの各々で、例えば絶縁膜２２ａを介してＰ型ボディ領域１５を覆うように形成される。層間絶縁膜２６の厚さは、例えば０．６μｍ程度である。この層間絶縁膜２６の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphosilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
次に、レジストパターンをマスクとした異方性ドライエッチング法により、層間絶縁膜２６にコンタクト溝１１を形成する。この異方性ドライエッチングのガスとしては、例えばＡｒガス、ＣＨＦ３ガスおよびＣＦ４ガスからなる混合ガス等を、好適なものとして例示することができる。続いて、異方性ドライエッチング法により、コンタクト溝１１を半導体ウエハ１内に延長する。これにより、アクティブセル領域４０ａで、層間絶縁膜２６を貫通してＰ型ボディ領域１５およびトレンチ２１ｅの途中まで達する開口部としてのコンタクト溝１１が形成される。アクティブセル単位セル領域４０領域４０ａでは、コンタクト溝１１は、平面視において、Ｙ軸方向に沿って、連続して形成される。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２ガスを好適なものとして例示することができる。
次に、例えばコンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト領域２５を形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。また、セル形成領域ＡＲ１においてＰ＋型ボディコンタクト領域２５を形成する際に、例えばゲート配線引き出し領域ＡＲ２（図２４参照）においてＰ＋型ボディコンタクト領域２５ｐを形成する。
次に、例えばコンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ラッチアップ防止領域２３を形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１×１０１５ｃｍ−２程度とし、注入エネルギーを１００ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。Ｐ＋型ボディコンタクト領域２５におけるＰ型の不純物濃度は、Ｐ＋型ラッチアップ防止領域２３におけるＰ型の不純物濃度よりも高い。
アクティブセル領域４０ａで、Ｐ型ボディ領域１５のうち、コンタクト溝１１に露出した部分に、Ｐ＋型ボディコンタクト領域２５とＰ＋型ラッチアップ防止領域２３とが形成される。アクティブセル領域４０ａで、Ｐ＋型ボディコンタクト領域２５とＰ＋型ラッチアップ防止領域２３とは、平面視において、Ｙ軸方向に沿って、連続して形成される。
すなわち、トレンチ２１とトレンチ２１ｅとの間に位置する部分に、Ｐ型ボディ領域１５に接触したＰ＋型ボディコンタクト領域２５とＰ＋型ラッチアップ防止領域２３とを形成する。アクティブセル領域４０ａにおいて、Ｐ＋型ボディコンタクト領域２５とＰ＋型ラッチアップ防止領域２３とにおけるＰ型の不純物濃度は、Ｐ型ボディ領域１５におけるＰ型の不純物濃度よりも高い。
次に、図３１に示すように、エミッタ電極８を形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリング法により、半導体ウエハ１の表面１ａ上に、バリアメタル膜としてチタンタングステン膜を形成する。チタンタングステン膜の厚さは、例えば０．２μｍ程度である。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝１１を埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）を形成する。アルミニウム系金属膜の厚さは、例えば５μｍ程度である。
次に、レジストパターンをマスクとしたドライエッチング法により、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極８を形成する。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。
これにより、アクティブセル領域４０ａでは、コンタクト溝１１の内部と、層間絶縁膜２６上にエミッタ電極８と、が形成される。
エミッタ電極８は、アクティブセル領域４０ａに形成された複数のＮ＋型エミッタ領域１２および複数のＰ＋型ボディコンタクト領域２５とＰ＋型ラッチアップ防止領域２３と、アクティブセル領域４０ａに形成された接続電極ＣＰを介して電気的に接続される。
なお、エミッタ電極８を形成する際に、トレンチゲート電極１４と電気的に接続されたゲート電極ＧＥを形成してもよい（図２３参照）。また、セル形成領域ＡＲ１で、エミッタ電極８を形成する際に、ゲート配線引き出し領域ＡＲ２で、ゲート配線ＧＬおよびゲート電極ＧＥを形成してもよい（図２３参照）。
次に、エミッタ電極８上に、例えばポリイミドを主要な成分とする有機膜等からなるパッシベーション膜としての絶縁膜ＦＰＦを形成する。絶縁膜ＦＰＦの厚さは、例えば２．５μｍ程度である。
次に、レジストパターンをマスクとしたドライエッチング法により、絶縁膜ＦＰＦをパターニングして、絶縁膜ＦＰＦを貫通してエミッタ電極８に達する開口部ＯＰ１を形成し（図２３参照）、開口部ＯＰ１に露出した部分のエミッタ電極８からなるエミッタパッドＥＰを形成する（図２３参照）。
なお、セル形成領域ＡＲ１で、エミッタ電極８上に絶縁膜ＦＰＦを形成する際に、ゲート配線引き出し領域ＡＲ２のゲート電極ＧＥ上に絶縁膜ＦＰＦを形成する（図２３参照）。また、セル形成領域ＡＲ１で、開口部ＯＰ１を形成する際に、ゲート配線引き出し領域ＡＲ２で、絶縁膜ＦＰＦを貫通してゲート電極ＧＥに達する開口部ＯＰ２を形成し、開口部ＯＰ２に露出した部分のゲート電極ＧＥからなるゲートパッドＧＰを形成する（図２３参照）。
次に、半導体ウエハ１の裏面１ｂに対して、バックグラインディング処理を施すことによって、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、７０μｍ程度である。また、必要に応じて、裏面１ｂのダメージ除去のためのケミカルエッチング等も実施する。
次に、半導体ウエハ１の裏面１ｂに、例えばイオン注入法により、Ｎ型不純物を導入することによって、Ｎ型フィールドストップ領域１９を形成する。このときのイオン注入条件としては、例えばイオン種をリンとし、ドーズ量を７×１０１２ｃｍ−２程度とし、注入エネルギーを３５０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体ウエハ１の裏面１ｂに対して、レーザアニール等を実施する。
次に、半導体ウエハ１の裏面１ｂに、例えばイオン注入法により、Ｐ型不純物を導入することによって、Ｐ＋型コレクタ領域１８を形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１×１０１３ｃｍ−２程度とし、注入エネルギーを４０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体ウエハ１の裏面１ｂに対して、レーザアニール等を実施する。
次に、例えばスパッタリング法により、半導体ウエハ１の裏面１ｂに、Ｐ＋型コレクタ領域１８と電気的に接続されたコレクタ電極ＣＥを形成する。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、実施例に係る半導体装置が略完成する。
ここで、デバイス構造をより具体的に例示するために、デバイス各部（図２４、３１参照）の主要寸法の一例を示す。すなわち、アクティブセル領域の幅（Ｗｓ）は、約０．８μｍ〜０．９μｍ程度、インアクティブセル領域の幅（Ｗｉ）は、３．３μｍ程度（アクティブセル領域の幅（Ｗｓ）は、インアクティブセル領域の幅（Ｗｉ）よりも狭いことが望ましく、Ｗｉ/Ｗｓの値は、たとえば２から３の範囲が特に好適である）、コンタクト幅は、０．３マイクロメートル程度、トレンチ幅は、約０．４μｍ〜０．５μｍ程度、トレンチ深さは、３μｍ程度、Ｎ＋型エミッタ領域１２の深さは、２５０ｎｍ程度、Ｐ型ボディ領域１５（チャネル領域）の深さは、０．８μｍ程度、Ｐ＋型ラッチアップ防止領域２３の深さは、１．４μｍ程度、Ｐ型フローティング領域１６の深さは、４．５μｍ程度、Ｎ型フィールドストップ領域１９の厚さは、１．５μｍ程度、Ｐ＋型コレクタ領域の厚さは、０．５μｍ程度、半導体基板ＳＳの厚さは、７０μｍ程度（ここでは、耐圧６００ボルト程度の例を示す。）である。なお、半導体基板ＳＳの厚さは求められる耐圧に強く依存する。従って、耐圧１２００ボルトでは、例えば１２０μｍ程度であり、耐圧４００ボルトでは、例えば４０μｍ程度である。なお、これらの数値は一例に過ぎない。
（フローティング領域とコンタクト溝との分離特性）
Ｐ型フローティング領域１６とコンタクト溝１１を分離する手法について、ＴＣＡＤ検証を実施した。
図３２はフローティング領域とコンタクト溝との分離構造を説明する図である。図３３は図３２のＢの構造およびＣの構造におけるＶＣＥ（sat）特性を示す図である。図３４は図３２のＡの構造、Ｂの構造およびＣの構造におけるＶＣＥ（sat）特性を示す図である。図３２において密度の高いハッチングはＰ型フローティング領域を示し、密度の低いハッチングはホールバリア層（高濃度Ｎ型層）を示している。
図３２に示すように、Ｂの構造ではトレンチエミッタ電極によってフローティング領域が分離されているが、Ｃの構造ではトレンチエミッタ電極の形成はなく、高濃度Ｎ型層のみで分離されている構造である。このとき、ＶＣＥ(sat)特性出力結果を見ても差異は無い。つまりは、分離のためにトレンチ電極を形成しなくても、ホールバリア層（高濃度Ｎ型層）によってＰ型フローティング領域１６とコンタクト溝１１を分離可能であり、フローティング層として機能するということになる。
トレンチエミッタ電極、高濃度Ｎ型層による分離がないＡの構造の場合、分離層がなく、フローティング領域がコンタクト溝に接続され、フローティング層として機能していない。図３５に示すようにフローティング層を分離していない構造だけＶＣＥ(sat)が高く、フローティング層の機能を失いＩＥ効果が低下していることが分かる。
図３５は図３２のＡの構造、Ｂの構造およびＣの構造における電子電流密度分布および正孔電流密度分布を示す図である。ＥＣ−ＡはＡの構造の電子電流密度分布、ＥＣ−ＢはＢの構造の電子電流密度分布、ＥＣ−ＣはＣの構造の電子電流密度分布、ＨＣ−ＡはＡの構造の正孔電流密度分布、ＨＣ−ＢはＢの構造の正孔電流密度分布、ＨＣ−ＣはＣの構造の正孔電流密度分布を示す。図３６は図３２のＡの構造、Ｂの構造およびＣの構造における電子濃度分布および正孔濃度分布を示す図である。ＥＤ−ＡはＡの構造の電子濃度分布、ＥＤ−ＢはＢの構造の電子濃度分布、ＥＤ−ＣはＣの構造の電子濃度分布、ＨＤ−ＡはＡの構造の正孔濃度分布、ＨＤ−ＢはＢの構造の正孔濃度分布、ＨＤ−ＣはＣの構造の正孔濃度密度分布を示す。図３５、３６において、ハッチングの密度が高いものほど密度や濃度が高いことを示す。
図３５のＨＣ−Ａに示すように、Ａの構造では、正孔電流は、正孔に対して低抵抗となる深いＰ層を介して排出されている。矢印は正孔電流の方向を示している。図３５のＥＣ−ＢとＥＣ−Ｃ、ＨＣ−ＢとＨＣ−Ｃに示すように、Ｃの構造はＢの構造の正孔・電子電流密度分布は同等である。
図３６のＥＤ−ＢとＥＤ−Ｃ、ＨＤ−ＢとＨＤ−Ｃに示すように、Ｃの構造のキャリア蓄積量（正孔・電子濃度分布）はＢの構造と同等である。特にフローティング領域のキャリア濃度はほぼ同等レベルである。よって、Ｃの構造（高濃度Ｎ型層）による分離はＢの構造（トレンチエミッタ電極形成）による分離と同様にフローティング層として機能している。（キャリア（正孔）排出はない）
実施例では、Ｐ型フローティング領域１６とコンタクト溝１１の間に、ホールバリア領域２４ａ（ホールに対する抵抗領域）を設けて、Ｐ型フローティング領域１６を分離する。これにより、電位の異なるトレンチ電極（トレンチゲート電極１４とトレンチエミッタ電極１４ｅ）でＰ型フローティング領域１６を挟む構造を形成することができ、フローティング領域としての機能することができる。
＜変形例＞
以下、代表的な変形例について例示する。以下の変形例の説明において、上述の実施例にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施例における説明が適宜援用され得るものとする。また、上述の実施例の一部、および、変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
（変形例１）
図３７は変形例１に係る半導体装置の平面図および断面図である。
変形例１に係る半導体装置は、Ｐ型フローティング領域１６の端部に設けられるトレンチ端部電極１４ｔ１、１４ｔ２、１４ｔ３のレイアウトを除いて実施例と同様である。トレンチゲート電極１４とトレンチ端部電極１４ｔ３との間にホールバリア領域２４ａを形成する。Ｙ軸方向に延在するトレンチ端部電極１４ｔ３の長さを調整して、例えば図３７の破線矢印に示すように、実施例よりも長くする。これにより、ホールに対する抵抗を上げることが可能となり、分離（ホールバリア）効果を高めることが可能である。また、このような調整を行った場合、トレンチゲート電極１４とトレンチ端部電極１４ｔ３間の領域が増えゲート容量（ここではゲート-エミッタ間の容量）増調整に寄与することができ、設計自由度も向上することができる。なお、破線Ａで囲った部分の電界強度はＥＧＥ型ＩＧＢＴと同様である。
（変形例２）
図３８は変形例２に係る半導体装置の平面図および断面図である。
実施例では一つのトレンチエミッタ電極１４ｅと一つのトレンチゲート電極１４とを含む単位セル領域４０をＸ軸方向に同じ向きに配置する（単位セル領域４０（Ａ）のみを配置する）。一方、変形例２に係る半導体装置は一つのトレンチエミッタ電極１４ｅと一つのトレンチゲート電極１４とを含む単位セル領域４０（Ｂ）をＸ軸方向にミラー反転して配置する（単位セル領域４０（Ａ）とそれをミラー反転した単位セル領域４０（Ｂ）を交互に配置する）。これにより、ＧＧ型ＩＧＢＴ、ＥＧＥ型ＩＧＢＴと同様に、Ｐ型フローティング領域１６をトレンチゲート電極１４またはトレンチエミッタ電極１４ｅ（同じ電位のトレンチ電極）で囲むことができるので、実施例のようにホールバリア領域を設ける必要がない。
一方、２つのトレンチゲート電極１４と、それらを接続するトレンチ接続電極１４ｃ１と、で囲まれたＰ型フローティング領域１６は、ゲート電位変動抑制のため部分的に寄生Ｐチャネル型ＭＯＳＦＥＴ領域を形成する。平面視で枠状のトレンチエミッタ電極１４ｅ１を複数設けて、寄生Ｐチャネル型ＭＯＳＦＥＴを形成する。トレンチエミッタ電極１４ｅ１はコンタクト溝１１ｅ１を介してエミッタ電極８に接続される。また、２つのトレンチエミッタ電極１４ｅと、それらを接続するトレンチ接続電極１４ｃ２で囲まれたＰ型フローティング領域１６は、寄生Ｐチャネル型ＭＯＳＦＥＴを形成し、寄生Ｐチャネル型ＭＯＳＦＥＴによる正孔の排出効果が高いので、ＩＥ効果を下げないように、なるべく小さい領域とする。
（変形例３）
図３９は比較例４に係る半導体装置の平面図である。図４０は変形例３に係る半導体装置の平面図である。
実施例、変形例１、２は平面レイアウトとして、ストライプ形状による構造であるが、比較例４は平面レイアウトとして、ＥＧＥ−Ｓ型ＩＧＢＴをベースとするメッシュ形状である。
例えば、ＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）など比較的電流容量が小さい製品（小チップ）などは、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電破壊）耐量確保やゲート充放電安定化（チップサイズが小さいので電流・電圧が跳ね上がりやすく、振動も大きくなる）のためゲート容量を大きく確保したい。しかし、ＥＧＥ−Ｓ型ＩＧＢＴをベースとするメッシュタイプでは、図３９に示すように、Ｐ型フローティング領域１６が枠状のトレンチエミッタ電極１４ｅで囲まれ、それに沿ったコンタクト溝１１を介してエミッタ電極８に接続されるため、全Ｐ型フローティング領域１６に対して形成されている寄生Ｐチャネル型ＭＯＳＦＥＴが、ストライプ構造よりも増える（横方向（Ｘ軸方向）のコンタクト分で増加する）。このため、ゲート容量は確保できるが、ホール排出効果が高まり、ＩＥ効果は大きく悪化してしまう。
図４０に示すように、フローティング領域は、破線Ａで囲んだ領域のＰ型フローティング領域１６ａと破線Ｂで囲んだ領域のＰ型フローティング領域１６ｂで構成される。Ｐ型フローティング領域１６ａは枠状のトレンチエミッタ電極１４ｅ２で囲まれ、それに沿ったコンタクト溝１１ｅ２を介してエミッタ電極８に接続されるため、寄生Ｐチャネル型ＭＯＳＦＥＴの領域が大きい。このため、寄生Ｐチャネル型ＭＯＳＦＥＴによる正孔の排出効果が高くなるので（ＩＥ効果の低下）、なるべく小さい領域で配置する。
Ｐ型フローティング領域１６ｂには、ゲート電位変動影響を抑制するために、平面視で枠状のトレンチエミッタ電極１４ｅとエミッタ電極８に接続されるコンタクト溝１１を配置して寄生Ｐチャネル型ＭＯＳＦＥＴを形成する。ただし、ＩＥ効果を下げないように、トレンチエミッタ電極１４ｅは最小限で配置する。Ｐ型フローティング領域１６ｂは寄生Ｐチャネル型ＭＯＳＦＥＴの領域が少なく、ＩＥ効果を高めやすい領域であるので、Ｐ型フローティング領域１６ａよりも大きく取ることでＩＥ効果を上げる。
変形例３によれば、フローティング領域のＩＥ効果を高めながら、メッシュ構造にすることが可能となる。セル密度を上げることで、ゲート容量も大きく確保が可能となる。これにより、電流容量が小さい製品（小チップ）のＥＳＤ耐量を確保することができ、スイッチング動作の安定性を確保することができる。
（変形例４）
図４１は変形例４に係る半導体装置の平面図である。図４２は図４１のＡ１−Ａ２線断面図である。図４３は２Ｄ−ＴＣＡＤによる図４２の２４ｂ領域におけるキャリア蓄積（ここではホール）による電位上昇の抑制効果を説明する図である。
図４１に示すように、フローティング領域は、破線Ａで囲んだ領域のＰ型フローティング領域１６ａと破線Ｂで囲んだ領域のＰ型フローティング領域１６ｂで構成される。フローティング領域１６ａは変形例３と同様な構成である。寄生Ｐチャネル型ＭＯＳＦＥＴの領域が大きいので、なるべく小さい領域で配置する。Ｐ型フローティング領域１６ｂはトレンチゲート電極１４に近接してトレンチエミッタ電極１４ｅ３を枠状に配置する。トレンチエミッタ電極１４ｅ３はコンタクト溝１１ｅ３を介してエミッタ電極８に接続される。Ｐ型フローティング領域１６ｂは寄生Ｐチャネル型ＭＯＳＦＥＴの領域が少なく、ＩＥ効果を高めやすい領域であるので、フローティング領域１６ａよりも大きく取ることでＩＥ効果を上げる。Ｐ型フローティング領域１６ｂは寄生Ｐチャネル型ＭＯＳＦＥＴを形成せずに、エミッタ電位のトレンチで遮断している。よって、変形例３よりもＩＥ効果を向上させることが可能となる。
図４２に示すように、トレンチゲート電極１４とＰ型フローティング領域１６ｂとの間にはトレンチエミッタ電極１４ｅ３も設ける。これによって、トレンチゲート電極１４はＰ型フローティング領域１６ｂから遮断されており、ゲートへのフローティング領域の電位変動の影響は抑制される。また、トレンチゲート電極１４とトレンチエミッタ電極１４ｅ３との間はＰ型ボディ領域１５を形成せずに高濃度Ｎ型層２４ｂで形成する。トレンチゲート電極１４とトレンチエミッタ電極１４ｅ３との間に形成される高濃度Ｎ型層２４ｂによって、トレンチゲート電極１４とトレンチエミッタ電極１４ｅ３との間へのホールの侵入を抑制してホール蓄積による電位上昇を防ぐことにより、更に遮断能力を向上させることが可能となる。高濃度Ｎ型層２４ｂは、アクティブセル領域のＮ型ホールバリア領域２４と同時に同様に形成することによってプロセスは増加しない。
図４３のＩＣ−Ａ、ＨＣ−Ａはトレンチゲート電極１４とトレンチエミッタ電極１４ｅとの間に高濃度Ｎ型層がない構造（Ａの構造）における不純物濃度分布、正孔濃度分布（導通（オン）状態における）を示し、図４３のＩＣ−Ｂ、ＨＣ−Ｂはトレンチゲート電極１４とトレンチエミッタ電極１４ｅとの間に高濃度Ｎ型層がある構造（Ｂの構造）における不純物濃度分布、正孔濃度分布（導通（オン）状態における）を示す。図４３において、ハッチングの密度が高いものほど濃度が高いことを示す。
図４３のＩＣ−Ａ、ＩＣ−Ｂに示すように、トレンチゲート電極１４とトレンチエミッタ電極１４ｅとの間（破線Ａ、Ｂで囲まれた部分）の濃度は、Ｂの構造の方がＡの構造方よりも高い。図４３のＨＣ−Ａ、ＨＣ−Ｂに示すように、トレンチゲート電極１４とトレンチエミッタ電極１４ｅとの間（破線で囲まれた部分）の正孔濃度は、Ｂの構造の方がＡの構造の方よりも高い。Ａの構造では、破線で囲まれた部分はフローティング領域とほぼ同じ正孔濃度であり、フローティング領域と同レベルのキャリア（ホール）蓄積による電位上昇がある。Ｂの構造では、破線Ｂで囲まれた部分は正孔の侵入が防がれ正孔濃度の低減（キャリア蓄積量を抑制）ができて電位上昇が抑制される。
Ｂの構造である変形例４では、トレンチゲート電極１４とトレンチエミッタ電極１４ｅ３との間のキャリア（ホール）濃度は小さく、電位上昇しない。よって、高濃度Ｎ型層を形成しない構造に比べて、遮断能力は更に向上することになる。
変形例４によれば、フローティング領域のＩＥ効果を高めながら、メッシュ構造にすることが可能となる。また、変形例３よりもゲート容量も大きく確保が可能となる。また、図４２に示す遮断構造により、変形例３よりもＩＥ効果を更に高めることができる。
（変形例５）
変形例４の遮断構造は実施例のようなストライプ形状にも適用することができる。
図４４は実施例に係る半導体装置の断面図と変形例５に係る半導体装置の断面図である。図４５は図４４の要部拡大図である。図４６は変形例５に係る半導体装置の平面図および断面図である。変形例５の半導体装置はＧＥ−Ｓ型ＩＧＢＴであり、ＧＥ−Ｓ＿２と称することもある。
変形例５に係る半導体装置は実施例に係る半導体装置のトレンチゲート電極１４とＰ型フローティング領域１６との間に、さらにトレンチエミッタ電極１４ｅ４を設ける。トレンチゲート電極１４、トレンチエミッタ電極１４ｅおよびトレンチエミッタ電極１４ｅ４はＹ軸方向に延在する。トレンチゲート電極１４とトレンチエミッタ電極１４ｅ４とはトレンチ接続電極１４ｃ３で接続される。トレンチゲート電極１４とトレンチエミッタ電極１４ｅ４との間はＰ型ボディ領域１５を形成せずに高濃度Ｎ型層２４ｂで形成する。トレンチゲート電極１４はＰ型フローティング領域１６から遮断されており、ゲートへのＰ型フローティング領域１６の電位変動の影響は抑制され、更に安定性は向上する。
図４７は変形例５に係る半導体装置の電界強度分布を示す図である。図４８Ａは変形例５に係る半導体装置のコレクタ耐圧特性（ＶＣＥＳ−ＩＣＥＳ）を示す図である。図４８Ｂは図４８Ａの四角で囲った部分の拡大図である。図４９は変形例５に係る半導体装置の電流密度分布を示す図である。図５０は変形例５に係る半導体装置のキャリア濃度分布を示す図である。
図４７のＩＣ−Ａ、ＦＩ−Ａは実施例の構造（Ａの構造）の不純物濃度分布、電界強度分布を示している。ＩＣ−Ｂ、ＦＩ−Ｂはトレンチゲート電極とトレンチエミッタ電極との間（破線Ｂ、Ｃで囲まれた部分）に高濃度Ｎ型層および浅いＰ型層（Ｐ型ボディ領域）を有する構造（Ｂの構造）の不純物濃度分布、電界強度分布を示している。ＩＣ−Ｃ、ＦＩ−Ｃはトレンチゲート電極とトレンチエミッタ電極との間（破線Ｃで囲まれた部分）に高濃度Ｎ型層のみを有する構造（Ｃの構造）の不純物濃度分布、電界強度分布を示している。図４７において、ハッチングの密度が高いものほど濃度や強度が高いことを示す。
図４７に示すように、Ｂの構造およびＣの構造では、破線円ＢＧ、ＣＧで示すように、フローティング領域に覆われていないトレンチゲート電極のボトム部の電界強度が緩和されている。また、エミッタ電位トレンチエミッタ電極のボトム部の電界強度も少し緩和している。これは電界を支えるトレンチ（酸化膜領域）が増えたことによる。
図４８Ａに、オフ状態（ゲート電圧ＶＧ＝０）におけるコレクタ耐圧ＶＣＥＳとコレクタリーク電流ＩＣＥＳの関係グラフを示す。Ｃの構造では、Ａの構造およびＢの構造に対して、コレクタ耐圧ＶＣＥＳの低下はなく、むしろ少しコレクタ耐圧ＶＣＥＳは上昇している。なお、図４８の破線内の条件のときのデバイスの状態が図４７に示されている。図４７の電界強度分布に示すように、トレンチ（酸化膜領域）挿入によって電界緩和されている。よって、ゲート電極とトレンチエミッタ電極との間にホール蓄積をより抑制するため、トレンチゲート電極とトレンチエミッタ電極との間に浅いＰ型層（Ｐ型ボディ領域）は不要である。
図４９のＥＣ−Ａ、ＨＣ−ＡはＡの構造の電子電流密度分布、正孔電流密度分布を示し、ＥＣ−Ｂ、ＨＣ−ＢはＢの構造の電子電流密度分布、正孔電流密度分布を示し、ＥＣ−Ｃ、ＨＣ−ＣはＣの構造の電子電流密度分布、正孔電流密度分布を示している。図４９において、ハッチングの密度が高いものほど密度が高いことを示す。
Ｂの構造ではトレンチゲート電極とエミッタ電極の間（図４５の符号２４ｂに相当する領域）の正孔電流密度を抑制できている。また、Ｃの構造でも正孔電流密度を抑制できており、Ｂの構造よりも低い。
図５０のＥＤ−Ａ、ＨＤ−ＡはＡの構造の電子密度分布、正孔密度分布を示し、ＥＤ−Ｂ、ＨＤ−ＢはＢの構造の電子密度分布、正孔密度分布を示し、ＥＤ−Ｃ、ＨＤ−ＣはＣの構造の電子密度分布、正孔密度分布を示している。図５０において、ハッチングの密度が高いものほど密度が高いことを示す。
破線Ｂ、Ｃに示すように、Ｂの構造では正孔濃度はフローティング領域よりも低いが、浅いＰ型層部で濃度が高い。また、Ｃの構造では正孔濃度は全体的にフローティング領域よりも低い。
（変形例６）
図５１は変形例５および変形例６に係る半導体装置の断面図である。変形例６の半導体装置はＧＥ−Ｓ型ＩＧＢＴであり、ＧＥ−Ｓ＿３と称する。
変形例５ではトレンチエミッタ電極１４ｅとトレンチゲート電極１４とトレンチエミッタ電極１４ｅ４を含む単位セル領域４０をＸ軸方向に同じ向きに配置する(単位セル領域４０（Ａ）のみを配置する)。一方、変形例６に係る半導体装置はトレンチエミッタ電極１４ｅとトレンチゲート電極１４とトレンチエミッタ電極１４ｅ４を含む単位セル領域４０をＸ軸方向にミラー反転して配置する（単位セル領域４０（Ａ）とそれをミラー反転した単位セル領域４０（Ｂ）を交互に配置する）。Ｐ型フローティング領域１６を挟む２つのトレンチエミッタ電極１４ｅ４は図示しない導体層で接続されエミッタ電極８に節属される。
実施例ではすべてのフローティング領域に寄生Ｐチャネル型ＭＯＳＦＥＴが接続されるが、変形例６では寄生Ｐチャネル型ＭＯＳＦＥＴが接続されるＰ型フローティング領域と寄生Ｐチャネル型ＭＯＳＦＥＴが接続されないＰ型フローティング領域とが交互に配置される。よって、変形例６は変形例５よりも寄生Ｐチャネル型ＭＯＳＦＥＴ領域が小さくなるのでＩＥ効果を更に向上させることが可能となる。
（変形例７）
図５２は変形例６および変形例７に係る半導体装置の断面図である。変形例７の半導体装置はＧＥ−Ｓ型ＩＧＢＴであり、ＧＥ−Ｓ＿４と称する。
変形例７に係る半導体装置は、変形例６の半導体装置の寄生Ｐチャネル型ＭＯＳＦＥＴが接続されるＰ型フローティング領域の幅（Ｘ軸方向の長さ）を狭くし、寄生Ｐチャネル型ＭＯＳＦＥＴが接続されないＰ型フローティング領域の幅（Ｘ軸方向の長さ）を広くしたものである。寄生Ｐチャネル型ＭＯＳＦＥＴ領域を縮小することで、更にＩＥ効果を向上させることが可能となる。
（変形例８）
図５３は変形例５および変形例８に係る半導体装置の断面図である。図５４は図５３の要部拡大図である。変形例８の半導体装置はＧＥ−Ｓ型ＩＧＢＴであり、ＧＥ−Ｓ＿５と称する。
変形例８に係る半導体装置は変形例５に係る半導体装置のトレンチエミッタ電極１４ｅとＰ型フローティング領域１６との間に、さらにトレンチエミッタ電極１４ｅ５を設ける。トレンチゲート電極１４とトレンチエミッタ電極１４ｅ４との間と、トレンチエミッタ電極１４ｅとトレンチエミッタ電極１４ｅ５との間と、にはＰ型ボディ領域１５を形成せずに高濃度Ｎ型層２４ｂで形成する。Ｐ型フローティング領域１６を挟むトレンチエミッタ電極１４ｅ４とトレンチエミッタ電極１４ｅ５とは図示しない導体層で接続されエミッタ電極８に節属される。これにより、寄生Ｐチャネル型ＭＯＳＦＥＴによるホール排出効果を抑制してＩＥ効果を向上させることが可能となる。
変形例８の構造では、完全に寄生Ｐチャネル型ＭＯＳＦＥＴを形成しておらず、最もＩＥ効果が高い構造となる。
変形例５〜７の半導体装置では、図４５に示す破線Ａで囲まれた部分のトレンチエミッタ電極１４ｅ５は、トレンチゲート電極１４からＰ型フローティング領域１６を遮断しており、この効果としては、ゲートへの変位電流影響を抑制することにある。一方、変形例８の半導体装置では、図５４に示す破線Ｂで囲まれた部分のトレンチエミッタ電極１４ｅ５は、トレンチエミッタ電極１４ｅからＰ型フローティング領域１６を遮断する構造となり、効果としては、この部分に形成される寄生Ｐチャネル型ＭＯＳＦＥＴによるホール排出を抑制することにある。
変形例５、７、８の半導体装置の棲み分けについて図５５を用いて説明する。図５５はスイッチングターンオフ損失とコレクタ-エミッタ間飽和電圧ＶＣＥ（ｓａｔ）とのトレードオフを示す図である。スイッチングターンオフ損失（Ｅoff）とＶＣＥ（sat）のトレードオフカーブ上に変形例５、７、８の半導体装置（ＧＥ−Ｓ＿２、ＧＥ−Ｓ＿４、ＧＥ−Ｓ＿５）をプロットすることができる。矢印Ａの方向は高速スイッチング（スイッチングオフ損失（Ｅoff）小）が可能となる。矢印ＢはＶＣＥ（sat）を小さくすることが出来る。各半導体装置で異なる特性を有しており、アプリケーション（特に使われる周波数帯）に合わせた最適化が可能となる。低周波帯ではスイッチング回数が少なく、低ＶＣＥ(sat)特性が要求され、逆に高周波帯ではスイッチング回数が増えるため、スイッチングオフ損失の低減が必要とされる。
（変形例９）
図５６は変形例９に係る半導体装置の平面図である。図５７は図５６のＡ１−Ａ２線における断面図である。変形例９の半導体装置は変形例４の半導体装置のトレンチエミッタ電極１４ｅ３のエミッタ電位の供給方法を変えたもので、それ以外は変形例４と同様である。Ｐ型フローティング領域１６ｂのトレンチエミッタ電極１４ｅ３は、Ｘ軸方向に延在する例えば多結晶シリコン膜からなるエミッタ接続部１４ｃ４およびコンタクトホール１１ｅ４を介してエミッタ電極８に接続され、エミッタ電位が供給される。
（変形例１０）
変形例８の遮断構造は変形例４のようなメッシュ形状にも適用することができる。図５８は変形例１０に係る半導体装置の平面図である。図５９は変形例１０に係る半導体装置の断面図である。
変形例１０の半導体装置は変形例４のＰ型フローティング領域１６ａに平面視で枠状のトレンチエミッタ電極１４ｅ６を追加する。トレンチエミッタ電極１４ｅ６はトレンチエミッタ電極１４ｅと４か所で接続されエミッタ電極８と接続される。これにより、寄生Ｐチャネル型ＭＯＳＦＥＴの動作を完全に抑制することができ、変形例４よりも更にＩＥ効果を向上させることが可能となる。また、Ｐ型フローティング領域１６ａを小さくする必要がなくなり、ゲート容量の調整幅が拡大し設計自由度が格段に向上する。
（変形例１１）
図６０は変形例１１に係る半導体装置の平面図である。
変形例１０の半導体装置は、変形例９のＰ型フローティング領域１６ａの面積を増やし、Ｐ型フローティング領域１６ｂの面積を減らしたものである。また、エミッタ電位の供給を変形例９と同様にしたものである。これにより、Ｎ＋型エミッタ領域１２の配置可能領域を増やすことができるので、飽和電流の設計範囲も拡大し、高飽和電流製品にも対応が可能となる。
＜応用例＞
（モジュールの構成）
実施例および変形例１〜１１の何れかの半導体装置を備えた半導体チップを複数個有し、当該複数個の半導体チップが互いに並列に接続されたモジュールである例について説明する。
図６１は電子システムの一例を示す回路ブロック図である。図６２は図６１の領域ＡＲ４のモジュールを示す等価回路図である。
図６１に示すように、電子システムは、モータＭＯＴ等の負荷と、インバータＩＮＶと、制御回路ＣＴＣ１と、制御回路ＣＴＣ２と、を有する。このような電子システムは、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システム（ＵＰＳ：Uninterruptible Power Supply）である。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１、ＰＭ２を含む。
図６１に示す電子システムにおいては、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムにおける発電モジュール（図示は省略）の出力が、インバータＩＮＶの入力端子ＴＭ１、ＴＭ２に接続され、当該発電モジュールの直流電圧、すなわち、直流電力がインバータＩＮＶに供給される。
制御回路ＣＴＣ１は、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１、ＰＭ２を含む。パワーモジュールＰＭ１、ＰＭ２も、例えばＥＣＵにより構成されており、ＭＣＵのような制御用の半導体チップを内蔵している。
制御回路ＣＴＣ１に含まれる複数のパワーモジュールＰＭ１、Ｍ２は、制御回路ＣＴＣ２に接続されている。インバータＩＮＶは、この制御回路ＣＴＣ２によって制御される。図示は省略するが、制御回路ＣＴＣ２は、例えばゲートドライバおよびフォトカプラを含む。制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに接続されている。このとき、制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに備えられたＩＧＢＴのゲート電極に接続されている。
インバータＩＮＶにはモータＭＯＴが接続されている。そして、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムにおける発電モジュール（図示は省略）からインバータＩＮＶに供給された直流電圧、すなわち、直流電力は、インバータＩＮＶで交流電圧、すなわち、交流電力に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧、すなわち、交流電力によって駆動される。
図６１に示す例では、モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュールＤ１との組を合計６組有する。
また、ＩＧＢＴモジュール１０は、図６２に示すように、複数のＩＧＢＴチップＣＨＰを含むが、当該ＩＧＢＴチップＣＨＰは、半導体チップ２（図２３参照）に相当する。
なお、モータＭＯＴが２相モータである場合には、インバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュールＤ１との組を合計４組有する。
インバータＩＮＶのうち、モータＭＯＴの入力電位よりも電源電位（ＶＣＣ）側を、ハイサイドと称する。また、インバータＩＮＶのうち、モータＭＯＴの入力電位よりも接地電位（ＧＮＤ）側を、ローサイドと称する。図６１に示す例では、ハイサイドのＩＧＢＴモジュール１０として、３つのＩＧＢＴモジュール１０が用いられ、ローサイドのＩＧＢＴモジュールとして、３つのＩＧＢＴモジュール１０が用いられる。また、ハイサイドのダイオードモジュールＤ１として、３つのダイオードモジュールＤ１が用いられ、ローサイドのダイオードモジュールＤ１として、３つのダイオードモジュールＤ１が用いられる。
図６１の領域ＡＲ４に示す、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ハイサイドのＩＧＢＴモジュール１０Ｈは、図６２に示すように、半導体チップ２からなるＩＧＢＴチップＣＨＰを複数、例えば６個備えている。また、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ローサイドのＩＧＢＴモジュール１０Ｌは、半導体チップ２からなるＩＧＢＴチップＣＨＰを複数、例えば６個備えている。ハイサイドおよびローサイドのいずれにおいても、複数のＩＧＢＴチップＣＨＰの各々のエミッタ電極８は、互いに電気的に接続され、複数のＩＧＢＴチップＣＨＰの各々のコレクタ電極ＣＥは、互いに電気的に接続されている。
ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップＣＨＰの各々として、実施例および変形例１〜１１の何れかの半導体装置を用いることができる。
図６２に示す例では、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、入力端子ＴＭ１およびＴＭ２を介してインバータＩＮＶに供給される電源電位（ＶＣＣ）とモータＭＯＴの入力電位との間、すなわち、ハイサイドに、ＩＧＢＴモジュール１０とダイオードモジュールＤ１とが逆並列に接続されている。また、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、モータＭＯＴの入力電位と接地電位（ＧＮＤ）との間、すなわち、ローサイドに、ＩＧＢＴモジュール１０とダイオードモジュールＤ１とが逆並列に接続されている。
そして、６つのＩＧＢＴモジュール１０の各々に含まれる複数のＩＧＢＴチップＣＨＰの各々のゲート電極には、制御回路ＣＴＣ２が接続されており、この制御回路ＣＴＣ２によって、６つのＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップＣＨＰの各々が制御されるようになっている。なお、６つのダイオードモジュールＤ１の各々には、複数のダイオード１３が含まれ、各ＩＧＢＴチップＣＨＰと各ダイオード１３とが逆並列に接続されている。
各ＩＧＢＴモジュール１０を流れる電流が制御回路ＣＴＣ２を用いて制御されることにより、モータＭＯＴが駆動され、回転する。すなわち、制御回路ＣＴＣ２を用いて各ＩＧＢＴモジュール１０のオン、オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動する場合には、ＩＧＢＴモジュール１０をオン、オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。従って、ＩＧＢＴモジュール１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴモジュール１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴモジュール１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴモジュール１０と逆並列にダイオードモジュールＤ１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
前述したように、ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップＣＨＰの各々として、実施例および変形例１〜１１の何れかの半導体装置を用いることができる。
そのため、ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップＣＨＰでも、実施例および変形例１〜１１の何れかの半導体装置と同様に、ＩＥ効果を向上させ、ターンオン時におけるスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））を低減することができる。
例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムなどの電子システムにおけるモジュールでは、大電力の制御が必要となる。このような大電力を扱うモジュールでは、電力が大きくなるに従って、ＩＧＢＴチップＣＨＰの並列接続数が増加する。ところが、一般に、多数のＩＧＢＴチップＣＨＰが並列接続されたモジュールでは、スイッチング時のアンバランスの影響によって、一部のＩＧＢＴチップＣＨＰに電流が集中し、破壊または損失悪化などの問題が起こりやすくなる。
しかし、実施例および変形例１〜１１の何れかの半導体装置は、前述したように、過渡的なＩＥ効果が促進され、ターンオン時のオン電圧の立下りが高速化するので、ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップＣＨＰに、実施例および変形例１〜１１の何れかの半導体装置を用いることにより、ＩＧＢＴモジュール１０では、スイッチング時のアンバランスが生じにくくなる。その結果、安定性が向上し、損失が低減できるＩＧＢＴモジュール１０を実現することができる。
以上、本発明者によってなされた発明を実施の形態、実施例、変形例および応用例に基づき具体的に説明したが、本発明は前記実施の形態、実施例、変形例および応用例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
上述した実施形態は、以下の態様を含む。
（付記１）
アクティブセル領域の一端とインアクティブセル領域との境界に位置するトレンチゲート電極と、前記アクティブセル領域の他端とインアクティブセル領域との境界に位置するトレンチエミッタ電極とを備える半導体装置の製造方法であって、
第１表面を有する第１導電型の半導体基板に、互いに隣接する第１領域と第２領域とを規定する工程と、
前記第１領域に位置する前記半導体基板の前記第１表面から第１深さに達する第１トレンチ内に第１絶縁膜を介在させて前記トレンチゲート電極を形成するとともに、前記第１トレンチとは距離を隔てて、前記半導体基板の前記第１表面から前記第１深さに達する第２トレンチ内に第２絶縁膜を介在させて前記トレンチエミッタ電極を形成する工程と、
前記第２領域に位置する前記半導体基板に第２導電型の不純物を導入することにより、フローティング領域を形成する工程と、
前記トレンチゲート電極と前記エミッタ電極との間の前記第１領域に位置する前記半導体基板の前記第１表面から第２深さにわたり、第１導電型の第１半導体領域を形成する工程と、
前記トレンチゲート電極と前記トレンチエミッタ電極との間の前記第１領域に位置する前記半導体基板の前記第２深さから前記第２深さよりも深く、前記第１深さよりも浅い位置にわたり、第２導電型の第２半導体領域を形成する工程と、
前記トレンチエミッタ電極、前記第１半導体領域および前記第２半導体領域に開口部を形成する工程と、
前記開口部内に、前記トレンチエミッタ電極、前記第１半導体領域および前記第２半導体領域に電気的に接続されるコンタクト部を形成する工程と
を備える、半導体装置の製造方法。
１ 半導体ウエハ
１ａ ウエハ又はチップの表面（第１の主面）
１ｂ ウエハ又はチップの裏面（第２の主面）
１ｓ Ｎ−型単結晶シリコン基板
２ 半導体チップ（半導体基板）
８ メタルエミッタ電極
１１ コンタクト溝（またはコンタクトホール）
１２ Ｎ＋型エミッタ領域
１４ トレンチゲート電極
１５ Ｐ型ボディ領域
１６ Ｐ型フローティング領域
１７ メタルコレクタ電極
１８ Ｐ＋型コレクタ領域
１９ Ｎ型フィールドストップ領域
２０ Ｎ−型ドリフト領域
２１ トレンチ
２１ｅ トレンチ
２２ ゲート絶縁膜
２３ Ｐ＋型ラッチアップ防止領域
２４ Ｎ型ホールバリア領域
２５ Ｐ＋型ボディコンタクト領域
２６ 層間絶縁膜
４０ａ アクティブセル領域
４０ｉ インアクティブセル領域
ＡＲ１ セル形成領域
ＡＲ２ ゲート配線引き出し領域
ＢＰ１ 第１寄生ＰＮＰバイポーラトランジスタ
ＢＰ２ 第２寄生ＰＮＰバイポーラトランジスタ
ＣＥ コレクタ電極
ＥＰ エミッタパッド
ＦＰＦ 絶縁膜
ＧＥ ゲート電極
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＯＰ１、ＯＰ２ 開口部
ＳＳ 半導体基板
１０、１０Ｈ、１０Ｌ ＩＧＢＴモジュール
Ｄ１ ダイオードモジュール
ＣＨＰ ＩＧＢＴチップ
１３ ダイオード
ＣＴＣ１、ＣＴＣ２ 制御回路
ＩＮＶ インバータ
ＭＯＴ モータ
ＰＨ１ Ｕ相
ＰＨ２ Ｖ相
ＰＨ３ Ｗ相
ＰＭ１、ＰＭ２ パワーモジュール
ＴＭ１、ＴＭ２ 入力端子

Claims (20)

  1. 第１主面および前記第１主面と反対側の第２主面を有する半導体基板と、
    前記半導体基板に設けられる第１導電型の第１半導体領域と、
    前記第１半導体領域と前記第１主面との間の前記半導体基板に設けられる前記第１導電型と異なる第２導電型の第２半導体領域と、
    前記第１半導体領域と前記第２主面との間の前記半導体基板に設けられる前記第２導電型の第３半導体領域と、
    前記第２半導体領域を貫通した第１溝と、
    前記第２半導体領域を貫通した前記第１溝と離間して設けられる第２溝と、
    前記第２半導体領域内の前記第１主面側に、前記第１溝の第１側面に接して設けられ、かつ前記第１溝と前記第２溝の間に位置する前記第１導電型の第４半導体領域と、
    前記第１溝の内部に第１絶縁膜を介して設けられる第１トレンチ電極と、
    前記第２溝の内部に第２絶縁膜を介して設けられる第２トレンチ電極と、
    前記第１溝を挟んで前記第４半導体領域と反対側に位置する部分の前記第１半導体領域に形成される前記第２導電型の第５半導体領域と、
    前記第２溝を挟んで前記第４半導体領域と反対側に位置する部分の前記第１半導体領域に形成される、前記第２導電型の第６半導体領域と、
    前記第２溝と前記第４半導体領域とに接するコンタクトホールと、
    を備える、半導体装置。
  2. 請求項１の半導体装置において、
    さらに、前記第１溝と前記第２溝の間に位置する部分の前記第１半導体領域に形成される前記第１導電型の第７半導体領域を備え、前記第７半導体領域の前記第１導電型の不純物濃度は前記第１半導体領域の前記第１導電型の不純物濃度よりも高く、前記第４半導体領域の前記第１導電型の不純物濃度よりも低い、半導体装置。
  3. 請求項１の半導体装置において、
    前記第５半導体領域および第６半導体領域の前記第１主面からの深さは、前記第１溝および前記第２溝の前記第１主面からの深さよりも深い、半導体装置。
  4. 請求項２の半導体装置において、さらに、
    前記第５半導体領域を挟んで前記第１溝と反対側に位置する部分の前記第２半導体領域を貫通した第３溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第４溝と、
    前記第１溝と前記第４溝とに接続して設けられ、平面視において、第１方向に延在する第１接続溝と、
    前記第１溝と前記第４溝との間に、前記第２溝に接続して設けられ、平面視において、
    前記第１方向に延在する第１端部溝と、
    前記第３溝の内部に絶縁膜を介して設けられる第３トレンチ電極と、
    前記第４溝の内部に絶縁膜を介して設けられる第４トレンチ電極と、
    前記第１接続溝の内部に絶縁膜を介して設けられる第１トレンチ接続電極と、
    前記第１端部溝の内部に絶縁膜を介して設けられる第１トレンチ端部電極と、
    前記第１接続溝と前記第１端部溝との間に、前記第１主面から前記第１接続溝の底部の深さまで到達する前記第１導電型の第８半導体領域と、
    を備え、
    前記第１トレンチ電極、前記第２トレンチ電極、前記第３トレンチ電極および前記第４トレンチ電極は、平面視において、第１方向に互いに離間して設けられ、前記第１方向と直交する第２方向に延在し、
    前記第８半導体領域の前記第１導電型の不純物濃度は前記第１半導体領域の前記第１導電型の不純物濃度よりも高く、前記第４半導体領域の前記第１導電型の不純物濃度よりも低い、半導体装置。
  5. 請求項４の半導体装置において、さらに、
    前記第１半導体領域まで達し、前記第１溝と前記第４溝との間に、前記第１端部溝に接続して設けられ、平面視において、前記第２方向に延在する第２端部溝と、
    前記第２端部溝の内部に絶縁膜を介して設けられる第２トレンチ端部電極と、
    前記第４溝と前記第２端部溝との間に設けられる前記第８半導体領域と、
    を備える、半導体装置。
  6. 請求項２の半導体装置において、さらに、
    前記第５半導体領域を挟んで前記第１溝と反対側に位置する部分の前記第２半導体領域を貫通した第３溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第４溝と、
    前記第１溝と前記第３溝とに接続して設けられ、平面視において、第１方向に延在する第１接続溝と、
    前記第２溝と前記第４溝とに接続して設けられ、平面視において、前記第１方向に延在する第２接続溝と、
    前記第５半導体領域の前記第２半導体領域を貫通して、前記第１溝と前記第３溝と第１接続溝との間に設けられ、平面視において、枠状の第５溝と、
    前記第３溝の内部に絶縁膜を介して設けられる第３トレンチ電極と、
    前記第４溝の内部に絶縁膜を介して設けられる第４トレンチ電極と、
    前記第５溝の内部に絶縁膜を介して設けられる第５トレンチ電極と、
    前記第１接続溝の内部に絶縁膜を介して設けられる第１トレンチ接続電極と、
    前記第２接続溝の内部に絶縁膜を介して設けられる第２トレンチ接続電極と、
    前記第５溝と前記第２半導体領域とに接するコンタクトホールと、
    を備え、
    前記第１トレンチ電極、前記第２トレンチ電極、前記第３トレンチ電極および前記第４トレンチ電極は、平面視において、第１方向に互いに離間して設けられ、前記第１方向と直交する第２方向に延在する、半導体装置。
  7. 請求項２の半導体装置において、さらに、
    前記第５半導体領域を挟んで前記第１溝と反対側に位置する部分の前記第２半導体領域を貫通した第３溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第４溝と、
    前記第４溝を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第５溝と、
    前記第２溝と前記第４溝とに接続して設けられ、平面視において、第２方向に互いに離間して設けられ、前記第２方向と直交する第１方向に延在する第６溝および第７溝と、
    前記第１溝と前記第３溝とに接続して設けられ、平面視において、前記第２方向に互いに離間して設けられ、前記第１方向に延在する第１接続溝および第２接続溝と、
    前記第５半導体領域の前記第２半導体領域を貫通した前記第１溝と前記第３溝と前記第１接続溝と前記第２接続溝との間に設けられ、平面視において、枠状の第８溝と、
    前記第１溝と前記第５溝とに接続して設けられ、平面視において、前記第２方向に互いに離間して設けられ、前記第１方向に延在する第３接続溝および第４接続溝と、
    前記第２半導体領域内の前記第１主面側に、前記第５溝の第１側面に接して設けられ、かつ前記第５溝と前記第４溝の間に位置する前記第１導電型の第９半導体領域と、
    前記第３溝の内部に絶縁膜を介して設けられる第３トレンチ電極と、
    前記第４溝の内部に絶縁膜を介して設けられる第４トレンチ電極と、
    前記第５溝の内部に絶縁膜を介して設けられる第５トレンチ電極と、
    前記第６溝の内部に絶縁膜を介して設けられる第６トレンチ電極と、
    前記第７溝の内部に絶縁膜を介して設けられる第７トレンチ電極と、
    前記第８溝の内部に絶縁膜を介して設けられる第８トレンチ電極と、
    前記第１接続溝の内部に絶縁膜を介して設けられる第１トレンチ接続電極と、
    前記第２接続溝の内部に絶縁膜を介して設けられる第２トレンチ接続電極と、
    前記第３接続溝の内部に絶縁膜を介して設けられる第３トレンチ接続電極と、
    前記第４接続溝の内部に絶縁膜を介して設けられる第４トレンチ接続電極と、
    前記第４溝と前記第９半導体領域とに接するコンタクトホールと、
    前記第８溝と前記第２半導体領域とに接するコンタクトホールと、
    を備え、
    平面視において、前記第１溝、前記第３溝、前記第１接続溝および前記第２接続溝で囲まれる領域の面積は、前記第１溝、前記第５溝、前記第３接続溝および前記第４接続溝で囲まれる領域の面積よりも大きい、半導体装置。
  8. 請求項２の半導体装置において、さらに、
    前記第５半導体領域を挟んで前記第１溝と反対側に位置する部分の前記第２半導体領域を貫通した第３溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第４溝と、
    前記第４溝を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第５溝と、
    前記第２溝と前記第４溝とに接続して設けられ、平面視において、第２方向に互いに離間して設けられ、前記第２方向と直交する第１方向に延在する第６溝および第７溝と、
    前記第１溝と前記第３溝とに接続して設けられ、平面視において、前記第２方向に互いに離間して設けられ、前記第１方向に延在する第１接続溝および第２接続溝と、
    前記第５半導体領域の前記第２半導体領域を貫通して、前記第１溝と前記第３溝と前記第１接続溝と前記第２接続溝との間に設けられ、平面視において、枠状の第８溝と、
    前記第１溝と前記第５溝とに接続して設けられ、平面視において、前記第２方向に互いに離間して設けられ、前記第１方向に延在する第３接続溝および第４接続溝と、
    前記第３溝の内部に絶縁膜を介して設けられる第３トレンチ電極と、
    前記第４溝の内部に絶縁膜を介して設けられる第４トレンチ電極と、
    前記第５溝の内部に絶縁膜を介して設けられる第５トレンチ電極と、
    前記第６溝の内部に絶縁膜を介して設けられる第６トレンチ電極と、
    前記第７溝の内部に絶縁膜を介して設けられる第７トレンチ電極と、
    前記第８溝の内部に絶縁膜を介して設けられる第８トレンチ電極と、
    前記第１接続溝の内部に絶縁膜を介して設けられる第１トレンチ接続電極と、
    前記第２接続溝の内部に絶縁膜を介して設けられる第２トレンチ接続電極と、
    前記第３接続溝の内部に絶縁膜を介して設けられる第３トレンチ接続電極と、
    前記第４接続溝の内部に絶縁膜を介して設けられる第４トレンチ接続電極と、
    前記第２半導体領域内の前記第１主面側に、前記第５溝の第１側面に接して設けられ、かつ前記第５溝と前記第４溝の間に位置する前記第１導電型の第９半導体領域と、
    前記第１溝と前記第８溝との間に、前記第１主面から前記第１溝の底部の深さまで到達する前記第１導電型の第１０半導体領域と、
    前記第４溝と前記第９半導体領域とに接するコンタクトホールと、
    を備え、
    前記第１０半導体領域の前記第１導電型の不純物濃度は前記第１半導体領域の前記第１導電型の不純物濃度よりも高く、前記第４半導体領域の前記第１導電型の不純物濃度よりも低く、
    平面視において、前記第１溝、前記第３溝、前記第１接続溝および前記第２接続溝で囲まれる領域の面積は、前記第１溝、前記第５溝、前記第３接続溝および前記第４接続溝で囲まれる領域の面積よりも大きい、半導体装置。
  9. 請求項２の半導体装置において、さらに、
    前記第５半導体領域を挟んで前記第１溝と反対側に位置する部分の前記第２半導体領域を貫通した第３溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第４溝と、
    前記第５半導体領域を挟んで前記第３溝と反対側に位置する部分の前記第２半導体領域を貫通した第５溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第６溝と、
    前記第３溝と前記第５溝とに接続して設けられ、平面視において、第１方向に延在する第１接続溝と、
    前記第２溝と前記第６溝とに接続して設けられ、平面視において、第１方向に延在する第１端部溝と、
    前記第３溝の内部に絶縁膜を介して設けられる第３トレンチ電極と、
    前記第４溝の内部に絶縁膜を介して設けられる第４トレンチ電極と、
    前記第５溝の内部に絶縁膜を介して設けられる第５トレンチ電極と、
    前記第６溝の内部に絶縁膜を介して設けられる第６トレンチ電極と、
    前記第１接続溝の内部に絶縁膜を介して設けられる第１トレンチ接続電極と、
    前記第１端部溝の内部に絶縁膜を介して設けられる第１トレンチ端部電極と、
    前記第１溝と前記第５溝との間に、前記第１主面から前記第１溝の底部の深さまで到達する前記第１導電型の第８半導体領域と、
    を備え、
    前記第１トレンチ電極、前記第２トレンチ電極、前記第３トレンチ電極、前記第４トレンチ電極、前記第５トレンチ電極および前記第６トレンチ電極は、平面視において、第１方向に互いに離間して設けられ、前記第１方向と直交する第２方向に延在し、
    前記第８半導体領域の前記第１導電型の不純物濃度は前記第１半導体領域の前記第１導電型の不純物濃度よりも高く、前記第４半導体領域の前記第１導電型の不純物濃度よりも低い、半導体装置。
  10. 請求項２の半導体装置において、さらに、
    前記第５半導体領域を挟んで前記第１溝と反対側に位置する部分の前記第２半導体領域を貫通した第３溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第４溝と、
    前記第５半導体領域を挟んで前記第３溝と反対側に位置する部分の前記第２半導体領域を貫通した第５溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第６溝と、
    前記第３溝の内部に絶縁膜を介して設けられる第３トレンチ電極と、
    前記第４溝の内部に絶縁膜を介して設けられる第４トレンチ電極と、
    前記第５溝の内部に絶縁膜を介して設けられる第５トレンチ電極と、
    前記第６溝の内部に絶縁膜を介して設けられる第６トレンチ電極と、
    前記第１溝と前記第５溝との間に、前記第１主面から前記第１溝の底部の深さまで到達する前記第１導電型の第８半導体領域と、
    前記第２半導体領域内の前記第１主面側に、前記第４溝の第１側面に接して設けられ、かつ前記第４溝と前記第６溝の間に位置する前記第１導電型の第９半導体領域と、
    前記第６溝と前記第２半導体領域とに接するコンタクトホールと、
    を備え、
    前記第１トレンチ電極、前記第２トレンチ電極、前記第３トレンチ電極、前記第４トレンチ電極、前記第５トレンチ電極および前記第６トレンチ電極は、平面視において、第１方向に互いに離間して設けられ、前記第１方向と直交する第２方向に延在し、
    前記第８半導体領域の前記第１導電型の不純物濃度は前記第１半導体領域の前記第１導電型の不純物濃度よりも高く、前記第４半導体領域の前記第１導電型の不純物濃度よりも低い、半導体装置。
  11. 請求項１０の半導体装置において、
    前記第１溝と前記第３溝の間の第５半導体領域の幅は前記第２溝と前記第６溝の間の第６半導体領域の幅よりも大きい、半導体装置。
  12. 請求項２の半導体装置において、さらに、
    前記第５半導体領域を挟んで前記第１溝と反対側に位置する部分の前記第２半導体領域を貫通した第３溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第４溝と、
    前記第５半導体領域を挟んで前記第３溝と反対側に位置する部分の前記第２半導体領域を貫通した第５溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第６溝と、
    前記第５半導体領域を挟んで前記第５溝と反対側に位置する部分の前記第２半導体領域を貫通した第７溝と、
    前記第６半導体領域を挟んで前記第６溝と反対側に位置する部分の前記第２半導体領域を貫通した第８溝と、
    前記第３溝の内部に絶縁膜を介して設けられる第３トレンチ電極と、
    前記第４溝の内部に絶縁膜を介して設けられる第４トレンチ電極と、
    前記第５溝の内部に絶縁膜を介して設けられる第５トレンチ電極と、
    前記第６溝の内部に絶縁膜を介して設けられる第６トレンチ電極と、
    前記第７溝の内部に絶縁膜を介して設けられる第７トレンチ電極と、
    前記第８溝の内部に絶縁膜を介して設けられる第８トレンチ電極と、
    前記第１溝と前記第５溝との間に、前記第１主面から前記第１溝の底部の深さまで到達する前記第１導電型の第８半導体領域と、
    前記第２溝と前記第８溝との間に、前記第１主面から前記第２溝の底部の深さまで到達する前記第１導電型の第９半導体領域と、
    を備え、
    前記第１トレンチ電極、前記第２トレンチ電極、前記第３トレンチ電極、前記第４トレンチ電極、前記第５トレンチ電極および前記第６トレンチ電極は、平面視において、第１方向に互いに離間して設けられ、前記第１方向と直交する第２方向に延在し、
    前記第８半導体領域および前記第９半導体領域の前記第１導電型の不純物濃度は前記第１半導体領域の前記第１導電型の不純物濃度よりも高く、前記第４半導体領域の前記第１導電型の不純物濃度よりも低い、半導体装置。
  13. 請求項８の半導体装置において、
    前記第８トレンチ電極は、平面視において、前記第１方向に互いに離間して設けられ、前記第１方向と直交する第２方向に延在する第１電極および第２電極を有し、
    さらに、前記第１電極と前記第２電極に接続され、前記第１方向に延在する導電層と、前記導電層と接続するコンタクトホールと、を備える、半導体装置。
  14. 請求項２の半導体装置において、さらに、
    前記第５半導体領域を挟んで前記第１溝と反対側に位置する部分の前記第２半導体領域を貫通した第３溝と、
    前記第６半導体領域を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第４溝と、
    前記第４溝を挟んで前記第２溝と反対側に位置する部分の前記第２半導体領域を貫通した第５溝と、
    前記第２溝と前記第４溝とに接続して設けられ、平面視において、第２方向に互いに離間して設けられ、前記第２方向と直交する第１方向に延在する第６溝および第７溝と、
    前記第１溝と前記第３溝とに接続して設けられ、平面視において、前記第２の方向に互いに離間して設けられ、前記第１方向に延在する第１接続溝および第２接続溝と、
    前記第５半導体領域の前記第２半導体領域を貫通して、前記第１溝と前記第３溝と前記第１接続溝と前記第２接続溝との間に設けられ、平面視において、枠状の第８溝と、
    前記第６半導体領域の前記第２半導体領域を貫通して、平面視において、前記第２溝、前記第４溝、前記第６溝および前記第７溝で囲まれる領域内に設けられる枠状の第９溝と、
    前記第１溝と前記第５溝とに接続して設けられ、平面視において、前記第２方向に互いに離間して設けられ、前記第１方向に延在する第３接続溝および第４接続溝と、
    前記第３溝の内部に絶縁膜を介して設けられる第３トレンチ電極と、
    前記第４溝の内部に絶縁膜を介して設けられる第４トレンチ電極と、
    前記第５溝の内部に絶縁膜を介して設けられる第５トレンチ電極と、
    前記第６溝の内部に絶縁膜を介して設けられる第６トレンチ電極と、
    前記第７溝の内部に絶縁膜を介して設けられる第７トレンチ電極と、
    前記第８溝の内部に絶縁膜を介して設けられる第８トレンチ電極と、
    前記第９溝の内部に絶縁膜を介して設けられる第９トレンチ電極と、
    前記第１接続溝の内部に絶縁膜を介して設けられる第１トレンチ接続電極と、
    前記第２接続溝の内部に絶縁膜を介して設けられる第２トレンチ接続電極と、
    前記第３接続溝の内部に絶縁膜を介して設けられる第３トレンチ接続電極と、
    前記第４接続溝の内部に絶縁膜を介して設けられる第４トレンチ接続電極と、
    前記第２半導体領域内の前記第１主面側に、前記第５溝の第１側面に接して設けられ、かつ前記第５溝と前記第４溝の間に位置する前記第１導電型の第９半導体領域と、
    前記第１溝と前記第８溝との間に、前記第１主面から前記第１溝の底部の深さまで到達する前記第１導電型の第１０半導体領域と、
    前記第２溝、前記第４溝、前記第６溝および前記第７溝と前記第９溝との間に、前記第１半導体領域と前記第１主面との間の前記半導体基板に設けられる前記第１導電型の第１１半導体領域と、
    前記第４溝と前記第９半導体領域とに接するコンタクトホールと、
    前記第８溝と前記第２半導体領域とに接するコンタクトホールと、
    を備え、
    前記第１０半導体領域および前記第１１半導体領域の前記第１導電型の不純物濃度は前記第１半導体領域の前記第１導電型の不純物濃度よりも高く、前記第４半導体領域の前記第１導電型の不純物濃度よりも低く、半導体装置。
  15. 請求項１４の半導体装置において、
    前記第８トレンチ電極は、平面視において、前記第１方向に互いに離間して設けられ、前記第２方向に延在する第１電極および第２電極を有し、
    さらに、前記第１電極と前記第２電極に接続され、前記第１方向に延在する導電層と、前記導電層と接続するコンタクトホールと、を備える、半導体装置。
  16. 請求項１の半導体装置において、
    さらに、ゲート電極とエミッタ電極とコレクタ電極とを有し、
    前記第１トレンチ電極はゲート電極に電気的に接続され、
    前記第２トレンチ電極はエミッタ電極に電気的に接続される、
    半導体装置。
  17. 第１の主面及び第２の主面を有する半導体基板と、
    前記半導体基板内に設けられ、第１導電型を有するドリフト領域と、
    前記第１の主面上に設けられるセル領域と、
    平面的において、前記セル領域内に設けられる多数の単位セル領域と、
    各単位セル領域は、
    前記ドリフト領域の前記第１の主面上から内部に亘って設けられるアクティブセル領域と、
    平面的において、前記アクティブセル領域を両側から挟むように、前記第１の主面の表面に設けられる一対のトレンチ内のトレンチゲート電極およびトレンチエミッタ電極と、
    前記ドリフト領域の前記第１の主面側に設けられる前記第１導電型と反対導電型の第２導電型ボディ領域と、
    前記トレンチゲート電極および前記トレンチエミッタ電極を境界として、平面的に前記アクティブセル領域を両側から挟むように、両側に隣接して設けられたインアクティブセル領域と、
    前記第２導電型ボディ領域の前記第１の主面側に設けられる前記第１導電型と同一導電型の第１導電型エミッタ領域と、
    前記トレンチエミッタ電極と前記第１導電型エミッタ領域とに接するコンタクトホールと、
    前記アクティブセル領域において、前記第２導電型ボディ領域の下部の前記ドリフト領域に設けられる前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第１導電型エミッタ領域よりも低い第１導電型ホールバリア領域と、
    前記インアクティブセル領域において、前記第１の主面側に設けられる前記第１導電型と反対導電型の第２導電型フローティング領域と、
    を備える、半導体装置。
  18. 請求項１７の半導体装置において、
    前記第２導電型フローティング領域は、前記一対のトレンチの下端部を覆い、その深さは、前記トレンチゲート電極および前記トレンチエミッタ電極のトレンチの深さよりも深い、半導体装置。
  19. 請求項１７の半導体装置において、さらに、
    前記半導体基板の前記第２の主面上に設けられるメタルコレクタ電極と、
    前記半導体基板の前記第２の主面内に設けられる前記第１導電型と反対導電型の第２導電型コレクタ領域と、
    前記第２導電型コレクタ領域に接するように、前記ドリフト領域の前記第２の主面側に設けられた前記第１導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高い第１導電型フィールドストップ領域と、
    前記第２導電型コレクタ領域の前記メタルコレクタ電極側に設けられた前記第２導電型コレクタ領域と同一導電型であって、不純物濃度がより高い第２導電型高濃度コレクタコンタクト領域と、
    備える、半導体装置。
  20. 請求項１の半導体装置において、
    前記第１溝の底面の少なくとも一部は前記第５半導体領域で覆われ、
    前記第２溝の底面の少なくとも一部は前記第６半導体領域で覆われた、半導体装置。
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