JPH10248034A

JPH10248034A - イメージセンサ

Info

Publication number: JPH10248034A
Application number: JP9063770A
Authority: JP
Inventors: Tronnamuchai Kleison; トロンナムチャイクライソン
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1997-03-03
Filing date: 1997-03-03
Publication date: 1998-09-14
Also published as: US6449014B1

Abstract

(57)【要約】【課題】スミアやシェーディングなどの偽信号の発生
を防止する。【解決手段】フォトダイオードＤがトランジスタＳ１
を介してデータ線ＤＬ１に接続され、また水平アドレス
線Ｘ１に接続されてトランジスタＳ１を制御するトラン
ジスタＳ２のゲートが垂直アドレス線に接続されてい
る。データ線は低入力インピーダンスのバッファＢ１に
入力接続し、バッファの出力はトランジスタＱ１を介し
て出力線ＯＬに出力される。垂直アドレス線Ｙ１と水
平アドレス線Ｘ１が選択されるとトランジスタＳ２がタ
ーンオンし、これによりトランジスタＳ１がターンオン
して、フォトダイオードＤに蓄えられた電荷がデータ線
ＤＬ１に送出され，トランジスタＱ１を経て送出され
る。雑音電荷は入力インピーダンスが低いバッファＢ１
の方へ流れ出すからデータ線に蓄積されず、偽信号の発
生が抑えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、受光素子を用い
たイメージセンサに関する。

【０００２】

【従来の技術】従来のイメージセンサとしては、例え
ば、図１２に示すようなものがある。このイメージセン
サは、受光素子であるフォトダイオードＤとフォトダイ
オードを選択的にデータ線に接続するスイッチ用のＭＯ
Ｓ型のトランジスタＳ１１から構成される複数の画素Ｆ
Ｃ５ａ、ＦＣ５ｂ、ＦＣ５ｃ、ＦＣ５ｄが２次元状に配
置されている。

【０００３】水平アドレス線Ｘ１と垂直アドレス線Ｙ１
に対応する画素ＦＣ５ａを例にとり、その構成を説明す
る。フォトダイオードＤは、トランジスタＳ１１を介し
てデータ線ＤＬ１に接続されている。トランジスタＳ１
１のゲートは、垂直アドレス線Ｙ１に接続されている。
データ線ＤＬ１は、このデータ線ＤＬ１を選択的に出力
線ＯＬに接続するスイッチ用のＭＯＳ型のトランジスタ
Ｑ４を介して、出力線ＯＬに接続されている。出力線Ｏ
Ｌは、出力バッファＯＢを介して出力端子Ｐに接続され
ている。トランジスタＱ４のゲートは、水平アドレス線
Ｘ１に接続されている。垂直アドレス線Ｙ１および水平
アドレス線Ｘ１は、それぞれシフトレジスタからなる垂
直アドレス走査回路ＹＤおよび水平アドレス走査回路Ｘ
Ｄに接続されている。

【０００４】このイメージセンサでは、トランジスタＳ
１１がオフされている期間に、入射光量に応じて光電変
換された電荷がフォトダイオードＤに蓄積される。ま
ず、垂直アドレス線Ｙ１が選択されると、トランジスタ
Ｓ１１がオンになり、フォトダイオードＤに蓄積された
電荷がデータ線ＤＬ１に分配される、次に水平アドレス
線Ｘ１が選択されるとトランジスタＱ４がオンになり、
データ線ＤＬ１は出力線ＯＬと接続され、データ線ＤＬ
１の電荷は出力線ＯＬを介して出力バッファＯＢへ送ら
れる。これにより、フォトダイオードＤに蓄えられた電
荷を読み出すことができる。

【０００５】

【発明が解決しようとする課題】しかしながらこのよう
な従来のイメージセンサでは、スミアやシェーディング
等の偽信号が発生するという問題があった。まず、スミ
アについて説明する。垂直アドレス線が選択されている
間は、その垂直アドレス線に接続されている行のフォト
ダイオードはすべてが、それぞれのデータ線に接続され
る。例えば、画素ＦＣ５ａのフォトダイオードＤの電荷
を読み出すために垂直アドレス線Ｙ１を選択すると、画
素ＦＣ５ａのフォトダイオードＤに蓄えられた電荷がデ
ータ線ＤＬ１に分配されると同時に、画素ＦＣ５ｃのフ
ォトダイオードＤに蓄えられた電荷もデータ線ＤＬ２に
分配される。一方、データ線ＤＬ２と出力線ＯＬを接続
するトランジスタＱ４がオフしているので、データ線Ｄ
Ｌ２は、ハイ・インピーダンス状態になっている。した
がって、分配された電荷がデータ線ＤＬ２に蓄えられ、
データ線ＤＬ２の電位が上昇することになる。

【０００６】画素ＦＣ５ｃのフォトダイオードＤに入射
した光量が大きいと、その電荷も多いため、データ線Ｄ
Ｌ２の電位が高くなり、データ線ＤＬ２に接続している
他の画素ＦＣ５ｄのトランジスタＳ１１のしきい値を越
えてしまい、そのトランジスタＳ１１はオフ状態を保て
なくなり、データ線ＤＬ２内の電荷がトランジスタＳ１
１を通して画素ＦＣ５ｄのフォトダイオードＤへ漏れ、
蓄積される。

【０００７】この現象はデータ線の飽和と呼ばれ、スミ
アの原因となる。データ線が飽和していなければ、図１
３の（ａ）に示すような画像が得られる場合に、光源Ｈ
の列のデータ線が飽和すると、図１３の（ｂ）に示すよ
うに、あたかもその列のすべての画素に強い光が入射し
たかのようなスミアＳＵが発生した画像になる。なお、
ＭＯＳトランジスタがＰ型でもＮ型でもスミアは発生
し、また、フォトダイオードが太陽電池モードで動作し
ていても同様である。スミアの発生を予防するため、ダ
イナミック・レンジを下げて使用することが行われてい
るが、そうすると、野外撮影や夜間の撮影のときに、レ
ンジ不足のため十分な画像が得られなくなる。

【０００８】次に、シェーディングについて説明する。
真っ暗な状態でイメージセンサを使用した時等の、全て
のフォトダイオードＤに入射光がない場合に、読み出し
が行われるとシェーディングが発生することがある。読
み出しは、まず垂直アドレス線Ｙ１が選択され、次に水
平アドレス線Ｘ１、Ｘ２の順で選択される。画素ＦＣ５
ａのトランジスタＳ１１やデータ線ＤＬ１に接続されて
いるトランジスタＱ４がオンする際、外部から電荷が供
給され、供給された電荷の一部が、ゲート・基板間の寄
生容量を通って、基板へ漏れる。基板へ漏れた電荷は、
容量結合や拡散によって画素ＦＣ５ｃや画素ＦＣ５ｄ内
のトランジスタＳ１１のソースおよびドレインに注入さ
れる。

【０００９】この時データ線ＤＬ２に接続されているト
ランジスタＱ４がオフしているから、データ線ＤＬ２が
ハイ・インピーダンス状態になっており、漏れた電荷は
Ｓ１１のソースに接続しているデータ線ＤＬ２に蓄えら
れる。次に、データ線ＤＬ２が選択されると、ＤＬ２に
接続されているトランジスタＱ４がオンになり、蓄えら
れた漏れ電荷が偽信号として読み出される。アドレス線
の走査が進むにつれて、漏れ電荷が加算されていくた
め、その画像は図１３の（ｃ）に示すような矢示の走査
方向で明るさが増加していく画像となる。

【００１０】さらに、このイメージセンサは、画像処理
に用いる際にランダムアクセスができないという問題が
ある。すなわち、画像処理を行う際には、任意の画素を
任意の順番で読み出すランダムアクセス機能が必要であ
る。しかし、この従来のイメージセンサでは、読み出し
が２段階に分かれて行われ、まず垂直アドレス線Ｙが選
択され、その行のフォトダイオードＤに蓄えられた電荷
がそれぞれ接続されたデータ線ＤＬに分配される。次に
水平アドレス線Ｘが選択され、それぞれのＤＬの電荷が
出力線ＯＬに読みだされる。

【００１１】例えば、ＦＣ５ａのフォトダイオードＤの
電荷を読み出す時に、ＦＣ５ｃのフォトダイオードＤの
電荷もデータ線ＤＬ２に分配されてしまう。次に、ＦＣ
５ｄのフォトダイオードＤの電荷を読みだそうとする
と、まず、データ線ＤＬ２の電荷を捨てる為に、一回ダ
ミー読み出しを行い、データ線ＤＬ２をリセットしなけ
ればならない。ＦＣ５ｄのフォトダイオードＤを読み出
すと、ＦＣ５ｃのフォトダイオードＤの電荷が捨てられ
てしまい、次にＦＣ５ｃのフォトダイオードＤの電荷を
読み出すことができない。

【００１２】したがって本発明は上記従来の問題点に鑑
み、スミアやシェーディングなどの偽信号の発生を防止
でき、また、ランダムアクセスが可能なイメージセンサ
を提供することを目的とする。

【００１３】

【課題を解決するための手段】このため、請求項１記載
の本発明は、平面状に配置され、水平アドレス線および
垂直アドレス線により選択され、データ線に接続される
複数の画素を備えたイメージセンサにおいて、画素のそ
れぞれが受光素子と、当該画素に対応する水平アドレス
線および垂直アドレス線の両方が選択されたとき受光素
子をデータ線に接続するスイッチ手段を備え、データ線
が低入力インピーダンスを有する読み出し手段を介して
出力線に接続されているものとした。

【００１４】上記スイッチ手段は、受光素子を選択的に
データ線に接続する第１のスイッチ手段と、水平アドレ
ス線および垂直アドレス線の両方が選択されたときに第
１のスイッチ手段をオンにする第２のスイッチ手段とか
らなり、第２のスイッチ手段がトランジスタから構成さ
れ、トランジスタのゲートが水平アドレス線または垂直
アドレス線の一方に接続され、ゲート以外の電極の一方
が水平アドレス線または垂直アドレス線の他方に接続さ
れ、他方の電極が第１のスイッチ手段に接続されている
ものとすることができる。

【００１５】第１のスイッチ手段には、さらに、水平ア
ドレス線および垂直アドレス線の非選択時に第１のスイ
ッチ手段に残存する電荷を放電する電荷放電手段を付設
するのが好ましい。また、上記の受光素子をフォトダイ
オードとし、第１のスイッチ手段をトランジスタで構成
し、このトランジスタのゲートを第２のスイッチ手段と
接続し、ゲート以外の電極の一方をフォトダイオードに
接続し、他方の電極をデータ線に接続するとともに、電
荷放電手段は第１のスイッチ手段のゲートを固定電位に
接続する抵抗または電流源から構成することができる。

【００１６】また、請求項５記載の発明は、画素のそれ
ぞれが、受光素子としてのフォトダイオードと、このフ
ォトダイオードのアノードをデータ線に接続する第１の
トランジスタと、カソードを固定電位に接続する第２の
トランジスタとを備え、第１のトランジスタのゲートが
水平アドレス線および垂直アドレス線の一方に接続され
るとともに、第２のトランジスタのゲートが水平アドレ
ス線および垂直アドレス線の他方に接続され、データ線
が低入力インピーダンスを有する読み出し手段を介して
出力線に接続されているものとした。

【００１７】各発明において、上記読み出し手段は、低
入力インピーダンスを有するバッファまたは増幅器と、
当該読み出し手段に接続するデータ線に受光素子が接続
されたときのみバッファまたは増幅器の出力と出力線の
接続を許す出力選択手段とから構成することができる。

【００１８】あるいはまた、読み出し手段は、低入力イ
ンピーダンスおよび高出力インピーダンスを有するバッ
ファまたは増幅器を有し、そのバッファまたは増幅器の
出力を出力線に直接接続するものとすることもできる。
この際、低入力インピーダンスおよび高出力インピーダ
ンスのバッファまたは増幅器は、ソース接地型のトラン
ジスタ回路、カレント・ミラー回路、あるいはゲート接
地型トランジスタ回路を備えるものとすることができ
る。

【００１９】

【作用】請求項１のものでは、各画素において、スイッ
チ手段が水平アドレス線および垂直アドレス線の両方が
選択されたとき当該画素の受光素子をデータ線に接続す
る。すなわち、図１４に示すように、例えばフォトダイ
オードＤなどの受光素子とデータ線を接続するスイッチ
手段として例えばトランジスタＳ１２を配置し、このス
イッチ手段を垂直アドレスと水平アドレスの複合アドレ
ス（ｘｉ・ｙｊ）（ｉ＝１、２、・・・、ｊ＝１、２、
・・・）で制御するので、各画素を独立に読み出せ、ラ
ンダムアクセスが可能になる。

【００２０】ところで、データ線と出力線を直接接続す
ると、出力線の寄生容量が増大するという新たな問題が
生じる。すなわち、総てのデータ線が出力線に接続され
れば、総ての画素内のスイッチの寄生容量が出力線の寄
生容量として働き、出力線の寄生容量が大きくなり、応
答速度が遅くなってしまう。例えば、画素数が５１２×
５１２個ある場合には、５１２×５１２個分のスイッチ
の寄生容量がデータ線に接続される。従来例では出力線
に接続するスイッチは５１２×２個であるので、出力線
の寄生容量は、従来例の寄生容量の（５１２×５１２）
／（５１２×２）＝２５６倍になることになる。

【００２１】本発明ではデータ線が低入力インピーダン
スを有する読み出し手段を介して出力線に接続されてい
るので、データ線がハイ・インピーダンスになることが
防止され、出力線の寄生容量が増大しない。データ線が
ハイ・インピーダンスになることがないため、スミアや
シェーディングも防止される。

【００２２】なお、スイッチ手段を第１のスイッチ手段
と第２のスイッチ手段に分けることにより、それぞれト
ランジスタを用いて簡単に構成される。また、受光素子
を選択的にデータ線に接続する第１のスイッチ手段に、
そのトランジスタのゲートを抵抗等により固定電位に接
続するなどの電荷放電手段を付設することにより、水平
アドレス線および垂直アドレス線の非選択時に第１のス
イッチ手段に残存する電荷が放電され、水平アドレス線
および垂直アドレス線の非選択切り替えの順序に関わら
ず確実に遮断される。

【００２３】また、読み出し手段が低入力インピーダン
スおよび高出力インピーダンスを有するバッファまたは
増幅器を有するものとしたときには、そのバッファまた
は増幅器の出力を出力線に直接接続しても、出力線側か
ら他の画素の出力が逆流することがない。

【００２４】請求項５のものでは、各画素の受光素子と
してのフォトダイオードの両極が第１のトランジスタと
第２のトランジスタに接続され、固定電位に接続する必
要がないから、絶縁基板上に構成するのが容易である。

【００２５】

【発明の実施の形態】発明の実施の形態を実施例により
説明する。図１は本発明の第１の実施例を示す図であ
る。このイメージセンサは、垂直アドレス走査回路ＹＤ
に接続されたｍ本の垂直アドレス線Ｙ１〜Ｙｍと水平ア
ドレス走査回路ＸＤに接続されたｎ本の水平アドレス線
Ｘ１〜Ｘｎが格子状に配置され、ｎ本のデータ線ＤＬ１
〜ＤＬｎが水平アドレス線Ｘ１〜Ｘｎと並んで配置され
ている。画素ＦＣ１は、受光素子であるフォトダイオー
ドＤとフォトダイオードを選択的にデータ線に接続する
スイッチ用のＭＯＳ型のトランジスタＳ１と垂直アドレ
ス線に接続されるＭＯＳ型のトランジスタＳ２から構成
される。

【００２６】ｍ×ｎ個の画素ＦＣ１が２次元状に配置さ
れ、それぞれの画素ＦＣ１は、垂直アドレス線上の垂直
アドレスｙと水平アドレス線上の水平アドレスｘにより
制御される。説明を簡単にするために、図１には、ｍ＝
２、ｎ＝２の場合のイメージセンサを示している。垂直
アドレス線Ｙ１と水平アドレス線Ｘ１に接続されている
画素ＦＣ１を例にとり、その構成を説明する。ＭＯＳ型
のトランジスタＳ２のソースは水平アドレス線Ｘ１に、
またゲートは垂直アドレス線Ｙ１に接続されている。ト
ランジスタＳ１のゲートはトランジスタＳ２に接続され
ている。

【００２７】データ線ＤＬ１は、入力インピーダンス数
百ｋΩのバッファＢ１の入力へ接続されている。バッフ
ァＢ１の出力は出力選択用のトランジスタＱ１を介して
出力線ＯＬに接続される。トランジスタＱ１のゲートは
水平アドレス線Ｘ１に接続されている。出力線ＯＬは出
力バッファＯＢを介して出力端子Ｐに接続されている。
同様にデータ線ＤＬ２もバッファＢ１とＭＯＳ型のトラ
ンジスタＱ１を介して、出力線ＯＬへ接続されている。

【００２８】次に動作について説明する。入射光量に応
じて光電変換された電荷はフォトダイオードＤに蓄積さ
れる。まず、垂直アドレス線Ｙ１と水平アドレス線Ｘ１
が選択されると、トランジスタＳ２のゲートがハイにな
りターンオンする。トランジスタＳ２のソースもハイに
なっているので、トランジスタＳ１のゲートがハイにな
り、ターンオンされ、フォトダイオードＤに蓄えられた
電荷がデータ線ＤＬ１に分配される。この時には、出力
選択用のトランジスタＱ１も、ゲートが水平アドレス線
Ｘ１に接続されているのでオンになっており、データ線
ＤＬ１上の電荷はバッファＢ１およびトランジスタＱ１
を通り出力線ＯＬに読み出される。

【００２９】垂直アドレス線Ｙ１と水平アドレス線Ｘ１
のどちらか一方が選択されていなければ、トランジスタ
Ｓ１のゲートがハイになることはない。すなわち、ＭＯ
ＳトランジスタＳ１は、水平アドレスｘ１と垂直アドレ
スｙ１を合わせた複合アドレス（ｘ１・ｙ１）により制
御されている。

【００３０】また、データ線ＤＬ２は入力インピーダン
スが低いバッファＢ１に接続されているため、雑音電荷
が取り込まれてもすぐにバッファＢ１の方へ流れ出すた
め、データ線ＤＬ２に雑音電荷が蓄積されることはな
い。さらに、データ線ＤＬ２はトランジスタＱ１により
出力線ＯＬから分離されているため、出力線ＯＬに接続
される寄生容量はトランジスタＱ１のみの小さなものと
なる。また、バッファＢ１の出力インピーダンスを低く
し、トランジスタＱ１を近接させて配置することによ
り、バッファＢ１とトランジスタＱ１の間をローインピ
ーダンスに保ち、雑音電荷を拾うことを防止できる。

【００３１】本実施例は以上のように構成され、フォト
ダイオードＤをデータ線ＤＬ１、ＤＬ２、・・・に接続
するトランジスタＳ１が、水平アドレスｘ１と垂直アド
レスｙ１の複合アドレス（ｘ１・ｙ１）により制御され
るため、ランダムアクセスが可能になる。また、データ
線が入力インピーダンスの低いバッファＢ１に接続され
ているため、アクセスされていない列のデータ線はロー
・インピーダンスに保たれ、スミアやシェーディングな
どの偽信号の発生を防止できる。

【００３２】さらに、バッファＢ１と出力線ＯＬの間に
出力選択用のトランジスタＱ１が接続されているため、
出力線ＯＬの寄生容量が小さく、応答速度も速くなる。
したがって、ランダムアクセスが可能で、また偽信号を
防止でき、かつ応答速度も速いイメージセンサが得られ
る。

【００３３】なお、本実施例では、データ線を垂直アド
レス線と平行に配置しているが、これに限定されず、例
えば図２に示すように、データ線ＤＬ′１およびＤＬ′
２を垂直アドレス線と平行に配置しバッファＢ′１と接
続し、出力選択用のトランジスタＱ′１を、垂直アドレ
ス線により制御してもよく、また、データ線を斜めに配
置したり、波状に配置することにより、設計上の自由度
を向上させることができる。

【００３４】次に本発明の第２の実施例について図３お
よび図４を用いて説明する。図３は本実施例の構成を示
す図である。図４は動作を説明するアドレス選択のタイ
ミング図である。第１の実施例と同様に垂直アドレス線
Ｙ１と水平アドレス線Ｘ１に接続されている画素ＦＣ２
を例にとり、その構成を説明する。画素ＦＣ２は、受光
素子であるフォトダイオードＤとフォトダイオードを選
択的にデータ線に接続するスイッチ用のＭＯＳ型のトラ
ンジスタＳ３と、水平アドレス線Ｘ１とトランジスタＳ
３のゲート間に配されたＭＯＳ型のトランジスタＳ４
と、トランジスタＳ３のゲートに接続された抵抗Ｒ１か
ら構成される。トランジスタＳ４のゲートは垂直アド
レス線Ｙ１に接続されている。

【００３５】データ線ＤＬ１は、入力インピーダンス数
百ｋΩのバッファＢ１の入力へ接続されている。バッフ
ァＢ１の出力は加算器ＯＡにより出力線ＯＬに接続され
る。そして、出力線ＯＬは出力バッファＯＢを介して出
力端子Ｐに接続されている。同様に、データ線ＤＬ２
も、バッファＢ１と加算器ＯＡを介して出力線ＯＬへ接
続されている。

【００３６】画素ＦＣ２の動作を説明するために、まず
抵抗Ｒが接続されていないときの動作を説明する。画素
ＦＣ２に抵抗Ｒ１が接続されていなければ、図１に示す
実施例１と同様に、当該画素に接続されている水平アド
レス線Ｘ１および垂直アドレス線Ｙ１が選択されること
により、その画素のフォトダイオードＤの電荷が出力線
ＯＬへ出力される。水平アドレス線Ｘ１と垂直アドレス
線Ｙ１は、特定の画素ＦＣ２を選択する場合には、どち
らを先に選択しても動作に支障はない。しかし、選択状
態から非選択状態に戻すときには、先に水平アドレス線
Ｘ１が非選択状態になればトランジスタＳ３はターンオ
フし動作に支障はないが、もし垂直アドレス線Ｙ１を先
に非選択状態に戻すと、トランジスタＳ４がターンオフ
し、水平アドレス線Ｘ１とトランジスタＳ３のゲートが
遮断されてしまう。

【００３７】そのため、水平アドレス線Ｘ１を、その後
に非選択にしても、トランジスタＳ３のゲート電荷が残
ってしまい、トランジスタＳ３はターンオフできなくな
ってしまう。したがって、図４に示すように、まず水平
アドレス線Ｘ（Ｘ１、Ｘ２、・・・）を非選択にしてか
ら、垂直アドレス線Ｙ（Ｙ１、Ｙ２、・・・）を非選択
にしなければならない。

【００３８】これに対して、抵抗Ｒ１を接続した場合に
は、抵抗Ｒ１がトランジスタＳ３の電荷の逃げ道になる
ため、先に垂直アドレス線Ｙ１が非選択状態になりトラ
ンジスタＳ４がターンオフしても、トランジスタＳ３の
電荷は抵抗Ｒ１を通って逃げることができるため、トラ
ンジスタＳ３はターンオフできる。すなわち抵抗Ｒ１
を接続すると、アドレス線を選択状態から非選択状態に
戻すときの制御タイミングの制約がなくなる。抵抗Ｒ１
は、トランジスタＳ３がＰ型のトランジスタの場合には
プルアップ回路を形成し、トランジスタＳ３がＮ型の場
合にプルダウン回路となる。

【００３９】加算器ＯＡはバッファＢ１の出力を出力線
ＯＬに加算する。画素は垂直アドレスと水平アドレスに
より、一つが選択されているため出力線ＯＬには、選択
された画素の情報のみが読み出される。なお、トランジ
スタＳ３のゲートの電位は、水平アドレスが選択された
時の電位からトランジスタＳ４のしきい値を差し引いた
電位なので、トランジスタＳ４がターンオンしても、ト
ランジスタＳ３が十分にオンできないこともあるが、そ
の場合には、あらかじめ、水平アドレスが選択された時
の電位をブートストラップ等の方法で昇圧することによ
り、確実にトランジスタＳ３をターンオンすることがで
きる。その他の構成および動作は図１に示す第１の実施
例と同様である。

【００４０】本実施例は以上のように構成され、まず、
画素ＦＣ２に抵抗Ｒ１が加えられたことにより、トラン
ジスタＳ３がターンオフしなくなることが防止され、ア
ドレス線を選択状態から非選択状態に戻すときの制御タ
イミングの制約がなくなる。また、読み出し回路をバッ
ファと加算器ＯＡから構成することによりデータ線と出
力線を分離しているため、水平アドレス線をバッファＢ
１の出力まで延長する必要がなくなり、回路が簡素化さ
れる。したがって、第１の実施例と同様の効果が得られ
るとともに、制御タイミングの制約がなく、回路が簡略
化されるという効果が得られる。

【００４１】次に読み出し部の構成を変えた第３の実施
例について説明する。図５は全体の構成図を、図６は
読み出し部の回路図を示す。本実施例では画素は第２の
実施例のものと同構成である。読み出し部は、図６に詳
細を示したバッファＢ２から構成される。バッファＢ２
では、データ線ＤＬ１に数百ｋΩの抵抗Ｒ２の一端とＭ
ＯＳＦＥＴ型のトランジスタＴ１のゲートが接続され、
トランジスタＴ１のドレインがバッファＢ２の出力とな
っている。抵抗Ｒ２の他端は接地されている。トランジ
スタＴ１のソースも接地されており、トランジスタＴ１
はソース接地型のトランジスタである。出力線ＯＬには
抵抗３が接続されている。

【００４２】この実施例においては、画素ＦＣ２の電荷
はデータ線ＤＬ１に読みだされ、読み出された電荷が、
バッファＢ２においてデータ線ＤＬ１から抵抗Ｒ２を流
れると電圧に変換される。変換された電圧をトランジス
タＴ１のゲートに印加する。トランジスタＴ１を流れる
電流は、そのゲート電圧、すなわち抵抗Ｒ２によって変
換された電圧に比例する。データ線ＤＬ１を流れる電流
に比例する電流が出力線ＯＬを流れ、出力線ＯＬに接続
される抵抗Ｒ３により、電流が電圧に変換されて出力と
なる。

【００４３】バッファＢ２では、データ線ＤＬ１に抵抗
Ｒ２が接続されているので、データ線ＤＬ１がハイ・イ
ンピーダンスになることはなく、バッファＢ２の入力イ
ンピーダンスは低い。また、トランジスタＴ１はソース
接地型のトランジスタであり、ドレインから見たトラン
ジスタＴ１のインピーダンスは高く、数十ＭΩ以上にな
るので、バッファＢ２の出力インピーダンスは高くな
る。

【００４４】このため、直接バッファＢ２の出力を出力
線ＯＬに接続しても、出力線ＯＬ上で各バッファＢ２の
出力が多入力ＯＲ接続となり、選択された画素ＦＣ２に
接続されたデータ線を流れる電流に比例する電流が出力
線ＯＬを流れる。そして、他のバッファＢ２に漏れるこ
とがほとんど無く、出力線ＯＬを流れる電流は電圧に変
換されて出力となる。その他の構成および動作は図３に
示す第２の実施例と同様である。

【００４５】これにより第２実施例と同様の効果が得ら
れるとともに、バッファＢ２のみで、データ線ＤＬと出
力線ＯＬを接続することができるので、一層回路が簡素
化される。なお、上記各実施例では、バッファを備えた
読み出し部について説明したが、これに限定されず、増
幅器を備えた読み出し部を用いることにより、読み出し
感度を向上させることもできる。

【００４６】次に、読み出し部の構成を変えた本発明の
第４の実施例について説明する。図７は本実施例におけ
る読み出し部の回路図である。画素部は第２、第３の実
施例と同構成である。読み出し部はバッファＢ３から構
成されている。バッファＢ３では、データ線ＤＬ１は数
百ｋΩの抵抗Ｒ４の一端とＭＯＳＦＥＴ型のトランジス
タＴ２のゲートに接続されている。抵抗Ｒ４の他端とト
ランジスタＴ２のソースは接地されている。トランジス
タＴ２のドレインはＭＯＳＦＥＴ型のトランジスタＴ３
のソースに接続されている。トランジスタＴ３のゲート
は接地などの固定電位線ＦＬに接続されている。トラン
ジスタＴ３のドレインはバッファＢ３の出力となり、出
力線ＯＬに接続されている。出力線ＯＬにはダイオード
接続されたＭＯＳＦＥＴ型のトランジスタＱ２が接続さ
れている。

【００４７】この実施例では、バッファＢ３の抵抗Ｒ４
とトランジスタＴ２により、データ線ＤＬ１を流れる電
流に比例する電流が出力線ＯＬを流れ、出力線ＯＬに接
続されるトランジスタＱ２により、電流が電圧に変換さ
れて出力となる。バッファＢ３では、データ線ＤＬ１に
抵抗Ｒ４が接続されているので、データ線ＤＬ１がハイ
・インピーダンスになることはなく、バッファＢ３の入
力インピーダンスは低い。また、トランジスタＴ２およ
びトランジスタＴ３はカスコード回路を構成し、トラン
ジスタＴ３のドレインから見たインピーダンスはトラン
ジスタＴ２のドレインから見たインピーダンスより大き
くなっている。

【００４８】このため、バッファＢ３の出力インピーダ
ンスが一層高くなり、直接バッファＢ３の出力を出力線
ＯＬに接続しても、各バッファＢ３の出力が多入力ＯＲ
接続となり、データ線ＤＬ１を流れる電流に比例する電
流が出力線ＯＬを流れ、電圧に変換されて出力となる。
また、カスコード接続によりバッファとしての応答速度
も向上する。さらに、出力線ＯＬにダイオード接続され
たトランジスタＱ２を抵抗の代わりに用いているので、
増幅度も向上する。これにより第３の実施例と同様の効
果が得られるとともに、バッファＢ３の出力インピーダ
ンスが一層大きいので、出力線における電流電圧変換精
度が向上し、また、応答速度が一層速くなる。

【００４９】図８は読み出し部の構成を変えた本発明の
第５の実施例の読み出し部の回路図である。本実施例で
は読み出し部はバッファＢ４から構成されている。バッ
ファＢ４では、データ線ＤＬ１は、ＭＯＳＦＥＴ型のト
ランジスタＴ４のゲートと接続されるとともに、ダイオ
ード接続されたＭＯＳＦＥＴ型のトランジスタＴ５のゲ
ートおよびドレインに接続されている。さらに、これら
の接続点には電流源Ｉが接続されている。トランジスタ
Ｔ５のソースは固定電位に接続されている。トランジス
タＴ４のソースは接地され、トランジスタＴ４のドレイ
ンがバッファＢ４の出力となり、出力線ＯＬに接続され
ている。画素部は、第１の実施例と同構成である。

【００５０】この実施例においては、バッファＢ４にお
いて、トランジスタＴ４とトランジスタＴ５がカレント
ミラー回路を構成し、電流源Ｉによりバイアスされてい
る。データ線ＤＬ１を流れる電流はトランジスタＴ５を
流れ、トランジスタＴ５を流れる電流に比例した電流が
Ｔ４を流れるので、データ線ＤＬ１を流れる電流に比例
した電流が出力線ＯＬを流れて、電圧に変換され出力さ
れる。バッファＢ４では、データ線ＤＬ１にトランジス
タＴ５のドレインとゲートおよび電流源Ｉが接続されて
いるので、データ線ＤＬ１がハイ・インピーダンスにな
ることはなく、バッファＢ４の入力インピーダンスは低
い。

【００５１】また、トランジスタＴ５およびトランジス
タＴ４はカレントミラー回路を構成し、カレントミラー
回路の出力インピーダンスは高く、バッファＢ４の出力
を出力線ＯＬに直接接続しても、各バッファＢ４の出力
が多入力ＯＲ接続となる。データ線ＤＬ１を流れる電流
に比例する電流が出力線ＯＬを流れ、電圧に変換されて
出力となる。その他の構成および動作は第４の実施例と
同様であり、出力線ＯＬにはダイオード接続されたトラ
ンジスタＱ２が接続されている。

【００５２】これにより第３の実施例と同様の効果が得
られるとともに、カレントミラー回路の使用により電流
の取り出し精度が良くなるので、出力精度が向上す
る。、なお、本実施例では、カレントミラー回路を用い
たが、これに限るものではなく、カスコード・カレント
ミラー回路や、ウィルソン型カレントミラー回路でも良
く、また、カスコード回路を組み合わせれば、電流電圧
変換精度や応答速度が向上する。

【００５３】図９は読み出し部の構成を変えた本発明の
第６の実施例の読み出し部の回路図である。本実施例で
は読み出し部はバッファＢ５から構成されている。バッ
ファＢ５では、データ線ＤＬ１はＭＯＳＦＥＴ型のトラ
ンジスタＴ６のソースに接続されている。トランジスタ
Ｔ６のゲートは固定電位線ＦＬに接続され、ドレインが
出力線ＯＬに接続されている。出力線ＯＬには負荷用の
ＭＯＳＦＥＴ型のトランジスタＱ３が接続されている。
その他の構成は、第１、第５の実施例と同じである。

【００５４】この実施例においては、トランジスタＴ６
はゲート接地型トランジスタ回路であり、データ線ＤＬ
１を流れる電流がトランジスタＴ６のソースとドレイン
を通って出力線に流れる。バッファＢ５では、トランジ
スタＴ６のソースから見たトランジスタＴ６のインピー
ダンスが低いため、データ線ＤＬ１がハイ・インピーダ
ンスになることはなく、バッファＢ５の入力インピーダ
ンスは低い。

【００５５】また、トランジスタＴ６のドレインから見
たトランジスタＴ６のインピーダンスが高いため、バッ
ファＢ５の出力を出力線ＯＬに直接接続しても、各バッ
ファＢ５の出力が多入力ＯＲ接続となる。これにより、
データ線ＤＬ１を流れる電流に比例する電流が出力線Ｏ
Ｌを流れ、トランジスタＱ３により、電圧に変換されて
出力となる。さらに、ゲート接地回路はソース電流とド
レイン電流が等しいため、電流取り出し精度が良いの
で、構成素子数も少なく、一つのトランジスタでよい。
また、ミラー効果による信号の遅れもないため、応答速
度も速い。これにより第３の実施例と同様の効果が得ら
れるとともに、ゲート接地型トランジスタの使用によ
り、出力精度が一層向上、回路が簡略化されかつ応答速
度がより向上した。

【００５６】次に画素の構成を変えた本発明の第７の実
施例について説明する。図１０は本実施例の画素の回路
図である。画素ＦＣ３は、受光素子であるフォトダイオ
ードＤとフォトダイオードを選択的にデータ線に接続す
るスイッチ用のＭＯＳトランジスタＳ５と垂直アドレス
線に接続されるＭＯＳトランジスタＳ６とフレーム転送
用のスイッチであるＳ７とフォトダイオードのリセット
用のスイッチであるトランジスタＳ８から構成される。

【００５７】ＭＯＳトランジスタＳ６のソースは水平ア
ドレス線Ｘ１に、そのゲートは垂直アドレス線Ｙ１にそ
れぞれ接続されている。トランジスタＳ５のゲートはＭ
ＯＳトランジスタＳ６のドレインに接続されている。ト
ランジスタＳ７はフォトダイオードＤとトランジスタＳ
８に接続されている。トランジスタＳ７のゲートにはフ
レームシフト信号ＦＳが入力され、トランジスタＳ８の
ゲートにはリセット信号ＲＳが入力される。また、トラ
ンジスタＳ８の残りの電極はリセット電位に接続されて
いる。

【００５８】この実施例では、トランジスタＳ６により
複合アドレスが生成され、トランジスタＳ５によりフォ
トダイオードＤとデータ線ＤＬ１が接続される。また、
トランジスタＳ７のゲートにフレームシフト信号ＦＳが
入力されると、各画素ＦＣ３の電荷が転送される。さら
に、トランジスタＳ８にリセット信号ＲＳが入力される
と、フォトダイオードＤのアノードがリセット電位に接
続され、フォトダイオードＤはリセットされる。なお、
読み出し部の構成は、図９の第６の実施例におけると同
じである。

【００５９】これにより、第１の実施例と同様の効果が
得られるとともに、フレーム転送が可能になる。また、
フォトダイオードＤのリセットが可能になり、電子シャ
ッターを実現することができ、一層実用上の利便性が向
上する。なお、上記各実施例では、フォトダイオードＤ
のカソードが固定電位に接続されているが、これに限定
されず、アノードが固定電位に接続されてもよく、フォ
トダイオードＤのどちらかの電極が固定電位に接続され
ればよい。

【００６０】図１１は画素の構成を変えた本発明の第８
の実施例の画素の回路図である。本実施例の画素ＦＣ４
では、受光素子であるフォトダイオードＤのアノードが
スイッチ用のＭＯＳ型トランジスタＳ９を介してデータ
線ＤＬ１に接続され、カソードはＭＯＳ型トランジスタ
Ｓ１０を介して固定電位に接続されている。トランジス
タＳ９のゲートは垂直アドレス線Ｙ１に、トランジスタ
Ｓ１０のゲートは水平アドレス線Ｘ１に接続されてい
る。

【００６１】本実施例では基板にＳＯＩ等の絶縁基板を
使用する場合にも、フォトダイオードＤを固定電位に接
続する必要なしに、トランジスタＳ９とトランジスタＳ
１０のそれぞれが、複合アドレスの生成とデータ線接続
の選択動作の両方の機能を同時に果たし、水平・垂直ア
ドレス線が同時に選択された画素の光電荷がデータ線Ｄ
Ｌ１に送出される。読み出し部は、第６、第７の実施例
と同構成である。

【００６２】これにより、第１の実施例と同様の効果が
得られるとともに、フォトダイオードＤを固定電位に接
続する必要が無いので、設計上の自由度が向上し、画像
処理等の画素として使用する際には、画素を微細化で
き、画像の分解能を向上させることができる。なお、第
７、第８の実施例では読み出し部の構成を第６の実施例
と同じもので説明したが、その他第１から第５の各実施
例における読み出し部の構成と任意に組み合わせること
により、各実施例毎に説明した追加の効果を得ることが
できる。

【００６３】

【発明の効果】以上のとおり、本発明は、受光素子をデ
ータ線に接続するスイッチ手段が、水平アドレスと垂直
アドレスの複合アドレスにより制御されるため、ランダ
ムアクセスが可能になる。また、データ線が低入力イン
ピーダンスを有する読み出し手段を介して出力線に接続
されているので、データ線がロー・インピーダンスに保
たれ、出力線の寄生容量が増大しないから、スミアやシ
ェーディングも防止される。

【００６４】なお、受光素子を選択的にデータ線に接続
する第１のスイッチ手段に電荷放電手段を付設すること
により、水平アドレス線および垂直アドレス線の非選択
時に第１のスイッチ手段に残存する電荷が放電され、水
平アドレス線および垂直アドレス線の非選択切り替えの
順序に関わらず確実に遮断されるという効果が得られ
る。

【００６５】また、読み出し手段がバッファまたは増幅
器と出力線の間に出力選択手段または加算手段を備える
ことにより、出力線の寄生容量が小さくなり、応答速度
も速くなる。さらに、読み出し手段が低入力インピーダ
ンスおよび高出力インピーダンスを有するバッファまた
は増幅器を有するものとしたときには、そのバッファま
たは増幅器の出力を出力線に直接接続することができ、
回路が簡素化されたイメージセンサが得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す図である。

【図２】データ線配置の変形例を示す図である。

【図３】第２の実施例を示す図である。

【図４】アドレス選択タイミングの説明図である。

【図５】第３の実施例を示す図である。

【図６】第３の実施例の読み出し部の回路図である。

【図７】第４の実施例を示す図である。

【図８】第５の実施例を示す図である。

【図９】第６の実施例を示す図である。

【図１０】第７の実施例を示す図である。

【図１１】第８の実施例を示す図である。

【図１２】従来例を示す図である。

【図１３】従来例における問題を説明する図である。

【図１４】複合アドレスの説明図である。

【符号の説明】

Ｂ１、Ｂ′１、Ｂ２、Ｂ３、Ｂ４、Ｂ５バッファＤフォトダイオード（受光素子）ＤＬ１、ＤＬ２、ＤＬ′１、ＤＬ′２データ線ＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４、ＦＣ５画素Ｈ光源Ｉ電流源ＯＡ加算器（加算手段）ＯＢ出力バッファＯＬ出力線Ｐ出力端子Ｑ１、Ｑ′１トランジスタ（出力選択手段）Ｑ２、Ｑ３、Ｑ４トランジスタＲ１抵抗（電荷放電手段）Ｒ２、Ｒ３、Ｒ４抵抗Ｓ１、Ｓ３、Ｓ５トランジスタ（第１のスイッチ
手段）Ｓ２、Ｓ４、Ｓ６トランジスタ（第２のスイッチ
手段）Ｓ７、Ｓ８トランジスタＳ９トランジスタ（第１のトランジスタ）Ｓ１０トランジスタ（第２のトランジスタ）Ｓ１２トランジスタ（スイッチ手段）ＳＵスミアＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６トランジス
タＸ１、Ｘ２水平アドレス線ＸＤ水平アドレス走査回路Ｙ１、Ｙ２垂直アドレス線ＹＤ垂直アドレス走査回路

Claims

【特許請求の範囲】

【請求項１】平面状に配置され、水平アドレス線およ
び垂直アドレス線により選択され、データ線に接続され
る複数の画素を備えたイメージセンサにおいて、前記画
素のそれぞれが受光素子と、当該画素に対応する水平ア
ドレス線および垂直アドレス線の両方が選択されたとき
前記受光素子をデータ線に接続するスイッチ手段と、前
記データ線と出力線との間に接続され、前記データ線側
が低入力インピーダンスの読み出し手段とを有すること
を特徴とするイメージセンサ。
【請求項２】前記スイッチ手段が、受光素子を選択的
にデータ線に接続する第１のスイッチ手段と、水平アド
レス線および垂直アドレス線の両方が選択されたときに
前記第１のスイッチ手段をオンにする第２のスイッチ手
段とからなり、該第２のスイッチ手段がトランジスタか
ら構成され、該トランジスタのゲートが水平アドレス線
または垂直アドレス線の一方に接続され、ゲート以外の
電極の一方が水平アドレス線または垂直アドレス線の他
方に接続され、他方の電極が前記第１のスイッチ手段の
ゲートに接続されていることを特徴とする請求項１記載
のイメージセンサ。
【請求項３】前記第１のスイッチ手段には、水平アド
レス線および垂直アドレス線の非選択時に第１のスイッ
チ手段に残存する電荷を放電する電荷放電手段が付設さ
れていることを特徴とする請求項２記載のイメージセン
サ。
【請求項４】前記受光素子がフォトダイオードであ
り、前記第１のスイッチ手段がトランジスタから構成さ
れ、該トランジスタのゲートが前記第２のスイッチ手段
と接続され、ゲート以外の電極の一方が前記フォトダイ
オードに接続され、他方の電極が前記データ線に接続さ
れるとともに、前記電荷放電手段が第１のスイッチ手段
の前記ゲートを固定電位に接続する抵抗または電流源か
らなることを特徴とする請求項３記載のイメージセン
サ。
【請求項５】平面状に配置され、水平アドレス線およ
び垂直アドレス線により選択され、データ線に接続され
る複数の画素を備えたイメージセンサにおいて、前記画
素のそれぞれが、フォトダイオードからなる受光素子
と、該フォトダイオードのアノードをデータ線に接続す
る第１のトランジスタと、カソードを固定電位に接続す
る第２のトランジスタとを備え、前記第１のトランジス
タのゲートが水平アドレス線および垂直アドレス線の一
方に接続されるとともに、第２のトランジスタのゲート
が水平アドレス線および垂直アドレス線の他方に接続さ
れ、前記データ線が低入力インピーダンスを有する読み
出し手段を介して出力線に接続されていることを特徴と
するイメージセンサ。
【請求項６】前記読み出し手段が、低入力インピーダ
ンスを有するバッファまたは増幅器と、当該読み出し手
段に接続するデータ線に前記受光素子が接続されたとき
に前記バッファまたは増幅器の出力と出力線を接続する
出力選択手段または加算手段とから構成されていること
を特徴とする請求項１、２、３、４または５記載のイメ
ージセンサ。
【請求項７】前記読み出し手段が、低入力インピーダ
ンスおよび高出力インピーダンスを有するバッファまた
は増幅器を有し、該バッファまたは増幅器の出力が前記
出力線に直接接続されていることを特徴とする請求項
１、２、３、４または５記載のイメージセンサ。
【請求項８】前記バッファまたは増幅器がソース接地
型のトランジスタ回路を備えることを特徴とする請求項
７記載のイメージセンサ。
【請求項９】前記バッファまたは増幅器がカレント・
ミラー回路を備えることを特徴とする請求項７記載のイ
メージセンサ。
【請求項１０】前記バッファまたは増幅器がゲート接
地型トランジスタ回路を備えることを特徴とする請求項
７記載のイメージセンサ。