JP2000321331A - スキャンテスト回路及びこれを用いた半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡素な構成でありながら非同期回路部分を含
む集積回路の動作テストを正確に行うこと。 【解決手段】 異なるタイミングのクロックで動作する
非同期回路の動作テストに使用されるスキャンテスト回
路において、スキャンパスの途中に遅延回路を挿入す
る。これによって、クロックの遅延（タイミング差）分
をキャンセルする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の論理回路か
ら構成される半導体集積回路に内蔵されるスキャンテス
ト回路に関する。特に、異なるクロックで動作する非同
期論理回路を含んだ半導体集積回路用スキャンテスト回
路の改良に関する。

【０００２】

【従来の技術】スキャンテスト回路は、各機能ブロック
毎にテストを実施することを可能とし、テスト効率や故
障検出率を向上させるため、有効なテスト手法として幅
広く活用されている。スキャンテスト手法においては、
半導体集積回路内部に設けられたフリップフロップ回路
をシフトレジスタとして扱うことで、当該フリップフロ
ップに任意の値を設定し、取り出している。ここで、フ
ィリップフロップ間を連結するパスをスキャンパスとい
う。

【０００３】本来スキャンテスト手法は、同一クロック
で動作する同期回路に適用されるものである。このた
め、従来は、異なるクロックで動作する非同期回路のス
キャンテストを行う場合には、テスト用の特別のクロッ
クを準備し、これを用いてテストを行っていた。すなわ
ち、非同期回路をテスト時だけ同期回路として動作させ
ていた。

【０００４】図６は同期回路に適用される一般的なスキ
ャンテスト回路（１０）の要部の構成を示す。スキャン
テスト回路１０は、動作モードの切り替えを行うセレク
タ１２とＤ型フリップフロップ１４とを備えている。セ
レクタ１２は、モードセレクタ信号に基づいて、通常動
作とスキャンテスト動作との切り替えを行う。Ｄ型フリ
ップフロップ１４は、クロック信号に従って動作する。

【０００５】図７は、同期回路用のスキャンテスト回路
を使用した一般的な半導体集積回路（２０）の構成を示
す。半導体集積回路２０は、組合せ回路（論理回路）２
２ａ，２２ｂ，２２ｃと、フリップフロップ回路２４，
２６，２７，２８とを備えている。フリップフロップ回
路２４，２６，２７，２８にはクロックパス２３を介し
てクロック信号が供給される。フリップフロップ回路２
４，２６，２７，２８には、また、スキャンパス２５を
介してスキャン信号が供給される。

【０００６】図７に示す半導体集積回路において、通常
動作時には、モードセレクト信号によりフリップフロッ
プ２４，２６，２７，２８が通常動作モードに切り替え
られ、データ信号が組合せ回路２２ａ，２２ｂ，２２ｃ
及びフリップフロップ２４，２６，２７，２８を介して
出力される。一方、スキャンテスト動作時には、モード
セレクト信号によりフリップフロップ２４，２６，２
７，２８がスキャンテストモードに切り替えられ、テス
ト用のスキャン信号がスキャンパス２５により、フリッ
プフロップ２４，２６，２７，２８を通過して出力され
る。そして、このスキャン出力信号に基づいて、当該半
導体集積回路の動作確認が行われる。なお、全てのフリ
ップフロップ回路２４，２６，２７，２８は、クロック
パス２３を介して供給されるクロック信号（ＣＬＫ）に
従って動作する。

【０００７】図８は、非同期回路に従来のスキャンテス
ト手法を適用した例を示す。スキャンテスト回路３０
は、フリップフロップ回路３２，３４，３６を備えてい
る。各フリップフロップ３２，３４，３６は、スキャン
パス３５によって連結され、スキャン信号の供給を受け
るようになっている。また、フリップフロップ回路３
２，３４，３６には、クロックパス３７を介してクロッ
ク信号が供給される。フリップフロップ３６の直前のク
ロックパス３７上には遅延回路３８が挿入されている。

【０００８】図９は、図８に示すスキャンテスト回路の
動作を示すタイミングチャートである。図より解るよう
に、フリップフロップ３６に入力するクロックは、遅延
回路３８の作用によって、他のフリップフロップ３２，
３４より若干遅れる。このため、フリップフロップ３６
はシフトレジスタとして動作しない。

【０００９】図１０は非同期回路に適用される従来のス
キャンテスト回路４０の要部を示す。このスキャンテス
ト回路４０は、データ入力の動作モード切り替えを行う
セレクタ４２と、クロック信号の動作モード切り替えを
行うセレクタ４４と、Ｄ型フリップフロップ４６とを備
えている。セレクタ４２は、モードセレクト信号に基づ
いて、通常動作とスキャンテスト動作とのデータ出力の
切り替えを行う。セレクタ４４は、モードセレクト信号
に基づいて、通常動作とスキャンテスト動作とのクロッ
クの切り替えを行う。すなわち、通常動作時には、通常
のクロックをＤ型フリップフロップ４６に供給し、スキ
ャンテスト動作時には、テストクロックをＤ型フリップ
フロップ４６に供給するようになっている。そして、Ｄ
型フリップフロップ４６は、選択的に供給されるクロッ
ク信号に従って動作する。

【００１０】図１１は、非同期回路用のスキャンテスト
回路を使用した従来の半導体集積回路（５０）の構成を
示す。半導体集積回路５０は、組合せ回路（論理回路）
５２ａ，５２ｂ，５２ｃと、フリップフロップ回路５
４，５６，５８，６０とを備えている。フリップフロッ
プ回路５４，５６，５８，６０にはクロックパス６４を
介してクロック信号が供給される。フリップフロップ回
路５６，６０の間のクロックパス６４上には遅延回路６
２が挿入されている。フリップフロップ回路５４，５
６，５８，６０には、また、スキャンパス６６を介して
スキャン信号が供給される。更に、フリップフロップ回
路５４，５６，５８，６０には、パス６８を介してテス
ト用クロック信号が供給される

【００１１】図１１に示す半導体集積回路において、通
常動作時には、モードセレクト信号によりフリップフロ
ップ５４，５６，５８，６０が通常動作モードに切り替
えられ、通常のデータが組合せ回路５２ａ，５２ｂ，５
２ｃ及びフリップフロップ５４，５６，５８，６０を介
して出力される。このとき、フリップフロップ５４，５
６，５８，６０は、クロックパス６４を介して供給され
る通常クロック（ＣＬＫ）に従って動作する。

【００１２】一方、スキャンテスト動作時には、モード
セレクト信号によりフリップフロップ５４，５６，５
８，６０がスキャンテストモードに切り替えられ、テス
ト用のスキャン信号がスキャンパス６６により、フリッ
プフロップ５４，５６，５８，６０を通過して出力され
る。このとき、フリップフロップ５４，５６，５８，６
０は、パス６８を介して供給されるテスト用クロック
（テストＣＬＫ）に従って動作する。

【００１３】図１２は、非同期回路を含む半導体集積回
路に内蔵される従来のスキャンテスト回路７０の構成を
示す。スキャンテスト回路７０は、直列に接続されたフ
リップフロップ回路７２，７４，７６，７８，８０，８
２から構成されている。これらのフリップフロップ回路
７２〜８２は、スキャンパス８８によって連結されてい
る。フリップフロップ回路７２〜８２には、テストクロ
ックパス９０を介してテストクロックが、パス８６を介
して通常クロックが供給される。フリップフロップ７
４，７６の間のパス８６上には、遅延回路８４が挿入さ
れている。

【００１４】上記のような構成のスキャンテスト回路７
０において、通常動作時には、パス８６を介してクロッ
ク信号が各フリップフロップ７２〜８２に供給される。
フリップフロップ７４，７６の間のクロックパス８６上
には、遅延回路８４が挿入されているため、フリップフ
ロップ７２，７４とフリップフロップ７６，７８，８
０，８２とは非同期に動作する。

【００１５】一方、スキャンテストを行う場合には、通
常クロックに替えてテストクロックがテストクロックパ
ス９０を介してフリップフロップ７２〜８２に供給され
る。テストクロックパス９０には遅延回路が存在しない
ため、全てのフリップフロップ７２〜８２が同期して動
作する。これにより、半導体集積回路の動作を正確にテ
ストすることが可能となる。

【００１６】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のスキャンテスト回路においては、非同期回
路のテストを行う場合に、テスト用のクロックを使用し
ている。すなわち、非同期回路がスキャンテスト時にの
み同期回路として動作するようなクロックを使用してい
る。このため、テストクロックを生成する回路や、動作
モードを変更するセレクタが必須となり、回路規模の増
大を招いていた。

【００１７】本発明は上記のような状況に鑑みてなされ
たものであり、簡素な構成でありながら非同期回路部分
を含む半導体集積回路の動作テストを正確に行うことの
できるスキャンテスト回路及び、これを用いた半導体集
積回路を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記課題を解決するため
に、本発明に係るスキャンテスト回路は、テスト用のス
キャン信号を導くスキャンパスと；スキャンパスの途中
に挿入された遅延回路とを備えている。また、本発明に
係る半導体集積回路は、上記の構成のスキャンテスト回
路を内蔵する。

【００１９】上記のように、本発明においては、スキャ
ンパスの途中に遅延回路を挿入することによってクロッ
クの遅延（タイミング差）をキャンセルしている。この
ため、スキャンテスト用の特別なクロックを用いる必要
がなく、回路規模の増大を招くようなことがない。すな
わち、簡素な構成でありながら非同期回路部分を含む半
導体集積回路の動作テストを正確に行うことが可能とな
る。

【００２０】本発明においては、例えば、単一のクロッ
クを使用しつつ、当該クロックを導くクロックパスの途
中に遅延回路を挿入することができる。この時、スキャ
ンパスの途中に挿入された遅延回路は、クロックパスの
途中に挿入された遅延回路に対応する遅延時間を有する
ように設定する。また、スキャンパスの途中に挿入され
た遅延回路は、偶数個の反転回路、バッファ回路及びデ
ィレイ素子の少なくとも１つを含むことができる。

【００２１】

【発明の実施の形態】図１は、本発明の基本概念にかか
る非同期回路用スキャンテスト回路１００の要部の構成
を示す。スキャンテスト回路１００は、Ｄ型フリップフ
ロップ１０２と、動作モード切り替えを行うセレクタ１
０４と、スキャンパス１１０の途中に挿入された遅延回
路１０６と、クロックパス１１２の途中に挿入された遅
延回路１０８とを備えている。セレクタ１０４は、モー
ドセレクト信号に基づいて、通常動作とスキャンテスト
動作とのデータ入力の切り替えを行う。すなわち、通常
動作時には、通常のデータを入力し、スキャンテスト動
作時には、テスト用スキャン信号を入力する。

【００２２】遅延回路１０６としては、例えば、複数個
（偶数）の反転回路、バッファ、ディレイ素子等を使用
することができる。また、遅延回路１０６は遅延回路１
０８に対応する遅延時間を持つように設計されている。
これによって、スキャンテスト時にシフトレジスタとし
てフリップフロップ１０２が動作することになる。

【００２３】図２は、本発明に係る半導体集積回路２０
０の構成を示す。半導体集積回路２００は、組合せ回路
（論理回路）２０２ａ，２０２ｂ，２０２ｃと、フリッ
プフロップ回路２０４，２０６，２０８，２１０とを備
えている。フリップフロップ回路２０４，２０６，２０
８，２１０にはクロックパス２１６を介してクロック信
号（ＣＬＫ）が供給される。フリップフロップ回路２０
６と２０８間のクロックパス２１６上には遅延回路２１
４が挿入されている。

【００２４】フリップフロップ回路２０４，２０６，２
０８，２１０には、また、スキャンパス２１８を介して
スキャン信号が供給される。フリップフロップ回路２０
６と２０８間のスキャンパス２１８上には遅延回路２１
２が挿入されている。遅延回路２１２としては、例え
ば、複数個（偶数）の反転回路、バッファ、ディレイ素
子等を使用することができる。また、遅延回路２１２は
遅延回路２１４に対応する遅延時間を持つように設計さ
れている。これによって、スキャンテスト時シフトレジ
スタとしてフリップフロップ２０８，２１０が動作する
ことになる。

【００２５】図２に示す半導体集積回路において、通常
動作時には、モードセレクト信号によりフリップフロッ
プ２０４，２０６，２０８，２１０が通常動作モードに
切り替えられ、通常データが組合せ回路２０２ａ，２０
２ｂ，２０２ｃ及びフリップフロップ２０４，２０６，
２０８，２１０を介して出力される。このとき、フリッ
プフロップ２０４，２０６，２０８，２１０は、クロッ
クパス２１６を介して供給されるクロック（ＣＬＫ）に
従って動作する。ここで、フリップフロップ回路２０６
と２０８間のクロックパス２１６上には遅延回路２１４
が挿入されているため、フリップフロップ２０８，２１
０はフリップフロップ２０４，２０６より一定時間遅れ
て動作する。

【００２６】一方、スキャンテスト動作時には、モード
セレクト信号によりフリップフロップ２０４，２０６，
２０８，２１０がスキャンテストモードに切り替えら
れ、テスト用のスキャン信号がスキャンパス２１８によ
り、順次フリップフロップ２０４，２０６，２０８，２
１０を介して出力される。ここで、フリップフロップ回
路２０６と２０８間のスキャンパス２１８上には遅延回
路２１２が挿入されているため、フリップフロップ２０
８，２１０は遅延回路２１４により遅れて動作するにも
関わらずシフトレジスタとして正しく動作する。このた
め、スキャン出力として得られるデータは、正確な値を
示す。

【００２７】図３は、本発明の他の実施例にかかるスキ
ャンテスト回路３００の構成を示す。図４は、当該スキ
ャンテスト回路３００の動作を示す。スキャンテスト回
路３００は、フリップフロップ回路３０４，３０８を備
えている。フリップフロップ回路３０４，３０８には、
クロックパス３１４を介してクロック信号が供給され
る。クロックパス３１４の途中には、遅延回路３１０が
挿入されており、フリップフロップ回路３０８は、フリ
ップフロップ回路３０４より一定時間遅れて動作する。
フリップフロップ回路３０４，３０８は、スキャンパス
３１６ｂによって連結されている。スキャンパス３１６
ｂの途中には、遅延回路３１２が挿入されている。

【００２８】図５は、本発明の更に他の実施例にかかる
スキャンテスト回路４００の構成を示す。スキャンテス
ト回路４００は、直列に接続されたフリップフロップ回
路４０２，４０４，４０６，４０８，４１０，４１２を
備えている。これらのフリップフロップ回路４０２〜４
１２は、スキャンパス４１８によって連結されている。
フリップフロップ回路４０２〜４１２には、クロックパ
ス４２０を介してクロックが供給される。フリップフロ
ップ４０４と４０６の間のクロックパス４２０上には、
遅延回路４１６が挿入されている。これに対応し、フリ
ップフロップ４０４と４０６の間のスキャンパス４１８
上にも、遅延回路４１４が挿入されている。

【００２９】図５に示すスキャンテスト回路４００にお
いて、テスト用スキャン信号がスキャンパス４１８によ
り、順次フリップフロップ４０２〜４１２を介して出力
される。ここで、フリップフロップ回路４０４と４０６
と間のスキャンパス４１８上に遅延回路４１４が挿入さ
れているため、フリップフロップ４０６以降は一定の遅
延時間を持って（非同期状態で）動作する。すなわち、
全体としてフリップフロップ４０２〜４１２が、シフト
レジスタとして動作することになる。このため、スキャ
ン出力として得られるデータは、実際の動作状態と同じ
正確な値を示す。

【００３０】以上、本発明の実施例について説明した
が、本発明はこれらの実施例に何ら限定されるものでは
なく、特許請求の範囲に示された技術的思想の範疇にお
いて変更可能なものである。例えば、本発明のスキャン
テスト回路は、クロックパスの途中に遅延素子を配置す
るタイプの半導体集積回路のみならず、根本的に異なる
クロックを用いて動作するタイプの半導体集積回路にも
適用できる。

【００３１】

【発明の効果】以上説明したように、本発明において
は、スキャンパスの途中に遅延回路を挿入することによ
ってクロックの遅延（タイミング差）をキャンセルして
いる。このため、スキャンテスト用の特別なクロックを
用いる必要が無く、回路規模の増大を回避できる。すな
わち、簡素な構成でありながら非同期回路部分を含む半
導体集積回路の動作テストを正確に行うことが可能とな
る。

【図面の簡単な説明】

【図１】図１は、本発明の実施例にかかるスキャンテス
ト回路の構成を示すブロック図である。

【図２】図２は、本発明の実施例にかかる半導体集積回
路の構成を示すブロック図である。

【図３】図３は、本発明の他の実施例にかかるスキャン
テスト回路の構成を示すブロック図である。

【図４】図４は、図３に示すスキャンテスト回路の動作
を示すタイミングチャート図である。

【図５】図５は、本発明の更に他の実施例にかかるスキ
ャンテスト回路の構成を示すブロック図である。

【図６】図６は、同期回路のスキャンテストに使用され
る一般的なスキャンテスト回路の構成を示すブロック図
である。

【図７】図７は、同期回路用スキャンテスト回路を内蔵
した一般的な半導体集積回路の構成を示すブロック図で
ある。

【図８】図８は、非同期回路のスキャンテストに使用さ
れる従来のスキャンテスト回路の構成を示すブロック図
である。

【図９】図９は、図８に示すスキャンテスト回路の動作
を示すタイミングチャート図である。

【図１０】図１０は、非同期回路のスキャンテストに使
用される従来のスキャンテスト回路の構成を示すブロッ
ク図である。

【図１１】図１１は、非同期回路用スキャンテスト回路
を内蔵した従来の半導体集積回路の構成を示すブロック
図である。

【図１２】図１２は、非同期回路のスキャンテストに使
用される従来のスキャンテスト回路の構成を示すブロッ
ク図である。

【符号の説明】

１００，３００，４００ スキャンテスト回路 １０６，２１２，３１２，４１４ 遅延回路（スキャ
ンパス上） １０８，２１４，３１０，４１６ 遅延回路（クロッ
クパス上） １１０，２１８，３１６ａ，３１６ｂ，４１８ ス
キャンパス １１２，２１６，３１４，４２０ クロックパス ２００ 半導体集積回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA00 AC10 AD06 AG07 AK16 AL00 5B048 AA20 CC18 DD07 5F038 BE05 DF01 DT06 EZ20

Claims (6)

【特許請求の範囲】
1. 【請求項１】異なるタイミングの複数のクロックで動作
   する集積回路の動作テストに使用されるスキャンテスト
   回路において、 テスト用のスキャン信号を導くスキャンパスと；前記ス
   キャンパスの途中に挿入され、前記複数のクロック間の
   タイミング差をキャンセルする遅延回路とを備えたこと
   を特徴とするスキャンテスト回路。
2. 【請求項２】前記複数のクロックは、単一のクロックを
   使用しつつ、当該クロックを導くクロックパスの途中に
   遅延回路を挿入することにより生成されることを特徴と
   する請求項１に記載のスキャンテスト回路。
3. 【請求項３】前記スキャンパスの途中に挿入された遅延
   回路は、前記クロックパスの途中に挿入された遅延回路
   に対応する遅延時間を有することを特徴とする請求項２
   に記載のスキャンテスト回路。
4. 【請求項４】前記スキャンパスの途中に挿入された遅延
   回路は、遇数個の反転回路、バッファ回路及びディレイ
   素子の少なくとも一つを含むことを特徴とする請求項
   １、２又は３に記載のスキャンテスト回路。
5. 【請求項５】クロックを導くクロックパスと；当該クロ
   ックパスの途中に挿入された第１の遅延回路とを有する
   半導体集積回路の動作テストに使用されるスキャンテス
   ト回路において、 テスト用の複数のフリップフロップ回路と；前記フリッ
   プフロップ回路を連結し、当該フリップフロップ回路に
   テスト用のスキャン信号を導くスキャンパスと；前記第
   １の遅延回路に対応する位置の前記スキャンパスの途中
   に挿入された第２の遅延回路とを備え、 前記第１及び第２の遅延回路は、略同程度の遅延時間を
   有することを特徴とするスキャンテスト回路。
6. 【請求項６】異なるタイミングの複数のクロックで動作
   する半導体集積回路において、 当該集積回路の動作テストに使用されるスキャンテスト
   回路を備え、 前記スキャンテスト回路は、テスト用のスキャン信号を
   導くスキャンパスと；前記スキャンパスの途中に挿入さ
   れ、前記複数のクロック間のタイミング差をキャンセル
   する遅延回路とを備えることを特徴とする半導体集積回
   路。