JP4193501B2 - 集積回路の設計システム及び集積回路の設計プログラム - Google Patents
集積回路の設計システム及び集積回路の設計プログラム Download PDFInfo
- Publication number
- JP4193501B2 JP4193501B2 JP2003020120A JP2003020120A JP4193501B2 JP 4193501 B2 JP4193501 B2 JP 4193501B2 JP 2003020120 A JP2003020120 A JP 2003020120A JP 2003020120 A JP2003020120 A JP 2003020120A JP 4193501 B2 JP4193501 B2 JP 4193501B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- scan clock
- path
- clock
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明はスキャンパスを含む集積回路の設計システム及び集積回路の設計プログラムに関し、特にテスト等でシフト動作する際の集積回路の瞬間的な消費電力を低減できるスキャンパス回路を含む集積回路の回路やテストデータを設計するシステム、及び集積回路の設計プログラムに関する。
【0002】
【従来の技術】
従来からスキャンパス回路は、フリップフロップをテスト時にシフトレジスタとして、フリップフロップ間を組み合わせ回路化することで、テストパターンの自動生成が可能で、且つ高い故障検出率を容易に得られることから、幅広くLSI設計に用いられている。
【0003】
しかし、LSIが大規模、高速化する中で、LSIテスト時に通常動作と関係ないシフト動作において消費電力も増大し、LSIテスタの制限を越えてしまう問題があった。
【0004】
又、シフト動作時も含めて消費電力を削減できるクロック同期回路が開示されている。
【0005】
クロック信号がLow時データをスルーする一方、クロック信号がHigh時データをホールドするローレベルセンスラッチと、これと逆動作するハイレベルラッチのそれぞれに同じデータ、クロックを入力し、クロックHigh、Low時それぞれローレベルラッチ出力、ハイレベルラッチ出力を選択し出力とする順序回路を構成する。
【0006】
この順序回路はクロックの立ち上がりと立ち下がりの双方で入力データサンプリング及び出力データ変更を行なう。
【0007】
この順序回路にテストモード(シフトモード)で通常入力をシフト時入力(シフトパスの前段の順序回路出力)に切り換える回路を追加した回路で、従来のシフト入力を持つフリップフロップを置換すると、クロックサイクルを1/2にできる。これによりスキャンパス設計されたクロック同期回路のシフト時の消費電力を削減するものである(特許文献1参照。)。
【0008】
又、スキャンFFの消費電力に拘わる例として、FFのT、C出力の内次段のスキャンイン入力となる出力に入っているインバータゲートをNANDゲートに替えこの入力にシフトモード信号を入力しシフトモードでない時の出力を固定したスキャンフリップフロップとそれによるスキャンパス回路他が開示されている(特許文献2参照。)。
【0009】
次に複数のスキャンパスの最適化に関する技術例としてテスト容易化半導体集積回路のレイアウト設計方法および設計装置がある。
【0010】
この技術は、複数のスキャンパスをもつテスト容易化半導体集積回路のレイアウト設計において、スキャンフリップフロップ、スキャンイン端子、スキャンアウト端子のスキャンパスヘの割当を決定するステップと、各スキャンパスの長さを最小化するためにスキャンフリップフロップの接続順序の決定・改善を行うステップと、スキャンフリップフロップ、スキャンイン端子、スキャンアウト端子をスキャンパス間で交換・移動することにより、全てのスキャンパス長の合計の最小化を図るステツプとからなるマルチスキャンパス最適化ステップを含むテスト容易化半導体集積回路のレイアウト設計方法および設計装置である(特許文献3参照。)。
【0011】
【特許文献1】
特開2002−319929号公報(段落[0021]〜[0024]、[0034])
【特許文献2】
特開2002−311092号公報(第1ページ、図1)
【特許文献3】
特開平9−305642号公報(段落[0006])
【0012】
【発明が解決しようとする課題】
しかし、上記従来技術には次の様な問題点があった。第1の問題点は、特許文献1や特許文献2の様な構成であると、シフト動作時の瞬時的な消費電力増加に対して、考慮されていないということである。
【0013】
その理由は、LSIテスト時のフリップフロップに着目した消費電力は、▲1▼フリップフロップ内外のクロック分配に伴うもの、▲2▼フリップフロップ自体の状態変化に伴うもの、▲3▼フリップフロップの出力回路のよるものであり、シフト動作時にクロック印加された際、▲1▼、▲2▼の分の瞬間的な消費電力増を防ぐことができないためである。
【0014】
第2の問題点は、特許文献1や特許文献2の様な構成であると、LSI設計に対する遅延オーバーヘッドと面積オーバーヘッドが大きいということである。
【0015】
その理由は、クロックラインにラッチ回路、フリップフロップの出力に出力セレクタ回路やNAND回路などのゲートを挿入しているため、クロック性能インパクト及び出力遅延インパクトが生じると共に、それらの回路分の面積インパクトが生じてしまうためである。
【0016】
第3の問題点は、特許文献3のスキャンパスはレイアウトの配置処理でのスキャンパスネット長の最適化により、フリップフロップの順番が変更がなされると、シフト動作時の瞬時的な消費電力増加に対して、考慮されていないということである。
【0017】
その理由は、レイアウトの配置処理でのスキャンパスネット長の最適化処理では、変更したフリップフロップの経路に従ったスキャンクロックの変更が行われないためである。
【0018】
【課題を解決するための手段】
本発明の第1の集積回路は、スキャン設計された集積回路であって一つのスキャンパス上の一連の順序回路を複数の順序回路グループにグループ化し、各グループへのスキャンクロック信号をグループ毎に別の端子を通じて供給しそれぞれを独立した信号とするスキャンパスを含むことを特徴とする。
【0019】
本発明の第2の集積回路は、複数のスキャンパスを備えた集積回路であって、各スキャンパスへのスキャンクロック信号をそれぞれ別の端子を通じて供給しそれぞれを独立した信号とするスキャンパスを複数含むことを特徴とする。
【0020】
本発明の第3の集積回路は、前記第1、又は第2の集積回路に於いて、前記スキャンパス上の順序回路を前後段の二つのラッチを含むFFとし、前記スキャンクロック信号をシフト動作時にスキャンFFの前段ラッチに指示する第1相のスキャンクロックと、スキャンFFの後段ラッチに指示する第2相のスキャンクロックのペアとして前記グループや一つのスキャンパスに属する順序回路グループに供給することを特徴とする。
【0021】
本発明の第4の集積回路は、前記第1、又は第2の集積回路に於いて、前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第1相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第2相のスキャンクロックのペアとして前記グループや一つのスキャンパスに属する順序回路グループに供給することを特徴とする。
【0022】
本発明の第1の集積回路の設計システムは、スキャンパスを持つ集積回路の設計システムであって、スキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手段と、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手段と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段とを有することを特徴とする。
【0023】
本発明の第2の集積回路の設計システムは、複数のスキャンパスを持つ集積回路の設計システムであって、複数のスキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手段と、スキャン経路情報を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手段と、各スキャンパスの順序回路の配置情報をもとにパスに組み込む順序回路の入れ替えを行いスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手段と、スキャンパスを付替えた結果を反映したスキャン経路情報を参照し、スキャンパス経路毎に、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手段と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段とを有することを特徴とする。
【0024】
本発明の第3の集積回路の設計システムは、前記第1、又は第2の集積回路の設計システムに於いて、前記スキャンパス上の順序回路を前後段の二つのラッチを含むFFとし、前記スキャンクロック信号をシフト動作時にスキャンFFの前段ラッチに指示する第1相のスキャンクロックと、スキャンFFの後段ラッチに指示する第2相のスキャンクロックのペアとすることを特徴とする。
【0025】
本発明の第4の集積回路の設計システムは、前記第1、又は第2の集積回路の設計システムに於いて、前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第1相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第2相のスキャンクロックのペアとすることを特徴とする。
【0026】
本発明の第1の集積回路の設計プログラムは、スキャンパスを持つ集積回路の設計プログラムであって、スキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手順と、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手順と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手順とを有することを特徴とする。
【0027】
本発明の第2の集積回路の設計プログラムは、複数のスキャンパスを持つ集積回路の設計プログラムであって、複数のスキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手順と、スキャン経路情報を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手順と、各スキャンパスの順序回路の配置情報をもとにパスに組み込む順序回路の入れ替えを行いスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手順と、スキャンパスを付替えた結果を反映したスキャン経路情報を参照し、スキャンパス経路毎に、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手順と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手順とを有することを特徴とする。
【0028】
本発明の第3の集積回路の設計プログラムは、前記第1、又は第2の集積回路の設計プログラムに於いて、前記スキャンクロック信号をシフト動作時にスキャンFFの前段ラッチに指示する第1相のスキャンクロックと、スキャンFFの後段ラッチに指示する第2相のスキャンクロックのペアとすることを特徴とする。
【0029】
本発明の第4の集積回路の設計プログラムは、前記第1、又は第2の集積回路の設計プログラムに於いて、前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第1相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第2相のスキャンクロックのペアとすることを特徴とする。
【0030】
【発明の実施の形態】
次に、本発明の第1の実施形態について図面を参照して詳細に説明する。図1は本発明の第1の実施形態の集積回路設計システムの構成を示すブロック図である。
【0031】
図1を参照すると、本実施形態の集積回路設計システム10は、論理接続情報20と付替え指定21を入力し、付替え指定21で指定されたスキャンクロック端子と信号を発生するスキャンクロック生成手段30と、スキャンクロック生成手段30でスキャンクロック信号が追加された論理接続情報20に対し、付替え指定で指定されたルールに従って、スキャンクロックを繋ぎ変えるスキャンクロック付替え手段31と、繋ぎ変えられたスキャンクロック毎に別々なタイミングでスキャンクロックを印加するタイミング情報を生成するスキャンクロックタイミング生成手段32から構成される。
【0032】
論理接続情報20は、スキャンパス回路を含め、文字通り設計論理の接続情報が示されているファイルであり、付替え指定21は、追加するスキャンクロック端子と信号に加え、スキャンクロックの付替え方法(ルール)が指定されているファイルである。
【0033】
スキャンクロック生成手段30は、付替え指定21に示されたスキャンクロック端子と信号を論理接続情報20に対し追加する。
【0034】
引き続きスキャンクロック付替え手段31は、付替え指定21に示されたスキャンクロックの付替え方法(ルール)に基づき、付替え対象のスキャンFF(スキャンフリップフロップ)に対しては、論理接続情報20で既に接続されているスキャンクロック信号を削除し、付替え指定21で指定されたスキャンクロック信号に繋ぎ変える。
【0035】
スキャンクロックタイミング生成手段32は、繋ぎ変えられたスキャンクロック毎に図2に示す様に別々の印可タイミング情報を生成する。
【0036】
集積回路設計システム10はプログラム制御のワークステーション装置、パソコン或いはサーバ装置等の情報処理装置を用いて、上記論理接続情報20、付け替え指定21、スキャンクロックタイミング情報23をこれの外部記憶のファイルとし、スキャンクロック生成手段30、スキャンクロック付替え手段31、スキャンクロックタイミング生成手段32は情報処理装置のプログラムにより実現される。
【0037】
次に、本実施形態の動作について図面を参照して説明する。図3は本実施形態の集積回路設計システムの動作を示したフローチャートである。
【0038】
図3を参照し、先ず、論理接続情報20、付替え指定21をスキャンクロック生成手段30に入力する(図3のステップA1、A2)。
【0039】
スキャンクロック生成手段30は、最初にステップA2で読み込んだ付替え指定21から、追加するスキャンクロックの端子と信号名を抽出し(ステップA3)、ステップA1で読み込んだ論理接続情報20に追加する(ステップA4)。
【0040】
次に、スキャンクロック付替え手段31は、ステップA2で読み込んだ付替え指定21から、スキャンクロックの付替えルールを読み出し(ステップA5)、付替えの対象となるスキャンクロック全てに対し、論理接続情報20のスキャンクロックを削除し、付替え指定21でのルールに従ったスキャンクロックに繋ぎ変える(ステップA6、A7)。
【0041】
最後にスキャンクロックタイミング生成手段32は、LSIテスターのテスト入力データ或いはテストデータ作成システムへの入力データとして、繋ぎ変えられたスキャンクロック毎に別々なタイミングパターンのスキャンクロックタイミング情報23を生成し、シフト動作時の瞬時的な消費電力増加を少なくする(ステップA8)。
【0042】
次に、具体例を用いて説明する。図4は、スキャン回路に着目した論理接続情報20を表したものである。
【0043】
R1〜R8は、それぞれスキャンFFが複数集まったFFグループであり、スキャンパスがスキャンイン端子SIN1→信号50→FFグループR1→信号51→FFグループR2→信号52→FFグループR3→信号53→FFグループR4→信号54→FFグループR5→信号55→FFグループR6→信号56→FFグループR7→信号57→FFグループR8→信号58→スキャンアウト端子SOT1へと繋がっている。
【0044】
又、スキャンクロックSCK11、SCK21はそれぞれ信号60、61にてR1〜R8のFFグループ内のスキャンFFに分配していることを示している。
【0045】
図5は、スキャンクロック生成手段30が、付替え指定21により指定されたスキャンクロック端子(SCK1x(xは2〜8)、SCK2x(xは2〜8))と信号(62〜75)を論理接続情報20に対し、追加したものを示している。
【0046】
図6は、スキャンクロック付替え手段31が、付替え対象の論理接続情報20で接続されていたスキャンクロック(60、61)を削除し、付替え指定21に示されたスキャンクロックの付替え方法(ここではR2にスキャンクロック信号62と63、R3にスキャンクロック信号64と65、R4にスキャンクロック信号66と67、R5にスキャンクロック信号68と69、R6にスキャンクロック信号70と71、R7にスキャンクロック信号72と73、R8にスキャンクロック信号74と75というルール)に従い、繋ぎ変えを行ったものを示している。
【0047】
この様なスキャンパスを複数経路に分けなくても、スキャンクロックを複数に分けて、繋ぎ変える回路構成とすることで、スキャンクロックタイミング生成処理32が、図2に示されている様にスキャンクロック端子SCK1x(xは2〜8)、SCK2x(xは2〜8)として別々のタイミングパターンを生成し、これをLSIテスト時の入力タイミングパターンとするので、特にデータラインやノーマルクロックラインに制御回路を入れること無しに、シフト動作時の瞬時的な消費電力増加を少なくすることを可能にしている。
【0048】
次に上記スキャンクロックタイミング情報23で、シフト動作する際のスキャンパス上のFFの動作について説明する。
【0049】
図7は図6のFFグループについて便宜上R1、R2の部分のみの詳細構成を示したブロック図である。
【0050】
R1で説明すると信号50(スキャン入力)がFF1−3のシフトイン入力に入力され、FF1−3の出力が次段のFFのシフトイン入力に接続され、以降同様接続されR1の終段のFF1−9の出力はグループR2の先頭のFF2−3のシフト入力に接続されている。
【0051】
SCK11、SCK21をリピート回路1−1、1ー2で受け、各FFに供給している。
【0052】
図8はFFの入力信号、出力信号、論理的な構成を示したブロック図であり、入力としては通常時のデータ入力Dと、通常動作用のクロック入力CLKと、シフトイン入力SINと、シフト動作時マスタラッチのスルー/ホールドを制御するスキャンクロック入力SCK1、シフト動作時スレーブラッチのスルー/ホールドを制御するスキャンクロック入力SCK2を持っている。
【0053】
マスタラッチ(前段ラッチ)、スレーブラッチ(後段ラッチ)はそれぞれトランスファーゲートやインバータゲートで構成されているが、論理的には左側のセット用ゲートと、下側のホールド指示ゲートで簡潔に表わすことが出来る。
【0054】
マスタラッチはCLKをインバータで反転したCLK’がH(ハイ)でD入力を取り込み、或いはSCK1がHでSIN入力を取り込み、この際CLKがL(ロウ)或いはSCK1’がLになるので自ラッチ出力のループ入力がオフされる(スルーする)。
【0055】
スレーブラッチはCLK、SCK2が共にH(ハイ)でマスタラッチ出力を取り込み、この際CLK’、SCK2’が共に(ロウ)で自ラッチ出力のループ入力が共にオフされる(スルーする)。
【0056】
図9はFFの動作を示した表である。尚、通常動作ではSCK1、SCK2には固定されたLレベル(0)、Hレベル(1)が供給され、シフト動作時ではCLKには固定されたHレベル(1)が供給される(集積回路の入力端子に供給される)。表のXは何れの値でも動作に影響せずドントケアの意味である。
【0057】
通常動作時はSCK1、SCK2には前記固定レベルが供給されるので、CLKの立ち上がりでD入力(A)が出力に確定する。
【0058】
シフト動作時はCLKには前記固定Hレベルが供給されるので、SCK1のH(ハイ)でSIN入力(B)がサンプリングされSCK2の立ち上がりでFF出力(QT)がBとなる。
【0059】
図10は図7のFF1−8の出力(スレーブラッチ出力)、FF1−9のマスタラッチ、スレーブラッチの各出力、FF2−3のマスタラッチ、スレーブラッチの各出力が伝搬していく様子を示したタイムチャートである。
【0060】
FF1−9のスレーブラッチ出力がSCK21の立ち上がりでbからcに変わるが、それに先行してSCK12が立ち上がりFF2−3のマスタラッチに取り込み、SCK12が立ち下がり取り込んだ値bをホールドしている。
【0061】
従って、SCK12のパルス部分がSCK21の立ち上がり前に収まる範囲のずれであればデータの取りこぼしは起きないのでもっとずらせることが出来るが、本例ではSCK12の動作エッジがSCK11のパルスの中央近くになる様にし動作タイミングをより一層分散している。
【0062】
尚、SCK18、SCK28の1回目のパルスが出た後から、同じパターンを繰り返しSCK11、SCK21の2回目のパルスを出す。
【0063】
尚、本例ではスキャンパスで1ビットとして扱う順序回路1ビットを前段、後段の二つのラッチをもつFFで説明したが、順序回路1ビットをラッチ回路として、或いはFFとしてスキャンパス上で奇数番目の順序回路には第1相のスキャンクロックを供給し、偶数番目の順序回路には第2相のスキャンクロックを供給する様にし、順序回路グループの先頭を第1相とすればグループへのスキャンクロックを順次ずらすことが出来る。
【0064】
ここで第1相、第2相スキャンクロックは対象の順序回路の動作エッジとなるエッジがSCK1、SCK2の立ち上がりと同様のタイミングとすればよい。
【0065】
次に、本発明の第2の実施形態について図面を参照して詳細に説明する。図11は本発明の第2の実施形態の集積回路設計システム10Aの構成を示すブロック図である。
【0066】
図11を参照し本実施形態の集積回路設計システム10Aは、論理接続情報20、付替え指定21、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報90を入力し、付替え指定21で指定されたスキャンクロック端子と信号を発生するスキャンクロック生成手段30と、スキャン経路情報90を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手段100と、特開平09−305642(特許文献3)の手段による配置された情報をもとにスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手段101と、スキャンパスを付替えた結果を反映したスキャン経路情報90を参照し、スキャンパス経路毎にスキャンクロックを繋ぎ変えるクロック付替え手段31と、スキャンパス経路毎に繋ぎ変えられたスキャンクロックに対し、別々なタイミングを生成するスキャンクロックタイミング生成手段32から構成される。
【0067】
尚、配置情報22は、スキャンパス付替え手段101が参照し、更新する配置情報であり、少なくともスキャンイン端子、スキャンアウト端子、FFの配置情報を含む。
【0068】
スキャン経路情報90や配置情報22は他の入出力情報と同様に集積回路設計システム10Aを構成する情報処理装置の外部記憶上のファイルであり、スキャンパスネット生成手段100、スキャンパス付替え手段101は他の手段同様にこの情報処理装置のプログラムで実現される。
【0069】
次に、図11及び図12のフローチャートを参照して本実施形態の全体の動作について詳細に説明する。
【0070】
先ず、論理接続情報20、付替え指定21は、図11のスキャンクロック生成手段30に入力する(図12のステップA1、A2)。
【0071】
スキャンクロック生成手段30は、最初にステップA2で読み込んだ付替え指定21から、追加するスキャンクロックの端子と信号名を抽出し(ステップA3)、ステップA1で読み込んだ論理接続情報20に追加する(ステップA4)。
【0072】
次に、スキャン経路情報90を読み込み(ステップB1)、論理接続情報20のスキャン経路数がスキャン経路情報90のスキャン経路数より少ない場合、スキャンパスネット生成手段100がその差分のスキャンパスネットを生成する(ステップB2、B3)。
【0073】
引き続きスキャンパス付替え手段101が特開平09−305642の手段による配置された情報をもとにスキャンパス長の最短化、スキャン経路の均等化を行う。即ち、各スキャンパスのスキャンイン端子、スキャンアウト端子、順序回路の配置情報をもとにパスに組み込むスキャンFFの入れ換えを行いスキャンパス長の最短化、スキャン経路の均等化を行う。(ステップB4)。
【0074】
そして、スキャンパス付替え手段101では、スキャンパスに関しては、最適化、均等化を行うが、スキャンクロックに関しては変更しないので、スキャンクロック付替え手段31が、スキャンパス付替え手段101により、スキャン経路が変更された全てのスキャンFFに対し、論理接続情報20のスキャンクロックを削除し、スキャンクロック生成手段30で追加したスキャン経路毎のスキャンクロックに繋ぎ変える(ステップA6、A7)。
【0075】
最後にスキャンクロックタイミング生成手段32は、LSIテスト等の入力データとして、スキャン経路毎に繋ぎ変えられたスキャンクロック毎に別々なタイミングパターンのスキャンクロックタイミング情報23を生成し、LSIテストでのシフト動作時の瞬時的な消費電力増加を少なくする(ステップA8)。
【0076】
次に、具体例について説明する。図13は、論理接続情報20のスキャンパスが1経路、スキャン経路情報90に指定されたスキャン経路が8経路の際に、スキャンパスネット生成手段100が2〜8経路目のスキャンパスネット80〜86を生成したものを示している。
【0077】
図14は、スキャンパス付替え手段101が、R2のFFグループを2経路目、R3のFFグループを3経路目、というように配置を考慮してスキャンパスの最短化、スキャン経路毎のスキャンFF数の均等化を行ったものを示している。
【0078】
図15は、スキャンクロック付替え手段31が、スキャンパス付替え手段101でスキャン経路を変更されたFFグループ(R2〜R8)に対し、R2のFFグループには既存のスキャンクロック60、61を削除し、62、63のスキャンクロックと同様にR3には64、65という様に、スキャン経路毎のスキャンクロックに繋ぎ変えを行ったものを示している。
【0079】
この様に、配置によりスキャンパスの構成が変更された回路に対しても、再構成されたスキャン経路毎にスキャンクロックを繋ぎ変える回路構成とすることで、スキャンクロックタイミング生成手段32が、LSIテスト用に図2に示されている様にスキャンクロック端子SCK1x(xは2〜8)、SCK2x(xは2〜8)に別々のタイミングを生成することで、特にデータラインやノーマルクロックラインに制御回路を入れること無しに、シフト動作時の瞬時的な消費電力増加を少なくすることを可能にしている。
【0080】
【発明の効果】
以上説明した様に本発明によれば、マルチスキャン設計を予め行っていない集積回路の設計情報に対しても、スキャンクロックを複数発生することが可能で、それぞれ印加するタイミングを順次ずらすことにより、シフト動作におけるフリップフロップの動作個数を瞬間瞬間で少なくするので、シフト動作時における瞬間的な消費電力増加を抑止できる。
【0081】
又、クロックライン、データラインに対し回路追加を伴わないので、通常動作の遅延インパクトが生じず、僅かな面積インパクトでシフト動作時の消費電力を削減できる。
【0082】
又、スキャンパスの順序回路の順番や経路を変更した情報に基づき、スキャンクロックの分配を自動で変更する手段により、レイアウト処理によりスキャンパスの順序回路の順番や経路が変更されても、シフト動作時における瞬間的な消費電力増加を抑止できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の集積回路設計システムの構成を示すブロック図。
【図2】図1のスキャンクロックタイミング生成手段32が、生成する繋ぎ変えられた各スキャンクロックのタイミングを示す図。
【図3】本発明の第1実施形態の集積回路設計システムの処理、動作を示したフローチャート。
【図4】図1の論理接続情報20をスキャン回路に着目し表した図。
【図5】図1のスキャンクロック生成手段30が、付替え指定21により指定されたスキャンクロック端子と信号を論理接続情報20に対し、追加したものを示した図。
【図6】図1のスキャンクロック付替え手段31が、スキャンクロックの付替えを行った後の論理接続情報20を示した図。
【図7】図6のFFグループR1、R2の詳細構成を示したブロック図。
【図8】図7のFFの入力信号、出力信号、論理的な構成を示したブロック図。
【図9】図8のFFの動作を示した真理値表。
【図10】図7のFF1−8、FF1−9、FF2−3のシフト動作のタイムチャート。
【図11】本発明の第2の実施形態の集積回路設計システムの構成を示すブロック図。
【図12】本発明の第2実施形態の集積回路設計システムの処理、動作を示したフローチャート。
【図13】図11のスキャンパスネット生成手段100が論理接続情報20の1パス(1経路目)に2〜8経路目のスキャンパスネット80〜86を生成し追加した論理接続情報20を示した図。
【図14】図11のスキャンパス付替え手段101が、FFの配置を考慮してスキャンパスの最短化、スキャン経路毎のスキャンFF数の均等化を行った後の論理接続情報を示した図。
【図15】図11のスキャンクロック付替え手段31が、スキャンパス付替え手段101でスキャン経路を変更されたFFグループ(R2〜R8)に対し既存のスキャンクロックを削除し、スキャン経路毎のスキャンクロックに繋ぎ変えを行った後の論理接続情報を示した図。
【符号の説明】
10、10A 集積回路設計システム
20 論理接続情報
21 付替え指定
22 配置情報
23 スキャンクロックタイミング情報
30 スキャンクロック生成手段
31 スキャンクロック付替え手段
32 スキャンクロックタイミング生成手段
90 スキャン経路情報
100 スキャンパスネット生成手段
101 スキャンパス付替え手段
Claims (8)
- スキャンパスを持つ集積回路の設計システムであって、スキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手段と、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手段と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段とを有することを特徴とする集積回路の設計システム。
- 複数のスキャンパスを持つ集積回路の設計システムであって、複数のスキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手段と、スキャン経路情報を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手段と、各スキャンパスの順序回路の配置情報をもとにパスに組み込む順序回路の入れ替えを行いスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手段と、スキャンパスを付替えた結果を反映したスキャン経路情報を参照し、スキャンパス経路毎に、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手段と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手段とを有することを特徴とする集積回路の設計システム。
- 前記スキャンパス上の順序回路を前後段の二つのラッチを含むFFとし、前記スキャンクロック信号をシフト動作時にスキャンFFの前段ラッチに指示する第1相のスキャンクロックと、スキャンFFの後段ラッチに指示する第2相のスキャンクロックのペアとすることを特徴とする請求項1、又は2記載の集積回路の設計システム。
- 前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第1相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第2相のスキャンクロックのペアとすることを特徴とする請求項1、又は2記載の集積回路の設計システム。
- スキャンパスを持つ集積回路の設計プログラムであって、スキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手順と、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手順と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手順とを有することを特徴とする集積回路の設計プログラム。
- 複数のスキャンパスを持つ集積回路の設計プログラムであって、複数のスキャンパスを含めた設計論理の接続情報を含む論理接続情報、追加するスキャンクロック端子と信号に加えスキャンクロックの付替え方法が指定された付替え指定情報、スキャン経路数と経路数分のスキャンイン端子名と信号名、スキャンアウト端子名が指定されたスキャン経路情報を入力とし、付替え指定情報の前記スキャンクロック端子と信号を論理接続情報に対し追加するスキャンクロック生成手順と、スキャン経路情報を参照し、経路数分のスキャンパスネットを発生するスキャンパスネット生成手順と、各スキャンパスの順序回路の配置情報をもとにパスに組み込む順序回路の入れ替えを行いスキャンパス長の最短化、スキャン経路の均等化を行うスキャンパス付替え手順と、スキャンパスを付替えた結果を反映したスキャン経路情報を参照し、スキャンパス経路毎に、付替え指定情報のスキャンクロック付け替え方法に基づき、付替え対象の順序回路に対しては、論理接続情報で接続済みのスキャンクロック信号を削除し、前記付替え方法で指定されたスキャンクロック信号に付け替えるスキャンクロック付替え手順と、繋ぎ変えられたスキャンクロック毎に位相のずれたタイミング情報を生成し、集積回路テスト時のシフト動作タイミングとするスキャンクロックタイミング生成手順とを有することを特徴とする集積回路の設計プログラム。
- 前記スキャンクロック信号をシフト動作時にスキャンFFの前段ラッチに指示する第1相のスキャンクロックと、スキャンFFの後段ラッチに指示する第2相のスキャンクロックのペアとすることを特徴とする請求項5、又は6記載の集積回路の設計プログラム。
- 前記スキャンクロックをスキャンパス上の奇数番目の順序回路に供給する第1相のスキャンクロックと、スキャンパス上の偶数番目の順序回路に供給する第2相のスキャンクロックのペアとすることを特徴とする請求項5、又は6記載の集積回路の設計プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003020120A JP4193501B2 (ja) | 2003-01-29 | 2003-01-29 | 集積回路の設計システム及び集積回路の設計プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003020120A JP4193501B2 (ja) | 2003-01-29 | 2003-01-29 | 集積回路の設計システム及び集積回路の設計プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004233133A JP2004233133A (ja) | 2004-08-19 |
JP4193501B2 true JP4193501B2 (ja) | 2008-12-10 |
Family
ID=32949835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003020120A Expired - Fee Related JP4193501B2 (ja) | 2003-01-29 | 2003-01-29 | 集積回路の設計システム及び集積回路の設計プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4193501B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006105891A (ja) * | 2004-10-08 | 2006-04-20 | Univ Of Tokyo | 集積回路およびそのテスト方法ならびに集積回路装置 |
-
2003
- 2003-01-29 JP JP2003020120A patent/JP4193501B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004233133A (ja) | 2004-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6763489B2 (en) | Method for scan testing of digital circuit, digital circuit for use therewith and program product for incorporating test methodology into circuit description | |
JP2626920B2 (ja) | スキャンテスト回路およびそれを用いた半導体集積回路装置 | |
JP3851782B2 (ja) | 半導体集積回路及びそのテスト方法 | |
US8145964B2 (en) | Scan test circuit and scan test control method | |
CA2219847C (en) | Method and apparatus for scan testing digital circuits | |
JP2008122159A (ja) | 半導体集積回路 | |
JP4023598B2 (ja) | 半導体集積回路装置 | |
JP2002319929A (ja) | クロック同期回路およびその設計方法 | |
TWI221926B (en) | A multi-time domain logic system and related method | |
US7213184B2 (en) | Testing of modules operating with different characteristics of control signals using scan based techniques | |
JP4193501B2 (ja) | 集積回路の設計システム及び集積回路の設計プログラム | |
JP4136451B2 (ja) | Bist回路 | |
US4965511A (en) | Test circuit for logic ICS | |
JP4179884B2 (ja) | 動作テスト回路を含む半導体集積回路、および、その動作テスト方法 | |
WO2006016305A1 (en) | Scan-testable logic circuit | |
TWI783555B (zh) | 半導體裝置與測試脈衝訊號產生方法 | |
JP2000046919A (ja) | 集積回路およびテスト方法 | |
JP4416469B2 (ja) | 半導体集積回路およびその設計方法 | |
JP3328160B2 (ja) | 論理集積回路のテスト装置 | |
JP2009175154A (ja) | 半導体集積回路およびその設計方法 | |
JP2011089914A (ja) | 半導体集積回路の試験装置及びその試験方法 | |
JP2004004047A (ja) | 集積回路のための入力/出力特徴付けチェーン | |
JP2003255025A (ja) | 半導体集積回路 | |
JP2002139557A (ja) | 半導体装置 | |
CN115561612A (zh) | 半导体装置与测试脉冲信号产生方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050310 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051125 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071023 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080606 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080902 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080915 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131003 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |