SK280683B6 - Method and arrangement for the transmission of information data - Google Patents

Abstract

The method proposed relates to the transmission of information data, e.g. transmission of acoustic data transformed into digital form represented by electric signals that are encoded for the transmission purpose into corresponding form tended to encode and then can be decoded into the initial form. The invention also relates to the encoding block providing this kind of transmission process of information data.

Description

Oblasť technikyTechnical field

Vynález sa týka prenosu informačných dát, napríklad zvukových dát, prevedených do číslicovej formy reprezentovanej elektrickými signálmi, ktoré sa na účely prenosu kódujú do zodpovedajúcej kódovateľnej formy, a potom sa môžu dekódovať do pôvodného tvaru. Vynález sa rovnako vzťahuje na kódovacie zapojenie na uskutočňovanie spôsobu tohto prenosu informačných dát.The invention relates to the transmission of information data, for example audio data, converted into a digital form represented by electrical signals which, for transmission purposes, is coded to the corresponding coded form and can then be decoded to its original form. The invention also relates to a coding circuit for carrying out a method of this information data transmission.

Doterajší stav technikyBACKGROUND OF THE INVENTION

Vynález sa konkrétne vzťahuje na kódovanie a dekódovanie pri prenose číslicového signálu, pri ktorom sa dátové slová v m-bitovom kóde kódujú na dekódovateľné dátové slová v n-bitovom kóde, kde m je počet kanálových bitov na jedno kódované slovo v prvom kóde vo forme celého čísla väčšieho ako 4 a n je počet kanálových bitov na jedno kódované dátové slovo v druhom kóde väčšie ako m, pričom jednotlivé bloky n-kanálových bitov, reprezentatívne pre jednotlivé dátové slová v druhom kóde, sa prevádzajú na sled postupných a navzájom prestriedaných bitových informačných blokov s počtom n, = n bitov a bitových oddeľovacích blokov s počtom n₂ bitov, pričom v postupnom slede jednotlivých bitov za sebou nasledujúcich v informačnom bloku n, bitov a v oddeľovacom bloku n₂ bitov sú kanálové bity s logickou hodnotou 1 od seba oddeľované najmenej d-kanálovými bitmi a najviac k-kanálovými bitmi s logickou hodnotou 0, kde d je väčšie alebo rovnajúce sa 2 a k je najviac n - 4.In particular, the invention relates to digital signal coding and decoding, in which the data words in the m-bit code are coded into decodable data words in the n-bit code, where m is the number of channel bits per coded word in the first code as a whole numbers greater than 4 and n the number of channel bits per coded data word in the second code is greater than m, wherein the individual blocks of the n-channel bits, representative of the individual data words in the second code, are converted into a sequence of successive and interchanged bit information blocks. the number of n, = n bits and bit separation blocks of n ₂ bits, wherein, in successive bits of successive bits in the information block n, bits and a separation block n ₂ bits, the channel bits with a logical value of 1 are separated by at least d- channel bits and at most k-channel bits with a logical value of 0, where d is greater than or equal to 2 if not more than n - 4.

Pri číslicovom prenose alebo pri magnetických a optických zaznamenávacích/reprodukčných systémoch je informácia určená na prenos alebo na záznam zvyčajne v podobe sledu symbolov. Tieto symboly spolu tvoria abecedu (často dvojkovú). V prípade, že ide o dvojkovú abecedu (v ďalšom opise je táto abeceda predstavovaná symbolmi „1“ a „0“), môže byť jeden symbol, napríklad „1“ zaznamenaný v súlade s kódom NRZ (záznam bez návratu do počiatočného stavu) ako prechod medzi dvomi stavmi magnetizácie alebo ohniska na magnetickom disku, páske alebo optickom disku. Druhý symbol, teda „0“, je zaznamenaný neprítomnosťou takého prechodu.In digital transmission or in magnetic and optical recording / reproduction systems, the information is intended for transmission or recording usually in the form of a sequence of symbols. Together these symbols form an alphabet (often binary). In the case of a binary alphabet (which is represented by the symbols "1" and "0" in the following description), one symbol, such as "1", may be recorded in accordance with the LDZ code (record without returning to initial state) transition between two states of magnetization or focus on a magnetic disc, tape or optical disc. The second symbol, "0", is indicated by the absence of such a transition.

V dôsledku určitých požiadaviek systému sú v praxi dané obmedzenia sledov symbolov, ktoré sa môžu vyskytnúť. Pri niektorých systémoch sa požaduje, aby boli samočasovacie. To znamená, že sled prenášaných alebo zaznamenávaných symbolov má mať dostatočný počet prechodov, aby sa vytvoril zo sledu symbolov hodinový signál, ktorý· je potrebný na detekciu a synchronizáciu. Druhou požiadavkou môže byť, že určité sledy symbolov sa nesmú vyskytnúť v informačnom signáli, pretože tieto sledy sú zamýšľané na zvláštne účely, napríklad ako synchronizačný sled. Napodobnenie synchronizačného sledu informačným signálom ruší jednoznačnosť synchronizačného signálu a v dôsledku toho aj jeho vhodnosť na uvedený účel. Môže byť tiež požadované, aby prechody nenasledovali príliš tesne za sebou, aby boli obmedzené vzájomná interferencia alebo vzájomné ovplyvňovanie medzi symbolmi.Due to certain system requirements, there are in practice limitations to the symbol sequences that may occur. Some systems are required to be self-timing. That is, the sequence of symbols transmitted or recorded should have a sufficient number of transitions to produce from the symbol sequence the clock signal required for detection and synchronization. The second requirement may be that certain symbol sequences may not occur in the information signal, since these sequences are intended for special purposes, for example as a synchronization sequence. The imitation of a synchronization sequence with an information signal undermines the uniqueness of the synchronization signal and, consequently, its suitability for said purpose. It may also be desirable that the transitions do not follow too closely in order to limit interference or interference between symbols.

V prípade magnetického alebo optického záznamu môže byť táto požiadavka aplikovaná na hustotu informácie na záznamové médium, pretože keď pri vopred určenej minimálnej vzdialenosti medzi dvomi za sebou idúcimi prechodmi v zaznamenávacom prostredí môže byť minimálny časový interval T_m;_n tomu zodpovedajúci pri záznamovom signáli zväčšený, zvýši sa v rovnakej miere hustota informácie. Požadovaná minimálna šírka pásma (B_min) súvisí s minimálnou vzdialenosťou T_min medzi prechodmi Bmin ⁼ % T_rai„.In the case of magnetic or optical recording, this requirement may be applied to the density of information on the recording medium, since when at a predetermined minimum distance between two successive transitions in the recording environment, the minimum time interval T _m may be; _n corresponding to the recording signal, the density of the information is increased to the same extent. The required minimum bandwidth (B _min ) is related to the minimum distance T _min between transitions Bmin ⁼ % T _ra i.

Ak sa používajú informačné kanály, ktoré neprenášajú jednosmerný prúd, ako to zvyčajne pri magnetických zaznamovacích kanáloch býva, vedie to k požiadavke, aby sledy symbolov v informačnom kanáli obsahovali čo najnižšiu, pokiaľ je to možné žiadnu jednosmernú prúdovú zložku.If feed channels are used that do not transmit direct current, as is usually the case with magnetic recording channels, this leads to the requirement that the symbol sequences in the feed contain as low as possible a direct current component as far as possible.

Spôsob opísaného typu je opísaný v publikácii D. T. Tanga a L. R. Bahla „Block codes for class of constrained noiseless channels“, Information and Control, zv. 17, č. 5, december 1970, str. 436 - 461, ďalej označované ako D(l). Príslušný článok sa týka blokových kódov na báze blokov q symbolov obmedzených na hodnoty d-, k- alebo (d, k-), pričom tieto bloky spĺňajú nasledujúce požiadavky:A method of the type described is described in D. T. Tang and L. R. Bahl, " Block Codes for Constrained Noiseless Channels ", Information and Control, Vol. 17, no. 5, December 1970, p. 436-461, hereinafter referred to as D (1). The article in question relates to block codes based on blocks of q symbols limited to d-, k- or (d, k-), which blocks meet the following requirements:

a) obmedzenie d: dva symboly typu „1“ sú oddelené postupnosťou najmenej d za sebou idúcich symbolov typu „0“;(a) restriction d: two '1' symbols separated by a sequence of at least d consecutive '0' symbols;

b) obmedzenie k: maximálna dĺžka postupnosti za sebou idúcich symbolov typu „0“ je k.(b) constraint k: the maximum sequence length of consecutive '0' symbols is k.

Sled napríklad binárnych dátových bitov je rozdelený na za sebou idúce a po sebe nasledujúce bloky, z ktorých každý má m dátových bitov. Tieto bloky m dátových bitov sa kódujú na bloky n informačných bitov (n > m). Pretože n > m, počet kombinácii s n informačnými bitmi prevyšuje počet možných blokov dátových bitov 2^m. Ak napríklad požiadavka obmedzenia d sa kladie na bloky informačných bitov, zvoli sa mapovanie 2^ra blokov dátových bitov na podobných 2^m blokov informačných bitov (okrem možného počtu 2 blokov), takže sa mapovanie uskutoční len na týchto blokoch informačných bitov, ktoré spĺňajú danú požiadavku.A sequence of, for example, binary data bits is divided into consecutive and consecutive blocks, each of which has m data bits. These data bit blocks m are coded into blocks n of information bits (n> m). Since n> m, the number of combinations with n information bits exceeds the number of possible data bit blocks by 2 ^m . For example, if a constraint request d is imposed on information bit blocks, the mapping of 2 ^r blocks of data bits to similar 2 ^m blocks of information bits (except for a possible number of 2 blocks) is selected so that mapping is performed only on those blocks of information bits that meet the request. .

Tabuľka I na str. 439 publikácie D(l) ukazuje, ako mnoho odlišných blokov informačných bitov existuje v závislosti od dĺžky bloku n a od požiadavky kladenej na d. Ide teda o 9 blokov informačných bitov majúcich dĺžku n = 4 za podmienky, že minimálna vzdialenosť d = 1. V dôsledku toho by bloky dátových bitov majúcich dĺžku m = 3 (2³ = 8 dátových slov) mohli byť predstavované bitmi informačných blokov majúcich dĺžku n = 4, pričom dva za sebou nasledujúce symboly typu „1“ v bloku informačných bitov sú oddelené najmenej jedným symbolom typu „0“. V tomto prípade platí nasledujúce kódovanie (<------>Table I p. 439 of publication D (1) shows how many different blocks of information bits exist depending on the length of the block and the requirement placed on d. Thus, there are 9 blocks of information bits having a length of n = 4, provided that the minimum distance d = 1. As a result, the blocks of data bits having a length of m = 3 (2 ³ = 8 data words) could be represented by bits of information blocks having a length of n = 4, wherein two consecutive "1" type symbols in the information bit block are separated by at least one "0" type symbol. In this case, the following encoding (<------> applies)

udáva mapovanie jedného bloku na druhý blok a naopak): 000 <-----> 0000indicates the mapping of one block to another block and vice versa): 000 <-----> 0000

001 <------> 0001001 <------> 0001

010 <------> 00100010

OH <------>0101OH <------> 0101

100 <------> 1000100 <------> 1000

101 <------> 1001101 <------> 1002

110 <------> 1010110 <------> 1010

Keď sa spája blok informačných bitov, nie je však v niektorých prípadoch možné splniť príslušnú požiadavku (v príklade obmedzenia d) bez uskutočnenia ďalšieho opatrenia. V uvedenom článku je navrhnuté, aby boli zaradené medzi bloky informačných bitov oddeľovacie bloky.V prípade kódovania s obmedzeným d postačí jeden blok oddeľovacích bitov „0“. V uvedenom príklade, kde d = I, postačí preto len jeden oddeľovací bit (jedna logická nula). Každý blok troch dátových bitov je potom uzavretý piatimi (4+1) kanálovými bitmi.However, when a block of information bits is coupled, in some cases it is not possible to fulfill the corresponding requirement (in the restriction example d) without taking further action. This article suggests separating blocks to be included among information bit blocks. In the case of coding with limited d, one separating bit block "0" is sufficient. In this example, where d = I, only one separating bit (one logical zero) is therefore sufficient. Each block of three data bits is then closed with five (4 + 1) channel bits.

Tento spôsob kódovania má tu nevýhodu, že príspevok nízkych kmitočtov (vrátane jednosmerného prúdu) ku kmitočtovému spektru prúdu kanálových bitov je pomerne vysoký. Ďalšou nevýhodou je, že dekódovacie prevodníky (modulátor, demodulátor) sú zložité.This coding method has the disadvantage that the contribution of low frequencies (including direct current) to the frequency spectrum of the channel bit stream is relatively high. Another disadvantage is that the decoding converters (modulator, demodulator) are complex.

Pokiaľ ide o prvú nevýhodu, je treba poznamenať, že publikácia A. M. Patela „Charge-constrained byte-oriented (0,3) code“, IBM Technical Disclosure Bulletin, zv. 19, č. 7, december 1976, str. 2715 - 2717, ďalej označená D(2), naznačuje, že nevyváženie jednosmerného prúdu pri kódoch s obmedzeným (d, k) môže byť obmedzené tým, že sa bloky kanálových bitov prepoja takzvaným invertujúcim alebo neinvcrtujúcim spojovacím článkom. Keď sa takto postupuje, zvolí sa znamienko príspevku okamžitého bloku kanálových bitov na nevyváženie predchádzajúcich blokov kanálových bitov jednosmernou prúdovou zložkou. Tu však ide o kód s obmedzením (d, k), ktorého bloky informačných bitov môžu byť spriahnuté bez toho, aby došlo ku konfliktu s obmedzením (d, k), takže prídavok oddeľovacích bitov z dôvodu obmedzovania (d, k) nie je potrebný.Regarding the first disadvantage, it should be noted that A. M. Patel's publication "Charge-constrained byte-oriented (0.3) code", IBM Technical Disclosure Bulletin, Vol. 19, no. 7, December 1976, p. 2715-2717, hereinafter referred to as D (2), indicates that unbalanced DC current for restricted (d, k) codes can be limited by interconnecting the channel bit blocks by a so-called inverting or non-inverting link. When doing so, the sign of the instantaneous block of channel bits is selected to unbalance previous channel bit blocks with a DC stream component. However, this is a restriction code (d, k) whose information bit blocks can be coupled without conflicting with the restriction (d, k), so that the addition of separating bits due to restriction (d, k) is not necessary .

Vynález si kladie za cieľ vytvoriť zapojenie na kódovanie sledu dvojkových dátových bitov na sled kanálových dvojkových bitov, ktoré by zlepšilo vlastnosti nízkofrekvenčného spektra kanála, ktorý má byť odvodený z kanálových bitov, a umožňuje použitie jednoduchého modulátora.SUMMARY OF THE INVENTION It is an object of the invention to provide a circuit for coding a sequence of binary data bits into a sequence of channel bits that improves the characteristics of the low-frequency spectrum of the channel to be derived from the channel bits and allows a simple modulator.

Podstata vynálezuSUMMARY OF THE INVENTION

Uvedený cieľ sa dosiahne spôsobom prenosu informačných dát, napríklad zvukových dát, prevedených do číslicovej formy reprezentovanej elektrickými signálmi a kódovaných v binárnom kóde ako dátové slová, pri ktorom sa dátové slová v m-bitovom kóde kódujú na dekódovateľné dátové slová v n-bitovom kóde, kde m je počet kanálových bitov na jedno kódové slovo v prvom kóde vo forme celého čísla väčšieho alebo rovnajúceho sa 4 a n je počet kanálových bitov na jedno kódované dátové slovo v druhom kóde väčšie ako m, pričom jednotlivé bloky n-kanálových bitov, reprezentatívne pre jednotlivé dátové slová v druhom kóde, sa prevádzajú vo fyzickom sériovom kanáli na sled postupných a navzájom prestriedaných bitových informačných blokov s počtom n, = n bitov a bitových oddeľovacich blokov s počtom n₂ bitov, pričom v postupnom slede jednotlivých bitov za sebou nasledujúcich v informačnom bloku n, bitov a v oddeľovacom bloku n₂ bitov sú kanálové bity s logickou hodnotou 1 od seba oddeľované najmenej d kanálovými bitmi a najviacej k kanálovými bitmi s logickou hodnotou 0, kde d je väčšie alebo rovnajúce sa 2 a k je najviac rovné n-4, pričom uvedené bity sú fyzicky prítomné v uvedenom fyzickom sériovom kanáli aspoň v časti priebehu prenosu dát ako zodpovedajúce modulácie elektrického signálu a uvedené informačné bloky a oddeľovacie bloky sú prítomné ako po sebe nasledujúce čiastkové signály usporiadané v rámci uvedeného modulovaného elektrického signálu, v ktorom sú dáta prenášané, ktorý spočíva v tom, že pred vypustením po sebe nasledujúcich čiastkových signálov na prenosové vedenie v druhom kóde sa postupne zostaví vždy čiastkový blok obsahujúci najmenej jeden oddeľovací blok n₂ jednotkových stavov signálu zodpovedajúcich oddeľovacím bitom a najmenej jeden po ňom nasledujúci informačný blok m jednotkových stavov signálu zodpovedajúcich informačným bitom, pričom do každého oddeľovacieho bloku tejto čiastkovej blokovej zostavy sa vloží na všetky miesta kanálových bitov najprv jednotkový stav signálu zodpovedajúci logickej nule, načíta sa počet jednotkových stavov signálu, zodpovedajúcich logickej nule, medzi jednotkovými stavmi signálu zodpovedajúcimi poslednej logickej jednotke v každom predchádzajúcom informačnom bloku a pred jednotkovým signálovým stavom zodpovedajúcim najbližšej nasledujúcej logickej jednotke v ďalšom informačnom bloku a porovná sa s najvyššie prí pustným počtom k bitov, pričom v oddeľovacich blokoch ležiacich v nepretržitom slede jednotkových stavov signálu zodpovedajúcich logickej nule s počtom väčším než k sa tento sled preruší nahradením jedného jednotkového stavu signálu zodpovedajúceho logickej nule jednotkovým stavom signálu zodpovedajúcim logickej jednotke pri súčasnom splnení podmienky počtu a! logických núl na predchádzajúcich a nasledujúcich miestach kanálových bitov d < a; < k, to sa vykoná postupne pri každom bitovom mieste oddeľovacieho bloku uvedenej čiastkovej blokovej zostavy v ľubovoľnom poradí a z ľubovoľného východiskového stavu na bitových miestach oddeľovacieho bloku, všetky tieto sledové kombinácie obsahujúce oddeľovacie bity spĺňajúce podmienku d > a] á k sa podržia v pamäti, potom sa z každej tejto kombinácie odvodí dvojfázový elektrický signál s premenou fázy v mieste jednotkových stavov signálu zodpovedajúcich logickej hodnote 1, pre každý tento fázovo modulovaný elektrický signál sa načíta počet elektrických impulzov zodpovedajúcich bitom od začiatku informačného signálu, v ktorých má signál prvú binárnu hodnotu a počet elektrických impulzov zodpovedajúcich bitom, v ktorých má odvodený signál druhú binárnu hodnotu, z týchto načítaných hodnôt sa vzájomným odpočítaním oboch počtov elektrických impulzov monitoruje hodnota číslicového súčtu za posledným bitom čiastkového bloku a prepusti sa na ďalší prenos ako čiastkový elektrický signál tá kombinácia informačných blokov n, informačných bitov a oddeľovacich blokov n₂ oddeľovacich bitov, pre nižšie zavedeným binárnym hodnotám v oddeľovacom bloku alebo blokoch zodpovedá najnižšia monitorovaná hodnota číslicového súčtu za uvedenou čiastkovou blokovou zostavou.This object is achieved by a method of transmitting information data, for example audio data, converted into a digital form represented by electrical signals and coded in binary code as data words, in which the data words in the m-bit code are coded into decodable data words in the n-bit code. where m is the number of channel bits per code word in the first code in the form of an integer greater than or equal to 4 and n is the number of channel bits per code word in the second code greater than m, with individual blocks of n-channel bits representative for each the data words in the second code are converted in a physical serial channel into a sequence of successive and interchanged bit information blocks of n, = n bits and bit separation blocks of n ₂ bits, wherein in successive sequences of individual bits consecutively in the information block n, bits and separator In block n ₂ bits, channel bits with a logical value of 1 are separated by at least d channel bits and at most k channel bits with a logical value of 0, where d is greater than or equal to 2 if at most equal to n-4, said bits being physically present in said physical serial channel at least a portion of the data transmission sequence as corresponding modulations of the electrical signal, and said information blocks and separation blocks are present as successive sub-signals arranged within said modulated electrical signal in which the data is transmitted, that before the consecutive sub-signals are transmitted to the transmission line in the second code, a sub-block containing at least one decoupling block n ₂ of the signal state units corresponding to the decoupling bits and at least one consecutive sub-state information block m of the signal state z corresponding to the information bits, the unit of the signal corresponding to logic zero being first inserted into each channel bit location of the sub-block assembly, the number of the unit of the signal units corresponding to the logical zero is counted between the unit states of the signal corresponding to the last logical unit of the information block and before the unit signal state corresponding to the next subsequent logical unit in the next information block, and compared with the highest allowable number of bits, and in the separation blocks lying in a continuous sequence of signal unit states corresponding to logical zero with more replacing one unit state of the signal corresponding to logic zero with the unit state of the signal corresponding to the logical unit while satisfying the condition of the number a! logic zeros at previous and next channel bit locations d &lt;a;<k, this is performed sequentially at each bit location of the partition block of said sub-block assembly in any order and from any initial state at the bit locations of the partition block, all these sequence combinations containing the separation bits satisfying condition d> a] k are held in memory, then a biphasic electric signal having a phase conversion at the location of the unit states of the signal corresponding to logic value 1 is derived from each of these combinations, for each phase modulated electric signal the number of electrical pulses corresponding to bits from the beginning of the information signal is counted; the number of electrical pulses corresponding to the bits in which the derived signal has a second binary value, the value of the digital sum after the last bit no. the combination of information blocks n, information bits and separation blocks n _{2 of the} separation bits, for the below introduced binary values in the separation block or blocks, the lowest monitored sum of the digital sum after said sub-block assembly corresponds.

Podľa výhodného uskutočnenia spôsobu podľa vynálezu sa prenos signálu zodpovedajúci zvolenej kombinácii binárnych hodnôt vložených do oddeľovacich blokov n₂ oddeľovacich bitov zdrží na zavedenie synchronizačného bloku, nasledovaného synchronizačným oddeľovacím blokom, na konci sledu informačných blokov m informačných bitov, preloženého oddeľovacími blokmi n₂ oddeľovacich bitov, zodpovedajúceho jednému rámcu dátového prúdu, zakončeného oddeľovacím blokom n₂ oddeľovacich bitov, a pred prvým informačným blokom ďalšieho nasledujúceho rámca dátového prúdu, pričom uvedený synchronizačný blok obsahuje n_sy„ synchronizačných kanálových bitov, zahŕňajúcich dvakrát opakovaný sled jednotkového stavu signálu zodpovedajúceho logickej jednotke na začiatku a S nasledujúcich jednotkových stavov signálov zodpovedajúcich logickým nulám, kde S je celé číslo väčšie ako k, pričom na kanálových bitových miestach oddeľovacieho synchronizačného bloku sa zavedú jednotkové stavy signálu zodpovedajúce logickej nule a najmenej jeden jednotkový stav signálu zodpovedajúci logickej jednotke, načita sa počet jednotkových stavov signálu zodpovedajúcich logickej nule medzi týmto jednotkovým stavom signálu zodpovedajúcemu logickej jednotke a prvým jednotkovým stavom signálu zodpovedajúcim logickej jednotke v nasledujúcom informačnom bloku, načítaný počet jednotkových stavov signálu zodpovedajúcich logickej nule sa porovná s najvyššie prístupným počtom k bitov a najnižšie prístupným počtom d bitov, pričom postupne na každé bitové miesto v synchronizačnom oddeľovacom bloku sa zavedie jednotkový stav signálu zodpovedajúci logickej jednotke a v pamäti sa podržia všetky kombinácie vyhovujúce podmienke d < a₂ < k, kde a₂ je počet načítaných jednotkových stavov signálu zodpovedajúcich logickej nule, potom sa pre každú takúto kombináciu odvodí dvojfázový elektrický signál s premenou fázy v mieste jednotkového stavu signálu zodpovedaAccording to a preferred embodiment of the method, the transmission signal corresponding to the selected combination of digital values entered into the separating units _n2 separation bits delays the introduction of the sync block, followed by a sync separating block, the end of the sequence of information blocks m information bits, translated separating blocks _n2 separation bits, corresponding to one data stream frame terminated by a separation block n _{2 of the} separating bits, and before the first information block of the next subsequent data stream frame, said synchronization block comprising n _sy 'synchronization channel bits comprising a twice repeated sequence state of the signal corresponding to the logical unit at start; S following unit states of the signals corresponding to logical zeros, where S is an integer greater than k, wherein at channel bit locations from at least one signal unit corresponding to the logical unit, the number of signal unit units corresponding to the logical unit between the signal unit corresponding to the logical unit and the first signal unit corresponding to the logical unit in the next information block is read , the counted number of unit states of the signal corresponding to logic zero is compared with the highest accessible number of bits and the lowest accessible number of d bits, successively introducing a unit state of the signal corresponding to the logical unit into each bit point in the synchronization separation block. d <a ₂ <k, where a ₂ is the number of read unit states of the signal corresponding to logic zero, then for each such combination is derived two The phase-to-phase electrical signal at the location of the unit state of the signal corresponds

SK 280683 Β6 júceho logickej hodnote Impulzov zodpovedajúcich počtu bitov od začiatku informačného signálu, v ktorých má odvodený signál prvú binárnu hodnotu, a počet elektrických impulzov zodpovedajúcich počtu bitov, v ktorých má signál druhú binárnu hodnotu, z týchto načítaných hodnôt vzájomným odpočítaním počtu načítaných impulzov monitoru je hodnota číslicového súčtu za posledným bitom a na ďalší prenos sa prepustí ako čiastkový elektrický signál tá kombinácia informačných blokov ιη informačných bitov, oddeľovacích blokov n₂ oddeľovacích bitov, synchronizačných blokov n_syn bitov a synchronizačných oddeľovacích blokov n_sy„_s bitov v tejto čiastkovej blokovej zostave, zodpovedajúci jednému rámcu dátového prúdu, pre nižšie zavedeným binárnym hodnotám v synchronizačných oddeľovacích blokoch zodpovedá najnižšie monitorovaná hodnota číslicového súčtu za touto blokovou zostavou od začiatku informačného signálu.The number of pulses corresponding to the number of bits from the beginning of the information signal in which the derived signal has a first binary value and the number of electrical pulses corresponding to the number of bits in which the signal has a second binary value are deducted from these readings. a digital sum value at the last bit, and the next transmission shall be placed as the intermediate electrical signal which is a combination of information blocks ιη of information bits, the separating units _n2 separation bits, of the sync blocks n _syn bits and a sync separating blocks of n _{sy "of} the bits in the sub-block for one of the data stream frames, for the below introduced binary values in the sync separation blocks, the lowest monitored sum of the digital sum after this block assembly corresponds from the beginning information signal.

Na dekódovacej strane sa podľa ďalšieho znaku vynálezu prenášaný signál kódovaný do n-bitových slov v druhom kóde dekóduje na m-bitové slová v prvom kóde, pričom jednotkové stavy signálu zodpovedajúce bitom prenášaného signálu v n-bitovom kóde sú prijímané sériovo a sú predkladané zmeškávaciemu prostriedku, takto zmeškané jednotkové stavy signálu zodpovedajúce bitom sú podrobené logickému sčítaniu, potom sa signálové bity sériovo vyšetrujú na detekciu synchronizačného slova, pričom detekcia synchronizačného slova generuje signál zodpovedajúci štartovaciemu momentu, pričom detekciou synchronizačného slova sa cyklicky generujú časové signály majúce dĺžku informačného bloku n, jednotkových stavov signálu zodpovedajúcich informačným bitom a oddeľovacieho bloku n₂ jednotkových stavov signálu zodpovedajúcich oddeľovacím bitom, pričom koniec každého cyklického časového signálu aktivuje dekódovanie nj najneskoršie prijatých bitov po logickom súčte na m-bitové kódové slovo v prvom kóde, pričom uvedené dĺžky časových signálov v bitových intervaloch sa synchronizujú určením frekvencie kanálových bitov zo sériovo prijatého bitového signálu.On the decoding side, according to another feature of the invention, the transmitted signal encoded in the n-bit words in the second code is decoded into m-bit words in the first code, the unit states of the signal corresponding to the bits of the transmitted signal in the n-bit code are received serially and presented to the missed means. , thus missed unit states of the signal corresponding to the bits are subjected to a logical addition, then the signal bits are serially investigated to detect the sync word, wherein the sync word detection generates a signal corresponding to the starting moment, wherein the sync word detection cyclically generates time signals having a length of information block n, signal states corresponding to the information bits and the separation block n of ₂ unit states of the signal corresponding to the separation bits, wherein the end of each cyclic time signal activates the decoding nj at least later received bits after logical addition to the m-bit codeword in the first code, wherein said lengths of time signals at bit intervals are synchronized by determining the frequency of the channel bits from the serially received bit signal.

Výhodne sa počty jednotkových stavov signálov zodpovedajúcich počtom bitov v jednotlivých blokoch volia tak, že Π] = n = 14, n₂= 3 a m = 8.Preferably, the number of unit states of the signals corresponding to the number of bits in the individual blocks is selected such that Π] = n = 14, n ₂ = 3 and m = 8.

Spôsob podľa vynálezu nie je závislý od konkrétneho zariadenia a môže byť realizovaný rôznymi prostriedkami. Aj keď sa predpokladá, že možnosti praktickej realizácie základných spôsobových krokov uvedených v definícii podstaty vynálezu sú zrejmé odborníkom v odbore, budú stručne zhrnuté na ozrejmenie ich fyzického uskutočnenia.The method according to the invention is not device-dependent and can be implemented by various means. While it is believed that the possibilities for practicing the basic method steps set forth in the definition of the nature of the invention will be apparent to those skilled in the art, they will be briefly summarized to illustrate their physical practice.

Praktický príklad dátového prúdu m-bitových slov je prúd číslicových dát, do ktorého bol prevedený analógový signál reprezentujúci napr. zvukové dáta alebo iné dáta ako obrazové dáta, napríklad osembitových dátových slov. V prípade zaznamenávania takých dát na číslicový optický nosič záznamu, ako je CD alebo magnetický nosič záznamu, je potrebné na účely dobre známe v odbore CD-Audio a CD-ROM a stručne uvedené na inom mieste opisu kódovať dáta na ich ďalší prenos na druhé n-dátové slová, kde n > m, napríklad štmásťbitové dátové slová. Kódovanie 8-bitových dátových slov na 14-bitové dátové slová je známe v odbore ako kódovanie EFM (eight-to-fourteen). Pretože sú medzi jednotlivými rámcami dátových prúdov vložené na účely rovnako dobre známe synchronizačné bloky alebo slová, je potrebné sledovať, v rámci možností poskytovaných zvýšeným počtom kombinácií v druhom n-bitovom kóde, určité zásady pri voľbe dátových slov, okrem iného s cieľom rozlíšenia informačných slov v dátovom prúde pri dekódovaní.A practical example of a m-bit word data stream is a digital data stream into which an analog signal representing e.g. audio data or data other than image data, e.g., eight-bit data words. In the case of recording such data on a digital optical record carrier such as a CD or a magnetic record carrier, it is necessary for purposes well known in the art of CD-Audio and CD-ROM and briefly cited elsewhere in the description to encode the data for further transmission -data words where n> m, such as six-bit data words. Encoding 8-bit data words into 14-bit data words is known in the art as eight-to-fourteen (EFM) encoding. Because sync blocks or words are equally well-known between the frames of data streams, it is necessary to observe, within the possibilities provided by the increased number of combinations in the second n-bit code, certain principles in the choice of data words, inter alia to distinguish information words. in the stream when decoding.

Na tento účel sa kontroluje počas voľby možných kombinácií, ktoré n-bitový kód poskytuje, podmienka d š ai < k. Aby sa potlačili nevyváženia vyplývajúce z jednosmernej prúdovej zložky v prenášanom signáli, ktorá je úmerná hodnote číslicového súčtu, je súčasne potrebné podrobiť výslednú voľbu kombinácií čiastkových blokových zostáv zahŕňajúcich oddeľovacie a synchronizačné bity selekciou a riadeniu s ohľadom na dosiahnutie minimálnej hodnoty číslicového súčtu.For this purpose, the condition d and i <k is checked during the selection of possible combinations provided by the n-bit code. At the same time, in order to suppress imbalances resulting from the DC current component in the transmitted signal, which is proportional to the digital sum value, it is necessary to subject the resulting selection of the sub-block combinations comprising separating and synchronizing bits to selection and control to achieve the minimum digital sum value.

Bity ako jednotky číslicového signálu sú fyzicky prítomné pri realizácii spôsobu podľa vynálezu vo fyzickom sériovom kanáli, v ktorom dochádza k prenosu dát, a to vo forme zodpovedajúcej povahe uvedeného fyzického sériového kanálu. Uvedený fyzický sériový kanál môže mať formu elektrického drôtu alebo akéhokoľvek iného analogického zložitejšieho vodivého dielu, schopného viesť clektrický prúd (ako elektronického obvodu alebo jeho časti). Môže byť tvorený éterom na vedenie číslicového signálu po bezdrôtovom trakte medzi vysielačom a prijímačom alebo môže byť prítomný vo forme nosiča záznamu, na ktorom je bitový prúd stacionárne zaznamenaný vzhľadom na špecifickú fyzikálnu povahu záznamového média tohto nosiča.The bits as digital signal units are physically present in the implementation of the method according to the invention in a physical serial channel in which data is transmitted in a form corresponding to the nature of said physical serial channel. Said physical serial channel may take the form of an electrical wire or any other analogous, more complex conductive component capable of conducting current (as an electronic circuit or part thereof). It may be constituted by an ether to conduct a digital signal over the wireless traction between the transmitter and the receiver, or it may be present in the form of a record carrier on which the bit stream is stationary recorded due to the specific physical nature of the recording medium of that carrier.

Ak sú bity prítomné vo fyzickom sériovom kanáli vo forme vodiacej elektrický prúd, sú fyzicky prítomné ako zodpovedajúce modulácie elektrického signálu. Taká modulácia môže byť prítomná, ako je známe z odboru, napríklad vo forme jednoduchej amplitúdovej modulácie sériového signálu s pravouhlými impulzmi, v ktorej jedna amplitúda (napríklad napätie) zodpovedá prvej binárnej hodnote a druhá amplitúda zodpovedá druhej binárnej hodnote. Signál môže byť podobným spôsobom fázovo modulovaný, kde jedna fáza predstavuje jednu binárnu úroveň a druhá fáza predstavuje druhú binárnu úroveň. Je tiež možné použiť moduláciu NRZI, v ktorej je logická jednotka vyjadrená ako zmena stavu signálu, zatiaľ čo logická nula je vyjadrená ako konštantný stav, t. j. stav pretrvávajúci zo susedného intervalu. Je podobne možné vyjadriť logickú jednotku ako dvojfázovú značku na fázovo modulovanom signáli, v ktorom je logická nula vyjadrená pravidelne sa opakujúcou zmenou, napríklad každý druhý kanálový bit, zatiaľ čo logická jednotka je vyjadrená fázovou zmenou, t. j. dvojfázovou značkou, vnútri intervalu tvoreného dvojicou kanálových bitov. V poslednom prípade je tak prúd kanálových bitov organizovaný po dvojiciach do dátových bitov ako vyšších informačných jednotiek. Toto sú len príklady fyzickej existencie bitov v elektricky vodivom fyzickom sériovom kanáli v zmysle spôsobu podľa vynálezu.If the bits are present in the physical serial channel in the form of a conducting electric current, they are physically present as corresponding modulations of the electrical signal. Such modulation may be present, as is known in the art, for example in the form of a simple amplitude modulation of a rectangular pulse serial signal in which one amplitude (e.g., voltage) corresponds to a first binary value and the second amplitude corresponds to a second binary value. The signal may be similarly phase modulated, where one phase represents one binary level and the other phase represents a second binary level. It is also possible to use NRZI modulation in which the logical unit is expressed as a change in the signal state, while the logical zero is expressed as a constant state, i. j. a condition persisting from an adjacent interval. It is likewise possible to express a logical unit as a two-phase mark on a phase modulated signal in which the logical zero is expressed by a periodically repeating change, for example every second channel bit, while the logical unit is expressed by a phase change, t. j. a two-phase mark, within an interval formed by a pair of channel bits. In the latter case, the stream of channel bits is thus organized in pairs into data bits as higher information units. These are only examples of the physical existence of bits in an electrically conductive physical serial channel in accordance with the method of the invention.

Ak sú bity prítomné vo fyzickom sériovom kanáli vo forme nosiča záznamu, sú reprezentované napríklad kombináciou jamiek a úsekov bez jamiek alebo plôškami s rozdielnym smerom magnetizácie usporiadanými v špecifickej kombinácii pozdĺž stopy na nosiči záznamu. Ak je signál zaznamenaný napríklad na optickom záznamovom médiu, ako sú optické disky, taká kombinácia sa zaznamenáva pozdĺž skrutkovnicovitej informačnej štruktúry. Kanálový bit zodpovedajúci logickej „1“ je predstavovaný napríklad prechodom z bezjamkovej plôšky do jamkovej časti skrutkovnicovitej stopy, zatiaľ čo kanálový bit zodpovedajúci logickej „0“ je predstavovaný neprítomnosťou takého prechodu, t. j. pokračovaním predchádzajúceho stavu ako vo výške uvedenom stave NZRI modulácie elektrického signálu.If the bits are present in a physical serial channel in the form of a record carrier, they are represented, for example, by a combination of wells and no-hole sections or by areas with different direction of magnetization arranged in a specific combination along a track on the record carrier. For example, if the signal is recorded on an optical recording medium such as optical discs, such a combination is recorded along the helical information structure. A channel bit corresponding to logical "1" is represented, for example, by a transition from a no-hole area to a well portion of a helical track, whereas a channel bit corresponding to logical "0" is represented by the absence of such a transition, i. j. continuing the previous state as in the above state of the NZRI modulation of the electrical signal.

Pokiaľ sú informačné dáta vysielané éterom, sú bity prítomné napríklad ako modulácia rádiových vín, ktoré boli modulované v súlade s moduláciami elektrického signálu na prívode do vysielača a na výstupe prijímača, ako bolo vysvetlené v prípade, keď fyzický sériový kanál je elektrický vodič alebo obvod.When the information data is transmitted by ether, the bits are present, for example, as radio wave modulations that have been modulated in accordance with the modulations of the electrical signal at the transmitter input and at the receiver output as explained when the physical serial channel is an electrical conductor or circuit.

Bity vo fyzickom sériovom kanáli vyjadrujú teda v každom prípade špecifický jednotkový stav v uvedenom fyzickom sériovom kanáli, t. j. elektrický stav alebo určitý stacionárny telesný stav na nosiči záznamu. Bez ohľadu na ich povahu sú tieto bity v sériovom kanáli prítomné v každom prípade v počiatočnej a koncovej časti priebehu spôsobu prenosu dát podľa vynálezu vo forme elektrických signálov. Definícia predmetu vynálezu je teda zameraná na spracovanie elektrického signálu bez toho, aby tým však malo byť konkrétne uskutočnenie používajúce nosič záznamu, ako je disk alebo páska, ako časť fyzického sériového kanála v priebehu realizácie spôsobu okrem rámca ochrany. Tieto uskutočnenia sú ďalej podrobnejšie vysvetlené na príkladoch v opise.The bits in the physical serial channel thus express in each case a specific unit state in said physical serial channel, i. j. electrical condition or a certain stationary body condition on the record carrier. Regardless of their nature, these bits are present in the serial channel in any case in the beginning and end portions of the data transmission method according to the invention in the form of electrical signals. Thus, the definition of the subject matter of the invention is directed to the processing of an electrical signal without, however, being a particular embodiment using a record carrier such as a disc or tape as part of a physical serial channel during the implementation of the method beyond the protection frame. These embodiments are further explained in more detail by the examples in the description.

Uvedené opatrenia, ako reprezentovať prúd číslicových dát v sériovom kanáli, sú v odbore bežne veľmi dobre známe, sú tu uvedené len na úplnosť a nepotrebujú ďalšie vysvetľovanie. Zatiaľ čo bity vyznačované uvedenými moduláciami alebo uvedenými prechodmi na nosiči záznamu zodpovedajú jednotkám informácie v zmysle Booleovej algebry ako v ktoromkoľvek procese, v ktorom sa pracuje s číslicovými dátami, je treba uvedenie bitov v definícii spôsobu podľa vynálezu chápať ako jednotkové špecifické stavy fyzického sériového kanála, ako je uvedené. Pretože vzťah bitov v číslicovom elektrickom signáli a bitov ako jednotiek informácie v zmysle Booleovej algebry je bežne známy v odbore a v záujme zjednodušenia sú bity v sériovom fyzickom kanáli uvádzané v nasledujúcom celom texte ako kanálové bity alebo len bity bez ďalšieho špecifického označenia, okrem prípadov, keď je to potrebné na špecifické účely vysvetlenia zásad spôsobu podľa vynálezu.Said measures to represent the digital data stream in a serial channel are well known in the art, are provided for completeness only and do not need further explanation. While the bits indicated by said modulations or transitions on the record carrier correspond to units of information in terms of Boolean algebra as in any process in which digital data is used, the specification of bits in the method definition of the invention is to be understood as unit specific states of the physical serial channel. as it is stated. Since the relationship of bits in a digital electrical signal and bits as units of information in the sense of Boolean algebra is commonly known in the art, and for simplicity, bits in the serial physical channel are referred to throughout the text as channel bits or bits only without further specific designation. this is necessary for the specific purposes of explaining the principles of the method of the invention.

Informačné bloky a oddeľovacie bloky sú prítomné, ako je uvedené v definícii spôsobu podľa vynálezu, ako po sebe nasledujúce čiastkové signály usporiadané v uvedenom modulovanom elektrickom signáli vo forme, v ktorej sú dáta prenášané. Pod pojmom modulovaný elektrický signál sa rozumie v podstate spojitý modulovaný elektrický signál, zodpovedajúci radu sériovo usporiadaných dátových rámcov, oddeľovaných synchronizačnými blokmi a oddeľovacími blokmi. Taký signál obsahuje veľké množstvo za sebou nasledujúcich kombinácií binárnych hodnôt „0“ a „1“, usporiadaných podľa dobre známych zásad napríklad EPM kódovania v norme CD-Audio a CD-ROM po dĺžke signálu v časovej osi. Pod pojmom čiastkové elektrické signály sa rozumejú časti modulovaného súvislého signálu, obmedzeného v dĺžke definovaným počtom (n_b n₂, ri| + n₂, atď.) modulácií (bitov). Také čiastkové signály sa kombinujú do modulovaného elektrického signálu podľa princípov spôsobu definovaného vynálezu v slede zodpovedajúcom sledu prenášaných dát v informačných blokoch n_b The information blocks and the separation blocks are present as set forth in the definition of the method of the invention as consecutive sub-signals arranged in said modulated electrical signal in the form in which the data is transmitted. The term modulated electrical signal means a substantially continuous modulated electrical signal, corresponding to a series of serially arranged data frames separated by synchronization blocks and separation blocks. Such a signal contains a plurality of consecutive combinations of binary values "0" and "1", arranged according to well known principles, for example EPM encoding in CD-Audio and CD-ROM standards along the length of the signal in the timeline. By partial electrical signals is meant a portion of a modulated continuous signal, limited in length by a defined number of (n _b n ₂ , r 1 | + n ₂ , etc.) modulations (bits). Such sub-signals are combined into a modulated electrical signal according to the principles of the method of the defined invention in a sequence corresponding to the sequence of transmitted data in information blocks n _b

Spracovávanie vstupných n-bitových kódových slov, pri ktorom sa vkladajú oddeľovacie bity „1“ a pri ktorom sú bloky zostavované do prúdu blokov na ďalší prenos, sa uskutočňuje prostriedkami dostupnými odborníkom v odbore, napríklad použitím kombinácie, registrov, pamätí a multiplexora. Podrobnosti konkrétneho uskutočnenia, realizované zapojením na kódovanie na uskutočňovanie spôsobu podľa vynálezu, sú vysvetlené ďalej v opise. Rozumie sa však, že sú možné aj iné prostriedky.The processing of the input n-bit code words in which the separator bits "1" are inserted and in which the blocks are assembled into a stream of blocks for further transmission is performed by means available to those skilled in the art, for example using a combination, registers, memories and multiplexer. The details of a particular embodiment, implemented by the coding circuitry for carrying out the method of the invention, are explained below. However, it is understood that other means are possible.

Dvojfázovým elektrickým signálom odvodzovaným v priebehu spôsobu podľa vynálezu, so zmenou fázy v mieste logických jednotiek sa rozumie sekundárne modulovaný signál generovaný signálovými hodnotami zodpovedajúcimi logickým jednotkám, ktorý slúži ako monito rovací prostriedok hodnôt číslicového súčtu. Spôsob odvodzovania takého signálu je rovnako dobre známy.A two-phase electrical signal derived during the method of the invention, with a phase change at the location of the logical units is understood to be a secondary modulated signal generated by signal values corresponding to the logical units, which serves as a monitoring means of the digital sum values. The method of deriving such a signal is also well known.

Spôsob čítania elektrických impulzov určitej hodnoty signálu, ako logickej „1“ alebo logickej „0“, je možné jednoducho demonštrovať pomocou čítača, čo je v odbore rovnako veľmi dobre známe. Počet načítaných elektrických impulzov nie je teda myslený ako matematický počet v užšom zmysle slova, ale v demonštratívnom príklade uskutočnenia vynálezu predstavuje určitý stav čítača, reprezentujúci počet načítaných impulzov vjednom a druhom zmysle. Znak monitorovania je teda znak sledovania skutočného počtu načítaných elektrických impulzov určitej binárnej alebo elektrickej hodnoty od začiatku, vo forme určitého elektrického stavu zodpovedajúceho čítača alebo analogického prostriedku sledujúceho rozdielovú hodnotu impulzov v danom časovom okamihu. Aj keď v praxi budú zo zrejmých dôvodov s ohľadom na výkonnosť uvedené procesy realizované pomocou počítača s ich procesormi a pamäťami, ako vyplýva aj z nasledujúceho podrobného opisu príkladov uskutočnenia, prípadne špecificky zmeraného hardvérového zariadenia, ide v zásade o demonštrovaný princíp.The method of reading electrical pulses of a certain signal value, such as logic "1" or logic "0", can be easily demonstrated using a counter, which is also well known in the art. Thus, the number of counted electrical pulses is not meant to be a mathematical count in the narrower sense of the word, but in the exemplary embodiment of the invention represents a certain counter state representing the number of counted pulses in one and the other sense. Thus, the monitoring feature is the tracking feature of the actual count of electrical pulses of a certain binary or electrical value from the start, in the form of a certain electrical state of the corresponding counter or an analogous means monitoring the pulse differential at a given point in time. Although in practice, for obvious reasons with respect to performance, the processes mentioned will be carried out by means of a computer with their processors and memories, as also follows from the following detailed description of exemplary embodiments or a specifically measured hardware device, this is essentially a demonstrated principle.

Odčítaním počtu bitov s prvou binárnou hodnotou a bitov s druhou binárnou hodnotou sa rozumie získavanie rozdielu počtu impulzov zodpovedajúcich bitom týchto dvoch úrovní. Aj keď tento výsledný počet, definovaný v danej súvislosti ako hodnota číslicového súčtu, sa dá jednoducho demonštrovať ako vytvorenie jedného súboru impulzov jedného ramienka, ktorý sa načitava smerom nahor, a druhého súboru impulzov, ktorý sa načitava zostupne, ako je to ukázané na obr. 10, budú opäť odborníkom v odbore zrejmé ďalšie možnosti zložitejších hardvérových a softvérových prostriedkov vyššej úrovne, ktoré sa v praxi použijú s ohľadom na výkonnosť, ako použitie počítačov s ich pamäťami a procesormi, ako je okrem iného naznačené ! v nasledujúcom podrobnom opise príkladov uskutočnenia vynálezu. Bez toho, aby sme chceli byť obmedzení týmto zjednodušeným príkladom, môže byť hodnota číslicového súčtu, získaná odčítaním počtu bitov dvoch binárnych hodnôt v odvodenom sekundárne modulovanom signáli od jeho začiatku v ktoromkoľvek danom okamihu, chápaná napríklad ako určitý elektrický stav čítača alebo obvodu, alebo súčasti počítača vykonávajúceho podobnú funkciu, reprezentujúcu rozdielový počet načítaných elektrických impulzov sekundárneho dvojfázového signálu, ako je znázornené na demonštráciu na uvedenom obr. 10.By subtracting the number of bits of the first binary value and the bits of the second binary value, it is understood that the difference in the number of pulses corresponding to the bits of the two levels is obtained. Although this resultant number, defined in the present context as a digital sum value, can be easily demonstrated as creating one set of pulses of one shoulder that is read upwards and a second set of pulses that reads in descending order, as shown in FIG. 10, again, those skilled in the art will recognize other possibilities for more complex, higher-level hardware and software resources that will be used in practice in performance terms, such as using computers with their memories and processors, as outlined, among other things! in the following detailed description of exemplary embodiments of the invention. Without wishing to be limited by this simplified example, a digital sum value obtained by subtracting the number of bits of two binary values in a derived secondary modulated signal from its origin at any given moment can be understood, for example, as a certain electrical state of the counter or circuit or component a computer performing a similar function, representing the differential number of read electrical pulses of the secondary biphasic signal as shown in the demonstration of FIG. 10th

Obzvlášť ďalšie uskutočnenie uvedených krokov spôsobu podľa vynálezu, v ktorom sú tiež kombinované procesy prekladania a zostavovania blokov, je znázornený na príklade výhodného zapojenia na uskutočnenie spôsobu podľa vynálezu, t. j. kodéru. Jednotlivé prostriedky, ktorými je prenášaný signál spracovávaný, sú znázornené na výkresoch a sú opísané s odvolaním sa na pripojené výkresy.In particular, a further embodiment of said steps of the method according to the invention, in which the interleaving and assembling processes of the blocks are also combined, is illustrated by way of example of a preferred embodiment for carrying out the method according to the invention, i. j. encoder. The various means by which the transmitted signal is processed are shown in the drawings and are described with reference to the accompanying drawings.

Vynález sa ďalej týka zapojenia na uskutočňovanie spôsobu, ktoré obsahuje zdroj m-bitových dátových slov s dátovým výstupom, pripojeným k dátovému vstupu kodéru na n-bitové slová, ktorého dátový výstup je spojený s prvou sekciou posledných kódových slov prvého dátového registra, ktorý ďalej obsahuje druhú sekciu pre aktuálne oddeľovacie bloky, pričom táto prvá sekcia má výstup napojený na vstup prvej sekcie pre predchádzajúce oddeľovacie bitové bloky, pričom druhá sekcia prvého dátového registra má svoj dátový vstup pripojený k dátovému výstupu pamäťovej jednotky oddeľovacích bitových blokov, obsahujúcich pamäť, ktorá má štyri druhé výstupy pripojené k multiplexoru, ktorého výstup je pripojený k dátovému vstupu druhej sekcie druhého dátového registra, pričom prvá sekcia prvého dátového registra má prvý výstup spojený s prvým vstupom detektora porušenia kritéria hodnoty d, k a tretí výstup spojený s prvým vstupom detektora hodnoty číslicového súčtu, ktorého druhý vstup je spojený s prvým výstupom druhej sekcie prvého dátového registra, ktorého druhý výstup je pripojený k druhému vstupu detektora, ktorého tretí vstup je pripojený k výstupu prvej sekcie druhého dátového registra, pričom detektor má výstup spojený s prvým vstupom pamäte príznakových bitov, ktorých druhý vstup je pripojený k výstupu generátora druhotného časového signálu, pričom detektor hodnoty číslicového súčtu má výstup pripojený k prvému vstupu pamäte hodnoty číslicového súčtu, ktorého výstup je spojený so vstupom detektora minimálnej hodnoty číslicového súčtu, pričom tento detektor má výstup pripojený k voliacemu vstupu multiplexora, pričom generátor druhotného časového signálu má svoje ďalšie výstupy pripojené k vstupu detektora hodnoty číslicového súčtu, detektora porušenia kritéria hodnoty d, k a pamäte a má vstup pripojený k ovládaciemu vedeniu pripojenému k riadiacemu výstupu generátora primárneho časového signálu, pričom toto ovládacie vedenie je ďalej spojené s riadiacim vstupom kodéru a riadiacim vstupom detektora minimálnej hodnoty číslicového súčtu, pričom riadiaci výstup generátora primárneho časového signálu je ďalej spojený s aktivačným vstupom prvej sekcie druhého dátového registra a aktivačným vstupom druhej sekcie, majúcej sériový výstup a pričom generátor primárneho časového signálu má štartovací vstup.The invention further relates to an embodiment of a method comprising a source of m-bit data words with a data output coupled to the data input of an n-bit word encoder, the data output of which is connected to the first section of the last code words of the first data register. a second section for the current partitioning blocks, the first section having an output coupled to the first section input for the previous partitioning bit blocks, the second section of the first data register having its data input coupled to the data output of the partitioning block memory unit containing the memory having four a second output connected to the multiplexer, the output of which is connected to the data input of the second section of the second data register, the first section of the first data register having a first output coupled to the first input of the d-value violation detector; The second input is connected to the first output of the second section of the first data register, the second output is connected to the second input of the detector, the third input is connected to the output of the first section of the second data register, the detector has an output coupled to a first symptom bit memory input, the second input of which is connected to a secondary time signal generator output, wherein the digital sum value detector has an output coupled to the first digital sum value memory input, the output of which is connected to a digital sum minimum detector input; the detector has an output connected to a multiplexer selection input, wherein the secondary time signal generator has its other outputs connected to a digital sum value detector, a d-value violation detector input, and a memory input and has an input connected to a control line connected to the control output of the primary time signal generator, the control line further coupled to the control input of the encoder and the control input of the minimum sum detector, the control output of the primary time signal generator further coupled to the activation input of the first section of the second data a second section activation input having a serial output and wherein the primary time signal generator has a start input.

Dátový vstup druhej sekcie prvého dátového registra je výhodne spojený s výstupom pamäte oddeľovacích bitových blokov a môže byť ďalej spojený s výstupom multiplexora.The data input of the second section of the first data register is preferably coupled to the memory output of the separation bit blocks and may further be coupled to the output of the multiplexer.

V ďalšom aspekte vynález opisuje zapojenie, ktorého sériový vstup je pripojený jednak k prvému vstupu súčtového obvodu, a jednak ccz spomaľovací člen k druhému vstupu súčtového obvodu, pričom výstup súčtového obvodu je pripojený k posuvnému registru, majúcemu všetky dátové výstupy jeho po sebe nasledujúcich stupňov pripojené ku vstupom detektora synchronizačného slova, pričom iba Π| prvého stupňa je pripojené k dekodéru, pričom sériový vstup je ďalej pripojený k synchronizačnému členu bitov, ktorého výstup je pripojený k čítaciemu vstupu čítača cyklov nj + n₂ impulzov, pričom tento čítač cyklov má vstup opätovného nastavenia pripojený k detekčnému výstupu detektora synchronizačného slova, pričom dekodér dátových slov má aktivačný vstup pripojený k výstupu cyklov čítača a pričom dekodér má ďalej m-dátových výstupov m-bitového slova.In another aspect, the invention discloses a circuit whose serial input is connected both to a first summation circuit input and a cc decelerator to a second summation circuit input, wherein the summation circuit output is coupled to a shift register having all data outputs of its successive stages connected to the sync word detector inputs, with only Π | the first stage is connected to a decoder, wherein the serial input is further connected to a bit sync member, the output of which is connected to a read input of the pulse counter nj + n ₂ , said cycle counter having a reset setting connected to the detection output of the sync word detector; the data word decoder has an activation input connected to the counter cycle output and wherein the decoder further has m-data outputs of the m-bit word.

Prehľad obrázkov na výkresochBRIEF DESCRIPTION OF THE DRAWINGS

Vynález je bližšie vysvetlený v nasledujúcom opise na príkladoch uskutočnenia s odvolaním sa na pripojené výkresy, na ktorých znázorňuje obr. 1 niektoré sledy bitov na ilustráciu jedného uskutočnenia kódovacieho formátu podľa vynálezu, obr. 2 niektoré ďalšie uskutočnenia formátu kódovania kanála, ktoré majú byť použité na zníženie nevyváženia jednosmerným prúdom podľa vynálezu, obr. 3 vývojový diagram jedného uskutočnenia spôsobu podľa vynálezu, obr. 4 blok synchronizačných bitov na použitie v spôsobe podľa vynálezu, obr. 5a schému obvodov demodulátora na dekódovanie dátových bitov, ktoré boli kódované spôsobom podľa vynálezu, obr. 5b schému usporiadania časti obvodov tohto demodulátora, obr. 6 blokovú schému zapojenia na kódovanie podľa vynálezu, obr. 7 podrobnosť registra zo zapojenia z obr. 6, obr. 8 schému jed ného uskutočnenia formátu pri kódovaní a dekódovaní v rámci vynálezu, obr. 9 blokovú schému zapojenia na kódovanie spôsobom podľa vynálezu a obr. 10 grafické znázornenie postupu manipulácie s binárnym signálom pri kódovaní s cieľom dosiahnuť hodnoty číslicového súčtu.BRIEF DESCRIPTION OF THE DRAWINGS The invention is explained in more detail below with reference to the accompanying drawings, in which: FIG. 1 shows some bit sequences to illustrate one embodiment of a coding format according to the invention, FIG. 2 shows some other embodiments of the channel coding format to be used to reduce the DC current imbalance according to the invention, FIG. 3 is a flow chart of one embodiment of the method of the invention; FIG. 4 shows a block of synchronization bits for use in the method according to the invention, FIG. 5a shows a circuit diagram of a demodulator for decoding data bits which have been coded by the method according to the invention, FIG. 5b shows a circuit diagram of a portion of the circuitry of this demodulator; FIG. 6 shows a block diagram of a coding circuit according to the invention, FIG. 7 shows the detail of the wiring register of FIG. 6, FIG. 8 is a schematic diagram of one embodiment of a format for encoding and decoding in the context of the present invention; 9 shows a block diagram of a coding circuit according to the method of the invention, and FIG. 10 is a graphical representation of a binary signal manipulation process in coding to achieve digital sum values.

Príklady uskutočnenia vynálezuDETAILED DESCRIPTION OF THE INVENTION

Najprv budú podrobne vysvetlené základné princípy prenosu informačných dát prevedených do číslicovej formy s kódovaním a dekódovaním a spracovaním elektrického signálu, reprezentatívneho pre informačné dáta prevedené do tejto číslicovej formy, spôsobom podľa vynálezu.First, the basic principles of the transfer of information data converted to digital form with encoding and decoding and processing of an electrical signal representative of the information data converted into this digital form by the method according to the invention will be explained in detail.

Obr. 1 znázorňuje niektoré sledy bitov na ilustráciu spôsobu kódovania prúdu dvojkových dátových bitov (časť a na obr. 1) na prúd dvojkových kanálových bitov (časť b na obr. 1). Prúd dátových bitov je rozdelený na bloky BD nasledujúce po sebe. Každý blok dátových bitov obsahuje m dátových bitov. Ako príklad bude použitá v nasledujúcom opise a vyobrazeniach voľba m = 8. To isté však platí pre akúkoľvek inú hodnotu m. Blok m dátových bitov BD; zvyčajne obsahuje jeden z 2^m možných bitových sledov.Fig. 1 shows some bit sequences to illustrate a method of encoding a stream of binary data bits (part a in FIG. 1) into a stream of binary channel bits (part b in FIG. 1). The data bit stream is split into consecutive BD blocks. Each block of data bits contains m data bits. By way of example, m = 8 will be used in the following description and figures. However, the same applies to any other value of m. BD data bit block; usually contains one of 2 ^{m of} possible bit sequences.

Také bitové sledy nie sú príliš vhodné na priame optické alebo magnetické zaznamenávanie, a to z rôznych dôvodov. Keď totiž dva dátové symboly typu „1“, ktoré sú napríklad zaznamenané na záznamovom médiu ako prechod od jedného magnetizačného smeru k druhému alebo ako prechod kjamke, nasledujú bezprostredne jeden za druhým, potom tieto prechody nesmú byť navzájom príliš blízko v dôsledku ich vzájomnej interakcie. To obmedzuje hustotu informácie. Súčasne sa zväčší minimálna šírka pásma B_mi„, ktorá je potrebná na prenos alebo záznam prúdu bitov, keď minimálna vzdialenosť T_min medzi za sebou idúcimi prechodmi (B_m;_n = '/₂T_mi_n) je malá. Iná požiadavka, ktorá sa často kladie na sústavy prenosu dát a ich optické a magnetické zaznamenávanie, je odvodzovať z prenášaného signálu hodinový signál, s ktorým je možné uskutočňovať synchronizáciu. Blok majúci m nulu, pred ktorým je v najhoršom prípade blok končiaci vo veľkom počte núl a za ktorým nasleduje blok začínajúci s niekoľkými nulami, ohrozí možnosť odvodenia hodinového signálu.Such bit sequences are not very suitable for direct optical or magnetic recording, for various reasons. Indeed, when two data symbols of the "1" type, which, for example, are recorded on a recording medium as a transition from one magnetization direction to another or as a junction passage, immediately follow one another, then these transitions must not be too close to each other due to their interaction. This limits the density of information. At the same time, the minimum bandwidth B _mi 'that is required to transmit or record the bit stream is increased when the minimum distance T _min between successive transitions (B _m ; _n =' / ₂ T _m i _n ) is small. Another requirement that is often put on data transmission systems and their optical and magnetic recording is to derive from the transmitted signal a clock signal with which synchronization can be performed. A block having m zero, preceded in the worst case by a block ending in a large number of zeros and followed by a block beginning with several zeros, jeopardizes the possibility of deducing a clock signal.

Informačné kanály, ktoré neprinášajú jednosmerný prúd, ako magnetické zaznamenávacie kanály, musia ďalej spĺňať požiadavku, že zaznamenávaný prúd dát obsahuje zložku jednosmerného prúdu, ktorá je čo najmenšia. Pri optickom zaznamenávaní je žiaduce, aby nízkofrekvenčný úsek dátového spektra bol potlačený do najvyššej možnej miery, a to s ohľadom na servoriadenie. Okrem toho je demodulácia zjednodušená, keď je jednosmerná prúdová zložka pomerne malá.Non-DC feeds, such as magnetic recording channels, must further satisfy the requirement that the data stream to be recorded contains a DC component that is as small as possible. In optical recording, it is desirable that the low-frequency portion of the data spectrum be suppressed to the greatest extent possible with respect to servo control. In addition, demodulation is simplified when the DC current component is relatively small.

Z uvedených a aj iných dôvodov sa uskutočňuje kódovanie kanálu na dátové bity skôr, ako sa prenášajú cez kanál a skôr ako sa zaznamenávajú. V prípade kódovania blokov, opísaného v publikácii D( 1), sa bloky dátových bitov, z ktorých každý obsahuje m bitov, kódujú ako bloky informačných bitov, z ktorých každý obsahuje n, informačných bitov. Obr. 1 znázorňuje, ako sa blok dátových bitov BD, premení na blok informačných bitov BI. Ako príklad je uvedená voľba n, = 14, používaná v celom ďalšom opise a vyobrazeniach. Pretože je n, väčšie ako m, nepoužijú sa všetky kombinácie, ktoré môžu byť vytvorené, a n, bity. Tie kombinácie, ktoré sa dobre nehodia pre použitý kanál, sa nepoužijú. Týmto spôsobom je pri danom príklade potrebné vybrať len 256 slov z počtu viac ako 16 000 možných kanálových slov na žiadané mapovanie dátových slov na kanálové slová. V dôsledku toho môžu byť na kanálové slová kladené niektoré požiadavky. Jednou požiadavkou je, aby medzi dvomi za sebou nachádzajúcimi sa informačnými bitmi prvého typu, teda typu „1“, bolo umiestnených najmenej d po sebe nasledujúcich informačných bitov druhého typu, t. j. typu „0“, vnútri rovnakého bloku n] informačných bitov. Tabuľka I na str. 439 publikácie D(l) ukazuje, aké množstvo takých binárnych slov existuje v závislosti od hodnoty d. Z tabuľky je zrejmé, že pre n, = 14 je 277 slov s najmenej dvomi (d = 2) bitmi typu „0“ medzi sebou nasledujúcimi bitmi typu „1“. Pri kódovaní blokov s ôsmimi dátovými bitmi, ktorých môže byť 2° = 256 kombinácii ako blokov so štrnásťkanálovými bitmi, môže byť požiadavka d = 2 skutočne uspokojená.For the above and other reasons, channel coding into data bits is performed before they are transmitted over the channel and before they are recorded. In the case of the coding of the blocks described in publication D (1), the blocks of data bits each containing m bits are encoded as blocks of information bits each containing n, information bits. Fig. 1 illustrates how a data bit block BD becomes a block of information bit BI. By way of example, n, = 14 is used throughout the description and drawings. Since n is greater than m, not all combinations that can be made and n bits are used. Those combinations that do not fit well with the channel used will not be used. In this way, in a given example, it is necessary to select only 256 words out of more than 16,000 possible channel words for the desired mapping of data words to channel words. As a result, some requirements may be imposed on the channel words. One requirement is that at least d consecutive information bits of the second type, i. E., Be placed between two consecutive information bits of the first type, i.e., type "1". j. type '0', within the same block of n] information bits. Table I p. 439 of publication D (1) shows how many such binary words exist depending on the value of d. The table shows that for n, = 14 there are 277 words with at least two (d = 2) bits of the "0" type between consecutive bits of the "1" type. When encoding blocks with eight data bits, which can be 2 ° = 256 in combination as blocks with fourteen-bit bits, the requirement d = 2 can indeed be satisfied.

Spojovanie bloku informačných bitov BI do reťazca však nie je možné bez ďalších opatrení, keď rovnaké požiadavky na obmedzenie hodnoty d je nielen treba splniť vnútri bloku Π] bitov, ale aj keď tieto požiadavky presahujú rozsah medzi dvomi za sebou idúcimi blokmi. S týmto cieľom navrhuje publikácia D( 1), str. 451, aby sa medzi bloky kanálových bitov zaviedlo jeden alebo niekoľko oddeľovacich bitov. Je možné ľahko dôvodiť tým, že keď je zaradený počet oddeľovacích bitov typu „0“, najmenej rovnajúci sa d, je obmedzenie hodnoty d splnené. Obr. 1 znázorňuje, že blok kanálových bitov BC; pozostáva z bloku informačných bitov BI] a z bloku BS; oddeľovacích bitov. Blok oddeľovacích bitov obsahuje n₂ bitov, takže blok kanálových bitov BC, obsahuje nj + n₂ bitov. Ako príklad bude použitá voľba n₂ = 3 v ďalšom priebehu opisu a vo výkresoch, pokiaľ výslovne nebude uvedené niečo iné.However, linking a block of information bits BI into a chain is not possible without further action, when the same requirements for limiting the value of d are not only to be met inside a block of β1 bits, but even if these requirements exceed the range between two consecutive blocks. To this end, D (1), p. 451 to insert one or more separator bits between the channel bit blocks. This can be easily explained by the fact that when a number of "0" separating bits is included, at least equal to d, the limitation of the value of d is met. Fig. 1 shows that the block of channel bits BC; it consists of a block of information bits B1] and a block of BS; separating bits. The separation bit block contains n ₂ bits, so that the BC channel block block contains nj + n ₂ bits. As an example, the option n ₂ = 3 will be used throughout the description and drawings unless explicitly stated otherwise.

Aby vytvorenie hodinového signálu bolo čo najspoľahlivejšie, môže byť ďalšou požiadavkou, aby maximálny počet bitov typu „0“, ktorý sa môže neprerušované vyskytovať medzi dvomi za sebou nasledujúcimi bitmi typu „1“ vnútri jedného bloku informačných bitov, bol obmedzený na vopred určenú hodnotu k. V príklade, kde m = 8 a Π] = = 14, je však možné odstrániť z 277 slov, ktoré spĺňajú podmienku d = 2 tie slová, ktoré napríklad majú veľmi vysokú hodnotu pre k. Zdá sa, že hodnota k môže byť obmedzená na 10. V dôsledku toho sa súbor 2⁸ (všeobecne 2^m) blokov dátových bitov, každý po osem bitov (všeobecne po m bitov), zmapuje na súbor rovnako 28 (všeobecne 2^m) blokov informačných bitov, pričom tieto informačné bity boli zvolené z 2¹⁴ (všeobecne 2) možných blokov informačných bitov, čo je čiastočne výsledkom skutočnosti, že boli stanovené požiadavky d = 2 a k = 10 (všeobecne obmedzenie d, k). Je stále možné si vybrať, ktorý z blokov dátových bitov má byť združený s jedným z blokov informačných bitov. V uvedenej publikácii D(l) je presun z dátových bitov do informačných bitov jednoznačne určený v matematicky uzavretom tvare. Aj keď je možné v zásade použiť toto uskutočnenie, je výhodné odlišné vzájomné združenie, ktoré bude vysvetlené.In order to generate the clock signal as reliably as possible, it may be additionally required that the maximum number of "0" bits that can occur continuously between two consecutive "1" bits within one block of information bits is limited to a predetermined value of k . However, in the example where m = 8 and Π] = = 14, it is possible to remove from 277 words that satisfy the condition d = 2 those words which, for example, have a very high value for k. It seems that the value of k can be limited to 10. As a result, a set of ²⁸ (generally 2 ^m ) blocks of data bits, each of eight bits (generally by m bits) mapped to a set of 28 (generally 2 ^m ) blocks information bits, which information bits were selected from ²¹¹⁴ (generally 2) possible blocks of information bits, partly due to the fact that requirements d = 2 if = 10 (generally constraint d, k) were determined. It is still possible to choose which of the data bit blocks to associate with one of the information bit blocks. In said publication D (1), the shift from data bits to information bits is unambiguously determined in a mathematically closed form. Although this embodiment can in principle be used, it is preferable to have a different mutual association which will be explained.

Spojovanie kanálových slov BI,, ďalej obmedzené hodnotou k, do reťazca je možné, len keď medzi blokmi BI_S informačných bitov boli umiestnené oddeľovacie bloky, čo tiež platí pre bloky s obmedzením hodnoty d. V zásade je možné na tento účel použiť rovnaké oddeľovacie bloky, každý s n₂ bitmi, pretože požiadavky na obmedzenie hodnotou d a hodnotou k sa navzájom nevylučujú, skôr dopĺňajú. Keď teda súčet počtu bitových hodnôt typu „0“ predchádzajúci pred daným oddeľovacím blokom presiahne počet hodnôt nasledujúcich za týmto oddeľovacím blokom a n₂ bitov oddeľovacieho bloku samotného prevyšujú hodnotu k, potom aspoň jedna z bitových hodnôt typu „0“ v oddeľovacom bloku by mala byť nahradená bitovou hod notou typu „1“, aby sa prerušil sled núl na sledy, z ktorých je každý dlhý najviac k bitov.Coupling channel words of BI ,, further limited to the value, in the chain is possible only when the blocks BI _with information bits are placed separating blocks, which also applies to blocks of limited value d. In principle, it is possible to use the same separator blocks, each with ₂ bits, for this purpose, since the constraints on the value of d and the value of k are not mutually exclusive, rather complementary. Thus, if the sum of the number of "0" bit values preceding the separation block exceeds the number of values following that separation block and ₂ bits of the separation block itself exceed k, then at least one of the "0" bit values in the separation block should be replaced. bit value of type “1” to interrupt the sequence of zeros into sequences, each of which is at most k bits long.

Okrem ich funkcie, že zabezpečujú, aby požiadavky na obmedzenie (d, k) boli splnené, môžu byť oddeľovacie bloky vymerané tak, že ich možno tiež použiť na minimalizovanie nevyváženia jednosmerného prúdu. To je založené na poznaní skutočnosti, že na určité spojenie blokov informačných bitov do reťazca je predpísaný vopred určený formát bloku oddeľovacích bitov, no vo veľkom počte prípadov sa na formát bloku osvetľovacích bitov buď nekladú žiadne podmienky, alebo len obmedzené požiadavky. Takto vytvorený stupeň voľnosti sa používa na minimalizovanie nevyváženia prúdu.In addition to their function of ensuring that the restriction requirements (d, k) are met, the separation blocks can be measured so that they can also be used to minimize DC current imbalance. This is based on the recognition that a predetermined format of the separator bit block is prescribed for a particular connection of the information bit blocks into a chain, but in a large number of cases the condition of the lighting bit block is either no condition or limited requirements. The degree of freedom thus created is used to minimize current imbalance.

Vznik nevyváženia z jednosmernej prúdovej zložky a jej vzrast môže byť vysvetlený nasledujúco. Blok Bl] informačných bitov, ako je znázornené na obr. 1, časť b, je zaznamenaný na zaznamenávacom médiu, napríklad vo formáte NRZ. Týmto formátom sa vytvorí „1“ prechodom na začiatku príslušnej bitovej bunky a stane sa „0“, keď sa nezaznamená žiaden prechod. Sled bitov znázornených v bloku BI] potom zaujme tvar, ktorý je označený ako tvar WF, v ktorom sa tento bitový sled zaznamenáva na záznamové médium. Tento sled má nevyváženie v dôsledku prítomnosti jednosmernej prúdovej zložky, pretože pre zobrazený sled má kladnú úroveň, ktorá je väčšia ako záporná úroveň. Mierou, ktorá sa často používa na nevyváženie v dôsledku jednosmernej prúdovej zložky, je hodnota číslicového súčtu. Za predpokladu, že úrovne tvaru WF budú +1 a -1, sa potom hodnota číslicového súčtu rovná priebežnému súčtu v tvare WF a v príklade znázornenom na obr. 1 sa rovná +6T, keď T je dĺžka jedného bitového intervalu. Keď sa také sledy opakujú, bude nevyváženie v dôsledku jednosmernej prúdovej zložky narastať. Všeobecne vedie tota nevyváženie k posunu základnej čiary a znižuje efektívny pomer signálu k šumu a následkom toho spoľahlivosť detekcie zaznamenaných signálov.The emergence and unbalance of the DC current component can be explained as follows. A block B1 of information bits as shown in FIG. 1, part b, is recorded on a recording medium, for example in the NRZ format. This format creates a "1" by passing at the beginning of the respective bit cell and becomes "0" when no transition is detected. The sequence of bits shown in block B1] then assumes a shape, referred to as a WF shape, in which the bit sequence is recorded on the recording medium. This sequence has an imbalance due to the presence of a DC current component, since it has a positive level for the displayed sequence that is greater than a negative level. A measure that is often used for unbalance due to the DC current component is the digital sum value. Assuming that the levels of the WF shape are +1 and -1, then the value of the digital sum is equal to the running total in the form WF and in the example shown in FIG. 1 equals + 6T when T is the length of one bit interval. When such sequences repeat, the unbalance due to the DC current component will increase. In general, this imbalance leads to baseline offset and reduces the effective signal-to-noise ratio and, consequently, the reliability of the detection of the recorded signals.

Blok BSj oddeľovacích bitov sa na obmedzenie nevyváženia v dôsledku jednosmernej prúdovej zložky použije nasledujúco. V danom okamihu sa dodá blok BD; dátových bitov. Tento blok BD; dátových bitov sa premení na blok BI informačných bitov, napríklad pomocou tabuľky uloženej v pamäti. Potom sa vytvorí súbor možných blokov kanálových bitov, obsahujúci n; + n₂ bitov. Všetky tieto bloky obsahujú rovnaký blok informačných bitov (bitové bunky 1 až 14 podľa obr. 1, časť b), doplnené možnými bitovými kombináciami n₂ oddeľovacích bitov (bitové bunky 15, 16 a 17, obr. 1, časť b). V dôsledku toho je v príklade znázornenom na obr. 1, časti b, vytvorená zostava pozostávajúca z 2 = 8 možných blokov kanálových bitov. Potom sa z každého možného bloku kanálových bitov určia nasledujúce parametre, v zásade v ľubovoľnom slede, a to jednak sa určí pre príslušný možný blok kanálových bitov požiadavka na obmedzenie hodnoty d a obmedzenie hodnoty k neodporuje formátu prítomného bloku oddeľovacích bitov, a jednak sa určí hodnota číslicového súčtu pre príslušný možný blok kanálových bitov.The separator bit block BSj is used as follows to reduce the unbalance due to the DC current component. At that time, a BD block is supplied; data bits. This BD block; the data bits are converted into a block of information bits BI, for example, by means of a table stored in memory. A set of possible channel bit blocks containing n is then created; + n ₂ bits. All these blocks contain the same block of information bits (bit cells 1 to 14 of FIG. 1, part b), supplemented by possible bit combinations of n ₂ separator bits (bit cells 15, 16 and 17, FIG. 1, part b). Consequently, in the example shown in FIG. 1, part b, an assembly consisting of 2 = 8 possible blocks of channel bits is formed. Thereafter, the following parameters are determined from each possible channel bit block, essentially in any sequence, firstly, for the respective possible channel bit block, the value constraint d is determined and the value constraint k does not contradict the format of the present separating bit block. sum for the respective possible block of channel bits.

Vytvorí sa prvý indikačný signál pre tie možné bloky kanálových bitov, ktoré nie sú v rozpore s požiadavkami na obmedzenie hodnoty d a obmedzenia hodnoty k. Voľba kódovacích parametrov zaručuje, že taký indikačný signál sa vytvorí aspoň pre jeden z možných informačných bitov. Nakoniec sa z možných blokov kanálových bitov, pre ktoré bol vytvorený prvý indikačný signál, zvolí ten blok kanálových bitov, ktorý napríklad má v absolútnom zmysle najnižšiu hodnotu číslicového súčtu. No ešte lepším postupom je nazhromaždenie hodnôt číslicového súčtu pre predchádzajúce bloky kanálových bitov a vybrať z blokov kanálo vých bitov, ktoré prichádzajú do úvahy na voľbu pre budúci prenos, ten blok, ktorý vyvolá zníženie absolútnej hodnoty nazhromaždených hodnôt číslicového súčtu. Vybraté slovo sa potom prenesie a zaznamená.A first indication signal is generated for those possible channel bit blocks that do not contradict the requirements of the value limitation d and the value limitation k. The selection of the coding parameters ensures that such an indication signal is generated for at least one of the possible information bits. Finally, from the possible channel bit blocks for which the first indication signal was generated, the channel bit block having, for example, the absolute value of the digital sum in absolute terms, is selected. However, an even better approach is to collect the digital sum values for the previous block of channel bits and select from the block of the channel bits that are eligible for future transmission the block that causes the absolute value of the accumulated digital sum values to be reduced. The selected word is then transferred and recorded.

Výhodou tohto postupu je, že oddeľovacie bity, ktoré sú už potrebné na iné účely, môžu byť teraz tiež použité jednoduchým spôsobom na obmedzenie nevyváženia v dôsledku jednosmernej prúdovej zložky. Ďalšou výhodou je okolnosť, že vplyv na signál, ktorý sa má prenášať, je obmedzený na bloky oddeľovacích bitov a nevzťahuje sa na bloky informačných bitov (ak sa neberie zreteľ na polaritu vlnotvaru, ktorý má byť prenesený a zaznamenaný). Demodulácia zaznamenaných signálov po ich čítaní sa potom týka len informačných bitov. Oddeľovacie bity môžu byť vypustené z úvahy.The advantage of this procedure is that the separating bits, which are already needed for other purposes, can now also be used in a simple way to reduce the imbalance due to the DC current component. A further advantage is that the effect on the signal to be transmitted is limited to the separator bit blocks and does not apply to the information bit blocks (unless the polarity of the waveform to be transmitted and recorded is taken into account). The demodulation of the recorded signals after reading them then concerns only the information bits. Separation bits may be omitted.

Obr. 2 znázorňuje niektoré ďalšie uskutočnenia manipulácie s prúdom bitov v rámci vynálezu.Fig. 2 illustrates some other embodiments of the bit stream manipulation within the invention.

Obr. 2 znázorňuje v časti a schematický sledy blokov kanálových bitov....., BCj.], BC,, BC_i+1,....., ktoré obsahujú vopred určený počet nj+ n₂ bitov. Každý blok kanálových bitov obsahuje bloky informačných bitov, pozostávajúce ΖΠ[ bitov a bloky oddeľovacích bitov BS;.|, BS;, BSj+i, ......, pozostávajúce každý z n₂ bitov.Fig. 2 shows in part a schematic sequences of block of channel bits ....., BCj.], BC ,, BC _{i + 1} , ..... containing a predetermined number of nj + n ₂ bits. Each block of channel bits includes information bit blocks consisting of ΖΠ [bits and separator bit blocks BS;., BS ;, BSj + i, ......, each n of ₂ bits.

Pri tomto uskutočnení je nevyváženie v dôsledku jednosmernej prúdovej zložky určené cez niekoľko blokov, napríklad ako je znázornené na obr. 2 v časti a cez dva bloky BCj a BC_i+| kanálových bitov. Nevyváženie v dôsledku jednosmernej prúdovej zložky je určované podobným spôsobom, ako je opísané pri uskutočnení podľa obr. 1, za predpokladu, že pre každý superblok SBQ sa vytvoria možné formáty superblokov, to znamená, že bloky informačných bitov pre blok BC; a bloky BC_i+i sa doplnia všetkými možnými kombináciami, ktoré môžu byť vytvorené sn₂ oddeľovacími bitmi blokov BS; a bloku BS_i+|. Z uvedeného súboru sa potom vyberie tá kombinácia, ktorá minimalizuje nevyváženie jednosmernou prúdovou zložkou. Tento postup má tú výhodu, že zostávajúce nevyváženie jednosmernou prúdovou zložkou má rovnomernejší charakter, pretože sa uvažuje o viac ako jednom bloku kanálových bitov vopred, a taký zásah bude optimálny.In this embodiment, the unbalance due to the DC current component is determined over several blocks, for example, as shown in FIG. 2 in part a through two blocks BCj and BC _{i +} | channel bits. The unbalance due to the DC current component is determined in a manner similar to that described in the embodiment of FIG. 1, provided that possible super block formats are created for each SBQ super block, that is, the information bit blocks for the BC block; and the blocks BC _{i +} i are supplemented with all possible combinations that can be made with n ₂ separating bits of the BS blocks; and block BS _{i +} |. The combination that minimizes unbalance of the DC current component is then selected from said set. This procedure has the advantage that the remaining DC current unbalance is of a more uniform nature since more than one block of channel bits is considered in advance, and such intervention will be optimal.

Výhodné uskutočnenie tohto postupu má ten odlišný znak, že super blok SBCj (obr. 2, časť a) je posunutý len o jeden blok kanálových bitov po minimalizovaní nevyváženia jednosmernou prúdovou zložkou. To znamená, že blok BC; (obr. 2a), ktorý je časťou superbloku SBCj, sa spracuje a že nasledujúci neznázornený superblok SBCj_+] obsahuje blok BC_i+| a neznázornený blok BCj4.₂, pri ktorých sa uskutočňuje uvedená minimalizácia nevyváženia jednosmernou prúdovou zložkou. Blok BCj+ι je tak časťou superbloku SBCj a nasledujúceho superbloku SBC_i+|. Je potom celkom možné, že (doterajšia) voľba pre oddeľovacie bity v bloku BS_i+l, uskutočnená v superbloku SBC;, sa líši od konečnej voľby uskutočnenej v superbloku SBCj₊|. Pretože ku každému bloku sa uskutočňuje prístup niekoľkokrát (v tomto prípade dvakrát), zníži sa nevyváženie jednosmernou prúdovou zložkou a v dôsledku toho príspevok k šumu ešte viac.A preferred embodiment of this procedure has the distinctive feature that the super block SBCj (FIG. 2, part a) is shifted by only one block of channel bits after minimizing unbalance by the DC current component. That is, the BC block; (Fig. 2a), which is part of the SBCj superblock, is processed and that the following SBCj _+] superblock (not shown ₎ contains a block BC _{i +} | and block BCj4 (not shown). ₂ , wherein said minimization of the unbalanced DC component is performed. Thus, the block BCj + ι is part of a super block SBCj and a subsequent super block SBC _{i +} |. It is then quite possible that the (prior) choice for the separating bits in the block BS _{i + 1} made in the super block SBCi ₊ differs from the final choice made in the super block SBCj ₊ |. Since each block is accessed several times (in this case twice), the DC current imbalance is reduced and, consequently, the contribution to noise is even greater.

Obr. 2 znázorňuje v časti b ďalšie uskutočnenie, v ktorom je nevyváženie jednosmernou prúdovou zložkou určené súčasne pre niekoľko blokov (SBCj), napríklad ako je znázornené na obr. 2 v časti b pre štyri bloky kanálových bitov BCj⁽¹⁾, BCj^<2), BCj^l3) a BCj*⁴\ Každý z týchto blokov kanálových bitov obsahuje vopred určený počet n_t informačných bitov. Počet informačných bitov môže mať napríklad hodnotu 14 a počet oddeľovacích bitov pre bloky BCj^(l), BCj^<2>, BCj⁰·¹ môže byť 2 pre každý blok a 6 pre blok BCj⁽⁴⁾. Určenie nevyváženia jednosmernou prúdovou zlož kou sa uskutočňuje podobným spôsobom, ako je opísané pri uskutočnení z obr. 2m časti a.Fig. 2 shows in part b another embodiment in which the unbalance of the DC current component is intended simultaneously for several blocks (SBCj), for example as shown in FIG. 2 in part b for four channel bit blocks BCj ⁽¹⁾ , BCj ^<2) , BCj ¹³⁾ and BCj * ^{4 '.} Each of these channel bit blocks contains a predetermined number of n _t information bits. For example, the number of information bits may be 14 and the number of separating bits for blocks BCj ⁽¹⁾ , BCj ^<2> , BCj ⁰ · ¹ may be 2 for each block and 6 for the block BCj ⁽⁴⁾ . The determination of the unbalanced DC component is performed in a manner similar to that described in the embodiment of FIG. 2m part a.

Okrem uvedených a tu tiež použiteľných výhod, má tento postup tú výhodu, že dostupnosť pomerne dlhého bloku oddeľovacích bitov zvyšuje možnosť znížiť nevyváženie jednosmernou prúdovou zložkou. Konkrétnejšie je zostatkové nevyváženie jednosmernou prúdovou zložkou sledu kanálových bitov, v ktorom obsahuje každý blok kanálových bitov rovnaký počet napríklad 3 bitov, väčší ako zostatkové nevyváženie jednosmernou prúdovou zložkou sledu kanálových bitov, v ktorom bloky oddeľovacích bitov obsahujú v priemere 3 bity, rozdelené však do 2-2-2-6 bitov.In addition to the advantages mentioned and also applicable here, this process has the advantage that the availability of a relatively long block of separating bits increases the possibility of reducing the unbalance of the DC current component. More specifically, the residual unbalance of the unidirectional current component of a sequence of channel bits in which each channel bit block contains an equal number of, for example, 3 bits, is greater than the residual unbalance of the unidirectional current component of a sequence of channel bits. -2-2-6 bits.

Je treba poznamenať, že opísaný časový sled funkcií a priradených stavov postupu môže byť realizovaný univerzálnymi postupnými logickými obvodmi, napríklad na trhu dostupnými mikroprocesormi s priradenou pamäťou a periférnym vybavením. Obr. 3 znázorňuje vývojový diagram takého zariadenia. Nasledujúce vysvetľujúce texty sú združené s legendami geometrických obrazcov, ktoré existujú v časovej postupnosti funkcie a stavy spôsobu kódovania. Stĺpec A udáva referenčný symbol, stĺpec B legendu a stĺpec C vysvetľujúci text prislúchajúci zodpovedajúcemu geometrickému obrazcu.It should be noted that the described time sequence of functions and associated process states may be realized by universal sequential logic circuits, for example commercially available microprocessors with associated memory and peripheral equipment. Fig. 3 shows a flow chart of such a device. The following explanatory texts are associated with the geometric pattern legends that exist in the temporal sequence of the function and the states of the coding method. Column A indicates the reference symbol, Column B the legend, and Column C explaining the text pertaining to the corresponding geometric figure.

A A B B C C 1 1 DSC_acc.: = 0;DSC _acc . = 0; Hodnota číslicového súčtu predchádzajúcich i: = 0 blokov kanálových bitov dostala na začiatku postupu nulovú hodnotu. Prvému dátovému slovu BD je priradené číslo i = 0. Postúpi sa ku geometrickému obrazcu 2. The digital sum value of the previous i: = 0 channel bit blocks was zero at the start of the procedure. The first data word BD is assigned the number i = 0. It moves to the geometric figure 2. 2 2 BDj BDJ Blok dátových bitov po m bitoch čísla i sa vyberie z pamäte. Postúpi sa ku geometrickému obrazcu 3. The block of data bits by m bits of number i is removed from memory. Proceeds to the geometric figure 3. 3 3 Blj(BDj) BLJ (BD-J) Blok dátových bitov majúci počet i (BDj) sa premení na blok informačných bitov pozostávajúci z n, bitov (BI,) pomocou tabuľky uloženej v pamäti. Postúpi sa ku geometrickému obrazcu 4. A block of data bits having a number i (BDj) is converted into a block of information bits consisting of n, bits (BI,) by means of a table stored in memory. Proceeds to the geometric figure 4. 4 4 j: = 0 j: = 0 Parameter j začne na hodnote nula. Parameter j je ten počet jedného z q blokov kanálových bitov pozostávajúci zni + n₂ bitov, ktorý je možné zvoliť na prenos alebo záznam. Postúpi sa ku geometrickému obrazcu 5.The j parameter starts at zero. The parameter j is the number of one of the q block bits of channel bits consisting of n + ₂ bits that can be selected for transmission or recording. Proceeds to the geometric figure 5. 5 5 j:=j+ 1 j: = j + 1 Parameter j sa zväčší o 1. Postúpi sa ku geometrickému obrazcu 6. Parameter j is increased by 1. Proceeds to the geometric figure 6. 6 6 j < alebo = Q? j <or = Q? Keď príslušné parametre boli určené pri všetkých q možných blokoch kanálových bitov, pokračuje sa v postupe operáciou vyznačenou geometrickým obrazcom 13. V geometrickom obrazci 6 je to naznačené spojovacím článkom N. Keď j je menšie alebo sa rovná 0, pokračuje sa v postupe operáciou vyznačenou geometrickým obrazcom 7. When the respective parameters have been determined for all q possible blocks of channel bits, the operation is continued by the operation indicated by the geometric figure 13. In the geometric figure 6 this is indicated by the link N. If j is less than or equal to 0, pattern 7.

BC^(J);: = BI; + BS® J-tý možný blok kanálových bitov BCj je vytvorený doplne8BC ^(J) ; = BI; + BS® Jth possible block of channel bits BCj is created in addition8

DSV® ?DSV®?

>k®max?> K®max?

< d® min ?<d®min?

DSV®: = maxDSV®: = max

DSV®_acc: = = DSV® + DSV_acc min_q/DSV : DSC^(e) DSV _acc : = = DSV + DSV _acc min _q / DSV: DSC ^(e)

BC⁽¹⁾;BC ⁽¹⁾ ;

DSV_ac,: = DSV^(I) ním bloku informačných bitov BI; j-tou kombináciou bloku oddeľovacích bitov BSj. Postúpi sa ku geometrickému obrazcu 8. Určí sa teraz hodnota číslicového súčtu (DSV) émožného bloku kanálových bitov. Postúpi sa ku geometrickému obrazcu 9.DSV _{and c} , = DSV ^(I) by the information bits block BI; the j-th combination of the separator bit block BSj. It proceeds to the geometric figure 8. The value of the digital sum (DSV) of the one block of channel bits is now determined. Proceeds to the geometric figure 9.

Zistí sa, či je j-tý možný blok kanálových bitov po spojení do reťazca s predchádzajúcimi blokmi kanálových bitov BC,-! taký, že spĺňa požiadavku na obmedzenie k. Ak je táto požiadavka splnená, pokračuje sa v operáciách operáciou vyznačenou geometrickým obrazcom 10 (spojenie V). Ak táto požiadavka nie je splnená, potom nasledujúcim krokom je operácia vyznačená geometrickým obrazcom 11 (spojenie Y).It is ascertained whether the j-th block of the channel bits is possible after the connection to the chain with the previous block of the BC bits. such that it satisfies the restriction requirement k. When this requirement is met, operations are resumed by the operation indicated by the geometric figure 10 (connection V). If this requirement is not met, the next step is the operation indicated by the geometric figure 11 (Y connection).

Zistí sa, či j-tý možný blok kanálových bitov po spojení do reťazca s predchádzajúcim blokom kanálových bitov Βϋ_Μ spĺňa požiadavku na obmedzenie d. Ak je táto požiadavka splnená, potom nasledujúcim krokom je operácia vyznačená geometrickým obrazcom 12 (spojenie N). Ak nie je táto požiadavka splnená, potom sa v operácii pokračuje krokom vyznačeným geometrickým obrazcom 11 (spojenie Y).It is ascertained whether the j-th possible block of channel bits after the connection to the chain with the previous channel bit block Βϋ _Μ satisfies the restriction requirement d. If this requirement is met then the next step is the operation indicated by the geometric figure 12 (connection N). If this requirement is not met, the operation is continued with the step indicated by the geometric figure 11 (Y connection).

Hodnote číslicového súčtu j-tého bloku kanálových bitov sa dá tak vysoká hodnota (max), že tento blok rozhodne nemôže byť zvolený. Postúpi sa ku geometrickému obrazcu 12. Hodnota číslicového súčtu j-tého bloku kanálových bitov DSV® sa pridá k zhromaždenej DSV_acc predchádzajúcich blokov kanálových bitov získanie novej akumulovanej hodnoty číslicového súčtu DSV®_acc. Postúpi sa ku geometrickému obrazcu 5.The value of the digital sum of the j-th block of channel bits is given such a high value (max) that the block cannot be chosen. Proceed to geometric pattern 12. The digital sum value of the j-th block of DSV® channel bits is added to the collected DSV _{acc of the} previous channel bit blocks to obtain a new accumulated digital sum value of DSV® _acc . Proceeds to the geometric figure 5.

Určí sa minimálna hodnota DSV q možných blokov kanálových bitov. To je pravdepodobne DSV prvého bloku kanálových bitov. Postúpi sa ku geometrickému obrazcu 13.The minimum DSV value q of possible channel bit blocks is determined. This is probably the DSV of the first block of channel bits. Proceeds to the geometric figure 13.

Zvolí sa prvý blok kanálových bitov z q možných blokov. Postúpi sa ku geometrickému obrazcu 15.The first block of channel bits is selected from q possible blocks. Proceeds to the geometric figure 15.

Akumulovaná hodnota DSV (DSV_acc) sa bude rovnať akumulovanej hodnote DSV zvoleného prvého bloku informačných bitov. Postúpi sa ku geometrickému obrazcu 16.The accumulated DSV (DSV _acc ) value will be equal to the accumulated DSV value of the selected first block of information bits. Proceeds to the geometric figure 16.

i: i + 1 Počet blokov dát a počet informačných bitov sa zväčší o jeden. Postúpi sa ku geometrickému obrazcu 2. Cyklus sa teraz opakuje pre ďalší, t. j. (i + l)-tý blok dátových bitov.i: i + 1 The number of data blocks and the number of information bits are increased by one. It proceeds to the geometric figure 2. The cycle is now repeated for the next, i.e. j. (i + 1) -th block of data bits.

Znázornený a opísaný vývojový diagram je použiteľný na uskutočnenie znázornené na obr. 1. Na uskutočnenie podľa obr. 2 platia zodpovedajúce vývojové diagramy, pričom sa berú do úvahy už opísané modifikácie.The flowchart shown and described is applicable to the embodiment shown in FIG. 1. For the embodiment of FIG. 2, the corresponding flowcharts apply, taking into account the modifications already described.

Aby pri demodulovaní prenášaného alebo zaznamenaného prúdu kanálových bitov bolo možné rozlíšenie medzi informačnými bitmi a oddeľovacími bitmi n₃ + n₄, je v prúde blokov kanálových bitov zahrnutých n₃ synchronizačných informačných bitov a n₄ synchronizačných oddeľovacích bitov. Blok synchronizačných bitov je napríklad vložený po každom určenom počte blokov informačných bitov a oddeľovacích bitov. Po detekcii tohto slova môže potom byť jednoznačne určené, v ktorej polohe sú prítomné oddeľovacie bity. Je teda treba uskutočniť opatrenie, aby sa zabránilo tomu, že by synchronizačné slovo bolo napodobnené určitým bitovým sledom v informačných oddeľovacích blokoch. S týmto cieľom môže byť zvolený jediný blok synchronizačných bitov, a to znamená synchronizačné bity, ktoré nie sú prítomné v sledoch informačných a oddeľovacích bitov. Sledy, ktoré nespĺňajú požiadavku obmedzenia hodnotou d alebo obmedzenia hodnotou k, nie sú na tento účel vhodné, pretože hustota informácie alebo samočasovacie vlastnosti sú potom nepriaznivo ovplyvňované. Voľba je však veľmi obmedzená vnútri sledov, ktoré spĺňajú požiadavky na obmedzenie (d, k).In order to demodulate the transmitted or recorded stream of channel bits to distinguish between the information bits and the separation bits n ₃ + n ₄ , n ₃ synchronization information bits and ₄ synchronization separation bits are included in the channel bit stream. For example, a block of sync bits is inserted after each specified number of information bit and separation bit blocks. After detecting this word, it can then be unambiguously determined in which position the separator bits are present. Provision must therefore be made to prevent the sync word being imitated by a certain bit sequence in the information separation blocks. To this end, a single block of sync bits can be selected, that is, sync bits that are not present in the sequence of information and separation bits. Sequences that do not satisfy the requirement of constraint by d or constraint by k are not suitable for this purpose because the information density or self-timing properties are then adversely affected. However, the choice is very limited within sequences that meet the restriction requirements (d, k).

Z tohto dôvodu je navrhovaný odlišný postup, blok synchronizačných bitov zahŕňa napríklad aspoň dvakrát po> sebe a za sebou sled, ktorý obsahuje S-bitov typu „0“ medzi dvomi po sebe nasledujúcimi bitmi typu „1“, Výhodne platí, že S = k. Obr. 4 znázorňuje blok synchronizačných bitov SYN, blok obsahuje dvakrát po sebe a za sebou sled 10000000000, t. j. jednotku nasledovanú 10 nulami, ktoré sú označené v jednom prípade SYNP, a v druhom prípade SYNP₂. Tento sled môže byť tiež prítomný v prúde kanálových bitov, konkrétne pri sledoch, kde k = 10. Aby sa však zabránilo tomu, že by sa sled vyskytol dvakrát za sebou a v dôsledku toho zvonku bloku synchronizačných bitov, potlačí sa prvý indikačný signál, keď súčet počtu oddeľovacích bitov a počtu postupných a nasledujúcich informačných bitov typu „0“, ktoré bezprostredne predchádzajú bitu typu „1“, ktorý tvorí časť bloku oddeľovacích bitov, sa rovná k a tiež sa rovná súčtu počtu za sebou sa nachádzajúcich postupných informačných bitov typu „1“ oddeľovacích bitov. Druhou, už naznačenou cestou na zabránenie napodobnenia by bolo použitie dvakrát za sebou sledu 100000000000, čo je jednotka nasledovaná 11 nulami.For this reason, a different procedure is proposed, the block of sync bits comprising, for example, at least twice in succession and a succession which comprises S-bits of the "0" type between two consecutive bits of the "1" type. . Fig. 4 shows a block of sync bits SYN, the block contains two consecutive 10,000,000,000 sequences, i.e. a unit followed by 10 zeros, which are denoted in one case by SYNP and in the other case by SYNP ₂ . This sequence may also be present in the stream of channel bits, in particular for sequences where k = 10. However, to prevent the sequence from occurring twice in succession and consequently from outside the sync bit block, the first indication signal is suppressed when the sum the number of separating bits and the number of successive and successive "0" type information bits immediately preceding the "1" bit that forms part of the separating bit block is equal to and also equal to the sum of successive "1" type information bits separating bits. The second, already implied way to prevent counterfeiting would be to use twice in a sequence of 100000000000, which is a unit followed by 11 zeros.

Okrem toho blok synchronizačných bitov tiež obsahuje blok synchronizačných oddeľovacích bitov. Funkcia bloku oddeľovacích bitov je presne rovnaká ako opísaná funkcia bloku oddeľovacích bitov medzi blokmi informačných bitov. V dôsledku toho majú cieľ splniť požiadavku na obmedzenie (d, k) a na obmedzenie nevyváženia jednosmernou prúdovou zložkou. Opatrenia, ktoré sa uskutočnia, aby sa zabránilo napodobneniu synchronizačnej kombinácie v prúde kanálových bitov, vyskytujúcej sa dvakrát za sebou a postupne, sú rovnaké opatrenia, ktoré tiež zabraňujú, aby sa táto kombinácia vyskytla trikrát pred blokom synchronizačných bitov alebo za ním.In addition, the sync bit block also includes a sync bit separation block. The function of the separating bit block is exactly the same as the described function of the separating bit block between the information bit blocks. As a result, they aim to meet the requirement of limiting (d, k) and reducing the unbalanced DC component. The measures that are taken to prevent the synchronization combination from occurring twice in succession in succession are the same measures that also prevent this combination from occurring three times before or after the block of synchronization bits.

Uvedený spôsob, ktorý možno tiež označiť ako modulovanie alebo kódovanie, je značne jednoduchší v obrátenom smere, to znamená pri demodulovaní alebo dekódo vaní. Obmedzenie nevyváženia v dôsledku jednosmernej prúdovej zložky sa uskutoční bez pôsobenia na bloky informačných bitov, takže informácia v oddeľovacích blokoch je irelevantná pre demodulovanie informácií. Okrem toho voľba uskutočnená na konci modulátora, kde blok dátových bitov s dĺžkou m je združený s blokom informačných bitov s dĺžkou n_b je dôležitá nielen pre modulátor, ale tiež pre demodulátor. V magnetických zaznamenávacích sústavách má zložitosť modulátora a demodulátora rovnaký význam, pretože sú zvyčajne oba prítomné v príslušnom prístroji. V sústavách na optické zaznamenávanie je záznamové médium prostredia typu určeného len na čítanie, takže pristroj spotrebiteľa potrebuje obsahovať len demodulátor. Preto v tomto prípade jc zvlášť dôležité znížiť zložitosť demodulátora čo najviac aj na úkor zložitosti modulátora.Said method, which can also be referred to as modulation or coding, is considerably simpler in the reverse direction, i.e., in demodulation or decoding. The unbalance constraint due to the DC current component is effected without affecting the information bit blocks, so that the information in the separating blocks is irrelevant for demodulating the information. In addition, the choice made at the end of the modulator where the data bit block of length m is associated with the information bit block of length n _b is important not only for the modulator but also for the demodulator. In magnetic recording systems, the complexity of the modulator and the demodulator is of equal importance since they are usually both present in the respective apparatus. In optical recording systems, the recording medium is of a read-only environment, so that the consumer apparatus only needs to include a demodulator. Therefore, in this case it is particularly important to reduce the complexity of the demodulator as much as possible to the detriment of the complexity of the modulator.

Obr. 5a a 5b znázorňuje uskutočnenie demodulátora, ktorý demoduluje bloky ôsmyih dátových bitov z blokov štrnástich informačných bitov. Obr. 5a znázorňuje blokovú schému obvodov demodulátora a obr. 5b znázorňuje schému usporiadania časti obvodov. Demodulátor obsahuje súčinové hradlá 17-0ažl7-51,z ktorých každé má jeden alebo viac vstupov. Jeden zo 14 bitov blokov informačných bitov sa vedie na každý vstup, ktoré sú invertujúceho alebo neinvertujúceho typu. Obr. 5b znázorňuje v stĺpci Cj, ako je to uskutočnené. Stĺpec 1 predstavuje rádovo najmenej význačnú bitovú polohu Ci 14-bitového informačného bloku, stĺpec 14 predstavuje rádovo najvýznamnejšiu bitovú polohu C₁₄ a medziľahlé stĺpce 2 až 13 predstavujú zostávajúce bitové polohy rádového významu podľa ich umiestnenia. Riadky 0 až 51 sa vzťahujú na zodpovedajúce čísla súčinových hradiel, to znamená riadok 0 sa týka vstupného formátu súčinového hradia 17 - 0, riadok 1 sa týka vstupného formátu súčinového hradia 17 - 1, atď. Symbol „1“ v i-tom stĺpci riadku j znamená, žc do j-tcho hradia 17 sa vedie cez neinvertujúci vstup obsah i-tej bitovej polohy B_b Symbol 0 v i-tom stĺpci riadku j znamená, že j-te súčinové hradlo 17 dostáva cez invertujúci vstup obsah i-tej bitovej polohy (C;). V dôsledku toho (riadok 0) je invertujúci vstup súčinového hradia 17 až 0 spojený s i-tou bitovou polohou (C,) a neinvertujúci vstup je spojený so štvrtou bitovou polohou (C₄); (riadok 1) neinvertujúci vstup súčinového hradia 17 -Oje spojený s treťou bitovou polohou (C₃) atď.Fig. 5a and 5b illustrate an embodiment of a demodulator which demodulates blocks of eight data bits from blocks of fourteen information bits. Fig. 5a shows a circuit diagram of a demodulator circuit; and FIG. 5b shows a circuit diagram of part of the circuit. The demodulator comprises a product gate 17-0 to 17-51, each having one or more inputs. One of the 14 bits of the information bit blocks is fed to each input that is of the inverting or non-inverting type. Fig. 5b shows in column Cj how this is done. Column 1 represents the least significant bit position C1 of the 14-bit information block, column 14 represents the most significant bit position _C14, and the intermediate columns 2 to 13 represent the remaining bit positions of the order of importance according to their location. Lines 0-51 refer to the corresponding product gateway numbers, i.e., line 0 refers to the input format of the product gateway 17-0, line 1 refers to the input format of the product gateway 17-1, etc. The "1" in the i-th column of the row j is ZC in the j-tcho borne 17 is passed through the non-inverting input the content of the ith bit position of the B _b the symbol 0 at the i th column of the row j is the j-th AND gate 17 receives the contents of the i-th bit position (C 1) via the inverting input. As a result (line 0), the inverting input of the product gate 17 to 0 is associated with the i-th bit position (C 1) and the non-inverting input is connected to the fourth bit position (C ₄ ); (line 1) the non-inverting input of the product gate 17 -O is associated with the third bit position (C ₃ ), etc.

Demodulátor ďalej obsahuje osem súčtových hradiel 18 - 1 až 18 - 2, ktorých vstupy sú spojené s výstupmi 17 - 0 až 17 - 51. Obr. 5b ukazuje v stĺpci A₍, ako je to uskutočnené. Stĺpec A, sa týka súčtového hradia 18 - 1, stĺpec A₂ sa týka súčtového hradia 18 - 2,....., a stĺpec A₈ sa týka súčtového hradia 18 - 8.The demodulator further comprises eight summation gates 18 - 1 to 18 - 2, the inputs of which are connected to the outputs 17 - 0 to 17 - 51. 5b shows in column A ₍ as it is done. Column A refers to the summing gate 18-1, column A ₂ refers to the summing gate 18-2, ....., and column A ₈ refers to the sum gate 18 - 1 8th

Posledné A v i-tom stĺpci j-tého riadku udáva, že výstup súčinového hradia 17 - j je spojený so vstupom súčtového hradia 18-i.The last A in the i-th column of the j-th row indicates that the output of the product gate 17-j is connected to the input of the total gate 18-i.

Pre súčinové hradlá 17 - 50 a 17 - 51 je obvod upravený nasledujúco. Invertujúce vstupy súčinového hradia 17 - 50 a 17 - 51 sú pripojené každý na vstup ďalšieho hradia 19. Výstup súčtového obvodu 18 - 4 je spojený s ďalším vstupom súčinového hradia 19.For product gates 17-50 and 17-51, the circuit is adapted as follows. The inverting inputs of the product gate 17 - 50 and 17 - 51 are each connected to the input of the next gate 19. The output of the summation circuit 18 - 4 is coupled to the other input of the product gate 19.

Každý vstup súčtových hradiel 18 - 1, 18 - 2, 18 - 3 a 18-5 až 18 - 8 a výstup súčinového hradia 19 sú pripojené na zodpovedajúci výstup 20 - i. Dekódovaný blok 8 dátových bitov je v dôsledku toho k dispozícii na tomto výstupe v paralelnej forme.Each input of the summing gates 18-1, 18-2, 18-3 and 18-5-18-18 and the output of the product gate 19 are connected to a corresponding output 20-1. As a result, the decoded block 8 of data bits is available in parallel in this output.

Demodulátor znázornený na obr. 5a môže byť podľa iného uskutočnenia v podobe tzv. FPLA (logické usporiadanie s programovateľným poľom), napríklad Signetic bipolar FPI.A type 82S100/82S101. Tabuľka znázornená na obr. 5b je programovacia tabuľka tohto usporiadania.The demodulator shown in FIG. 5a may, according to another embodiment, be in the form of a so-called. FPLA (Programmable Array Logic Arrangement), for example, Signetic bipolar FPI.A type 82S100 / 82S101. The table shown in FIG. 5b is a programming table of this configuration.

Demodulátor znázornený na obr. 5a, 5b je v dôsledku jeho jednoduchosti veľmi dobre vhodný na optické záznamové systémy typu „read-only“, t.j. len na čítanie.The demodulator shown in FIG. 5a, 5b, due to its simplicity, is well suited for read-only optical recording systems, i. read only.

Pred podrobným vysvetlením stavby dekódovacieho zariadenia so zapojením podľa vynálezu na uskutočnenie spôsobu podľa vynálezu v jeho dekódovacej fáze, znázorneným na obr. 6 a 7, bude podrobnejšie vysvetlené zapojenie na uskutočňovanie spôsobu podľa vynálezu v jeho kódovacej fáze, a to s odvolaním sa na obr. 9.Before explaining in detail the construction of a decoding apparatus with a circuit according to the invention for carrying out the method according to the invention in its decoding phase, shown in FIG. 6 and 7, the circuitry for carrying out the method of the invention in its coding phase will be explained in more detail with reference to FIG. 9th

Na obr. 9 je znázornená bloková schéma zapojenia na kódovanie podľa vynálezu. Obsahuje zdroj 51 m-bitových dátových slov s dátovým výstupom 511, pripojeným na dátový vstup kodéra 52 na n-bitové slová. Dátový výstup 523 je spojený s prvou sekciou 54 posledných kódových slov prvého dátového registra 58A, ktorý ďalej obsahuje druhú sekciu 55 súčasných oddeľovacích blokov. Táto prvá sekcia 54 má výstup 542 napojený na vstup 561 prvej sekcie 56 pre predchádzajúce slová druhého dátového registra 562. Tento druhý dátový register má druhú sekciu 57 pre predchádzajúce oddeľovacie bitové bloky. Druhá sekcia 55 prvého dátového registra 58A má dátový vstup 553 pripojený na dátový výstup pamäťovej jednotky 72 oddeľovacích bitových blokov, obsahujúci pamäť 53, ktorá má štyri druhé výstupy 532 pripojené na multiplexor 62. Výstup multiplexora 62 je pripojené na dátový vstup 571 druhej sekcie 57 druhého dátového registra 58B.In FIG. 9 shows a block diagram of a coding circuit according to the invention. It includes a source of 51 m-bit data words with a data output 511 connected to the data input of the encoder 52 for n-bit words. The data output 523 is coupled to the first last codeword section 54 of the first data register 58A, which further comprises a second section 55 of the current separation blocks. This first section 54 has an output 542 coupled to the input 561 of the first section 56 for the preceding words of the second data register 562. This second data register has a second section 57 for the previous separation bit blocks. The second section 55 of the first data register 58A has a data input 553 coupled to the data output of the separator bit block storage unit 72, including a memory 53 having four second outputs 532 coupled to the multiplexer 62. The output of the multiplexer 62 is coupled to data input 571 of the second section 57 data register 58B.

Prvá sekcia 54 prvého dátového registra 58A má pritom prvý výstup 541 spojený s prvým vstupom 691 detektora 69 porušenia kritéria hodnoty d, k a tretí výstup 543 spojený s prvým vstupom 631 detektora 63 hodnoty číslicového súčtu. Druhý vstup 632 detektora 62 je spojený s prvým výstupom 551 druhej sekcie 55 prvého dátového registra 58A, ktorej druhý výstup 552 je pripojený na druhý vstup 692 detektora 69. Tretí vstup 693 detektora 69 je pripojený na výstup 562 prvej sekcie 56 druhého dátového registra 58B, pričom detektor 69 má výstup 694 spojený s prvým vstupom 721 pamäte návestných bitov. Druhý vstup 722 tejto pamäte je pripojený na výstup 601 generátora 60 druhotného časového signálu. Detektor 63 hodnoty číslicového súčtu má výstup 633 pripojený na prvý vstup 641 pamäte 64 hodnoty číslicového súčtu, ktorej výstup 644 je spojený so vstupom 651 detektora 65 minimálnej hodnoty číslicového súčtu. Tento detektor 65 má výstup 652 pripojený na voliaci vstup multiplexora 62.Here, the first section 54 of the first data register 58A has a first output 541 associated with the first input 691 of the violation detector 69 of the value d, k and a third output 543 associated with the first input 631 of the digital sum value detector 63. The second detector input 632 is coupled to the first output 551 of the second section 55 of the first data register 58A, the second output 552 of which is connected to the second input 692 of the detector 69. The third input 693 of the detector 69 is connected to the output 562 of the first section 56 of the second data register 58B. wherein the detector 69 has an output 694 coupled to the first signal bit memory input 721. The second input 722 of this memory is connected to the output 601 of the secondary time signal generator 60. The digital sum detector 63 has an output 633 connected to the first input 641 of the digital sum value memory 64, the output 644 of which is connected to the input 651 of the digital sum total detector 65. This detector 65 has an output 652 connected to the multiplexer selection input 62.

Generátor 60 druhotného časového signálu má ďalšie výstupy pripojené na vstup detektora 63 hodnoty číslicového súčtu, detektora 69 porušenia kritéria hodnoty d. k a pamäte 53 a má vstup 602 pripojený na ovládacie vedenie 68, pripojené na riadiaci výstup 661 generátora 66 primárneho časového signálu. Toto ovládacie vedenie 68 je ďalej spojené s riadiacim vstupom 523 kodera 52 a s riadiacim vstupom 654 detektora 65 minimálnej hodnoty číslicového súčtu. Výstup 661 generátora 66 primárneho časového signálu je ďalej spojený s aktivačným vstupom 572 druhej sekcie 57, majúcim sériový výstup 573. Generátor 66 primárneho časového signálu má nakoniec štartovací vstup 662.The secondary time signal generator 60 has additional outputs connected to the input of the digital sum value detector 63, the violation value detector 69. to the memory 53 and has an input 602 connected to a control line 68 connected to the control output 661 of the primary time signal generator 66. This control line 68 is further coupled to the control input 523 of the encoder 52 and to the control input 654 of the minimum sum detector 65. The output 661 of the primary time signal generator 66 is further coupled to the activation input 572 of the second section 57 having a serial output 573. The primary time signal generator 66 finally has a start input 662.

Týmto spôsobom sa po sebe nasledujúce m-bitové slová kódujú na prúd n-bitových slov. Sú privádzané do kodéra paralelne. Vložením oddeľovacích bitov je sled bitov pripravený na fyzické prenesenie na prenosové alebo úložné médium, ako sú vybratie a neprítomnosť vybratia vo fyzickej povrchovej vrstve optického disku. Tento zápisový pochod je napájaný sériovo z výstupu 573. Pre jednoduchosť nie sú znázornené zosilňovania signálu, laserový pohon, pohyb fyzickej stopy pod zápisovým laserom atď., pretože tieto prvky nepatria k vlastnému predmetu vynáleIn this way, consecutive m-bit words are encoded into a stream of n-bit words. They are fed to the encoder in parallel. By inserting the separating bits, the sequence of bits is ready to be physically transferred to the transmission or storage medium, such as removal and absence of removal in the physical surface layer of the optical disc. This write process is fed in series from output 573. For simplicity, signal amplification, laser drive, movement of the physical track under the write laser, etc. are not shown, since these elements do not belong to the subject-matter of the invention.

SK 280683 Β6 zu. Tiež nie sú uvádzané podrobnosti fyzickej štruktúry optickej vrstvy, energetická hladina a dĺžka tvaru vlny zápisového laseru. Bude zrejmé, že reprezentácia informácie po zápise na optickú vrstvu môže byť reprodukovaná galvanickými alebo raziacimi technológiami, aké sú samé používané v galvanoplastovom priemysle v rôznych oblastiach použitia. Také kopírovanie môže zaviesť inverznú verziu vybratia, ktorá sa potom reinverzuje v nasledujúcom výrobnom roku.SK 280683 Β6 zu. Also, details of the physical structure of the optical layer, the energy level, and the wave length of the write laser are not given. It will be appreciated that the representation of the information after writing on the optical layer can be reproduced by galvanic or embossing technologies such as those used in the galvanoplasty industry in various fields of application. Such copying may introduce an inverse version of the recess, which is then reinverted in the following production year.

Ako je znázornené na obrázkoch vzťahujúcich sa na manipuláciu s dátovým signálom, môžu oddeľovacie bity mať hodnoty, ktoré sú v súlade s obmedzením dĺžky sledov na médiu, čo v tomto uskutočnení vylučuje všetky kombinácie s viac ako jedným jednotkovým bitom. Hodnota číslicového súčtu sa detekuje sčítaním hodnôt príslušných kanálových alebo diskových bitov. Je treba si všimnúť to, že prvá dátová bitová hodnota spôsobí prechod na disku a druhá dátová bitová hodnota taký prechod nespôsobí. Pre jednoduchosť neboli uvedené žiadne podrobnosti týkajúce sa potrebnej sčítacej jednotky. Môže pracovať sériovo alebo paralelne. Celková hodnota číslicového súčtu sa potom zvýši rôznymi prírastkami, ktoré by oddeľovacie bity vyvolali, a zvolí sa najvyššia kombinácia.As shown in the figures relating to the manipulation of the data signal, the separating bits may have values that are consistent with the limitation of the length of the sequences on the medium, which in this embodiment excludes all combinations with more than one unit bit. The digital sum value is detected by adding the values of the respective channel or disk bits. It should be noted that the first data bit value causes a transition on the disk and the second data bit value does not cause such a transition. For the sake of simplicity, no details have been given regarding the necessary census unit. It can work in series or in parallel. The total value of the digital sum is then increased by the different increments that the separating bits would produce, and the highest combination is selected.

Obr. 6 znázorňuje zapojenie na dekódovanie spôsobom podľa vynálezu. Zapojenie má sériový vstup 21, na ktorý je pripojený oneskorovaci člen 23. Na vstup 21 je ďalej pripojený jeden vstup súčtového obvodu 22, ktorého druhý vstup jc pripojený paralelne vzhľadom na oneskorovaci člen 23. Na výstup súčtového obvodu 22 je pripojený posuvný register 24, majúci všetky dátové výstupy 241 jeho po sebe nasledujúcich stupňov pripojené na vstupy 251 detektora 25 synchronizačného slova. Pritom je len nj prvých stupňov 241A posuvného registra 24 pripojených na dekodér 81. Sériový vstup 21 je ďalej pripojený na synchronizačný člen bitov, ktorého výstup je pripojený na čítací vstup 831 čítača 83 cyklov n, + n₂ impulzov. Čítač 83 cyklov má vstup 832 opätovného nastavenia pripojený na detekčný výstup 26 detektora 25 synchronizačného slova. Dekodér 81 dátových slov má aktivačný vstup 84 pripojený na výstup 85 cyklov čítača 83 a má ďalej m-dátových výstupov 812 m-bitového slova.Fig. 6 shows a decoding circuit according to the method of the invention. The wiring has a serial input 21 to which the delay member 23 is connected. The input 21 is further connected to one summation circuit input 22, the other input being connected in parallel to the delay element 23. The shift register 24 having a shift register 24 is connected to the summation circuit output 22. all data outputs 241 of its consecutive stages connected to inputs 251 of the sync word detector 25. In this case, only n of the first stages 241A of the shift register 24 are connected to the decoder 81. The serial input 21 is further connected to a bit synchronization member whose output is connected to the read input 831 of the pulse counter 83, n, + n ₂ . The cycle counter 83 has a reset setting 832 coupled to the detection output 26 of the sync word detector 25. The data word decoder 81 has an activation input 84 coupled to the cycle output 85 of the counter 83 and further has m-data outputs 812 of the m-bit word.

V tomto zapojení detektor 25 synchronizačného slova detekuje blok synchronizačných bitov. Ak je zistený, je toto signalizované do čítača 83. Ten potom umožní demoduláciu alebo dekódovanie v dekodéri 81 cez aktivačný vstup 84. Ľavá časť prijíma 14 dátových bitov a tri oddeľovacie bity a realizuje dekódovanie synchronizovane so synchronizačnými signálmi, ktoré môžu byť prijímané z čítača 83, pričom oddeľovacie bity sa môžu vziať do úvahy alebo sa do úvahy neberú. Výstupy 812 vytvárajú 8 dátových bitov paralelne vedených na ďalšie použitie, ako spracovávanie zvukového signálu a jeho prehrávanie.In this circuit, the sync word detector 25 detects a block of sync bits. If detected, this is signaled to the counter 83. This then enables demodulation or decoding in the decoder 81 via the activation input 84. The left portion receives 14 data bits and three separator bits and performs decoding synchronized with the synchronization signals that can be received from the counter 83 wherein the separating bits may be considered or disregarded. The outputs 812 produce 8 data bits in parallel for further use, such as audio signal processing and playback.

Obr. 7 znázorňuje ďalšie podrobnosti posuvného registra 24 z obr. 6. Prenášaný alebo snímaný zaznamenávaný signál je pripojený na vstupný sériový vstup 21. Signál je vo formáte NRZ - M (ark). Tento signál je vedený priamo na prvý vstup súčtového obvodu 22 a na druhý vstup súčtového obvodu 22 cez oneskorovaci člen 23. Na výstupe súčtového obvodu 22 je tak k dispozícii takzvaný signál NRZ - I, ktorý je spojený so vstupom posuvného registra 24. Posuvný register má veľký počet sekcií, z ktorých každá má odbočku, a ich počet sa rovná počtu bitov obsiahnutých v bloku synchronizačných bitov. V použitom príklade musí mať posuvný register 23 sekcií, aby bol schopný obsahovať sled 10000000000100000000001. Každá odbočka je spojená so vstupom detektora 25 synchronizačného slova upraveného ako súčinový obvod a tento vstup je buď in vertujúci, alebo ncinvertujúci. Keď je na vstupoch súčinového obvodu prítomný synchronizačný sled, vytvorí sa potom signál na výstupe 26 tohto detektora 25 a môže byť použitý ako indikačný signál na detekciu synchronizačnej kombinácie. Pomocou tohto signálu je prúd bitov rozdelený na dva bloky, každý po m + n₂ bitoch. Tieto bloky kanálových bitov sa posunú jeden po druhom do ďalšieho posuvného registra. Rádovo najvýznamnejšie bity Π| sa čítajú paralelne a vedú sa na vstupy súčinových obvodov 17, ako je znázornené na obr. 5a. Rádovo najmenej významné n₂ bity sú pri demodulácii nepodstatné.Fig. 7 shows further details of the shift register 24 of FIG. 6. The transmitted or sensed recorded signal is connected to the input serial input 21. The signal is in NRZ-M (ark) format. This signal is applied directly to the first input of the summation circuit 22 and to the second input of the summation circuit 22 via the delay element 23. At the output of the summation circuit 22 a so-called NRZ-I signal is provided which is connected to the input of the shift register 24. a large number of sections, each of which has a branch, equal to the number of bits contained in the block of sync bits. In the example used, the shift register must have 23 sections to be able to contain the sequence 10000000000100000000001. Each tap is connected to the input of the sync word detector 25 configured as a product circuit and this input is either in-vertical or non-inverting. When a synchronization sequence is present at the inputs of the product circuit, a signal is then generated at the output 26 of this detector 25 and can be used as an indication signal to detect the synchronization combination. With this signal, the bit stream is divided into two blocks, each of m + n ₂ bits. These channel bit blocks are shifted one by one to the next shift register. The most significant bits Π | are read in parallel and lead to the inputs of the product circuits 17 as shown in FIG. 5a. The least significant n ₂ bits are irrelevant in demodulation.

Kódovaný signál je napríklad zaznamenaný na optickom záznamovom médiu. Signál má tvar WF znázornený na obr. lb. Signál sa ukladá na záznamové médium v skratkovitej informačnej štruktúre. Informačná štruktúra obsahuje sled väčšieho počtu superblokov, napríklad typu znázorneného na obr. 8. Superblok SB; obsahuje blok SYN, synchronizačných bitov, ktorý je realizovaný, ako ukazuje obr. 4, a určitý počet (pri znázornenom uskutočnení 33) blokov kanálových bitov, z ktorých každý má n,+ n₂ bitov BC|, BC₂,......, BC₃₃. Kanálový bit typu „1“ je predstavovaný prechodom v záznamovom médiu napríklad prechodom od oblasti netvorenej dolom do jamky a kanálový bit typu „0“ je reprezentovaný na záznamovom médiu neprítomnosťou prechodu. Skratkovitá informačná stopa je rozdelená do elementárnych buniek, t. j. bitových buniek. Na záznamovom médiu tieto bunky tvoria prstencovú štruktúru, ktorá zodpovedá rozdeleniu prúdu kanálových bitov v čase (trvanie periódy je jeden bit).For example, the encoded signal is recorded on an optical recording medium. The signal has the form WF shown in FIG. lb. The signal is stored on the recording medium in the abbreviated information structure. The information structure comprises a sequence of a plurality of super blocks, for example of the type shown in FIG. 8. Superblock SB; it includes a block SYN of sync bits that is implemented as shown in FIG. 4, a plurality of (in the illustrated embodiment, 33) of blocks of channel bits, each having n, n + ₂ bit BC |, BC _2, ......, BC _33rd A "1" type bit is represented by a transition in the recording medium, for example, from a non-down area to a well, and a "0" type bit is represented on the recording medium by the absence of a transition. The abbreviated information track is divided into elementary cells, ie, bit cells. On the recording medium, these cells form an annular structure that corresponds to the distribution of the stream of channel bits over time (the duration of the period is one bit).

Nezávisle od obsahu informačných a oddeľovacích bitov môže byť na záznamovom médiu rozlíšený veľký počet podrobností. Pre médium znamená obmedzenie hodnoty-k, že maximálna vzdialenosť medzi dvomi za sebou idúcimi prechodmi je k + 1 bitových buniek. Najdlhšia jamka (alebo žiadna jamka) má preto dĺžku k + 1 bitových buniek. Obmedzenie d znamená, že minimálna vzdialenosť medzi dvomi za sebou idúcimi prechodmi je d + 1. Najkratšia jamka (alebo žiadna jamka) má preto dĺžku d + 1 bitových buniek. Okrem toho je tu v pravidelných vzdialenostiach jamka maximálnej dĺžky, po ktorej nasleduje alebo pred ktorou leží časť prostých jamiek (t. j. časť „žiadna jamka) maximálnej dĺžky. Táto štruktúra je časťou bloku synchronizačných bitov.Irrespective of the content of the information and separation bits, a large number of details can be distinguished on the recording medium. For a medium, the k-value limitation means that the maximum distance between two successive transitions is k + 1 bit cells. Therefore, the longest well (or no well) has a length of k + 1 bit cells. Restriction d means that the minimum distance between two consecutive transitions is d + 1. The shortest well (or no well) is therefore d + 1 bit cells in length. In addition, at regular intervals, there is a well of maximum length, followed or preceded by a portion of plain wells (i.e., no well portion) of maximum length. This structure is part of a block of sync bits.

Pri uvedenom uskutočnení sa k = 10, d = 2 a superblok SB; obsahuje 588 kanálových bitových buniek. Superblok SBj obsahuje blok synchronizačných bitov s 27 bitovými bunkami a 33 blokmi kanálových bitových buniek, z ktorých každý má 17 (14 + 3) kanálových bitových buniek.In said embodiment, k = 10, d = 2 and super block SB; it contains 588 channel bit cells. Super block SB1 includes a block of sync bits with 27 bit cells and 33 channel bit cell blocks, each having 17 (14 + 3) channel bit cells.

Obr. 10 súborne rekapituluje podrobne vysvetlený spôsob podľa vynálezu na príklade riadenia hodnoty číslicového súčtu vhodnou voľbou polohy logických jednotiek, vkladaných do oddeľovacích blokov. Príklad je demonštrovaný na čiastkovej blokovej zostave SB pozostávajúcej z dvoch blokov n; informačných bitov a dvoch blokov n₂ oddeľovacích bitov, pričom n, = 14, n₂ = 3, d = 2 a k = 3. Umiestnenie jednotkového bitu do oddeľovacích blokov podľa zásad spôsobu podľa vynálezu vyvolá päť možných kombinácií v danej čiastkovej blokovej zostave, označených ako čiastkové blokové zostavy SB_n, SB₁₂, SB₁₃, SB₁₄ a SB|₅. Vloženie logickej jednotky vyvolá zmenu modulácie sekundárne modulovaného dvojfázového signálu tým, že sa v mieste oddeľovacieho bloku objaví (prípadne neobjaví) ďalšia fázová zmena. Ak sa vychádza z predpokladu, že hodnota číslicového súčtu na začiatku sledovaného signálu sa rovná 0, vyvolá vytvorená zmena modulácie hodnoty číslicového súčtu, uvedené pri každej blokovej zostave na pravej strane obr. 10. Z obsahu obrázku je zrejmé, že najpriaznivejšia hodnota sa získa pri kombinácii blokovej zostavy SB_i2, kde je hodnota +1, zatiaľ čo najväčšie nevyváženie jednosmernou prúdovou zložkou sa získa pri blokovej zostave SB₁₄. kde hodnota číslicového súčtu dosahuje veľkosť +7. Pri ďalšom prenose sa tak spustí kombinácia zodpovedajúca čiastkovej blokovej zostave SB_I2.Fig. 10 summarizes in detail the method according to the invention, exemplified by controlling the value of the digital sum by appropriately selecting the position of the logical units inserted in the separator blocks. An example is demonstrated on a sub-block assembly SB consisting of two blocks n; information bits and two blocks of n ₂ separating bits, where n, = 14, n ₂ = 3, d = 2 if = 3. Placing the unit bit in the separating blocks according to the principles of the method of the invention raises five possible combinations in a given partial block set as partial block assemblies SB _n , SB ₁₂ , SB ₁₃ , SB ₁₄ and SB | ₅ . The insertion of a logical unit causes a change in the modulation of the secondary modulated biphasic signal by the appearance (or does not occur) of another phase change at the separator block. Based on the assumption that the digital sum value at the beginning of the monitored signal is equal to 0, the modulation change created by the digital sum value created for each block assembly on the right side of FIG. 10. It is evident from the contents of the figure that the most favorable value is obtained with the combination of block assembly SB _i2 , where the value is +1, while the greatest unbalance of the DC current component is obtained with the block assembly SB ₁₄ . where the digital sum value is +7. The next time the transmission starts as a combination of the corresponding sub-block assembly SB _I2.

Priemyselná využiteľnosťIndustrial usability

Modulátor, prenosový kanál, napríklad optické záznamové médium a demodulátor môžu spolu byť časťou nejakého systému, napríklad v systéme prenosu analógovej informácie (hudba, reč) na číslicovú informáciu, ktorá je zaznamenaná na optickom záznamovom médiu. Informácia zaznamenaná na záznamovom médiu (alebo jej kópia) môže byť reprodukovaná zariadením, ktoré je vhodné na reprodukciu toho typu informácie, ktorý bol zaznamenaný na záznamovom médiu.The modulator, the transmission channel, for example, the optical recording medium and the demodulator may together be part of a system, for example, in a system for transmitting analogue information (music, speech) to digital information that is recorded on the optical recording medium. The information recorded on the recording medium (or a copy thereof) may be reproduced by a device suitable for reproducing the type of information recorded on the recording medium.

Prevodový obvod obsahuje predovšetkým analógový číslicový prevodník na premenu analógového signálu (hudba, reč), ktorý má byť zaznamenaný, na číslicový signál vopred určeného formátu, t. j. kódovanie zdroja. Okrem toho môže prevodový obvod obsahovať časť sústavy na opravu chýb. V prevodovom obvode je číslicový signál menený na formát, pomocou ktorého môžu byť chyby, ktoré sa predovšetkým vyskytujú pri čítaní zo záznamového média, opravené v zariadení na reprodukciu signálu. Systém na korekciu chýb, ktorý je vhodný na tento účel, je opísaný v japonských patentových prihláškach Sony Corporation č. 14539 z 21. 05. 1980 a z 05.06. 1980.In particular, the transmission circuit comprises an analogue digital converter for converting the analogue signal (music, speech) to be recorded into a digital signal of a predetermined format, i. j. source coding. In addition, the transmission circuit may include part of the error correction system. In the transmission circuit, the digital signal is converted to a format by which errors, especially when reading from a recording medium, can be corrected in the signal reproducing apparatus. An error correction system suitable for this purpose is described in Japanese Patent Applications, Sony Corporation No. 5,940,549. 14539 of 21. 05. 1980 and of 05.06. 1980s.

Číslicový signál chránený proti chybám sa potom vedie do opísaného modulátora, t. j. dochádza ku kanálovému kódovaniu na premenu na číslicový signál, ktorý je prispôsobený vlastnostiam kanálu. Okrem toho sa privádza synchronizačná kombinácia a signál sa uvádza do vhodného rámcového formátu. Takto získaný signál sa použije na získanie riadiaceho signálu, napríklad pre laser (NRZ - mark formát), pomocou ktorého sa na záznamové médium nanesie skrutkovitá informačná štruktúra v podobe jamiek, pripadne úsekov bez jamiek, s vopred určenými dĺžkami.The error-protected digital signal is then fed to the modulator described above, i.e. the modulator. j. channel coding occurs to convert to a digital signal that is adapted to the characteristics of the channel. In addition, the synchronization combination is supplied and the signal is brought to a suitable frame format. The signal thus obtained is used to obtain a control signal, for example for a laser (NRZ - mark format), by means of which a helical information structure in the form of wells, or wells without wells, of predetermined lengths is applied to the recording medium.

Záznamové médium,alebo jeho kópia môže, byť snímané pomocou zariadenia na reprodukciu informačných bitov, odvodených zo záznamového média. S týmto cieľom zariadenie obsahuje modulátor, ktorý už bol podrobne opísaný, dekodérovú časť systému na ochranu proti chybám a číslicovo-analógový prevodník na rekonštrukciu repliky analógového signálu, ktorý bol pred tým privedený do prevodového obvodu.The recording medium, or a copy thereof, may be scanned by the apparatus for reproducing information bits derived from the recording medium. To this end, the device comprises a modulator as already described in detail, a decoder part of the error protection system and a digital-to-analog converter for reconstructing a replica of the analog signal that has previously been fed to the transmission circuit.

Vynález je z uvedených dôvodov priemyselne využiteľný predovšetkým pri prenose číslicových dát v norme CD-Audio alebo CD-ROM a uplatňuje sa pri prepojovaní dvoch ťyzických optimálnych prenosových parametroch. Na uskutočňovanie spôsobu podľa vynálezu je v priemyselnej miere možné realizovať podľa jeho princípov zapojenie na kódovanie, obsahujúce nástroje na spracovávanie číslicového elektrického signálu, vykonávajúce jednotlivé pochody spôsobu. Toto zapojenie je potom súčasťou záznamového zariadenia na diskový nosič záznamu. Spôsob podľa vynálezu vjeho dekódovacej ťáze potom vytvára v dôsledku skladby pochodov pri kódovacej a dekódovacej fáze spôsobu prenosu informačných dát podľa vynálezu podmienky na relatívne jednoduchú stavbu dekódovacieho zariadenia, čo umožňuje jeho cenovú dostupnosť pre bežného spotrebiteľa a široké rozšírenie ako spotrebného tova ru, napríklad vo forme prehrávača kompaktných diskov. Ďalšie priemyselné využitia vynálezu sú zrejmé z opisu a z charakteristík fyzického sériového kanála v časti o podstate vynálezu.For this reason, the invention is industrially applicable, in particular, for the transfer of digital data in the CD-Audio or CD-ROM standard, and is applied in the interconnection of two physical optimal transmission parameters. In order to carry out the method according to the invention, it is possible in an industrial sense to implement, according to its principles, a coding connection comprising digital signal processing tools executing the individual processes of the method. This connection is then part of the recording device on the disc record carrier. The method according to the invention in its decoding stage then creates conditions for a relatively simple construction of the decoding apparatus due to the composition of the coding and decoding phases of the information data transmission method according to the invention, making it affordable for the general consumer and widely available as consumer goods, for example compact disc players. Other industrial uses of the invention are apparent from the description and characteristics of the physical serial channel in the Summary of the Invention.

Claims (8)

PATENTOVÉ NÁROKYPATENT CLAIMS 1. Spôsob prenosu informačných dát, napríklad zvukových dát, prevedených do číslicovej formy reprezentovanej elektrickými signálmi a kódovaných v binárnom kóde ako dátové slová, pri ktorom sa dátové slová v m-bitovom kóde kódujú na dekódovateľné dátové slová v n-bitovom kóde, kde m je počet kanálových bitov na jedno kódové slovo v prvom kóde vo forme celého čísla väčšieho alebo rovnajúceho sa 4 a n je počet kanálových bitov na jedno kódované dátové slovo v druhom kóde, väčšie ako m, pričom jednotlivé bloky n-kanálových bitov, reprezentatívne pre jednotlivé dátové slová v druhom kóde, sa prevádzajú vo fyzickom sériovom kanáli na sled postupných a navzájom prestriedaných bitových informačných blokov s počtom m= n bitov a bitových oddeľovacích blokov s počtom n₂ bitov, pričom v postupnom slede jednotlivých bitov za sebou nasledujúcich v informačnom bloku m bitov a v oddeľovacom bloku n₂ bitov sú kanálové bity s logickou hodnotou 1 od seba oddeľované najmenej d kanálovými bitmi a najviacej k kanálovými bitmi s logickou hodnotou 0, kde d je väčšie alebo rovnajúce sa 2 a k je najviac rovnajúce sa n4, pričom uvedené bity sú fyzicky prítomné v uvedenom fyzickom sériovom kanáli aspoň v časti priebehu prenosu dát ako zodpovedajúce modulácie elektrického signálu a uvedené informačné bloky a oddeľovacie bloky sú prítomné ako po sebe nasledujúce čiastkové signály usporiadané v rámci uvedeného modulovaného elektrického signálu, v ktorom sú dáta prenášané, vyznačujúci sa tým, že pred vypustením po sebe nasledujúcich čiastkových signálov na prenosové vedenie v druhom kóde sa postupne zostaví vždy čiastkový blok obsahujúci najmenej jeden oddeľovací blok n₂ jednotkových stavov signálu zodpovedajúcich oddeľovacím bitom a najmenej jeden po ňom nasledujúci informačný blok m jednotkových stavov signálu zodpovedajúcich informačným bitom, pričom do každého oddeľovacieho bloku tejto čiastkovej blokovej zostavy sa vloží na všetky miesta kanálových bitov najprv jednotkový stav signálu zodpovedajúci logickej nule, načíta sa počet jednotkových stavov signálu zodpovedajúcich logickej nule, medzi jednotkovými stavmi signálu zodpovedajúcimi poslednej logickej jednotke v každom predchádzajúcom informačnom bloku a pred jednotkovým signálovým stavom zodpovedajúcim najbližšej nasledujúcej logickej jednotke v ďalšom informačnom bloku a porovná sa s najvyššie prípustným počtom k bitov, pričom v oddeľovacích blokoch ležiacich v nepretržitom slede jednotkových stavov signálu zodpovedajúcich logickej nule s počtom väčším než k sa tento sled preruší nahradením jedného jednotkového stavu signálu zodpovedajúceho logickej nule jednotkovým stavom signálu zodpovedajúcim logickej jednotke pri súčasnom splnení podmienky počtu a] logických núl na predchádzajúcich a nasledujúcich miestach kanálových bitov d < a] < k, to sa vykoná postupne pre každé bitové miesto oddeľovacieho bloku uvedenej čiastkovej blokovej zostavy v ľubovoľnom poradí a z ľubovoľného východiskového stavu na bitových miestach oddeľovacieho bloku, všetky tieto sledové kombinácie obsahujúce oddeľovacie bity spĺňajúce podmienku d < a, < k sa podržia v pamäti, potom sa z každej tejto kombinácie odvodí dvojfázový elektrický signál s premenou fázy v mieste jednotkových stavov sig nálu zodpovedajúcich logickej hodnote 1, pre každý tento fázovo modulovaný elektrický signál sa načíta počet elektrických impulzov zodpovedajúcich bitom od začiatku informačného signálu, v ktorých má signál prvú binárnu hodnotu, a počet elektrických impulzov zodpovedajúcich bitom, v ktorých má odvodený signál druhú binárnu hodnotu, z týchto načítaných hodnôt sa vzájomným odpočítaním oboch počtov elektrických impulzov monitoruje hodnota číslicového súčtu za posledným bitom čiastkového bloku a prepustí sa na ďalší prenos ako čiastkový elektrický signál tá kombinácia informačných blokov ni informačných bitov a oddeľovacích blokov n₂ oddeľovacích bitov, pre nižšie zavedeným binárnym hodnotám v oddeľovacom bloku alebo blokoch zodpovedá najnižšia monitorovaná hodnota číslicového súčtu za uvedenou čiastkovou blokovou zostavou.A method of transmitting information data, such as audio data, converted to a digital form represented by electrical signals and encoded in a binary code as data words, wherein the data words in the m-bit code are encoded into decodable data words in the n-bit code, where m is the number of channel bits per code word in the first code in the form of an integer greater than or equal to 4 and n is the number of channel bits per code word in the second code greater than m, with individual blocks of n-channel bits representative for each data the words in the second code are converted in a physical serial channel into a sequence of successive and intermittent bit information blocks with a number of m = n bits and bit separation blocks with a number of ₂ bits, in successive sequences of individual bits consecutively in the m bit information block and in the separation block n ₂ bits are channel bits with a logical value of 1 separated by at least d channel bits and at most k channel bits with a logical value of 0, wherein d is greater than or equal to 2 if at most equal to n4, said bits being physically present in said physical serial channel at least in the portion of the data transmission process as corresponding modulations of the electrical signal, and said information blocks and separating blocks are present as successive sub-signals arranged within said modulated electrical signal in which the data is transmitted, characterized in that of the signals for the transmission line in the second code, a sub-block containing at least one separation block n ₂ of the signal unit states corresponding to the separation bits and at least one subsequent information block m of the unit states of the signal corresponding to the information the unit of a signal corresponding to logical zero is first inserted in each splitting block of this sub-block assembly at all locations of the channel bits, the number of signal unit units corresponding to logical zero is counted between the signal unit states corresponding to the last logical unit in each previous information block and before the unit signal state corresponding to the next subsequent logical unit in the next information block, and compared with the maximum allowable number of bits, wherein in the separation blocks lying in a continuous sequence of signal unit states corresponding to logical zero with more than k, this sequence is interrupted by the state of the signal corresponding to logical zero with the unit state of the signal corresponding to the logical unit while fulfilling the condition of the number of α] logical zeroes on the previous and the following channel bit locations d <a] <k, this is performed sequentially for each bit location of the separation block of said sub-block assembly in any order and from any starting state at the bit location of the separation block, all these sequence combinations containing separating bits satisfying condition d <a, <k are held in memory, then a biphasic electric signal is derived from each of these combinations with a phase conversion at the location of the unit states of the signal corresponding to logic 1, for each phase modulated electric signal the number of electrical pulses corresponding to bits from of the information signal in which the signal has a first binary value and the number of electrical pulses corresponding to the bits in which the derived signal has a second binary value, from these read values, the two counts of the electrical pulses the value of the digital sum after the last bit of the sub-block is passed and the combination of information blocks n of information bits and separating blocks n ₂ separating bits is released for further transmission as the sub-electrical signal, for lower binary values in the separating block or blocks after said sub-block assembly. 2. Spôsob podľa nároku 1, vyznačujúci sa tým, že sa prenos signálu zodpovedajúci zvolenej kombinácii binárnych hodnôt vložených do oddeľovacích blokov n₂ oddeľovacích bitov zdrží na zavedenie synchronizačného bloku, nasledovaného synchronizačným oddeľovacím blokom, na konci sledu informačných blokov n, informačných bitov, preloženého oddeľovacími blokmi n₂ oddeľovacích bitov, zodpovedajúceho jednému rámcu dátového prúdu, zakončeného oddeľovacím blokom n₂ oddeľovacích bitov a pred prvým informačným blokom ďalšieho nasledujúceho rámca dátového prúdu, pričom uvedený synchronizačný blok obsahuje n_sy„ synchronizačných kanálových bitov, zahŕňajúcich dvakrát opakovaný sled jednotkového stavu signálu zodpovedajúceho logickej jednotke na začiatku a S nasledujúcich jednotkových stavov signálov zodpovedajúcich logickým nulám, kde S je celé číslo väčšie ako k, pričom na kanálových bitových miestach oddeľovacieho synchronizačného bloku sa zavedú jednotkové stavy signálu zodpovedajúce logickej nule a najmenej jeden jednotkový stav signálu zodpovedajúci logickej jednotke, načíta sa počet jednotkových stavov signálu zodpovedajúcich logickej nule medzi týmto jednotkovým stavom signálu zodpovedajúcemu logickej jednotke a prvým jednotkovým stavom signálu zodpovedajúcim logickej jednotke v nasledujúcom informačnom bloku, načítaný počet jednotkových stavov signálu zodpovedajúcich logickej nule sa porovná s najvyššie prístupným počtom k bitov a najnižšie prístupným počtom d bitov, pričom postupne na každé bitové miesto v synchronizačnom oddeľovacom bloku sa zavedie jednotkový stav signálu zodpovedajúci logickej jednotke a v pamäti sa podržia všetky kombinácie vyhovujúce podmienke d < a₂< k, kde a₂je počet načítaných jednotkových stavov signálu zodpovedajúcich logickej nule, potom sa pre každú takúto kombináciu odvodí dvojfázový elektrický signál s premenou fázy v mieste jednotkového stavu signálu zodpovedajúceho logickej hodnote 1 a pre každý takýto signál sa načíta počet elektrických impulzov zodpovedajúcich počtu bitov od začiatku informačného signálu, v ktorých má odvodený signál prvú binárnu hodnotu, a počet elektrických impulzov zodpovedajúcich počtu bitov, v ktorých má signál druhú binárnu hodnotu, z týchto načítaných hodnôt vzájomným odpočítaním počtu načítaných impulzov monitoru je hodnota číslicového súčtu za posledným bitom a na ďalší prenos sa prepusti ako čiastkový elektrický signál tá kombinácia informačných blokov n! informačných bitov, oddeľovacích blokov n₂ oddeľovacích bitov, synchronizačných blokov n_syn bitov a synchronizačných oddeľovacích blokov n_syns bitov v tejto čiastkovej blokovej zostave, zodpovedajúci jednému rámcu dátového prúdu, pre nižšie zavedeným binárnym hodnotám v synchronizačných oddeľovacích blokoch zodpovedá najnižšie monitorovaná hodnota číslicového súčtu za touto blokovou zostavou od začiatku informačného signálu.Method according to claim 1, characterized in that the transmission of the signal corresponding to the selected combination of binary values inserted in the separation blocks n _{2 of the} separation bits is delayed for introducing a synchronization block, followed by the synchronization separation block, at the end of the sequence of information blocks n, information bits separator blocks n _{2 of the} separator bits corresponding to one data stream frame terminated by the separator block n _{2 of the} separator bits and before the first information block of the next subsequent data stream frame, said synchronization block comprising n _sy "synchronization channel bits comprising twice repeated unit state corresponding to the logical unit at the beginning and S of the following unit states of the signals corresponding to the logical zeros, where S is an integer greater than k, and at channel bit locations of and the at least one signal unit corresponding to the logical unit is loaded, counting the number of signal unit units corresponding to the logical unit between the signal unit corresponding to the logical unit and the first signal unit corresponding to the logical unit in the next information block. , the counted number of unit states of the signal corresponding to logic zero is compared with the highest accessible number of bits and the lowest accessible number of d bits, successively introducing a unit state of the signal corresponding to the logical unit at each bit point in the synchronization separation block. d <a ₂ <k, where a ₂ is the number of read unit states of the signal corresponding to logic zero, then d is derived for each such combination d a phase-to-phase electrical signal having a phase conversion at a unit state of a signal corresponding to a logical value of 1, and for each such signal, the number of electrical pulses corresponding to the number of bits is counted from the beginning of the information signal; in which the signal has a second binary value, of these read values by subtracting the number of read pulses of the monitor from each other, the value of the digital sum after the last bit is passed, and the combination of information blocks n! information bits, separation blocks n ₂ separation bits, sync blocks n _syn bits, and sync separation blocks n _syns bits in this subblock, corresponding to one data stream frame, for the binary values introduced below in the sync separation blocks, the lowest monitored value of the digital sum is responsible this block assembly from the beginning of the information signal. 3. Spôsob podľa nároku I alebo 2, vyznačujúci sa tým, že sa prenášaný signál kódovaný do n-bitových slov v druhom kóde dekóduje na m-bitové slová v prvom kóde, pričom jednotkové stavy signálu zodpovedajúce bitom prenášaného signálu v n-bitovom kóde sú prijímané sériovo a sú predkladané zmeškávaciemu prostriedku, takto zmeškané jednotkové stavy signálu zodpovedajúce bitom sú podrobené logickému sčítaniu, potom sa signálové bity sériovo vyšetrujú na detekciu synchronizačného slova, pričom detekcia synchronizačného slova generuje signál zodpovedajúci štartovaciemu momentu, pričom detekciou synchronizačného slova sa cyklicky generujú časové signály majúce dĺžku informačného bloku Π) jednotkových stavov signálu zodpovedajúcich informačným bitom a oddeľovacieho bloku n₂ jednotkových stavov signálu zodpovedajúcich oddeľovacím bitom, pričom koniec každého cyklického časového signálu aktivuje dekódovanie nj najneskoršie prijatých bitov po logickom súčte na m-bitové kódové slovo v prvom kóde, pričom uvedené dĺžky časových signálov v bitových intervaloch sa synchronizujú určením frekvencie kanálových bitov zo sériovo prijatého bitového signálu.Method according to claim 1 or 2, characterized in that the transmitted signal coded into n-bit words in the second code is decoded into m-bit words in the first code, wherein the unit states of the signal corresponding to the bits of the transmitted signal in the n-bit code are received in series and presented to the missed means, thus missed unit states of the signal corresponding to the bits are subjected to a logical addition, then the signal bits are serially investigated to detect the sync word, wherein the sync word detection generates a signal corresponding to the starting moment. having a length of the information block Π) of the unit state of the signal corresponding to the information bits and the separation block n of the ₂ unit state of the signal corresponding to the separating bits, the end of each cyclic time signal activating the decoding nj of the most recently received bits after logical addition to the m-bit codeword in the first code, wherein said lengths of time signals at bit intervals are synchronized by determining the frequency of the channel bits from the serially received bit signal. 4. Spôsob podľa ktoréhokoľvek z nárokov 1 až 3, vyznačujúci sa tým, že n, = n = 14, n₂= 3 am = 8.Method according to any one of claims 1 to 3, characterized in that n, = n = 14, n ₂ = 3 and m = 8. 5. Zapojenie na uskutočňovanie spôsobu podľa ktoréhokoľvek z nárokov 1, 2 alebo 4, vyznačujúce sa tým, že obsahuje zdroj (51) m-bitových dátovýeh slov s dátovým výstupom (511), pripojeným k dátovému vstupu (521) kodéra (52) na n-bitové slová, ktorého dátový výstup (523) je spojený s prvou sekciou (54) posledných kódových slov prvého dátového registra (58A), ktorý ďalej obsahuje druhú sekciu (55) pre aktuálne oddeľovacie bloky, pričom táto prvá sekcia (54) má výstup (542) napojený na vstup (561) prvej sekcie (56) pre predchádzajúce oddeľovacie bitové bloky, pričom druhá sekcia (55) prvého dátového registra (56A) má svoj dátový vstup (553) pripojený k dátovému výstupu pamäťovej jednotky (72) oddeľovacích bitových blokov, obsahujúcich pamäť (53), ktorá má štyri druhé výstupy (532) pripojené k multiplexoru (62), ktorého výstup je pripojený k dátovému vstupu (571) druhej sekcie (57) druhého dátového registra (58B), pričom prvá sekcia (54) prvého dátového registra (58A) má prvý výstup (541) spojený s prvým vstupom (691) detektora (69) porušenia kritéria hodnoty d, k a tretí výstup (543) spojený s prvým vstupom (631) detektora (63) hodnoty číslicového súčtu, ktorého druhý vstup (632) jc spojený s prvým výstupom (551) druhej sekcie (55) prvého dátového registra (58A), ktorého druhý výstup (552) je pripojený k druhému vstupu (692) detektora (69), ktorého tretí vstup (693) je pripojený k výstupu (562) prvej sekcie (56) druhého dátového registra (58B), pričom detektor (69) má výstup (694) spojený s prvým vstupom (721) pamäte príznakových bitov, ktorých druhý vstup (722) je pripojený k výstupu (601) generátora (60) druhotného časového signálu, pričom detektor (63) hodnoty číslicového súčtu má výstup (633) pripojený k prvému vstupu (641) pamäte (64) hodnoty číslicového súčtu, ktorého výstup (644) je spojený so vstupom (651) detektora (65) minimálnej hodnoty číslicového súčtu, pričom tento detektor (65) má výstup (652) pripojený k voliacemu vstupu multiplexora (62), pričom generátor (60) druhotného časového signálu má svoje ďalšie výstupy pripojené k vstupu detektora (63) hodnoty číslicového súčtu, detektora (69) porušenia kritéria hodnoty d, k a pamäte (53) a má vstup (602) pripojený k ovládaciemu vedeniu (68) pripojenému k riadiacemu výstupu (661) generátora (66) primárneho časového signálu, pričom toto ovládacie vedenie (68) je ďalej spojené s riadiacim vstupom (523) kodérua(52) a riadiacim vstupom (654) detektora (65) minimálnej hodnoty číslicového súčtu, pričom riadiaci výstup (661) generátora (66) primárneho časového signálu je ďalej spojený s aktivačným vstupom (563) prvej sekcie (56) druhého dátového registra (58B) a aktivačným vstupom (572) druhej sekcie (57), majúcej sériový výstup (573), a pričom generátor (66) primárneho časového signálu má štartovací vstup (662).A wiring for carrying out a method according to any one of claims 1, 2 or 4, characterized in that it comprises a source (51) of m-bit data words with a data output (511) connected to the data input (521) of the encoder (52) on n-bit words whose data output (523) is associated with a first section (54) of the last code words of the first data register (58A), further comprising a second section (55) for the current partitioning blocks, the first section (54) having an output (542) coupled to an input (561) of the first section (56) for the previous separation bit blocks, the second section (55) of the first data register (56A) having its data input (553) coupled to the data output of the storage unit (72) bit blocks comprising a memory (53) having four second outputs (532) connected to a multiplexer (62), the output of which is connected to the data input (571) of the second section (57) of the second data register (58B), the first section (54) of the first data register (58A) having a first output (541) associated with a first input (691) of the d-value detector (69), and a third output (543) associated with the first input (631) a digital sum value detector (63), the second input (632) of which is connected to the first output (551) of the second section (55) of the first data register (58A), the second output (552) of which is connected to the second detector input (692) (69), the third input (693) of which is connected to the output (562) of the first section (56) of the second data register (58B), the detector (69) having an output (694) associated with the first flag bit memory input (721), wherein the second input (722) is connected to the output (601) of the secondary time signal generator (60), the digital sum value detector (63) having an output (633) connected to the first input (641) of the digital sum value memory (64). the outlet (644) is connected to the inlet (65) 1) a digital sum minimum detector (65), the detector (65) having an output (652) connected to a multiplexer select input (62), wherein the secondary time signal generator (60) has its other outputs connected to the detector input (63) a digital sum value detector (69) of the d value criterion k and a memory (53) and has an input (602) connected to a control line (68) connected to a control output (661) of a primary time signal generator (66); (68) is further coupled to the control input (523) of the encoder (52) and the control input (654) of the digital sum minimum detector (65), wherein the control output (661) of the primary time signal generator (66) is further coupled to the activation input (563) a first section (56) of a second data register (58B) and an activation input (572) of a second section (57) having a serial output (573), and wherein the primary generator (66) The time signal has a start input (662). 6. Zapojenie podľa nároku 5, vyznačujúce sa tým, že dátový vstup (553) druhej sekcie (55) prvého dátového registra (58A) je spojený s výstupom (531) pamäte (53) oddeľovacích bitových blokov.Connection according to claim 5, characterized in that the data input (553) of the second section (55) of the first data register (58A) is connected to the output (531) of the memory bit block memory (53). 7. Zapojenie podľa nároku 5, vyznačujúce sa tým, že dátový vstup (553) druhej sekcie (55) prvého dátového registra (58A) je spojený s výstupom multiplexora (62).Connection according to claim 5, characterized in that the data input (553) of the second section (55) of the first data register (58A) is connected to the output of the multiplexer (62). 8. Zapojenie podľa nároku 5, vyznačujúce sa tým, že jeho sériový vstup (21) je pripojený k prvému vstupu súčtového obvodu (22) a cez spomaľovaci člen (23) k druhému vstupu súčtového obvodu (22), pričom výstup súčtového obvodu (22) je pripojený k posuvnému registru (24), majúcemu všetky dátové výstupy (241) jeho po sebe na sledujúcich stupňov pripojené ku vstupom (251) detektora (25) synchronizačného slova, pričom iba n, prvého stupňa (241A) je pripojené k dekodéru (81), pričom sériový vstup (21) je ďalej pripojený k synchronizačnému členu (82) bitov, ktorého výstup je pripojený k čítaciemu vstupu (831) čítača (83) cyklov n, + n₂ impulzov, pričom tento čitač (83) cyklov má vstup (832) opätovného nastavenia pripojený k detekčnému výstupu (26) detektora (25) synchronizačného slova, pričom dekodér (81) dátových slov má aktivačný vstup (84) pripojený k výstupu (85) cyklov čítača (83) a pričom dekodér (81) má ďalej m-dátových výstupov (812) m-bitového slova.Connection according to claim 5, characterized in that its serial input (21) is connected to a first input of the summation circuit (22) and via a deceleration member (23) to a second input of the summation circuit (22), the summation circuit output (22) is connected to a shift register (24) having all data outputs (241) of its successive stages connected to inputs (251) of the sync word detector (25), with only n, the first stage (241A) being connected to the decoder (24). 81), wherein the serial input (21) is further coupled to a bit sync member (82), the output of which is coupled to a read input (831) of a pulse counter (83) of n, + n ₂ pulses, said cycle counter (83) having a reset setting input (832) connected to the detection output (26) of the sync word detector (25), the data word decoder (81) having an activation input (84) connected to the cycle output (85) of the counter (83) and the decoder (81) m further m-data outputs (812) m-bit word.