JPH0614617B2

JPH0614617B2 - Binary code decoding device

Info

Publication number: JPH0614617B2
Application number: JP2031316A
Authority: JP
Inventors: コルネリス・アントニー・イミンク; 博司小川; ヤコブ・ゲリット・ネイボア; 健太郎小高
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1980-07-14
Filing date: 1990-02-09
Publication date: 1994-02-23
Anticipated expiration: 2009-02-23
Also published as: YU184983A; ES514656A0; NL186790C; CZ283698B6; TR21421A; AU553880B2; DE3125529C2; PL141705B1; NZ197683A; AT404652B; FR2486740A1; BR8104478A; ZA814164B; GB2083322B; SE8104301L; YU44981B; ES8301563A1; FR2486740B1; SK280683B6; SG77584G

Description

【発明の詳細な説明】本発明は２値符号復号装置に関する。The present invention relates to a binary code decoding device.

２値データ・ビット系列は継続したデータ・ビット・ブ
ロックであって夫々がｍ個のビットを有するものに区分
され、この継続したデータ・ブロックを（ｎ_１＋ｎ_２）
個（ただしｎ_１＋ｎ_２＞ｍ）のチャンネル・ビットから
なる継続したチャンネル・ブロックであってｎ_１個の情
報ビットからなる情報ブロックとｎ_２個の分離ビットか
らなる分離ブロックとからなりこの情報ブロックをこの
分離ブロックで逐一分離するようにしたものに変換する
ようにするとともに、継続する第１の符号“１”のチャ
ンネル・ビットが少なくともｄ個の連続した第２の符号
“０”のチャンネル・ビットにより分離され、第２の符
号“０”のチャンネル・ビットであって連続するものの
数がｋを上まわらないようにした２値符号変換して得た
チャンネル・ビットを復号する復号装置に関し、特に構
成を簡略化しうるようにしたものである。The binary data bit sequence is divided into continuous data bit blocks each having m bits, and this continuous data block is (n ₁ + n ₂ ).
This is a continuous channel block consisting of n (where n ₁ + n ₂ > m) channel bits, which consists of an information block consisting of n ₁ information bits and a separation block consisting of n ₂ separation bits. The block is converted into ones which are separated one by one by this separation block, and the channel bit of the first code "1" that continues is at least d consecutive channels of the second code "0". Decoding device for decoding channel bits obtained by binary code conversion in which the number of consecutive channel bits of the second code “0” that are separated by bits does not exceed k In particular, the configuration can be simplified.

デジタル伝送や磁気及び光学記録再生システムにおいて
は、通常情報をシンボルの系列として伝送したり、記録
したりする。このようなシンボルは一体でアルファベッ
ト（しばしば２値のアルファベット；符号）を構成す
る。２値符号の場合には、一方のシンボル、例えば
“１”をNRZM(NRZ-mark)コードによって２つの磁化の状
態の間の遷移として磁気ディスクやテープに記録し、ま
たは２つのフォーカス状態の間に遷移として光学ディス
クに記録する。そして、他のシンボル“０”をそのよう
な遷移の欠如として記録する。In digital transmission and magnetic and optical recording / reproducing systems, normal information is transmitted or recorded as a series of symbols. Such symbols together form an alphabet (often a binary alphabet; code). In the case of a binary code, one symbol, for example "1", is recorded on a magnetic disk or tape as a transition between two magnetization states by the NRZM (NRZ-mark) code, or between two focus states. Record as a transition to the optical disc. Then, record the other symbol "0" as the absence of such a transition.

あるシステム上の要求の結果、発生するシンボルの系列
に実際にはいくつかの規則が課される。あるシステムで
はセルフ・クロッキングが要求され、このため、伝送し
たり記録したりするシンボルの系列を、検出や周期に用
いられるクロック信号を生成するために、十分な遷移と
して伝送したり記録したりしなければならない。他に
も、ある種のシンボル系列が特別の目的、例えば同期信
号として用いられるので、このようなシンボル系列が情
報信号中に生じないようにすることが要求される。情報
信号中に疑似の同期系列が生じると、同期信号は不明確
になり、この結果、同期の目的に不適切となるのであ
る。さらに、シンボル間の干渉を制限するために遷移間
の間隔がせますぎないようにするということも要求され
る。As a result of certain system requirements, the generated sequence of symbols actually imposes some rules. Some systems require self-clocking, which allows a sequence of symbols to be transmitted or recorded to be transmitted or recorded as enough transitions to generate a clock signal for detection or periodicity. Must. Besides, it is required to prevent such a symbol sequence from occurring in the information signal, because a certain symbol sequence is used for a special purpose, for example, as a synchronization signal. If a pseudo sync sequence occurs in the information signal, the sync signal becomes ambiguous and as a result becomes unsuitable for the purpose of synchronization. Furthermore, it is also required that the intervals between transitions be as tight as possible to limit interference between symbols.

磁気及び光学記録の場合には、遷移間の間隔についての
要求は記録媒体の情報密度とも関連する。なぜならば、
記録媒体上の２つの隣り合う遷移間の所定の最小距離に
おいて、それに記録された信号に対応する最小時間間隔
Ｔminが増大すれば、同じ割合いで情報密度も増大する
からである。要求される最小バンド幅Ｂminも遷移間の
最小距離と関連する一般的な磁気記録チャンネルの場合のように、情報チャ
ンネルが直流を伝送しない場合には、情報チャンネルに
おいてシンボル系列がほとんど直流成分を含まないよう
にする必要がある。In the case of magnetic and optical recording, the requirement for the spacing between transitions is also related to the information density of the recording medium. because,
This is because at a given minimum distance between two adjacent transitions on the recording medium, if the minimum time interval Tmin corresponding to the signal recorded therein increases, the information density also increases at the same rate. The required minimum bandwidth Bmin is also related to the minimum distance between transitions When the information channel does not transmit direct current, as in the case of a general magnetic recording channel, it is necessary to make the symbol sequence in the information channel hardly contain a direct current component.

ところで、最初に述べた方法は第１の参考文献(Tang,D.
T.,Bahl,L.R.,"Block codes for aclass of constraine
d noiseless channels."Information and Control,Vol.
17,no.5,Dec.1970,pp.436-461.)に記載されている。こ
の論文はｄ規則、ｋ規則またはｄ−ｋ規則のｑ値のシン
ボル・ブロックを基礎とするブロック・コードに関する
ものである。ここで、このようなブロックはつぎの要求
を満たす。By the way, the method described at the beginning is based on the first reference (Tang, D.
T., Bahl, LR, "Block codes for aclass of constraine
d noiseless channels. "Information and Control, Vol.
17, no. 5, Dec. 1970, pp. 436-461.). This paper is concerned with block codes based on q-valued symbol blocks of the d-rule, k-rule or d-k rule. Here, such a block fulfills the following requirements.

(a)ｄ規則：２個の“１”が少なくとも連続したｄ個の
“０”の列で分離されること。(a) d rule: Two "1" s are separated by at least d consecutive "0" s.

(b)ｋ規則：連続した“０”からなる列の最大長がｋで
あること。(b) k rule: the maximum length of a sequence of consecutive "0" is k.

例えば、２値データ・ビットの系列を、連続したブロッ
クに分割する。これらのブロックは夫々ｍ個のビットを
有する。これらｍ個のビットからなるデータ・ブロック
は、ｎ個の情報ビットからなる情報ブロックに変換され
る（ただしｎ＞ｍ）。ここで、ｎ＞ｍであるから、ｎ個
の情報ビットからなる組み合わせの数は、実現しうるデ
ータ・ブロックの数、２^ｍを上まわる。例えば、伝送し
たり記録したりする情報ブロックにｄ規則が要求される
とすると、２^ｎ個のデータ・ブロックと、実現しうる２
^ｍ個から選んだ同様の２^ｍの情報ブロックとの間の対応
付けは、ｄ規則を満たす情報ブロックについて対応付け
がなされるように選ばれる。For example, a sequence of binary data bits is divided into consecutive blocks. Each of these blocks has m bits. The data block consisting of these m bits is converted into an information block consisting of n information bits (where n> m). Here, since n> m, the number of combinations of n information bits exceeds the number of achievable data blocks, 2 ^m . For example, if the d rule is required for information blocks to be transmitted or recorded, 2 ⁿ data blocks and 2 possible
Correspondence between the same 2 ^m information blocks selected from ^m pieces is selected so that the correspondence is made for the information blocks that satisfy the d rule.

上述の第１の参考文献の第439頁の表１によれば、ブロ
ックの長さ(n)及び課される要求ｄに応じてどのくらい
多くの情報ブロックがあるかがわかる。そして、最小距
離ｄが１の条件のもとでは、長さｎが４の情報ビット・
ブロックは８個ある。この結果、長さｍが３のデータ・
ブロック（２^３＝８データ・ワード）はつぎの情報ブロ
ックで表わされる。即ち、長さｎが４の情報ビットを有
する情報ブロックであって、その中の隣り合う“１”の
シンボルの間に少なくとも１個の“０”のシンボルを配
するものである。例えば、このようなコーディングは以
下のとおりである。ここで、矢印は一方のブロックが
他方のブロックに対応すること、及びその逆を示す。Table 1 on page 439 of the above-mentioned first reference shows how many information blocks there are, depending on the length (n) of the block and the demand d imposed. Then, under the condition that the minimum distance d is 1, the information bit of length n is 4
There are eight blocks. As a result, data with a length m of 3
A block (2 ³ = 8 data words) is represented by the next block of information. That is, it is an information block having a length n of 4 information bits, and at least one "0" symbol is arranged between adjacent "1" symbols in the information block. For example, such coding is as follows: Here, the arrows indicate that one block corresponds to the other block and vice versa.

０００００００００１０００１０１０００１００１１０１００１０００１０１１０１１０００１１０１００１１１１１０１０ところで、情報ブロックをつなげたときに、ときどき、
ある要求、例えばｄ規則の要求を他の手段を用いること
なしには満たしえないことがある。そこで上述の論文に
おいては、情報ブロック間に分離ビットを設けることが
提案されている。ｄ規則が要求されている場合には、ｄ
ビットの“０”からなる分離ブロックが有効である。ｄ
が１である上述の例では、１個の分離ビット（“０”）
で十分である。３個のデータ・ビットからなるデータ・
ブロックを（４＋１）個のチャンネル・ビットにより変
換すればよい。By the way, when the information blocks are connected, sometimes, when the information blocks are connected,
It is possible that a requirement, such as that of the d-rule, cannot be met without the use of other means. Therefore, in the above paper, it is proposed to provide a separation bit between information blocks. d if the d rule is required
A separate block consisting of bit "0" is valid. d
In the above example in which is 1, one separation bit (“0”)
Is enough. Data consisting of 3 data bits
A block may be converted by (4 + 1) channel bits.

このような変換方法は、チャンネル・ビット列の周波数
スペクトラムの低周波成分（直流分も含む）がむしろ大
きい点で不利である。また、変換器（変調器及び復調
器）、特に復調器が複雑化するという難点もある。Such a conversion method is disadvantageous in that the low-frequency component (including the DC component) of the frequency spectrum of the channel bit string is rather large. Further, there is a problem that the converter (modulator and demodulator), especially the demodulator becomes complicated.

最初の問題点に関しては、第２の参考文献(Patel,A.M.,
"Charge-constrained byte-oriented(0,3)code",IBM Te
cknical Disclosure Bulletin,Vol.19,Nr.7.Dec.1976,p
p.2715-2717.)において、いわゆる反転または非反転結
合でチャンネル・ブロックを連結すると、ｄ−ｋ規則の
コードの直流不平衡を制限することができることが示さ
れている。この場合、今までのチャンネル・ブロックの
直流不平衡を減ずるように、その時点でのチャンネル・
ブロックの極性が選ばれるのである。しかしながら、こ
こではｄ−ｋ規則に反しないように情報ブロックを結合
できるというｄ−ｋ規則のコードが考えられるので、ｄ
−ｋ規則のために分離ビットを付加する必要がなくな
る。For the first issue, see the second reference (Patel, AM,
"Charge-constrained byte-oriented (0,3) code", IBM Te
cknical Disclosure Bulletin, Vol.19, Nr.7.Dec.1976, p
(p.2715-2717.), it is shown that connecting the block of channels by so-called inverting or non-inverting coupling can limit the DC imbalance of the dk rule code. In this case, to reduce the DC imbalance of the existing channel block,
The polarity of the block is chosen. However, since a code of the dk rule that the information blocks can be combined so as not to violate the dk rule is conceivable here, d
Eliminates the need to add a separate bit for the -k rule.

本発明はこのような事情を考慮してなされたものであ
り、２値データ・ビット系列を２値チャンネル・ビット
系列に変換した２値符号を復号するのに用いる復号装置
を簡易に構成しうるようにするものである。The present invention has been made in consideration of such circumstances, and a decoding device used for decoding a binary code obtained by converting a binary data bit sequence into a binary channel bit sequence can be easily configured. To do so.

以下、本発明の一実施例について第１図を参照しながら
説明しよう。An embodiment of the present invention will be described below with reference to FIG.

第１図は、２値データ・ビット列を２値チャンネル・ビ
ット例に変換する方法を説明するためのもので数ビット
系列を示している。この第１図において、２値データ・
ビット列は連続するブロックに区分されている。これら
データ・ブロックの夫々はｍ個のビットから成る。本例
では、以降の説明及び図面においてｍを８に選ぶ。同様
のことが他のｍの値についても適用できる。ｍ個のビッ
トからなるデータ・ブロックＢＤ_ｉは一般に２^ｍ個の実
現しうるビット系列の１つである。FIG. 1 is for explaining a method of converting a binary data bit string into an example of binary channel bits, and shows several bit sequences. In FIG. 1, binary data
The bit string is divided into consecutive blocks. Each of these data blocks consists of m bits. In this example, m is selected to be 8 in the following description and drawings. The same applies for other values of m. A data block BD _i consisting of m bits is generally one of 2 ^m possible bit sequences.

そのようなビット系列は光学または磁気記録を直接に行
う場合には不向きであり、また他のいくつかの理由から
も適切ではない。すなわち、２つのシンボル“１”は例
えば一方の磁化の方向から他方の磁化の方向への遷移と
して、またはピットへの遷移として記録媒体に記録さ
れ、そして、このようなシンボル“１”が相前後したと
きには、それら遷移が相互干渉の点から接近しすぎない
ようにしなければならない。このことは、情報密度を制
限する。また、同時に、連続する遷移の最小間隔Ｔmin
が小さいほど、ビット列を伝送したり記録したりするた
めに要求される最小ビット幅Ｂminが増大する（Ｂmin＝
１／２Ｔmin）ことも考慮する必要がある。もう１つ、
データ伝送や光学または磁気記録システムにおいて課さ
れる要求は、伝送された信号から、同期を行うために使
用されるクロックを再生しうる程度に十分な遷移がビッ
ト系列に必要であるとうことである。１つのブロックが
ｍ個の“０”を有し、先行するブロックが多数の“０”
で終り、そして次のブロックが多数の“０”で始まる最
悪の場合には、クロックを抽出できないおそれがある。Such bit sequences are unsuitable for direct optical or magnetic recording and are not suitable for several other reasons. That is, two symbols "1" are recorded on the recording medium as a transition from one magnetization direction to the other magnetization direction or as a transition to a pit. If so, then the transitions must not be too close in terms of mutual interference. This limits the information density. At the same time, the minimum interval Tmin between consecutive transitions
Is smaller, the minimum bit width Bmin required for transmitting or recording a bit string increases (Bmin =
It is also necessary to consider that (1/2 Tmin). Another one,
A requirement imposed in data transmission and optical or magnetic recording systems is that the bit sequence must have enough transitions from the transmitted signal to recover the clock used for synchronization. . One block has m "0s" and the preceding block has many "0s".
In the worst case, which ends with and the next block starts with a number of "0" s, the clock may not be extracted.

例えば、磁気記録媒体のように直流を伝送しない情報媒
体は、さらに、記録されるべきデータ列が、できうるか
ぎり少ない直流成分を有するという要求を、満足させる
必要がある。光学記録では、サーボコントロールの観点
から、データフペクトラムの低周波成分が最大限抑圧さ
れるということが要求される。加えて、直流成分が少な
くなればなるほど、復調を簡素化することができる。For example, an information medium that does not transmit direct current, such as a magnetic recording medium, needs to further satisfy the requirement that the data string to be recorded has a direct current component that is as small as possible. In optical recording, from the viewpoint of servo control, it is required that the low frequency components of the data spectrum be suppressed to the maximum. In addition, demodulation can be simplified as the DC component decreases.

上述の理由や他の理由から、データ・ビットを媒体を介
して伝送したり、記録したりするまえに、いわゆるチャ
ンネル・コーディングがデータ・ビットにつき実行され
る。ブロック・コーディングの場合では（第１の参考文
献）、夫々ｍ個のビットを含むデータ・ブロックが夫々
ｎ_１個の情報ビットを含む情報ブロックとしてコード化
される。第１図はデータ・ブロックＢＤ_ｉがどのように
情報ブロックＢＩ_ｉに変換されるかを示す。本例では、
以降の説明及び図において、ｎ_１を14に選ぶ。ｎ_１はｍ
より大であるので、ｎ_１ビットで形成されうるすべての
組み合わせが用いられるわけではない。媒体に適用する
に際し不適当な組み合わせは用いない。そして、本例で
は要求されているデータ・ワードからチャンネル・ワー
ドへの一対一対応ゆえに、考えうる16000を越える伝送
ワードの中から256ワードのみが選択される。従って、
いくつかの要求をチャンネル・ワードに課すことができ
る。１つの要求は、ｎ_１個の情報ビットからなる同一の
ブロック内で、隣り合う２個の第１の符号、即ち“１”
の情報ビットの間に少なくともｄ個の連続した第２の符
号、即ち“０”の情報ビットが存在するとういものであ
る。第１の参考文献の第439頁の表１はｄの値に応じて
そのような２値ワードがどのくらい多くあるかを示して
いる。この表によれば、ｎ_１＝14とすると、隣り合う
“１”のビット間に少なくとも２ビット“０”を有する
ワードが277あることが明らかである。８個のエーワ・
ビットのブロックをコード化する場合、それらデータ・
ビットの組み合わせは256（＝２^８）である。そして、1
4個のチャンネル・ビットのブロックであるから、ｄ＝
２とする要求は十分に満たされる。For the reasons mentioned above and other reasons, so-called channel coding is performed on the data bits before they are transmitted or recorded over the medium. In the case of block coding (first reference), a data block containing m bits each is coded as an information block containing n ₁ information bits each. FIG. 1 shows how a data block BD _i is converted into an information block BI _i . In this example,
In the following description and figures, n ₁ is selected as 14. n ₁ is m
Since it is larger, not all combinations that can be formed with n ₁ bits are used. Do not use improper combinations when applied to media. And, in this example, only 256 words are selected from over 16,000 possible transmission words because of the one-to-one correspondence of the required data words to channel words. Therefore,
Some requirements can be imposed on the channel word. One request is two adjacent first codes, ie, “1”, in the same block consisting of n ₁ information bits.
It is considered that there are at least d consecutive second codes, that is, "0" information bits between the information bits. Table 1 on page 439 of the first reference shows how many such binary words are there, depending on the value of d. From this table, it is clear that, given that n ₁ = 14, there are 277 words with at least 2 bits “0” between adjacent “1” bits. 8 aw
If you encode a block of bits,
The number of bit combinations is 256 (= 2 ⁸ ). And 1
Since it is a block of 4 channel bits, d =
The requirement of 2 is sufficiently satisfied.

同様なｄ規則の要求が単にｎ_１ビットのブロック内に限
り課されるのでなく２つの隣り合うブロックの境界にも
課される場合には、他の方法なしに情報ビットのブロッ
クを連結することができない。この目的に対し、第１の
参考文型は第451頁でチャンネル・ブロック間に１以上
の分離ビットを含まないことを提案している。少なくと
もｄと同数個の“０”の分離ビットが含ませられれば、
ｄ規則が満たされることは容易に理解できる。第１図
は、チャンネル・ブロックＢＣ_ｉが情報ブロックＢＩ_ｉ
と分離ブロックＢＳ_ｉとからなることを示す。分離ブロ
ックはｎ_２ビットからなる。そのため、チャンネルブロ
ックＢＣ_ｉは（ｎ_１＋ｎ_２）個のビットからなる。本例
では、特に明記しないかぎり、以降の説明及び図におい
てｎ_２を３に選ぶ。Concatenate blocks of information bits without any other means if a similar d-rule requirement is not imposed only within a block of n ₁ bits, but also at the boundary of two adjacent blocks. I can't. To this end, the first reference sentence on page 451 proposes not to include more than one separating bit between channel blocks. If at least as many separation bits as “0” are included,
It can be easily understood that the d rule is satisfied. In FIG. 1, the channel block BC _i is the information block BI _i.
And a separated block BS _i . The separation block consists of n ₂ bits. Therefore, the channel block BC _i is composed of (n ₁ + n ₂ ) bits. In this example, n ₂ is selected as 3 in the following description and drawings unless otherwise specified.

可能なかぎり正確にクロックを生成させるためには、さ
らに、１個の情報ブロック内で隣り合う２個の“１”の
ビットの間に連続する“０”のビットの個数が最大で予
め決められた値ｋにとどまることが要求される。ｍを
８、ｎ_１を14とする本例では、ｄ＝２を満たす277個の
ワードから、例えばｋが非常に大きいワードを削除する
ことができる。ｋを10に抑えることができることは明ら
かである。従って、夫々８（一般にはｍ）個のデータ・
ビットからなる２^８（一般には２^ｍ）個のブロックの集
合が同様に２^８（一般には２^ｍ）個の情報ブロックの集
合と一対一に対応する。これら情報ブロックは、実現し
うる２¹⁴（一般には２ⁿ¹）個の情報ブロックの中から選
ばれたものである。このことは、１つには、ｄ＝２及び
ｋ＝10というような条件が課されることに起因する（一
般にはｄ−ｋ規則）。データ・ブロックのいずれを情報
ブロックのいずれに対応させるかは依然選択にゆだねら
れている。上述第１の参考文献では、データ・ビットか
ら情報ビットへの番号変換は数学的に閉じられたフォー
ムで明白に決定されている。なるほど、このような変換
は原理的に採用しうる。ただ、本例では以降さらに説明
するようにこれと異なる関係付が選ばれる。In order to generate a clock as accurately as possible, the number of consecutive “0” bits between two adjacent “1” bits in one information block is predetermined at maximum. It is required to stay at the value k. In this example in which m is 8 and n ₁ is 14, it is possible to delete a word having a very large k, for example, from 277 words satisfying d = 2. It is clear that k can be suppressed to 10. Therefore, 8 (generally m) pieces of data
2 ⁸ consisting of bits ^(typically the 2 ^m) pieces of the set of blocks as well ^(generally 2 ^m) 2 ⁸ one-to-one correspondence with the set of pieces of information blocks. These information blocks are selected from the 2 ¹⁴ (generally 2 ⁿ¹ ) information blocks that can be realized. This is due in part to the imposition of conditions such as d = 2 and k = 10 (generally dk rules). Which of the data blocks corresponds to which of the information blocks remains a matter of choice. In the above-mentioned first reference, the number conversion of data bits to information bits is unambiguously determined in a mathematically closed form. Indeed, such a conversion can be adopted in principle. However, in this example, a relationship different from this is selected, as will be described further below.

情報ブロックＢＩ_ｉ間に分離ブロックを配置したときの
み、ｋ規則を満たすようにチャンネル・ブロックＢＩ_ｉ
を連げることができる。また、このことはｄ規則につい
ても適用できる。ｄ規則の要求及びｋ規則の要求は互い
に背反するものではなく、むしろ相補的であるので、そ
のような目的を達成するために原則として夫々ｎ_２ビッ
トからなる同一の分離ブロックを用いることができる。
従って、ある分離ブロックに先行する“０”のビット数
と、その分離ブロックに続く“０”のビット数と、分離
ブロックのｎ_２ビット（“０”）自体の合計がｋの値を
上まわるときには、“０”の系列をｋビットを超えない
系列に分けるために、分離ビットの“０”のビットのう
ちの少なくとも１つを“１”のビットに置きかえなけれ
ばならない。Only when the separation block is arranged between the information blocks BI _i , the channel block BI _i is satisfied so as to satisfy the k rule.
Can be connected. This also applies to the d rule. Since the requirements of the d-rule and the requirements of the k-rule are not mutually exclusive, but rather complementary, in principle the same separating block of n ₂ bits each can be used to achieve such an objective. .
Therefore, the sum of the number of bits of "0" preceding a certain separation block, the number of bits of "0" following the separation block, and n ₂ bits ("0") itself of the separation block exceeds the value of k. At times, in order to divide a sequence of "0" into a sequence that does not exceed k bits, at least one of the separation bits "0" must be replaced with a "1" bit.

ｄ−ｋ規則の要求を確実に満たすという役割に加えて、
分離ブロックは直流不平衡を小さくするために用いるこ
とができる。このことは、情報ブロックを連結する際に
ある場合には予め定められたフォーマットのブロックが
規定されるが、多くの場合には分離ブロックのフォーマ
ットには何も条件が課されることがないか、もしくは限
られた条件のみが課されるということがわかれば、容易
に理解しうる。このようにして生じる自由度は直流不平
衡を小さくするために利用される。In addition to its role of ensuring that the requirements of the dk rule are met,
Separation blocks can be used to reduce DC imbalance. This means that when concatenating the information blocks, a block of a predetermined format is specified, but in many cases, no condition is imposed on the format of the separated block. Or, if you know that only limited conditions are imposed, you can easily understand. The degrees of freedom thus generated are used to reduce the DC imbalance.

直流不平衡の発生や増大は以下のように説明される。第
１図に示すような情報ブロックＢＩ_１が記録媒体に例え
ばＮＲ_ｚマーク・フォーマットで記録されるとする。こ
のフォーマットでは、“１”は対応するビットセルの最
初での遷移としてマークされる。“０”のときには遷移
が記録されない。ＢＩ_１で示されるビット系列はＷＦで
指示される形状となる。そして、このような形状とし
て、そのビット系列は記録媒体に記録される。今考えて
いる系列で正レベルは負レベルより長いので、この系列
は直流不平衡を有する。デジタル総和(degital sum val
ue)は直流不平衡を決定する目安としてよく用いられ
る。波形のレベルを夫々ＷＦ＋１及び−１とすると、デ
ジタル総和は波形を系列に沿って積分したものに等しく
なる。そして、第１図Ｂで示す例ではデジタル総和＋６
Ｔになる。ただし、Ｔはビット間隔の長さである。も
し、このような系列が繰り返されるとすると、直流不平
衡が生じる。一般に、この直流不平衡は基線の変動を引
き起こし、実効的なＳ／Ｎを低下させる。そして、Ｓ／
Ｎの低下の結果、記録されている信号の検出の精度が低
下する。The generation and increase of DC imbalance is explained as follows. It is assumed that the information block BI ₁ as shown in FIG. ₁ is recorded on the recording medium in the NR _z mark format, for example. In this format, a "1" is marked as the first transition of the corresponding bit cell. When it is "0", no transition is recorded. The bit sequence indicated by BI ₁ has the shape indicated by WF. Then, with such a shape, the bit sequence is recorded on the recording medium. Since the positive level is longer than the negative level in the series under consideration, this series has a DC imbalance. Digital sum val
ue) is often used as a guide for determining DC imbalance. Letting the levels of the waveform be WF + 1 and -1, respectively, the digital sum is equal to the integral of the waveform along the sequence. Then, in the example shown in FIG. 1B, the digital sum +6
Become T. However, T is the length of the bit interval. If such a sequence is repeated, DC imbalance will occur. In general, this DC imbalance causes fluctuations in the baseline and reduces the effective S / N. And S /
As a result of the reduction of N, the accuracy of detection of the recorded signal is reduced.

直流不平衡を制限するために、分離ブロックＢＳ_１はつ
ぎのように利用される。今、あるデジタル・ブロックＢ
Ｄ_ｉが供給されたとする。このデータ・ブロックＢＤ_ｉ
は例えば記録装置に記録されているテーブルによって情
報ブロックＢＩ_ｉに変換される。こののち、一組の実現
しうるチャンネル・ブロックが生成させられる。このブ
ロックは（ｎ_１＋ｎ_２）個のビットを有する。これらす
べてのブロックは同様の情報ブロック（第１図Ｂのビッ
ト・セル(1)〜(14)）に、ｎ_２個の分離ビット（第１図
Ｂのビット・セル(15),(16),(17)）からなる実現しうる
ビットの組み合わせを加えてなるものである。この結
果、第１図Ｂで示される例では、実現しうる８（＝
２ⁿⁱ）個のチャンネル・ブロックからなる集合が形成さ
れる。こののち、原則的には任意な手順として、実現し
うるチャンネル・ブロックの夫々についてつぎのパラメ
ータが決定される。To limit the DC imbalance, the isolation block BS ₁ is used as follows. Now there is Digital Block B
It is assumed that D _i is supplied. This data block BD _i
Is converted into an information block BI _i by a table recorded in the recording device, for example. After this, a set of feasible channel blocks is generated. This block has (n ₁ + n ₂ ) bits. All these blocks have the same information block (bit cells (1) to (14) in FIG. 1B) with n ₂ separate bits (bit cells (15), (16) in FIG. 1B). , (17)), which is a combination of possible bit combinations. As a result, in the example shown in FIG. 1B, 8 (=
A set of 2 ⁿⁱ ) channel blocks is formed. After this, the following parameters are determined for each possible channel block, in principle as an arbitrary procedure.

a)当該実現しうるチャンネル・ブロックについて先行す
るチャンネル・ブロックの観点から、ｄ規則及びｋ規則
の要求が今の分離ブロックのフォーマットと矛盾しない
かどうかを判断する。a) Determine whether the requirements of the d-rule and k-rule are consistent with the format of the current separation block in terms of the preceding channel block for the realizable channel block.

b)当該実現しうるチャンネル・ブロックについてデジタ
ル総和を決定する。b) Determine the digital summation for the possible channel blocks.

第１の表示信号は、ｄ規則やｋ規則の要求と矛盾しない
実現しうるチャンネル・ブロックごとに発生させられ
る。コード・パラメータを選べば、少なくとも１個の実
現しうる情報ブロックについてそのような表示信号を発
生させることができる。最後に、第１の表示信号が発生
させられている実現しうるチャンネル・ブロックのなか
から、例えばデジタル総和の絶対値が一番小さなチャン
ネル・ブロックが選ばれる。ただし、より一層良い方法
は、先行するチャンネル・ブロックのデジタル総和を累
積することである。そして、累積したデジタル総和の絶
対値が減少するようなブロックを、次に伝送するのに最
適なチャンネル・ブロックの中から選ぶことである。こ
のように選択されたワードは伝送されたり、記録された
りする。The first indicator signal is generated for each feasible channel block consistent with the requirements of the d-rule and the k-rule. The choice of code parameters makes it possible to generate such an indication signal for at least one possible information block. Finally, of the possible channel blocks in which the first display signal is generated, for example, the channel block having the smallest absolute value of the digital sum is selected. However, a much better way is to accumulate the digital sums of the preceding channel blocks. Then, a block in which the absolute value of the accumulated digital sum is reduced is selected from the optimum channel blocks for the next transmission. The words thus selected can be transmitted or recorded.

この方法の利点の１つは、他の目的に必要とされる分離
ビットを、直流不平衡を制限するという目的のためにも
簡易に用いることである。加えて、伝送される信号の干
渉の分離ブロックまでに制限され、情報ブロックまで波
及しないという利点もある（ここで、伝送され、あるい
は記録されるべき波形の極性を無視する）。読み出され
た記録信号の復調は情報ビットについてのみ行われる。
分離ビットを考慮しないですむ。One of the advantages of this method is that the isolation bits needed for other purposes are also easily used for the purpose of limiting DC imbalance. In addition, it has the advantage that it is limited to the isolated block of interference of the transmitted signal and does not propagate to the information block (here ignoring the polarity of the waveform to be transmitted or recorded). Demodulation of the read recording signal is performed only on the information bits.
It is not necessary to consider the separation bit.

つぎに、本発明に係る符号変換方法の他の実施例につい
て説明しよう。第２図はこの方法のいくつかの他の実施
例を示す。第２図Ａはチャンネル・ブロック‥‥、ＢＣ
_i-1，ＢＣ_ｉ，ＢＣ_i+1，‥‥の系列を示す。これらブロ
ックは夫々予め定められた（ｎ_１＋ｎ_２）個のビットを
有する。チャンネル・ブロックの夫々は、ｎ_１ビットか
らなる情報ブロックと、ｎ_２ビットからなる分離ブロッ
ク‥‥ＢＳ_i-1，ＢＳ_ｉ，ＢＳ_i+1，‥‥とを有する。Next, another embodiment of the code conversion method according to the present invention will be described. FIG. 2 shows some other embodiments of this method. Figure 2A shows a channel block, BC
_i−1 , BC _i , BC _{i + 1} , ... Each of these blocks has a predetermined (n ₁ + n ₂ ) number of bits. Each of the channel blocks has an information block made up of n ₁ bits and a separation block made up of n ₂ bits ... BS _i−1 , BS _i , BS _{i + 1} .

この実施例では、直流下平衡な数ブロックを通して求め
られる。例えば、第２図Ａに示すように２個のチャンネ
ル・ブロックＢＣ_ｉ，ＢＣ_I+1の間で求められる。この
直流不平衡は第１図例について記述した方法と同様な方
法で求められる。ただし、実現しうるスーパ・ブロック
のフォーマットが夫々のスーパ・ブロックＳＢＣ_ｉごと
に形成されることを条件とする。すなわち、ブロックＢ
Ｃ_ｉ，ＢＣ_i+1についての情報ブロックに、ブロックＢ
Ｓ_ｉ，ＢＳ_i+2の２個分の分離ビットから生成されうる
実現しうる組み合わせが付加される。こののち、直流不
平衡を最小とする組み合わせがそのような集合から選ば
れる。この方法はつぎのような利点を有する。即ち、先
立った１以上のチャンネル・ブロックを考慮され、調製
が最適であるので、残留直流不平衡はより均一となるの
である。In this embodiment, it is obtained through several blocks balanced under DC. For example, as shown in FIG. 2A, it is obtained between two channel blocks BC _i and BC _{I + 1} . This DC imbalance is obtained by a method similar to the method described for the example in FIG. However, it is a condition that a feasible super block format is formed for each super block SBC _i . That is, block B
In the information block for C _i , BC _{i + 1} , the block B
A feasible combination that can be generated from two separate bits of S _i , BS _{i + 2} is added. After this, the combination that minimizes the DC imbalance is selected from such a set. This method has the following advantages. That is, the residual DC imbalance will be more uniform, since one or more previous channel blocks will be considered and the preparation is optimal.

この方法のより好ましい変形例は、顕著な特徴を有す
る。この特徴は、直流不平衡が最小化されたのちにのみ
スーパ・ブロックＳＢＣ_ｉ（第２図Ａ）が１個のチャン
ネル・ブロック分移行させられることである。このこと
は、スーパ・ブロックＳＢＣ_ｉの一部をなすブロックＢ
Ｃ_ｉ（第２図Ａ）は処理され、つぎのスーパ・ブロック
ＳＢＣ_i+1（図示略）は、上述のように直流不平衡が最
小化されたブロックＢＣ_i+1とブロックＢＣ_i+2（図示
略）からなる。そして、ブロックＢＣ_i+1はスーパ・ブ
ロックＳＢＣ_ｉ及び次のスーパ・ブロックＳＢＣ_i+1の
双方の一部となる。そこで、スーパ・ブロックＳＢＣ_ｉ
についてのブロックＢＳ_i+1の分離ビットの暫定的な選
択を、スーパ・ブロックＳＢＣ_i+1についての最終的な
選択と全く異ならせることができる。ブロックの夫々は
数度にわたり評価されるので（本例では２度）、直流不
平衡及び雑音の影響はより減少させられる。A more preferred variant of this method has salient features. This feature is that the super block SBC _i (FIG. 2A) is shifted by one channel block only after the DC imbalance is minimized. This means that block B, which is part of super block SBC _i
C _i (FIG. 2A) is processed, and the next super block SBC _{i + 1} (not shown) is the block BC _{i + 1} and the block BC _{i + 2 in} which the DC imbalance is minimized as described above. (Not shown). The block BC _{i + 1 then} becomes part of both the super block SBC _i and the next super block SBC _{i + 1} . So, super block SBC _i
The tentative choice of the separating bits of the block BS _{i + 1} for the block B _{i i} can be quite different from the final choice for the super block SBC _{i + 1} . Since each of the blocks is evaluated several times (twice in this example), the effects of DC imbalance and noise are further reduced.

第２図Ｂは他の実施例を示す。この実施例では同時にい
くつかのブロック（ＳＢＣ_ｊ）について直流不平衡が決
定される。例えば第２図Ｂに示すように４個のチャンネ
ル・ブロックＢＣ_ｊ ⁽¹⁾，ＢＣ_ｊ ⁽²⁾，ＢＣ_ｊ ⁽³⁾，ＢＣ
_ｊ ⁽⁴⁾についてである。これらチャンネル・ブロックは
予め定めた数、ｎ_１個の情報ビットを有する。しかし、
チャンネル・ビットの夫々について、分離ブロックＢＳ
_ｊ ⁽¹⁾，ＢＳ_ｊ ⁽²⁾，ＢＳ_ｊ ⁽³⁾，ＢＳ_ｊ ⁽⁴⁾の夫々の分離
ビットの個数は同一でない。情報ビットの個数は例えば
14にまでのぼらせることができ、分離ブロックＢＳ_ｊ
⁽¹⁾，ＢＳ_ｊ ⁽²⁾，ＢＳ_ｊ ⁽³⁾の分離ビットの個数は夫々
２にでき、分離ブロックＢＳ_ｊ ⁽⁴⁾の分離ビットの個数
は６にできる。直流不平衡は第２図Ａ例につき述べたも
のと同一の方法で決定する。FIG. 2B shows another embodiment. In this embodiment, DC imbalance is determined for several blocks (SBC _j ) at the same time. For example, as shown in FIG. 2B, four channel blocks BC _j ⁽¹⁾ , BC _j ⁽²⁾ , BC _j ⁽³⁾ , BC
_j ⁽⁴⁾ . These channel blocks have a predetermined number of n ₁ information bits. But,
Separate block BS for each channel bit
The number of separation bits of _j ⁽¹⁾ , BS _j ⁽²⁾ , BS _j ⁽³⁾ , and BS _j ⁽⁴⁾ is not the same. The number of information bits is, for example,
Up to 14 separate blocks BS _j
The number of separation bits of ⁽¹⁾ , BS _j ⁽²⁾ , and BS _j ⁽³⁾ can be 2, and the number of separation bits of the separation block BS _j ⁽⁴⁾ can be 6. DC imbalance is determined in the same manner as described for the example of Figure 2A.

上述した利点はこの場合にも得ることができる。そし
て、この利点に加えて、比較的長い分離ブロックを用い
られればそれだけ直流不平衡を減少させることができる
という利点を、本例は有する。より具体的には、夫々の
チャンネル・ブロックが等しい個数、例えば３個のビッ
トを有するチャンネル・ビット系列の残留直流不平衡
は、夫々の分離ブロックが平衡３ビット、ただし２対２
対２対６で分割されるビットを有するチャンネル・ビッ
ト系列の残留直流不平衡よりも大きいのである。The advantages mentioned above can also be obtained in this case. In addition to this advantage, the present example has an advantage that the DC imbalance can be reduced by using a relatively long separation block. More specifically, the residual DC imbalance of a channel bit sequence having an equal number of respective channel blocks, for example 3 bits, is the case where each separate block is balanced 3 bits, but 2 to 2.
It is greater than the residual DC imbalance of the channel bit sequence with bits divided by 2 to 6.

本例方法の役割や関連状態の上述時系列は例えば市場で
入手可能なマイクロプロセッサや対応する記録装置や周
辺装置等の一般的な順序論理回路によって実現できるこ
とに留意して欲しい。第３図はそのような動作のフロー
チャートを示す。つぎの説明では、コーディング方法の
役割や状態を時系列として示すステップの注釈を用い
る。Ａ欄は参照符号を示す。Ｂ欄は注釈を示す。Ｃ欄は
対応するステップについての説明分を示す。It should be noted that the above-mentioned time series of the roles and related states of the method of this example can be realized by a general sequential logic circuit such as a commercially available microprocessor or corresponding recording device or peripheral device. FIG. 3 shows a flowchart of such operation. In the following description, the annotations of steps showing the roles and states of the coding method as a time series are used. Column A indicates a reference numeral. Column B shows annotations. Column C shows a description of the corresponding steps.

以上述べたフローチャートは第１図例に適用される。そ
して、すでに述べた変更を考慮に入れれば、対応するフ
ローチャートを第２図例にも適用し得る。 The flowchart described above is applied to the example of FIG. Then, taking into account the changes already mentioned, the corresponding flow chart can also be applied to the example of FIG.

本例においては斯る伝送され、または記録されたチャン
ネル・ビット系列を復調するに際して情報ビット及び分
離ビットを区別するために、（ｎ_３＋ｎ_４）個のビット
をチャンネル・ブロック系列に含ませる。ここでｎ_３個
は同期情報ビットであり、ｎ_４個は同期分離ビットであ
る。同期ブロックは、例えば予め定められた数の情報ブ
ロック及び分離ブロックごとに挿入させられる。このワ
ードが検出されたのちに、情報ビットがどのビット位置
にあるか、そして分離ビットがどのビット位置にあるか
を知ることができる。In the present example, (n ₃ + n ₄ ) bits are included in the channel block sequence in order to distinguish the information bits and the separation bits when demodulating the transmitted or recorded channel bit sequence. Here, n ₃ pieces are synchronization information bits, and n ₄ pieces are synchronization separation bits. The synchronization block is inserted, for example, for every predetermined number of information blocks and separation blocks. After this word is detected, it is possible to know at which bit position the information bit is and at which bit position the separation bit is.

そこで、何らかの手段で同期ワードが情報ブロック及び
分離ブロックの所定のビット系列と紛れないようにする
必要がある。この目的を達成するために、同期ビット、
すなわち、情報ビット系列や分離ビット系列にない同期
ビットからなる特殊のブロックを選ぶことができる。ｄ
規則やｋ規則を満たさない系列は、このような目的を達
成するうえでさほど有用ではない。なぜならば、そのよ
うな場合、情報密度やセルフ・クロック特性は悪影響を
受けるからである。しかし、このような選択は、ｄ規則
やｋ規則を満たす系列のグループ内に制限される。Therefore, it is necessary to prevent the synchronization word from being confused with the predetermined bit sequence of the information block and the separation block by some means. To achieve this goal, a sync bit,
That is, it is possible to select a special block composed of synchronization bits that are not in the information bit series or the separated bit series. d
Sequences that do not meet the rules or k-rules are not very useful in achieving such goals. This is because the information density and the self-clock characteristic are adversely affected in such a case. However, such choices are restricted to groups of sequences that satisfy the d and k rules.

そこで、他の方法が提案される。前後する２ビットの
“１”の間にｓビットの“０”を含む系列であって連続
して生じるものを例えば少なくとも２個含ませて同期ブ
ロックを構成する好ましくは、ｓをｋと等しくする。第
４図は同期ブロックＳＹＮを示す。このブロックは、夫
々SYNP₁及びSYNP₂で示すように系列（10000000000，１
のあとに０が10個続く）を連続して２度繰り返して構成
される。このような系列はチャンネル・ビット系列、す
なわちｋ＝10の系列にありうる。しかしながら、同期ブ
ロックのほかにこのシーケンスが２度続けておこらない
ようにするために、“１”のビットが分離ブロックの一
部をなす場合には、その“１”のビットの直前の“０”
の分離ビットの数と連続した“０”の情報ビットの数と
の和がｋと等しく、その“１”のビットの直後の連続し
た“０”の情報ビットの数との和にも等しいときに第１
の表示信号が抑圧される。同期ブロックが他に紛れるの
をふせぐための方策はすでに示したが、これは系列1000
00000000即ち１のあとに11個０を続けたものを２度繰り
返し生成することである。Therefore, another method is proposed. A synchronization block is formed by including at least two consecutive s-bit "0" s between two consecutive "1s", for example, and preferably s is equal to k. . FIG. 4 shows the synchronization block SYN. This block has a sequence (10000000000, ₁ ) as indicated by SYNP ₁ and SYNP ₂ , respectively.
, Followed by 10 zeros) are repeated twice in succession. Such a sequence can be a channel bit sequence, ie a sequence with k = 10. However, in order to prevent this sequence from occurring twice in succession in addition to the synchronization block, when the bit of “1” forms a part of the separation block, “0” immediately before the bit of “1” is generated. ”
When the sum of the number of separated bits and the number of consecutive "0" information bits is equal to k, and is also equal to the sum of the number of consecutive "0" information bits immediately after the "1" bit. First
The display signal of is suppressed. We have already shown some strategies to prevent sync blocks from getting mixed up, but this is
That is, 00000000, that is, 1 followed by 11 0s is repeatedly generated twice.

さらに、同期ブロックはまた同期分離ブロックを有す
る。この分離ブロックはちょうど情報ブロック間の分離
ブロックと同一の役割を持っている。従って、これらｄ
規則やｋ規則を満たし、また直流不平衡を制限するとい
う要求を満たすことを自らの目的としている。同期パタ
ーンが２度連続して発生したときに、チャンネル・ビッ
ト列に疑似的に同期パターンが現われないようにするた
めに採られる方法と同様の方法が、また、同期ブロック
の前または後に同期パターンが３度発生しないようにす
る。Furthermore, the sync block also has a sync separation block. This separation block has the same role as the separation block between information blocks. Therefore, these d
Its purpose is to meet the rules and k-rules, and to meet the demand for limiting DC imbalance. A method similar to the one used to prevent pseudo sync patterns from appearing in the channel bit string when the sync patterns occur twice in succession, and the sync pattern before or after the sync block is Prevent it from occurring 3 times.

上述した方法はもちろん変調時やエンコード時にも適用
できる。ただ、この方法は逆の場合、即ち、復調時やデ
コード時に非常に一層簡素なものとなる。情報ビット・
ブロックに影響を与えることなく直流不平衡を制限でき
るので、分離ブロック間の情報は情報を復調するに際し
て重要ではない。加えて、変調器側でどのｍビット長の
データ・ビットがどのｎビット長の情報ビットに対応さ
せられるかを選択することは変調器についてのみでなく
復調器においても重要である。すなわち、このような選
択を行うと復調器の構成を複雑にする。磁気記録システ
ムにおいては、変調器及び復調器がともに装置内に内蔵
されているので、変調器が複雑になることも復調器が複
雑になることもともに問題がある。光学記録システムで
は、記録媒体が読み出し専用であるから利用者の装置は
復調器のみ含むだけでよい。そのため、光学記録システ
ムの場合には、変調器を複雑化せざるを得なくともでき
うるかぎり復調器の構成を簡略化することが特に重要で
ある。The method described above can of course be applied during modulation and encoding. However, this method becomes much simpler in the opposite case, that is, at the time of demodulation and decoding. Information bit
The information between the separated blocks is not important in demodulating the information because the DC imbalance can be limited without affecting the blocks. In addition, it is important not only for the modulator but also for the demodulator to select which m-bit-long data bits correspond to which n-bit-long information bits on the modulator side. That is, making such a selection complicates the configuration of the demodulator. In the magnetic recording system, both the modulator and the demodulator are complicated because both the modulator and the demodulator are built in the device. In an optical recording system, the user's device need only include a demodulator because the recording medium is read-only. Therefore, in the case of an optical recording system, it is particularly important to simplify the structure of the demodulator as much as possible without complicating the modulator.

第５図は復調器の一例を示す。この復調器は14個の情報
ビットからなるブロックから、８個のデータ・ビットか
らなるブロックを復調するものである。第５図Ａは復調
器のブロック図を示し、第５図Ｂはその回路の一部を概
略的に示す。この復調器はアンド・ゲート(17-0)〜(17-
51)を有する。これらアンド・ゲート(17-0)〜(17-51)は
夫々１個またはそれ以上の入力端子を具備する。情報ブ
ロックの14ビットの１つが夫々の入力端子に供給され
る。これら入力端子は反転型または非反転型である。第
５図ＢはＣ_ｉ欄でこれがどのように実行されるかを示
す。第１欄は14ビット長の情報ブロックの最下位桁のビ
ット位置Ｃ_１を示し、第14欄は最小位桁のビット位置Ｃ
₁₄を示す。間の第２〜13欄は夫々ビット位置との関連で
残り各桁を示す。ラインｌ_０〜ｌ₅₁は夫々、アンド・ゲ
ートの番号に対応する。すなわち、ラインｌ_０はアンド
・ゲート(17-0)の入力端子に対応し、ラインｌ_１はアン
ド・ゲート(17-1)の入力端子に対応する。他も同様であ
る。第ｉ欄のラインｌ_ｊに符号１があると、それは非反
転入力端子を介して第ｉ番目のビット位置Ｂ_ｉの内容が
第ｊ番目のアンド・ゲート(17)に供給されることを意味
する。第ｉ欄のラインｌ_ｊに符号Ｏがあると、それは反
転入力端子を介して第ｉ番目のビット位置Ｃ_ｉが第ｊ番
目のアンド・ゲート(17)に供給されることを意味する。
その結果、アンド・ゲート(17-0)の反転入力端子は第１
番目のビット位置Ｃ_１に接続され、非反転入力端子は第
４番目のビット位置Ｃ_４に接続される（ラインｌ_０）。
またアンドゲート(17-1)の非反転入力端子は第３番目の
ビット位置Ｃ_３に接続される（ラインｌ_１）。他につい
ても同様である。FIG. 5 shows an example of the demodulator. The demodulator demodulates a block of 8 data bits from a block of 14 information bits. FIG. 5A shows a block diagram of the demodulator, and FIG. 5B schematically shows a part of the circuit. This demodulator is AND gate (17-0) ~ (17-
51). Each of the AND gates (17-0) to (17-51) has one or more input terminals. One of the 14 bits of the information block is supplied to each input terminal. These input terminals are inverting type or non-inverting type. FIG. 5B shows how this is done in the C _i column. The first column shows the bit position C ₁ of the least significant digit of the 14-bit long information block, and the 14th column shows the bit position C ₁ of the least significant digit.
₁₄ is shown. Columns 2 to 13 between indicate the remaining digits in relation to the respective bit positions. Lines l ₀ -l ₅₁ correspond to AND gate numbers, respectively. That is, the line l ₀ corresponds to the input terminal of the AND gate (17-0), and the line l ₁ corresponds to the input terminal of the AND gate (17-1). Others are the same. The _presence of the code 1 in the line l _j of the i th column means that the contents of the i th bit position B _i are supplied to the j th AND gate (17) via the non-inverting input terminal. To do. The _presence of the code O in the line l _j of the i th column means that the i th bit position C _i is fed to the j th AND gate (17) via the inverting input terminal.
As a result, the inverting input terminal of the AND gate (17-0) is the first
Connected to the th bit position C ₁ and the non-inverting input terminal connected to the 4 th bit position C ₄ (line l ₀ ).
The non-inverting input terminal of the AND gate (17-1) is connected to the _third bit position C ₃ (line l ₁ ). The same applies to the other cases.

復調器はさらに８個のオア・ゲート(18-1)〜(18-8)を有
する。これらオア・ゲート(18-1)〜(18-8)の入力端子は
アンド・ゲート(17-0)〜(17-51)に接続されている。第
５図ＡはＡ_ｉ欄でこのことがどのように実現されている
かを示す。Ａ_１欄はオア・ゲート(18-1)に対応する。Ａ
_２欄はオア・ゲート位(18-2)に対応する。そして、Ａ_３
欄以降であり、最後にＡ_８欄はオア・ゲート(18-8)に対
応する。第ｊ番目のＡ_ｉ欄の文字Ａは、アンド・ゲート
(17-j)がオア・ゲート(18-i)に接続されていることを示
す。The demodulator further has eight OR gates (18-1) to (18-8). The input terminals of these OR gates (18-1) to (18-8) are connected to AND gates (17-0) to (17-51). Figure 5A shows how this is accomplished in the _Ai column. Column A ₁ corresponds to OR Gate (18-1). A
Column ₂ corresponds to the OR gate position (18-2). And A ₃
A subsequent column, last column A ₈ corresponds to the OR gate (18-8). The letter A in the j-th A _i column is an AND gate
Indicates that (17-j) is connected to the OR gate (18-i).

アンド・ゲート(17-50),(17-51)については回路構成が
つぎのように変更される。アンド・ゲート(17-50),(17-
51)の夫々の反転出力端子が夫々他のアンド・ゲート(1
9)の入力端子に接続される。オア・ゲート(18-4)の出力
端子はアンド・ゲート(19)の他の入力端子に接続され
る。Regarding AND gates (17-50) and (17-51), the circuit configuration is changed as follows. And Gate (17-50), (17-
Each of the inverting output terminals of 51) is connected to the other AND gate (1
Connected to the input terminal of 9). The output terminal of the OR gate (18-4) is connected to the other input terminal of the AND gate (19).

オア・ゲート(18-1),(18-2),(18-3),(18-5),(18-8)の出
力端子及びオア・ゲート(19)の出力端子は夫々出力端子
(20-i)に接続されている。そして、この復号された８ビ
ット長のデータ・ブロックはこの出力端子からパラレル
・データとして取り出される。The output terminals of the OR gate (18-1), (18-2), (18-3), (18-5), (18-8) and the output terminal of the OR gate (19) are output terminals respectively.
It is connected to (20-i). Then, this decoded 8-bit long data block is taken out from this output terminal as parallel data.

第５図Ａで示される復調は、いわゆるFPLA（フィールド
・プログラマブル・ロジック・アレイ）でかえることが
できる。例えばシングネティックス・バイポーラFPLA82
S100/82S101を用いうる。第５図で示されるテーブルは
このアレイゆえにプログラマブルである。The demodulation shown in FIG. 5A can be replaced by a so-called FPLA (field programmable logic array). For example Singnetix Bipolar FPLA82
S100 / 82S101 can be used. The table shown in FIG. 5 is programmable because of this array.

第５図で示される復調器はその簡略さゆえに、読み取り
専用の光学記録システムに大変好適である。The simplicity of the demodulator shown in FIG. 5 makes it very suitable for read-only optical recording systems.

同期ブロックは、第６図に示す回路によって検出され
る。伝送された信号または再生された記録信号は入力端
子(21)に供給される。この信号はＭＲＺ−Ｍフォーマッ
トのものである。この信号はオア・ゲート(22)の第１入
力端子に直接に供給されるとともに、遅延素子(23)を介
してオア・ゲート(22)の第２入力端子に供給されてい
る。そうすると、いわゆるＮＲＺ−Ｉ信号がオア・ゲー
ト(23)の出力端子から出力される。オア・ゲート(23)の
出力端子はシフトレジスタ(24)の入力端子に接続されて
いる。このシフトレジスタ(24)は多数のビット・セルか
らなる。そして、これらビット・セルは夫々タップを具
備する。ビット・セルの個数は同期ブロックを構成する
ビットの個数と等しい。上述の例では、系列1000000000
0100000000001を記録できるようにするために23個のビ
ット・セルを持つ。夫々のタップはアンド・ゲート(25)
の入力端子に接続されている。アンド・ゲート(25)の入
力端子は反転型または非反転型である。同期系列がアン
ド・ゲート(25)の入力に供給されたときには、このアン
ド・ゲート(25)の出力端子(26)から信号が出力される。
この信号は同期パターンの検出信号として用いることが
できる。この検出信号に基いて、ビット系列は夫々（ｎ
_１＋ｎ_２）ビット長のブロックに分割される。これら分
割されたチャンネル・ブロックは他のシフトレジスタに
おいて順次シフトされる。上位ｎ_１桁のビットはパラレ
ル・データとして読み出され、第５図Ａに示すようにア
ンド・ゲート(17)の入力端子に転送される。下位ｎ_２桁
のビットは復調では用いられない。The sync block is detected by the circuit shown in FIG. The transmitted signal or the reproduced recording signal is supplied to the input terminal (21). This signal is in MRZ-M format. This signal is directly supplied to the first input terminal of the OR gate (22) and is also supplied to the second input terminal of the OR gate (22) via the delay element (23). Then, a so-called NRZ-I signal is output from the output terminal of the OR gate (23). The output terminal of the OR gate (23) is connected to the input terminal of the shift register (24). This shift register (24) consists of a number of bit cells. And each of these bit cells is provided with a tap. The number of bit cells is equal to the number of bits that make up the sync block. In the example above, the sequence 1000000000
It has 23 bit cells to allow recording of 0100000000001. Each tap is and gate (25)
Is connected to the input terminal of. The input terminal of the AND gate (25) is an inverting type or non-inverting type. When the sync sequence is supplied to the input of the AND gate (25), a signal is output from the output terminal (26) of the AND gate (25).
This signal can be used as a sync pattern detection signal. Based on this detection signal, the bit sequences are respectively (n
₁ + n ₂ ) bits long. These divided channel blocks are sequentially shifted in another shift register. The upper n ₁ digit bit is read as parallel data and transferred to the input terminal of the AND gate (17) as shown in FIG. 5A. The lower ₂ n bits are not used in demodulation.

コード化された信号は、例えば、光学記録媒体に記録さ
れる。この信号は第１図Ｂで示すような形をしている。
この信号は螺旋状の軌跡で記録媒体に記録されていく。
この情報形態は、例えば第７図に示すような多数のスー
パ・ブロックの系列からなる。スーパ・ブロックＳＢ_ｉ
は同期ブロックＳＹＮ_ｉと多数の（本例では33個の）チ
ャンネル・ブロックとからなる。同期ブロックＳＹＮ_ｉ
は第４図に示すように構成される。チャンネル・ブロッ
クＢＣ_１，ＢＣ_２，‥‥ＢＣ₃₃は夫々（ｎ_１＋ｎ_２）ビ
ットからなる。“１”のチャンネル・ビットは記録媒体
においてある遷移として表わされる。例えば、ピット無
しからピット有りの状態への遷移としてある。“０”の
チャンネル・ビットは記録媒体において無遷移の状態と
してあらわされる。螺旋情報トラックは要素をなすセ
ル、即ち、ビット・セルに細分割される。記録媒体上で
これらビット・セルは空間的構造を形成する。この構造
はチャンネル・ビットのビット時間間隔への細分化に対
応する。The coded signal is recorded on, for example, an optical recording medium. This signal has the shape shown in FIG. 1B.
This signal is recorded on the recording medium in a spiral locus.
This information form is composed of a series of many super blocks as shown in FIG. 7, for example. Super Block SB _i
Consists of a sync block SYN _i and a large number (in this example 33) of channel blocks. Sync block SYN _i
Is constructed as shown in FIG. Each of the channel blocks BC ₁ , BC ₂ , ... BC ₃₃ consists of (n ₁ + n ₂ ) bits. A channel bit of "1" is represented as a transition on the recording medium. For example, there is a transition from the state without pits to the state with pits. The channel bit of "0" is represented as a non-transition state in the recording medium. The spiral information track is subdivided into its constituent cells, or bit cells. On the recording medium, these bit cells form a spatial structure. This structure corresponds to the subdivision of the channel bits into bit time intervals.

情報ビット及び分離ビットの内容と無関係に、多数の細
部が記録媒体において識別される。この記録媒体におい
て、ｋ規則は、２個の隣り合う遷移間の最大距離が（ｋ
＋１）ビット・セルの長さであることを意味する。最も
長いピット（ピットなし部分）はそれゆえ（ｋ＋１）ビ
ット・セルからなる。ｄ規則は２個の隣り合う遷移間の
最小距離が（ｄ＋１）ビット・セルの長さであることを
意味する。さらに、規則正しい間隔ごとに、最長のピッ
トなし部分の後または前に最長のピットがある。この形
態は同期部の部分である。Regardless of the content of the information bits and the separation bits, numerous details are identified on the recording medium. In this recording medium, the k rule is such that the maximum distance between two adjacent transitions is (k
+ 1) bit cell length. The longest pit (non-pitted portion) therefore consists of (k + 1) bit cells. The d rule implies that the minimum distance between two adjacent transitions is (d + 1) bit cell lengths. In addition, at regular intervals, there is a longest pit after or before the longest non-pitted part. This form is a part of the synchronization unit.

別の例においては、ｋ＝10，ｄ＝２そしてスーパ・ブロ
ックＳＢ_ｉが588個のチャンネル・ビット・セルからな
る。このスーパ・ブロックＳＢ_ｉは27（14＋３）ビット
・セルの同期ブロックと33個のチャンネル・ブロックと
からなる。チャンネル・ブロックは夫々（14＋３）個の
チャンネル・ビットセルを有する。In another example, k = 10, d = 2 and the super block SB _i consists of 588 channel bit cells. This super block SB _i consists of a sync block of 27 (14 + 3) bit cells and 33 channel blocks. Each channel block has (14 + 3) channel bit cells.

なお、本発明をアナログ信号をデジタル信号に変換する
変換回路や、再生装置に適用しうることはもちろんであ
る。It goes without saying that the present invention can be applied to a conversion circuit for converting an analog signal into a digital signal and a reproducing device.

即ち、変調器、伝送路例えば光学記録媒体及び復調器は
一体であるシステムの一部を構成する。このシステム
は、例えばアナログ情報（音楽、スピーチ）をデジタル
情報に変換するものである。このデジタル情報は光学記
録媒体に記録される。記録媒体やそのコピーに記録され
ている情報は、その記録媒体に記録された情報を再生す
るのに適した装置によって再生されうる。That is, the modulator, the transmission path such as the optical recording medium, and the demodulator form a part of an integrated system. This system converts, for example, analog information (music, speech) into digital information. This digital information is recorded on the optical recording medium. The information recorded on the recording medium or a copy thereof can be reproduced by a device suitable for reproducing the information recorded on the recording medium.

この場合、この変換回路は、具体的には、記録すべきア
ナログ信号（音楽、スピーチ）を予め定められたパター
ン（ソース・コーディング）のデジタル信号に変換する
ために、アナログ／デジタル変換器を有する。さらに、
この変換回路においては、デジタル信号が記録媒体から
読み取るときに発生するエラーを信号を再生する装置中
で訂正できるようにするためのフォーマットに、変換さ
れる。このような目的に好適なエラー訂正システムはす
でにソニー株式会社が提案している（特願昭55-67608
号）。In this case, this conversion circuit specifically has an analog / digital converter in order to convert the analog signal (music, speech) to be recorded into a digital signal of a predetermined pattern (source coding). . further,
In this conversion circuit, the digital signal is converted into a format that allows an error that occurs when reading from the recording medium to be corrected in the device that reproduces the signal. An error correction system suitable for this purpose has already been proposed by Sony Corporation (Japanese Patent Application No. 55-67608).
issue).

エラー訂正されたデジタル信号は、こののち、媒体の特
性に好適なデジタル信号に変換するために、上述の変調
器に供給される。さらに、同期パターンが供給され、こ
の信号は適切なフレーム・パターンとされる。このよう
にして得られた信号は、例えばレーザのコントロール信
号（ＮＲＺ−Ｍフォーマット）を得るために用いられ
る。このコントロール信号によって、予め定められたピ
ットの有無の系列としての螺旋形の情報態様を記録媒体
に適用しうる。The error-corrected digital signal is then fed to the modulator described above for conversion into a digital signal suitable for the characteristics of the medium. In addition, a sync pattern is provided and the signal is in the proper frame pattern. The signal thus obtained is used, for example, to obtain a laser control signal (NRZ-M format). With this control signal, it is possible to apply a spiral information form as a series of the presence or absence of a predetermined pit to the recording medium.

この記録媒体やそのコピーは、記録媒体から得られた情
報ビットを再生するための装置に読み取られる。この目
的を達成するために、この装置は変調器、エラー訂正シ
ステムのデコーダ及び変換回路に供給されたアナログ信
号の複製物を再生するためのアナログ／デジタル変換器
とを有する。なお、このデコーダについてはすでに詳細
に説明した。This recording medium or a copy thereof is read by a device for reproducing the information bits obtained from the recording medium. To this end, the device comprises a modulator, a decoder of the error correction system and an analog-to-digital converter for reproducing a copy of the analog signal supplied to the conversion circuit. Note that this decoder has already been described in detail.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明に適用される２値符号の２値符号変換方
法の例の説明に供する線図、第２図は本発明に適用され
る２値符号の２値符号変換方法の他の例の説明に供する
線図、第３図は第１図例の説明に供するフローチャー
ト、第４図はチャンネル・ビット系列を復調するときに
用いる同期ブロックの一例を示す線図、第５図は本発明
復号装置の一実施例を示す線図、第６図は同期ビット系
列を検出する回路例を示す構成図、第７図は本発明に適
用される２値符号の２値符号変換方法のフレーム・フォ
ーマット例を示す線図である。 (17-0),(17-1)‥‥(17-51)は夫々アンド・ゲート、(18-
1),(18-2)‥‥(18-8)は夫々オア・ゲート、(19)はアン
ド・ゲート、(20-1),(20-2)‥‥(20-8)は出力端子であ
る。FIG. 1 is a diagram used for explaining an example of a binary code conversion method of a binary code applied to the present invention, and FIG. 2 is another diagram of a binary code conversion method of a binary code applied to the present invention. FIG. 3 is a diagram for explaining the example, FIG. 3 is a flowchart for explaining the example of FIG. 1, FIG. 4 is a diagram showing an example of a synchronization block used when demodulating a channel / bit sequence, and FIG. FIG. 6 is a diagram showing an embodiment of an inventive decoding device, FIG. 6 is a block diagram showing an example of a circuit for detecting a synchronous bit sequence, and FIG. 7 is a frame of a binary code conversion method of a binary code applied to the present invention. -A diagram showing a format example. (17-0), (17-1) ... (17-51) are AND gates, (18-
1), (18-2) ... (18-8) are OR gates, (19) is AND gate, (20-1), (20-2) ... (20-8) are output terminals Is.

フロントページの続き (72)発明者ヤコブ・ゲリット・ネイボアオランダ国，アインドーフェン，ピーターツェーマンシュトラート６ (72)発明者小高健太郎神奈川県厚木市旭町４丁目14番１号ソニー株式会社厚木工場内 (56)参考文献特開昭55−70922（ＪＰ，Ａ)Front Page Continuation (72) Inventor Jacob Gerrit Neyboer, Eindorf, Netherlands, Peter Zemannstraat 6 (72) Inventor Kentaro Kodaka 4-14-1, Asahimachi, Atsugi, Kanagawa Prefecture Sony Corporation Atsugi Factory (56) Reference JP-A-55-70922 (JP, A)

Claims

【特許請求の範囲】[Claims]

【請求項１】ｍビットから成るデータブロックから、
“１”のチャンネルビットは連続するｄ個以上の“０”
のチャンネルビットにより分離されると共に“０”のチ
ャンネルビットの連続個数がｋ個以内に設定されたｎ_１
チャンネルビット（但しｎ_１＞ｍ）から成る情報ブロッ
クが上記データブロックと１対１に形成され、及びｎ_２
チャンネルビットから成る分離ブロックが各々の情報ブ
ロック間に配設され、上記分離ブロックは隣接する情報
ブロックの上記分離ブロックを介した連結部において上
記“１”のチャンネルビットを連続するｄ個以上の
“０”のチャンネルビットによって分離すると共に
“０”のチャンネルビットの連続個数をｋ個以内とする
複数個の該当分離ブロックの中から選択され、なおかつ
連続して成る上記情報ブロック及び分離ブロックの直流
不平衡を低減させる分離ブロックが選択され、更にそれ
自体が上記“１”のチャンネルビットが連続するｄ個以
上の“０”のチャンネルビットによって分離されると共
に“０”のチャンネルビットの連続個数がｋ個以内とさ
れ、なおかつ上記情報ブロックのパターンとしては存在
しない予め設定されたパターンにより形成された同期信
号が所定位置に配置されると共に、該同期信号と隣接す
る上記情報ブロック間に上記分離ブロックが配設されて
成り、上記“１”のチャンネルビットにより情報の遷移
が表された２値符号系列を復号する復号装置であって、
上記同期信号を検出する手段と、該検出された同期信号
に基づいて上記２値符号系列を上記情報ブロックと上記
分離ブロックからなるｎ_１＋ｎ_２チヤンネルビット長の
チャンネルブロックに区分する手段と、該チヤンネルブ
ロックの上記ｎ_１チャンネルビットのみを抽出して上記
ｍビットからなるデータブロックに変換する手段とを有
することを特徴とする２値符号復号装置。1. From a data block consisting of m bits,
Channel bits of "1" are consecutive d or more "0"
N ₁ which is separated by the channel bits of 0 and the number of consecutive “0” channel bits is set within k
An information block consisting of channel bits (where n ₁ > m) is formed on a one-to-one basis with the data block, and n ₂
Separation blocks made up of channel bits are disposed between the respective information blocks, and the separation blocks connect "d" or more "1" channel bits at a connection portion of adjacent information blocks via the separation blocks. The DC block of the information block and the separation block is selected from a plurality of corresponding separation blocks which are separated by 0 "channel bits and the number of consecutive" 0 "channel bits is within k. A separation block that reduces the balance is selected, and further, the separation block itself is separated by d or more "0" channel bits in which the "1" channel bits are consecutive, and the number of consecutive "0" channel bits is k. The number of preset patterns that are not included in the above information block and that do not exist as the above information block pattern. The sync signal formed by the sync signal is arranged at a predetermined position, and the separation block is arranged between the information blocks adjacent to the sync signal, and the transition of information is represented by the channel bit of "1". A decoding device for decoding the generated binary code sequence,
Means for detecting the synchronization signal, means for dividing the binary code sequence into channel blocks of n ₁ + n ₂ channel bit length consisting of the information block and the separation block based on the detected synchronization signal, And a unit for extracting only the n ₁ channel bits of the channel block and converting the extracted n ₁ channel bits into the data block of the m bits.