CZ283698B6 - Circuit arrangement for decoding digital data during transmission of a digital signal - Google Patents

Abstract

Řešení se týká dekódování elektrického signálu, v němž byla zakódována pro účely přenosu dat informační data původně přítomná v prvním m-bitovém kódu, do datových slov ve druhém n-bitovém kódu, na elektrický signál odpovídající dekódovaným m-bitovým datovým slovům, kde n^sY^qm, přičemž jednotlivé bloky n kanálových bitů, reprezentativní pro jednotlivá datová slova ve druhém kódu, byla převedena na sled po sobě následujících a prostřídaných bitových bloků s počtem n.sub.1 .n.= n bitů a oddělovacích bitových bloků s počtem n.sub.2 .n.bitů, prokládaných tak, že se udržováním hodnoty číslicového součtu získávají výchylky stejnosměrné proudové složky kódovaného signálu na co nejnižší možné úrovni. Zapojení má sériový vstup (21) připojený jednak k prvnímu vstupu součtového obvodu (22) a jednak přes zpožďovací člen (23) ke druhému vstupu součtového obvodu (22), jehož druhý vstup je připojen k posuvnému registru (24). Posuvný registr (24) má všechny datové výstupy jeho po ŕThe solution relates to decoding an electrical signal in which the information data originally present in the first m-bit code has been encoded for data transmission purposes into data words in the second n-bit code, into an electrical signal corresponding to the decoded m-bit data words, where n ^ sY ^ qm, wherein the individual blocks of n channel bits, representative of the individual data words in the second code, have been converted into a sequence of successive and interleaved bit blocks with the number n.sub.1 .n. = n bits and separator bit blocks with the number n.sub.2 .n.bites, interleaved so that, by maintaining the value of the digital sum, the deviations of the DC current component of the coded signal are obtained as low as possible. The circuit has a serial input (21) connected on the one hand to the first input of the summing circuit (22) and on the other hand via a delay member (23) to the second input of the summing circuit (22), the second input of which is connected to the shift register (24). The shift register (24) has all the data outputs of its order

Description

Vynález se týká zapojení pro dekódování elektrického signálu, v němž byla zakódována pro účely přenosu dat informační data původně přítomná v prvním m-bitovém kódu, do datových slov ve druhém n-bitovém kódu, na elektrický signál odpovídající dekódovaným m-bitovým datovým slovům, kde n>m.The invention relates to an electrical signal decoding circuit in which information data originally present in the first m-bit code has been encoded for data transmission into data words in the second n-bit code, into an electrical signal corresponding to the decoded m-bit data words, wherein n> m.

Dosavadní stav technikyBACKGROUND OF THE INVENTION

Vynález se konkrétněji vztahuje na kódování a dekódování při přenosu číslicového signálu, při kterém se datová slova v m-bitovém kódu kódují na dekódovatelná datová slova v n-bitovém kódu, kde m je počet kanálových bitů na jedno kódové slovo v prvním kódu ve formě celého čísla většího než 4 a n je počet kanálových bitů najedno kódované datové slovo ve druhém kódu, větší než m, přičemž jednotlivé bloky n-kanálových bitů, reprezentativní pro jednotlivá datová slova ve druhém kódu, se převádějí na sled postupných a navzájem prostřídaných bitových 20 informačních bloků s počtem nl = n bitů a bitových oddělovacích bloků s počtem n2 bitů, přičemž v postupném sledu jednotlivých bitů za sebou následujících v informačním bloku n2 bitů a v oddělovacím bloku n2 bitů jsou kanálové bity o logické hodnotě 1 od sebe oddělovány nejméně d kanálovými bity a nejvýše k-kanálovými bity o logické hodnotě 0, kde d je větší nebo rovno 2 a k je nejvýše n-4.More particularly, the invention relates to encoding and decoding in the transmission of a digital signal, wherein the data words in the m-bit code are coded into decodable data words in the n-bit code, where m is the number of channel bits per code word in the first code numbers greater than 4 and n is the number of channel bits per coded data word in the second code, greater than m, wherein the individual blocks of n-channel bits, representative of the individual data words in the second code, are converted into a sequence of successive and interchanged bit information blocks having a number of n1 = n bits and bit separation blocks of n2 bits, wherein in successive successive bits of successive bits in the information block n2 bits and in the separation block n2 bits, the channel bits of logic 1 are separated by at least d channel bits; at most k-channel bits by lo a value of 0 where d is greater than or equal to 2 and k is at most n-4.

Při číslicovém přenosu nebo u magnetických a optických zaznamenávacích/reprodukčních systémů je informace určená k přenosu nebo k záznamu obvykle v podobě sledu symbolů. Tyto symboly dohromady tvoří abecedu (často dvojkovou). V případě, že jde o dvojkovou abecedu (v dalším popisu je tato abeceda představována symboly 1 a 0), může být jeden symbol, 30 například 1 zaznamenán v souladu s kódem NRZ (záznam bez návratu do počátečního stavu) jako přechod mezi dvěma stavy magnetizace nebo ohniska na magnetizace nebo ohniska na magnetickém disku, pásku nebo optickém disku. Druhý symbol, totiž 0, je zaznamenán nepřítomností takového přechodu.In digital transmission or in magnetic and optical recording / reproducing systems, the information to be transmitted or recorded is usually in the form of a sequence of symbols. Together these symbols form an alphabet (often binary). In the case of a binary alphabet (in the following description, the alphabet is represented by symbols 1 and 0), one symbol, 30, for example 1, may be recorded in accordance with the NRZ code (record without returning to the initial state). or foci for magnetization or foci on a magnetic disc, tape or optical disc. The second symbol, namely 0, is recorded by the absence of such a transition.

V důsledku určitých požadavků systému jsou v praxi dána omezení pro sledy symbolů, které se mohou vyskytnout. U některých systémů se požaduje, aby byly samočasovací. To znamená, že sled přenášených nebo zaznamenávaných symbolů má mít dostatečný počet přechodů, aby vytvořil ze sledu symbolů hodinový signál, který je potřebný pro detekci a synchronizaci. Druhým požadavkem může být, že určité sledy symbolů se nesmí vyskytnout v informačním 40 signálu, jelikož tyto sledy jsou zamýšleny pro zvláštní účely, například jako synchronizační sled. Napodobení synchronizačního sledu informačním signálem ruší jednoznačnost synchronizačního signálu a v důsledku toho i jeho vhodnost pro uvedený účel. Může být také požadováno, aby přechody nenásledovaly příliš těsně za sebou, aby byla omezena vzájemná interference nebo vzájemné ovlivňování mezi symboly.Due to certain system requirements, in practice, constraints are imposed on the sequence of symbols that may occur. Some systems are required to be self-timing. That is, the sequence of transmitted or recorded symbols should have a sufficient number of transitions to make from the sequence of symbols the clock signal required for detection and synchronization. The second requirement may be that certain symbol sequences may not occur in the information signal 40 as these sequences are intended for special purposes, for example, as a synchronization sequence. The imitation of a synchronization sequence by an information signal undermines the uniqueness of the synchronization signal and, consequently, its suitability for said purpose. It may also be required that the transitions do not follow too closely one after another in order to limit interference or interference between symbols.

V případě magnetického nebo optického záznamu může tento požadavek být také aplikován na hustotu informace na záznamové médium, jelikož když při předem určené minimální vzdálenosti mezi dvěma za sebou jdoucími přechody v zaznamenávacím prostředí může být minimální časový interval T_min tomu odpovídající u zaznamenávaného signálu zvětšen, zvýší se ve stejné 50 míře hustota informace. Požadovaná minimální šířka pásma (B_min) souvisí s minimální vzdáleností T_min mezi přechody B_mj_n = l/2T_min’.In the case of magnetic or optical recording, this requirement may also be applied to the density of information on the recording medium, since when at a predetermined minimum distance between two consecutive transitions in the recording environment, the minimum time interval T _min corresponding to the recording signal can be increased. with the same 50 degree of density information. The required minimum bandwidth (B _min ) is related to the minimum distance T _min between transitions B _m j _n = 1 / 2T _min '.

Používá-li se informačních kanálů, které nepřenášejí stejnosměrný proud, jak tomu obvykle je u magnetických zaznamenávacích kanálů, vede to k požadavku, aby sledy symbolůIf information channels that do not transmit direct current are used, as is usually the case with magnetic recording channels, this leads to the requirement that the symbol sequences

-1 CZ 283698 B6 v informačním kanálu obsahovaly co nejnižší, pokud možno žádnou stejnosměrnou proudovou složku.In the information channel, they contained as low as possible, as far as possible, no DC current component.

Způsob typu popsaného vý še je popsán v publikaci D.T. Tanga a L.R. Bahla Block codes for class of constrained noiseless channels, Information and Control, sv. 17, č.5, prosinec 1970, str. 436-461, dále označované D(l). Příslušný článek se týká blokových kódů na bázi bloků q symbolů omezených na hodnoty d-, k- nebo (d, k-), přičemž tyto bloky splňují následující požadavky:A method of the type described above is described in D.T. Thongs and L.R. Bahla Block codes for constrained noiseless channels, Information and Control, Vol. 17, No. 5, December 1970, pp. 436-461, hereinafter referred to as D (1). The article in question relates to block codes based on q symbol blocks limited to d-, k- or (d, k-) values, which blocks meet the following requirements:

a) omezení d: dva symboly typu 1 jsou odděleny posloupností nejméně d za sebou jdoucích symbolů typu 0;(a) constraint d: two type 1 symbols are separated by a sequence of at least d consecutive type 0 symbols;

b) omezení k: maximální délka posloupnosti za sebou jdoucích symbolů typu 0 je k.(b) constraint k: the maximum length of a consecutive type 0 symbol sequence is k.

Sled například binárních datových bitů je rozdělen na za sebou jdoucí a po sobě následující bloky, z nichž každý má m datových bitů. Tyto bloky m datových bitů se kódují na bloky n informačních bitů (n>m). Jelikož n>m, počet kombinací s n informačními bity převyšuje počet možných bloků datových bitů 2^m. Jestliže například požadavek omezení d je kladen na bloky informačních bitů, zvolí se mapování 2^m bloků datových bitů na obdobných 2^m bloků informačních bitů (mimo možný počet 2 bloků), takže se zmapování provede pouze na těchto blocích informačních bitů, které splňují kladený požadavek.A sequence of, for example, binary data bits is divided into consecutive and consecutive blocks, each having m data bits. These data bit blocks m are coded into blocks n of information bits (n> m). Since n> m, the number of combinations with n information bits exceeds the number of possible data bit blocks by 2 ^m . For example, if the constraint request d is imposed on information bit blocks, the mapping of 2 ^m blocks of data bits to similar 2 ^m blocks of information bits (out of a possible number of 2 blocks) is selected so that mapping is performed only on those blocks of information bits that meet .

Tabulka I na str. 439 publikace D( 1) ukazuje, jak mnoho odlišných bloků informačních bitů existuje v závislosti na délce bloku n a na požadavku kladeném na d. Jde tedy o 9 bloků informačních bitů majících délku n = 4 za podmínky, že minimální vzdálenost d = 1. V důsledku toho by bloky datových bitů majících délku m = 3 (2³ =8 datových slov) mohly být představovány bity informačních bloků majících délku n = 4, přičemž dva za sebou následující symboly typu 1 v bloku informačních bitů jsou odděleny nejméně jedním symbolem typu 0. Pro tento případ platí následující kódování (<------> udává mapování jednoho bloku na druhý blok a obráceně): 000 <------> 0000Table I on page 439 of publication D (1) shows how many different blocks of information bits exist depending on the length of the block on the request placed on d. Thus, there are 9 blocks of information bits having a length of n = 4, provided As a result, data bit blocks having a length of m = 3 (2 ³ = 8 data words) could be represented by bits of information blocks having a length of n = 4, with two consecutive type 1 symbols in the information bit block separated At least one type 0 symbol. In this case, the following encoding (<------> indicates the mapping of one block to another block and vice versa): 000 <------> 0000

001 <------>0001001 <------> 0001

010 <------>00100010

OH <------>0101OH <------> 0101

100 <------> 1000100 <------> 1000

101 <- —> 1001101 <-> 1001

110 <------> 1010110 <------> 1010

Když se spojuje blok informačních bitů, není však v některých případech možné splnit příslušný požadavek (v příkladu omezení d) bez provedení dalšího opatření. V uvedeném článku je navrženo, aby byly zařazeny mezi bloky informačních bitů oddělovací bloky. Pro případ kódování s omezením d postačí jeden blok oddělovacích bitů 0. Ve výše uvedeném příkladu, kde d = 1, postačí proto jeden oddělovací bit (jedna logická nula). Každý blok tří datových bitů je pak uzavřen pěti (4+1) kanálovými bity.However, when a block of information bits is combined, it is not possible in some cases to satisfy the corresponding requirement (in the restriction example d) without taking further action. The article suggests separating blocks among information bit blocks. In the case of c-constrained c, one block of separating bits 0 is sufficient. In the above example, where d = 1, one separating bit (one logical zero) is therefore sufficient. Each block of three data bits is then closed with five (4 + 1) channel bits.

Tento způsob kódování má tu nevýhodu, že příspěvek nízkých kmitočtů (včetně stejnosměrného proudu) ke kmitočtovému spektru proudu kanálových bitů je poměrně vysoký. Další nevýhodou je, že dekódovací převodníky (modulátor, demodulátor) jsou složité.This coding method has the disadvantage that the contribution of low frequencies (including direct current) to the frequency spectrum of the channel bit current is relatively high. Another disadvantage is that the decoding converters (modulator, demodulator) are complex.

Pokud jde o první nevýhodu, je třeba poznamenat, že publikace A.M. Patela Charge-constrained byte-oriented (0,3) code. IBM Technical Disclosure Bulletin, sv. 19, č.7, prosinec 1976, str. 2715 až 2717, dále označené D(2), naznačuje, že nevyvážení stejnosměrného proudu u kódů s omezením (d,k) může byt omezeno tím, že se bloky kanálových bitů propojí tak zvaným invertujícím nebo neinvertujícím spojovacím článkem. Když se takto postupuje, zvolí se znaménko příspěvku okamžitého bloku kanálových bitů k nevyváženosti ze stejnosměrné proudové složky tak, že se sníží nevyváženost předcházejících bloků kanálových bitů stejnosměrnou proudovou složkou. Zde se však jedná o kód s omezením (d,k), jehož bloky informačních bitů mohou být spřaženy, aniž dojde ke konfliktu s omezením (d,k), takže přídavek oddělovacích bitů z důvodů omezování (d,k) není zapotřebí.Regarding the first disadvantage, it should be noted that A.M. Patela Charge-constrained byte-oriented (0.3) code. IBM Technical Disclosure Bulletin, Vol. 19, no. 7, December 1976, pp. 2715 to 2717, hereinafter D (2), indicates that DC imbalance for constraint codes (d, k) can be limited by interconnecting the channel bit blocks with a so-called an inverting or non-inverting linker. When doing so, the sign of the instantaneous channel bit block contribution to the imbalance from the DC current component is selected such that the imbalance of the preceding channel bit blocks by the DC current component is reduced. However, this is a restriction code (d, k) whose blocks of information bits can be coupled without conflicting with the restriction (d, k), so that the addition of separating bits due to constraints (d, k) is not necessary.

V patentovém spisu DE 3125529 je popsán způsob přenosu informačních dat, například zvukových dat, převedených do číslicové formy reprezentované elektrickými signály a kódovaných v binárním kódu jako datová slova, při kterém se datová slova v m-bitovém kódu kódují na dekódovatelná datová slova v n-bitovém kódu, kde n>m. Jednotlivé bloky n kanálových bitů, reprezentativní pro jednotlivá datová slova ve druhém kódu, se převádí na sled po sobě následujících a prostřídaných bitových bloků s počtem Π; = n bitů a oddělovacích bitových bloků s počtem n₂ bitů, doplňovaných zpravidla bloky synchronizačních bitů a synchronizačních oddělovacích bitů vkládají v případě potřeby na místo jedné logické nuly logické jedničky tak, aby se dodržela podmínka souvislého sledu logických nul d < a₂ < k, kde d,k jsou dolní a horní mez tohoto sledu. Pro další přenos v sériovém kanálu se propustí ta kombinace, která poskytuje nejmenší hodnotu číslicového součtu, monitorovaného jako rozdíl počtu obou binárních hodnot odvozeného signálu sekundární modulace s fázovou změnou v místě logických jedniček v bitovém proudu. Uvedený spis také popisuje způsob dekódování v tomto přenosu dat. Vynález si klade za úkol vytvořit zapojení pro dekódování použitelné v uvedeném systému přenosu informačních dat, které by zajistilo správné dekódování a současně realizaci jednoduchého demodulátoru, dostupného pro široké využití u spotřebitelů.DE 3125529 discloses a method for transmitting information data, for example audio data, converted to a digital form represented by electrical signals and coded in binary code as data words, in which the data words in the m-bit code are coded into decodable data words in n- bit code, where n> m. The individual blocks of n channel bits, representative of individual data words in the second code, are converted into a sequence of consecutive and alternate bit blocks with a number of Π; = n bits and separating bit blocks with a number of n ₂ bits, usually completed by sync bit and sync separating bit blocks, insert logical ones instead of one logical zero, if necessary, so that the condition of continuous sequence of logical zeros d <a ₂ <k, where d, k are the lower and upper limits of this sequence. For further transmission in the serial channel, the combination that provides the smallest digital sum value monitored as the difference of the number of the two binary values of the derived secondary modulation signal with phase change at the location of the logic ones in the bitstream is passed. The document also describes a method of decoding in this data transmission. SUMMARY OF THE INVENTION It is an object of the present invention to provide a decoding circuitry useful in said information transfer system that would ensure proper decoding while implementing a simple demodulator available for widespread use by consumers.

Podstata vynálezuSUMMARY OF THE INVENTION

Uvedeného cíle je dosaženo vynálezem zapojení pro dekódování elektrického signálu, v němž byla zakódována pro účely přenosu dat informační data původně přítomná v prvním m-bitovém kódu, do datových slov ve druhém n-bitovém kódu, na elektrický signál odpovídající dekódovaným m-bitovým datovým slovům, kde n>m, přičemž jednotlivé bloky n kanálových bitů, reprezentativní pro jednotlivá datová slova ve druhém kódu, byla převedena na sled po sobě následujících a prostřídaných bitových informačních bloků s počtem ni = n bitů a bitových oddělovacích bloků s počtem n₂ bitů, prokládaných tak, že se udržováním hodnoty číslicového součtu získávají výchylky stejnosměrné proudové složky kódovaného signálu na co nejnižší možné úrovni, přičemž bity přenášeného signálu ve druhém kódu jsou přijímány sériově ajsou vedeny při dekódování do zpožďovacího prostředku, takto zpožděné bity jsou podrobovány logickému součtu, načež se signálové bity sériově vyšetřují na detekci synchronizačního slova, přičemž detekce synchronizačního slova generuje startovací okamžik a detekcí synchronizačního slova se cyklicky generují časové signály mající délku informačního bloku m informačních bitů a oddělovacího bloku n₂ oddělovacích bitů, přičemž konec každého cyklického časového signálu aktivuje dekódování m nejpozději přijatých bitů po logickém součtu na m-bitové kódové slovo v prvním kódu, přičemž uvedené délky časových signálů v bitových intervalech se synchronizují určením frekvence kanálových bitů ze sériově přijatého bitového signálu, jehož podstatou je, že jeho sériový vstup je připojen jednak k prvnímu vstupu součtového obvodu a jednak přes zpožďovací člen ke druhému vstupu součtového obvodu, přičemž výstup součtového obvodu je připojen k posuvnému registru, majícímu všechny datové výstupy jeho po sobě následujících stupňů připojené ke vstupům detektoru synchronizačního slova, přičemž pouze ni prvních stupňů je připojeno k dekodéru, přičemž sériový vstup je dále připojen k synchronizačnímu členu bitů, jehož výstup je připojen k čítacímu vstupu čítače cyklů ni+ n₂ impulzů, přičemž tento čítač cyklů má vstup opětovného nastavení připojený k detekčnímu výstupu detektoru synchronizačního slova, přičemž dekodér datových slov má aktivační vstup připojený k výstupu cyklů čítače a přičemž dekodér má dále m-datových výstupů m-bitového slova.This object is achieved by the invention of decoding an electrical signal in which information data originally present in the first m-bit code has been encoded for data transmission into data words in the second n-bit code, into an electrical signal corresponding to the decoded m-bit data words where n> m, wherein the individual blocks of n channel bits, representative of the individual data words in the second code, were converted into a sequence of successive and alternate bit information blocks of n1 = n bits and bit separator blocks of n ₂ bits, interleaved such that by maintaining the digital sum value, the DC current component of the encoded signal is obtained at the lowest possible level, wherein the bits of the transmitted signal in the second code are received serially and are routed to the delay means when decoded, ity are subjected to a logical sum, then the signal bits serially examined for the detection of the synchronization word, wherein the detection of the sync word is generated starting point and the detection of the synchronization word is cyclically generating timing signals having a length of an information block of M information bits and a separation block n ₂ separating bits where end Each cyclic time signal activates the decoding of the most recently received bits after logical addition to the m-bit codeword in the first code, wherein said lengths of time signals at bit intervals are synchronized by determining the frequency of the channel bits from the serial received bit signal. the input is connected both to the first summation circuit input and through the delay member to the second summation circuit input, the summation circuit output being connected to a shift register, having measuring all the data outputs of its successive stages connected to the inputs of the sync word detector, only the first stages of which are connected to the decoder, the serial input is further connected to a bit sync member, the output of which is connected to the counter input of the ni + n ₂ pulse counter wherein the cycle counter has a reset setting connected to the detection output of the sync word detector, wherein the data word decoder has an activation input connected to the counter cycle output and wherein the decoder further has m-data outputs of the m-bit word.

Přehled obrázků na výkresechOverview of the drawings

Vynález je blíže vysvětlen v následujícím popisu na příkladech provedení s odvoláním na připojené výkresy, ve kterých znázorňuje obr. 1 některé sledy bitů pro ilustraci jednoho provedení kódovacího formátu, s nímž vynález pracuje, obr. 2 některá další provedení formátu kódování kanálu, jichž má být užito pro snížení nevyváženosti stejnosměrným proudem, obr. 3 vývojový diagram jednoho provedení způsobu kódování, na něž se vynález vztahuje, obr. 4 blok synchronizačních bitů pro použití ve způsobu kódováni, na něž se vynález vztahuje, obr. 5a blokové schéma obvodů demodulátoru pro dekódování v rámci vynálezu, obr. 5b schéma uspořádání části obvodů tohoto demodulátoru, obr. 6 blokové schéma zapojení pro dekódování podle vynálezu, obr. 7 podrobnost registru ze zapojení z obr. 6 a obr. 8 schéma jednoho provedení formátu rámce při kódování a dekódování v rámci vynálezu.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 illustrates some bit sequences to illustrate one embodiment of a coding format used in the present invention; FIG. 2 some other embodiments of a channel coding format to be Fig. 3 is a flow diagram of one embodiment of a coding method to which the invention relates, Fig. 4 a block of sync bits for use in a coding method to which the invention relates, Fig. 5a a block diagram of a demodulator circuit for decoding Fig. 5b shows a circuit diagram of a portion of the circuitry of the demodulator; Fig. 6 shows a block diagram of the decoding circuit according to the invention; Fig. 7 details of the register of Fig. 6; within the scope of the invention.

Příklady provedení vynálezuDETAILED DESCRIPTION OF THE INVENTION

Nejprve budou podrobně vysvětleny základní principy a postupy při kódování a dekódování, j ichž se vynález týká.First, the basic coding and decoding principles to which the invention relates will be explained in detail.

Obr. 1 znázorňuje některé sledy bitů pro ilustraci způsobu kódování proudu dvojkových datových bitů (část a obr. 1) na proud dvojkových kanálových bitů (část b obr. 1). Proud datových bitů je rozdělen na po sobě následující bloky BD. Každý blok datových bitů obsahuje m datových bitů. Jako příklad bude použito v následujícím popisu a vyobrazeních volby m = 8. Totéž však platí pro jakoukoli jinou hodnotu m. Blok m datových bitů BD; obvykle obsahuje jeden z 2^m možných bitových sledů.Giant. 1 shows some bit sequences to illustrate a method of encoding a binary data bit stream (part a of FIG. 1) into a binary channel bit stream (part b of FIG. 1). The stream of data bits is divided into consecutive BD blocks. Each block of data bits contains m data bits. By way of example, m = 8 will be used in the following description and illustrations. However, the same applies to any other value of m. usually contains one of 2 ^{m of} possible bit sequences.

Takové bitové sledy nejsou příliš vhodné pro přímé optické nebo magnetické zaznamenávání, a to z různých důvodů. Když totiž dva datové symboly typu 1, které jsou například zaznamenány na záznamovém médiu jako přechod od jednoho magnetizačního směru ke druhému nebo jako přechod k důlku, následují bezprostředně jeden za druhým, pak tyto přechody nesmí být navzájem příliš blízké v důsledku možnosti jejich vzájemné interakce. To omezuje hustotu informace. Současně se zvětší minimální šířka pásma B_min, které je zapotřebí pro přenos nebo záznam proudu bitů, když minimální vzdálenost T_min mezi za sebou jdoucími přechody (B_mm=l/2T_min) je malá. Jiný požadavek, který je často kladen na soustavy přenosu dat a jejich optické a magnetické zaznamenávání, je odvozovat z přenášeného signálu hodinový signál, se kterým lze provádět synchronizaci. Blok mající m nulu, před kterým je v nejhorším případě blok končící ve velkém počtu nul a za kterým následuje blok začínající s několika nulami, ohrozí možnost odvození hodinového signálu.Such bit sequences are not very suitable for direct optical or magnetic recording, for various reasons. Indeed, when two type 1 data symbols, which are recorded on the recording medium as a transition from one magnetization direction to the other or as a transition to a dimple, immediately follow one another, then these transitions must not be too close to each other due to their interactions. This limits the density of the information. At the same time, the minimum bandwidth B _min required to transmit or record the bit stream is increased when the minimum distance T _min between successive transitions (B _mm = 1 / 2T _min ) is small. Another requirement that is often imposed on data transmission systems and their optical and magnetic recording is to derive from the transmitted signal a clock signal with which synchronization can be performed. A block having m zero, preceded in the worst case by a block ending in a large number of zeros and followed by a block starting with several zeros, jeopardizes the possibility of deriving a clock signal.

Informační kanály, které nepřenášejí stejnosměrný proud, jako magnetické zaznamenávací kanály, musí dále splňovat požadavek, že zaznamenávaný proud dat obsahuje složku stejnosměrného proudu, která je co nejmenší. Při optickém zaznamenávání je žádoucí, aby nízkofrekvenční úsek datového spektra byl potlačen do nejvyšší možné míry, a to s ohledem na servořízení. Kromě toho je demodulace zjednodušena, když je stejnosměrná proudová složka poměrně malá.In addition, information channels that do not transmit direct current, such as magnetic recording channels, must meet the requirement that the recorded data stream contains a DC component that is as small as possible. In optical recording, it is desirable that the low frequency portion of the data spectrum be suppressed to the greatest extent possible with respect to power steering. In addition, demodulation is simplified when the DC current component is relatively small.

Ze shora uvedených i jiných důvodů se provádí kódování kanálu na datové bity dříve, než se přenášejí přes kanál a dříve než se zaznamenávají. V případě kódování bloku, popsaného v publikaci D(i), se bloky datových bitů, z nichž každý obsahuje m bitů, kódují jako bloky informačních bitů, z nichž každý obsahuje ni informačních bitů. Obr. 1 znázorňuje, jak se blok datových bitů BD, přemění na blok informačních bitů Bij. Jako příklad je uvedena volba ni = 14, používaná v celém dalším popisu i vyobrazeních. Jelikož je nt větší než m, neužije se všech kombinací, které mohou být vytvořeny a bity. Ty kombinace, které se dobře nehodí proFor the above and other reasons, channel coding into data bits is performed before they are transmitted over the channel and before they are recorded. In the case of coding a block described in publication D (i), data bit blocks, each containing m bits, are coded as blocks of information bits each containing n information bits. Giant. 1 illustrates how the data bit block BD is converted to a block of information bits B11. As an example, ni = 14 is used throughout the description and drawings. Since nt is greater than m, not all combinations that can be made and bits are used. Those combinations that don't fit well

-4 CZ 283698 B6 použitý kanál, se nepoužijí. Tímto způsobem je u daného příkladu zapotřebí vybrat pouze 256 slov z počtu více než 16 000 možných kanálových slov pro žádané namapování datových slov na kanálová slova. V důsledku toho mohou být na kanálová slova kladeny některé požadavky. Jedním požadavkem je, aby mezi dvěma za sebou jsoucími informačními bity prvního typu, totiž typu 1, bylo umístěno nejméně d po sobě následujících informačních bitů druhého typu, tj. typu 0, uvnitř stejného bloku ni informačních bitů. Tabulka I na str. 439 publikace D(l) ukazuje, jak mnoho takových binárních slov existuje, v závislosti na hodnotě d. Z tabulky je zřejmé, že pro n_t = 14 je 277 slov s nejméně dvěma (d = 2) bity typu 0” mezi za sebou následujícími bity typu 1. Při kódování bloků s osmi datovými bity, jichž může být 2° = 256 kombinací jako bloků se čtmáctikanálovými bity, může být požadavek d = 2 naprosto uspokojen.The channel used is not used. In this way, in a given example, only 256 words of more than 16,000 possible channel words need to be selected for the desired mapping of data words to channel words. As a result, some requirements may be imposed on channel words. One requirement is that at least d consecutive information bits of the second type, i.e., type 0, are located between two consecutive information bits of the first type, namely type 1, within the same block of information bits. Table I on page 439 of publication D (l) shows how many such binary words exist, depending on the value of d. The table shows that for n _t = 14 there are 277 words with at least two (d = 2) bits of type 0 ”between consecutive type 1 bits. When coding blocks with eight data bits, which can be 2 ° = 256 combinations as blocks with four-channel bits, the requirement d = 2 can be fully satisfied.

Spojování bloků informačních bitů BI₍ do řetězce však není možné bez dalších opatření, když stejné požadavky na omezení hodnoty d je nejen třeba splnit uvnitř blok ni bitů, nýbrž když tyto požadavky přesahují rozmezí mezi dvěma za sebou jdoucími bloky. Za tímto účelem navrhuje publikace D(l), str. 451, aby se mezi bloky kanálových bitů zavedly jeden nebo několik oddělovacích bitů. Lze snadno dovodit, že když je zařazen počet oddělovacích bitů typu 0, nejméně rovný d, je omezení hodnoty d splněno. Obr. 1 znázorňuje, že blok kanálových bitů BCj sestává z bloku informačních bitů Bii a z bloku BSi oddělovacích bitů. Blok oddělovacích bitů obsahuje n₂ bitů, takže blok kanálových bitů BCi obsahuje ni +n₂ bitů. Jako příklad bude použito volby n₂ = 3 v dalším průběhu popisu a ve výkresech, pokud výslovně nebude uvedeno něco jiného.Linking of BI information bit blocks ₍ but not in the chain without further action, when the same d-constraint requirements need not only be met within the block of bits, but when these requirements exceed the range between two consecutive blocks. (l), page 451, to introduce one or more separator bits between the channel bit blocks, and it can be easily concluded that when the number of separator bits of type 0, at least equal to d, is included, the limit of d is met. the block of channel bits BCJ consists of a block of information bits Bii through block BSi separating bits. blocks of separation bits includes n ₂ bits, so the block of channel bits BC contains ni + _n2 bits. An example will be used choices n ₂ = 3 in the further course of the description and in the drawings, unless otherwise noted.

Aby vytvoření hodinového signálu bylo co nej spolehlivější, může být dalším požadavkem, aby maximální počet bitů typu 0, který se může nepřerušovaně vyskytovat mezi dvěma za sebou následujícími bity typu 1 uvnitř jednoho bloku informačních bitů, byl omezen na předem určenou hodnotu k. V příkladě, kde m = 8 a ni = 14, je však možné odstranit z 277 slov, která splňují podmínku d = 2, ta slova, která například mají velmi vysokou hodnotu pro k. Zdá se, že hodnota k může být omezena na 10. V důsledku toho se soubor 28 (obecně 2^m) bloků datových bitů, každý po osmi bitech (obecně po m bitech), namapuje na soubor rovněž 28 (obecně 2^m) bloků informačních bitů, přičemž tyto informační bity byly zvoleny z 214 (obecně 2ⁿ) možných bloků informačních bitů, což je částečně výsledkem skutečnosti, že byly stanoveny požadavky d = 2 a k = 10 (obecně omezení d,k). Je stále možné si vybrat, který z bloků datových bitů má být sdružen s jednom z bloků informačních bitů. Ve shora uvedené publikaci D(l) je přesun z datových bitů k informačním bitům jednoznačně určen v matematicky uzavřeném tvaru. I když lze v zásadě užít tohoto převedení, je výhodné odlišné vzájemné sdružení, které bude vysvětleno níže.In order to make the clock signal as reliable as possible, it may be a further requirement that the maximum number of type 0 bits that can occur continuously between two consecutive type 1 bits within a single information bit block is limited to a predetermined value of k. where m = 8 and ni = 14, however, it is possible to remove from 277 words that satisfy the condition d = 2, those words that, for example, have a very high value for k. It seems that the value of k may be limited to 10. V consequently, a set of 28 (generally 2 ^m ) data bit blocks, each of eight bits (generally by m bits), is also mapped to a set of 28 (generally 2 ^m ) information bit blocks, selected from 214 (generally 2 ^m ) ⁽ⁿ ) possible blocks of information bits, which is partly due to the fact that the requirements d = 2 and k = 10 (generally the constraints d, k) have been established. It is still possible to choose which of the data bit blocks to associate with one of the information bit blocks. In the above-mentioned publication D (1), the shift from data bits to information bits is unambiguously determined in a mathematically closed form. While this transfer can in principle be used, a different mutual association is preferred, which will be explained below.

Spojování kanálových slov Bii, dále omezené hodnotou k, do řetězců, je pouze možné, když mezi bloky Bij informačních bitů byly umístěny oddělovací bloky, což také platí pro bloky s omezením hodnoty d. V zásadě lze k tomuto účelu užít stejných oddělovacích bloků, každý s n₂ bity, jelikož požadavky na omezení hodnotou d a hodnotou k se navzájem nevylučují, nýbrž spíše doplňují. Když tedy součet počtu bitových hodnot typu 0 předcházející před daným oddělovacím blokem přestoupí počet hodnot následujících za tímto oddělovacím blokem a n₂ bitů oddělovacího bloku samotného převyšují hodnotu k, pak alespoň jedna z bitových hodnot typu 0 v oddělovacím bloku by měla být nahrazena bitovou hodnotou typu 1, aby se přerušil sled nul na sledy, které jsou každý dlouhý nejvýše k bitů.Linking channel words Bii, further limited by k, to strings is only possible when separator blocks have been placed between blocks Bij of information bits, which also applies to blocks with value restriction d. In principle, the same separator blocks can be used for this purpose. with ₂ bits, since the requirements for limitation by d and k are not mutually exclusive but rather complementary. Thus, if the sum of the number of type 0 bit values preceding the separator block exceeds the number of values following that separator block and ₂ bits of the separator block itself exceed k, then at least one of the type 0 bit values in the separator block should be replaced by the type 1 bit value. to interrupt the sequence of zeros to sequences that are no more than k bits each.

Kromě jejich funkce, že zajišťují, aby požadavky na omezení (d,k) byly splněny, mohou být oddělovací bloky vyměřeny tak, že jich lze také užít pro minimalizování nevyváženosti stejnosměrného proudu. To je založeno na seznání skutečnosti, že pro určité zřetězení bloků informačních bitů je předepsán předem určený formát bloku oddělovacích bitů, avšak ve velkém počtu případů se na formát bloku osvětlovacích bitů buď nekladou žádné požadavky, nebo pouze omezené požadavky. Takto vytvořený stupeň volnosti se užívá pro minimalizování nevyváženosti proudu.In addition to their function of ensuring that the restriction requirements (d, k) are met, the separation blocks can be measured so that they can also be used to minimize the DC current imbalance. This is based on the recognition that for certain concatenation of information bit blocks, a predetermined separating bit block format is prescribed, but in a large number of cases, no or only limited requirements are imposed on the illumination bit block format. The degree of freedom thus created is used to minimize current imbalance.

-5 CZ 283698 B6-5 CZ 283698 B6

Vznik nevyváženosti stejnosměrného proudu a její vzrůst může být vysvětlen následovně. Blok Bl! informačních bitů, jak je znázorněno na obr. I, část b, je zaznamenán na zaznamenávacím médiu, například ve formátu NRZ. Tímto formátem se vytvoří 1 přechodem na začátku příslušné bitové buňky a stane se 0, když se nezaznamená žádný přechod. Sled bitů znázorněných v bloku Bii potom zaujme tvar, který je označen jako tvar WF, ve kterém se tento bitový sled zaznamenává na záznamové médium. Tento sled má nevyváženost v důsledku přítomnosti stejnosměrné proudové složky, jelikož pro zobrazený sled má kladná úroveň větší délku než záporná úroveň. Měrou, které se často používá pro nevyváženost v důsledku stejnosměrné proudové složky, je hodnota číslicového součtu. Za předpokladu, že úrovně tvaru WF budou +1 a -1, je potom hodnota číslicového součtu rovna průběžnému součtu na tvaru WF a v příkladě znázorněném na obr. 1 je roven +6T, když T je délka jednoho bitového intervalu. Když se takové sledy opakují, bude nevyváženost v důsledku stejnosměrné proudové složky narůstat. Obecně vede tato nevyváženost k posunu základní čáiy, který snižuje efektivní poměr signálu k šumu a následkem toho spolehlivost detekce zaznamenaných signálů.The occurrence of DC imbalance and its increase can be explained as follows. Bl! The information bits, as shown in Fig. 1, part b, are recorded on a recording medium, for example in the NRZ format. This format is created by 1 transition at the beginning of the respective bit cell and becomes 0 when no transition is detected. The sequence of bits shown in block Bii then assumes a shape which is referred to as a WF shape in which the bit sequence is recorded on the recording medium. This sequence has an imbalance due to the presence of the DC current component, since for the displayed sequence the positive level has a greater length than the negative level. A measure that is often used for imbalance due to the DC current component is the digital sum value. Assuming that the WF shape levels are +1 and -1, then the digital sum value is equal to the running sum on the WF shape and in the example shown in Fig. 1 is + 6T when T is the length of one bit interval. When such sequences are repeated, the imbalance due to the DC current component will increase. In general, this imbalance leads to a baseline shift that reduces the effective signal-to-noise ratio and consequently the reliability of the detection of the recorded signals.

Bloku BSi oddělovacích bitů se pro omezení nevyváženosti v důsledku stejnosměrné proudové složky užije následovně. V daném okamžiku se dodá blok BD, datových bitů. Tento blok BD_S datových bitů se přemění na blok Bii informačních bitů, například pomocí tabulky uložené do paměti. Potom se vytvoří soubor možných bloků kanálových bitů, obsahující ni + n₂ bitů. Všechny tyto bloky obsahují stejný blok informačních bitů (bitové buňky 1 až 14 dle obr. 1, část b), doplněné možnými bitovými kombinacemi n₂ oddělovacích bitů (bitové buňky 15, 16 a 17, obr. 1, část b). V důsledku toho je v příkladě znázorněném na obr. 1, Část b vytvořena sestava sestávající z 2 = 8 možných bloků kanálových bitů. Potom se z každého možného bloku kanálových bitů určí následující parametry, v zásadě v libovolném sledu, a to jednak se určí pro příslušný možný blok kanálových bitů se požadavek na omezení hodnoty d a omezení hodnoty k neodporuje formátu přítomného bloku oddělovacích bitů, a jednak se určí hodnota číslicového součtu pro příslušný možný blok kanálových bitů.A block of BSI separating bits is used as follows to reduce imbalance due to the DC current component. At this time, a block of BD data bits is supplied. This block of BD _S data bits is converted into a block Bii of information bits, for example by means of a stored table. A set of possible channel bit blocks containing ni + n ₂ bits is then created. All these blocks contain the same block of information bits (bit cells 1 to 14 of FIG. 1, part b), supplemented by possible bit combinations of n ₂ separator bits (bit cells 15, 16 and 17, FIG. 1, part b). Consequently, in the example shown in Fig. 1, Part b is formed by an assembly consisting of 2 = 8 possible blocks of channel bits. Thereafter, the following parameters are determined from each possible channel bit block, essentially in any sequence, firstly determined for the respective possible channel bit block, the request for limiting the value d and limiting the value k does not conflict with the format of the present separating bit block. the digital sum for the respective possible block of channel bits.

Vytvoří se první indikační signál pro ty možné bloky kanálových bitů, které nejsou v rozporu s požadavky na omezení hodnoty d a omezení hodnoty k. Volba kódovacích parametrů zaručuje, že takový indikační signál se vytvoří pro alespoň jeden z možných bloků informačních bitů. Nakonec se z možných bloků kanálových bitů, pro které byl vytvořen první indikační signál, zvolí ten blok kanálových bitů, který například má v absolutním smyslu nejnižší hodnotu číslicového součtu. Avšak ještě lepším postupem je nashromáždění hodnot číslicového součtu pro předcházející bloky kanálových bitů a vybrat z bloků kanálových bitů, které přicházejí v úvahu pro volbu pro příští přenos ten blok, který vyvolá snížení absolutní hodnoty nashromážděných hodnot číslicového součtu. Vybrané slovo se pak přenese a zaznamená.A first indication signal is generated for those possible channel bit blocks that do not contradict the requirements of the d-value limitation and the k-value limitation. The selection of the coding parameters ensures that such an indication signal is generated for at least one of the possible information bit blocks. Finally, from the possible channel bit blocks for which the first indication signal was generated, the channel bit block having, for example, the absolute value of the digital sum in absolute terms, is selected. However, an even better method is to accumulate the digital sum values for the previous channel bit blocks and select from the block of the channel bits that are eligible for the next transmission the one that causes the absolute value of the accumulated digital sum values to decrease. The selected word is then transferred and recorded.

Výhodou tohoto postupuje, že oddělovací bity, které jsou již potřebné pro jiné účely, mohou být nyní také použity jednoduchým způsobem pro omezení nevyváženosti v důsledku stejnosměrné proudové složky. Další výhodou je okolnost, že vliv na signál, který se má přenášet, je omezen na bloky oddělovacích bitů a nevztahuje se na bloky informačních bitů (nebere-li se zřetel na polaritu vlnotvaru, který má být přenesen a zaznamenán). Demodulace zaznamenaných signálů po jejich čtení se potom týká pouze informačních bitů. Oddělovací bity mohou být vypuštěny z úvahy.The advantage of this procedure is that the separating bits that are already needed for other purposes can now also be used in a simple way to reduce the imbalance due to the DC current component. Another advantage is that the effect on the signal to be transmitted is limited to the separator bit blocks and does not apply to the information bit blocks (unless the polarity of the waveform to be transmitted and recorded is taken into account). The demodulation of the recorded signals after reading them then concerns only the information bits. Separation bits may be omitted.

Obr. 2 znázorňuje některá další provedení manipulace s proudem bitů v rámci vynálezu.Giant. 2 illustrates some other bit stream manipulation embodiments of the invention.

Obr. 2, část a, znázorňuje schematicky sledy bloků kanálových bitů ...., BCj_i, BCj, BC_i+i, ...., které obsahují předem určený počet nl+n2 bitů. Každý blok kanálových bitů obsahuje bloky informačních bitů, sestávající z ni bitů, a bloky oddělovacích bitů BS,.₂, BCí_i, BSi, BSj+i, ....., sestávající každý z n₂ bitů.Giant. 2, part a, schematically shows sequences of block bits of channel bits ...., BC 1, 1 1, BC 1, BC _{1 +} 1 ... containing a predetermined number of n1 + n 2 bits. Each block of channel bits comprises blocks of information bits consisting of n bits and blocks of separating bits BS. ₂ , BCi, BSi, BSi + 1, ....., each consisting of ₂ bits.

-6CZ 283698 B6-6GB 283698 B6

U tohoto provedení je nevyváženost v důsledku stejnosměrné proudové složky určována přes několika bloků, například jak je znázorněno na obr. 2, části a, přes dva bloky BC; a BC,-i kanálových bitů. Nevyváženost v důsledku stejnosměrné proudové složky je určována podobným způsobem, jak je popsáno pro provedení podle obr. 1, za předpokladu, že pro každý superblok SBCj se vytvoří možné formáty superbloků, to znamená že bloky informačních bitů pro blok BCj a bloky BCj+i se doplní všemi možnými kombinacemi, které mohou být vytvořeny s n₂ oddělovacími bity bloků BS, a bloku BSj_+]. Z uvedeného souboru se potom vybere ta kombinace, která minimalizuje nevyváženost stejnosměrnou proudovou složkou. Tento postup má tu výhodu, že zbývající nevyváženost stejnosměrnou proudovou složkou má rovnoměrnější charakter, jelikož je uvažovaná více než jeden blok kanálových bitů dopředu, a takový zásah bude optimální.In this embodiment, the imbalance due to the DC current component is determined over several blocks, for example, as shown in Fig. 2, parts a, over two blocks BC; and BC, i, channel bits. The DC current imbalance is determined in a similar manner as described for the embodiment of FIG. 1, provided that possible super block formats are created for each SBCj super block, that is, the information bit blocks for the BCj block and the BCj + i blocks are complete with all possible combinations that can be made with n ₂ separating bits of the BS blocks and the BS1 ₊ block. The combination that minimizes the imbalance by the DC current component is then selected from said set. This procedure has the advantage that the remaining DC current imbalance is of a more uniform nature since more than one block of channel bits forward is considered, and such intervention will be optimal.

Výhodné provedení tohoto postupu má ten odlišný znak, že superblok SBC, (obr. 2, část a) je posunut pouze o jeden blok kanálových bitů po minimalizování nevyváženosti stejnosměrnou proudovou složkou. To znamená, že blok BC; (obr. 2, část a), který je částí superbloku SBCj, se zpracuje, a že následující neznázoměný superblok SBC^i obsahuje blok BC_M a neznázoměný blok BCj+2, pro které se provádí výše uvedená minimalizace nevyváženosti stejnosměrnou proudovou složkou. Blok BC,.₁ je tak část jak superbloku SBCj a následujícího superbloku SBC,+i. Je potom docela možné, že (prozatímní) volba pro oddělovací bity v bloku BSj-i, provedená v superbloku SBCj, se liší od konečné volby provedené v superbloku SBC,_|. Jelikož ke každému bloku se provádí přístup několikrát (v přítomném případě dvakrát), sníží se nevyváženost stejnosměrnou proudovou složkou a v důsledku toho příspěvek k šumu ještě více.A preferred embodiment of this procedure has the distinctive feature that the SBC super block (Fig. 2, part a) is shifted by only one block of channel bits after minimizing the imbalance by the DC current component. That is, the BC block; (FIG. 2, part a), which is part of the SBCj superblock, is processed and that the following SBC? i superblock comprises a BC _M block and a BCj + 2 block (not shown) for which the DC current unbalance minimization is performed. Block BC ,. ₁ is a part of both the SBCj superblock and the following SBCj superblock, + 1. It is then quite possible that the (interim) choice for the separator bits in the block BSj-i made in the super block SBCj differs from the final choice made in the super block SBC1. Since each block is accessed several times (in the present case twice), the imbalance by the DC current component is reduced and, consequently, the contribution to noise is even more.

Obr. 2, část b, znázorňuje další provedení, ve kterém je nevyváženost stejnosměrnou proudovou složkou určena současně pro několik bloků (SBCj), například jak je znázorněno na obr. 2, části b, pro čtyři bloky kanálových bitů BCj^(1>, BCj⁽²⁾, BCj⁽³⁾ a BCj^w. Každý z těchto bloků kanálových bitů obsahuje předem určený počet n_t informačních bitů. Počet informačních bitů může mít například hodnotu 14 a počet oddělovacích bitů pro bloky BCj⁽¹⁾, BCj⁽²⁾, BCj^<3) může být 2 pro každý blok a 6 pro blok a BCj⁽⁴⁾. Určení nevyváženosti stejnosměrnou proudovou složkou se provádí podobným způsobem, jak je popsáno pro provedení z obr. 2, části a.Giant. 2, part b, shows another embodiment in which the DC current imbalance is determined simultaneously for several blocks (SBCj), for example, as shown in FIG. 2, part b, for four channel bit bits BCj ⁽¹ , BCj ^{(2)). )} BCJ ⁽³⁾ BCJ ^w. Each of these blocks of channel bits comprises a predetermined number n _t of information bits. number of bits of information may have a value of 14 and the number of separating bits for blocks BCJ ^(1), BCJ ⁽²⁾ BCJ ^<3) can be 2 for each block and 6 for the block and BCj ⁽⁴⁾ . The DC current imbalance determination is performed in a similar manner as described for the embodiment of FIG. 2, part a.

Kromě výhod shora již zmíněných a zde také použitelných má tento postup tu výhodu, že dostupnost poměrně dlouhého bloku oddělovacích bitů zvyšuje možnosti snížit nevyváženost stejnosměrnou proudovou složkou. Konkrétněji je zbytková nevyváženost stejnosměrnou proudovou složkou sledu kanálových bitů, ve kterém obsahuje každý blok kanálových bitů stejný počet například 3 bitů, větší než zbytková nevyváženost stejnosměrnou proudovou složkou sledu kanálových bitů, u něhož bloky oddělovacích bitů obsahují v průměru 3 bity, rozdělené však do 2-2-2-6 bitů.In addition to the advantages already mentioned and also applicable here, this process has the advantage that the availability of a relatively long block of separating bits increases the possibility of reducing the imbalance by the DC current component. More specifically, the residual imbalance is a direct current component of a channel bit sequence in which each channel bit block contains the same number of, for example, 3 bits, greater than a residual imbalance is a direct current component of a channel bit sequence. -2-2-6 bits.

Je třeba poznamenat, že popsaný časový sled funkcí a přiřazených stavů postupu může být realizován univerzálními postupnými logickými obvody, například na trhu dostupnými mikroprocesory s přiřazenými paměťmi a periferním vybavením. Obr. 3 znázorňuje vývojový diagram takového zařízení. Následující vysvětlující texty jsou sdruženy s legendami geometrických obrazců, které existují v časové posloupnosti funkce a stavy způsobu kódování. Sloupec A udává referenční symbol, sloupec B legendu a sloupec C vysvětlující text příslušející k odpovídajícímu geometrickému obrazci.It should be noted that the described time sequence of functions and associated process states may be implemented by universal sequential logic circuits, for example commercially available microprocessors with associated memory and peripheral equipment. Giant. 3 shows a flow chart of such a device. The following explanatory texts are associated with legends of geometric figures that exist in the time sequence of the function and the states of the coding method. Column A indicates the reference symbol, Column B the legend, and Column C the explanatory text belonging to the corresponding geometric figure.

A B CA B C

DSCacc” ⁼ 0; Hodnota číslicového součtu předchozích i:= 0 bloků kanálových bitů obdržela na začátku postupu nulovou hodnotu. Prvnímu datovému slovu BD je přiřazeno číslo i=0. Postoupí se ke geometrickému obrazci 2.DSCacc ” ⁼ 0; The digital sum value of the previous i: = 0 channel bit blocks received a zero value at the beginning of the procedure. The first BD data word is assigned the number i = 0. He proceeds to the geometric figure 2.

Bdi Blok datových bitů po m bitech čísla i se vybere z paměti. PostoupíBdi The block of data bits by m bits of number i is selected from memory. He'll advance

-7CZ 283698 B6-7EN 283698 B6

Bii (Bdj) j: = 0 j:=j+l j < nebo = Q?Bii (Bdj) j: = 0 j: = j + 1 j <or = Q?

se ke geometrickému obrazci 3.to the geometric figure 3.

Blok datových bitů mající počet i (Bdi) s^e přemění na blok informačních bitů sestávající z n[ bitů (Bij) pomocí tabulky uložené v paměti. Postoupí se ke geometrickému obrazci 4.A block of data bits having a number i (Bdi) s ^e is converted into a block of information bits consisting of n [bits (Bij) using a table stored in memory. He proceeds to the geometric figure 4.

Parametr j zahájí na hodnotě nula. Parametr j je ten počet jednoho z q bloků kanálových bitů sestávajících z ni+n₂ bitů, který je možno zvolit pro přenos nebo záznam. Postoupí se ke geometrickému obrazci 5.Parameter j starts at zero. Parameter j is the number of one of the q block bits of channel bits consisting of n1 + n ₂ bits that can be selected for transmission or recording. He proceeds to the geometric figure 5.

Parametr j se zvětší o 1. Postoupí se ke geometrickému obrazci 6.Parameter j is incremented by 1. It proceeds to geometric figure 6.

Když příslušné parametry byly určeny pro všech q možných bloků kanálových bitů, pokračuje se v postupu operací vyznačenou geometrickým obrazcem 13. V geometrickém obrazci 6 je to naznačeno spojovacím článkem N. Když j je menší nebo rovno 0, pokračuje se v postupu operací vyznačenou geometrickým obrazcem 7.When the respective parameters have been determined for all q possible blocks of channel bits, the operation indicated by the geometric figure 13 is continued. In the geometric figure 6 this is indicated by the link N. If j is less than or equal to 0, the operation indicated by the geometric figure is continued. 7.

BC^(j) _i:=BI,+BS⁽ⁱ⁾ BC ⁽ⁱ⁾ _i : = BI, + BS ⁽ⁱ⁾ J-tý možný blok kanálových bitů Bej je vytvořen doplněním bloku informačních bitů Bij j-tou kombinací bloku oddělovacích bitů BSj. Postoupí se ke geometrickému obrazci 8. The possible j-th block of channel bits Bej is formed by adding a block of information bits Bij to the j-th combination of the separating bit block BSj. He proceeds to the geometric figure 8. DSV® ? DSV®? Určí se nyní hodnota číslicového součtu (DSV) j-tého možného bloku kanálových bitů. Postoupí se ke geometrickému obrazci 9. The value of the digital sum (DSV) of the jth possible block of channel bits is now determined. He proceeds to the geometric figure 9. >k®max? > k®max? Zjistí se, je-li j-tý možný blok kanálových bitů po spojení do řetězce s předcházejícími bloky kanálových bitů BC,.| takový, že splňuje požadavek na omezení k. Jestliže tento požadavek je splněn, pokračuje se v operacích operací vyznačenou v geometrickém obrazci 10 (spojení N). Jestliže tento požadavek není splněn, pak následujícím krokem je operace vyznačená geometrickým obrazcem 11 (spojení Y). It is determined if the j-th possible block of channel bits after the connection to the chain with the preceding block of channel bits BC, | such that it satisfies the restriction requirement k. If this requirement is satisfied, the operations operations indicated in the geometric figure 10 (connection N) are continued. If this requirement is not met, the next step is the operation indicated by the geometric figure 11 (Y connection). <d®min? <d®min? Zjistí se, zda j-tý možný blok kanálových bitů po spojení do řetězce s předcházejícím blokem kanálových bitů BC;.i splňuje požadavek na omezení d. Jestliže tento požadavek je splněn, pak následujícím krokem je operace vyznačená geometrickým obrazcem 12 (spojení N). Není-li tento požadavek splněn, pak se v operaci pokračuje krokem vyznačeným geometrickým obrazcem 11 (spojení Y). It is ascertained whether the j-th possible block of channel bits after the chain link with the preceding channel bit block BC1i satisfies the restriction requirement d. If this requirement is satisfied, the next step is the operation indicated by the geometric pattern 12 (connection N). If this requirement is not met, the operation is continued with the step indicated by the geometric figure 11 (Y connection). DSV®: = max DSV®: = max Hodnotě číslicového součtu j-tého bloku kanálových bitů se dá tak vysoká hodnota (max), že tento blok rozhodně nemůže být zvolen. Postoupí se ke geometrickému obrazci 12. The value of the digital sum of the j-th block of channel bits is given such a high value (max) that the block cannot be chosen. He proceeds to the geometric figure 12. DSV®_acc:= DSV®+DSV_acc DSV _acc : = DSV + DSV _acc Hodnota číslicového součtu j-tého bloku kanálových bitů DSV(j) se přidá k nashromážděné DSVacc předcházející blokům kanálových bitů pro získání nové akumulované hodnoty číslicového součtu DSV(j)acc. Postoupí se ke geometrickému obrazci 5. The digital sum value of the j-th block of DSV channel bits (j) is added to the accumulated DSVacc preceding the channel bit blocks to obtain a new accumulated digital sum value of DSV (j) acc. He proceeds to the geometric figure 5.

minq/DSV:DSC⁽ minq / DSV: DSC ⁽

e)E)

Určí se minimální hodnota DSV q možných bloků kanálových bitů. To je pravděpodobně DSV prvního bloku kanálových bitů. Postoupí se ke geometrickému obrazci 13.The minimum DSV value q of possible channel bit blocks is determined. This is probably the DSV of the first block of channel bits. He proceeds to the geometric figure 13.

Zvolí se první blok kanálových bitů z q možných bloků. Postoupí se ke geometrickému obrazci 15.The first block of channel bits is selected from q possible blocks. He proceeds to the geometric figure 15.

<). i<). and

DSV_acc:= DSV^(l1 Akumulovaná hodnota DSV (DSV_3CC) se učiní rovnou akumulované hodnotě DSV zvoleného prvního bloku informačních bitů. Postoupí se ke geometrickému obrazci 16.DSV _acc : = DSV ^{(l1 The} accumulated DSV value (DSV _3CC ) is equal to the accumulated DSV value of the selected first block of information bits.

-8CZ 283698 B6 i:i+l Počet bloků dat a počet informačních bitů se zvětší o jeden. Postoupí se ke geometrickému obrazci 2. Cyklus se nyní opakuje pro další, tj. (i+1 )-tý blok datových bitů.-8GB 283698 B6 i: i + l The number of data blocks and the number of information bits are increased by one. The cycle is now repeated for the next (i + 1) -th block of data bits.

Znázorněný a popsaný vývojový diagram je použitelný pro provedení znázorněné na obr. 1. Pro provedení podle obr. 2 platí odpovídající vývojové diagramy, přičemž se berou v úvahu již popsané modifikace.The flow diagram shown and described is applicable to the embodiment shown in FIG. 1. The corresponding flow diagrams for the embodiment of FIG. 2 are applicable, taking into account the modifications already described.

Aby při demodulování přenášeného nebo zaznamenaného proudu kanálových bitů bylo možné rozlišení mezi informačními bity, je do proudu bloků kanálových bitů zahrnuto n₃+n₄ synchronizačních bitů, a to n₃ synchronizačních informačních bitů a n₄ synchronizačních oddělovacích bitů. Blok synchronizačních bitů je například vložen pokaždé po určeném počtu bloků informačních a oddělovacích bitů. Po detekci tohoto synchronizačního slova může pak být jednoznačně určeno, ve které poloze jsou přítomny informační bity a ve které bitové poloze jsou přítomny oddělovací bity. Je tedy třeba provést opatření, aby se zabránilo tomu, že by synchronizační slovo bylo napodobeno určitým bitovým sledem v informačních oddělovacích blocích. Za tímto účelem může být zvolen jediný blok synchronizačních bitů, a to znamená synchronizační bity, které nejsou přítomny ve sledech informačních a oddělovacích bitů. Sledy, které nesplňují požadavek omezení hodnotou d nebo omezení hodnotou k nejsou pro tento účel vhodné, jelikož hustota informace nebo samočasovací vlastnosti jsou pak nepříznivě ovlivněny. Volba je však velmi omezena uvnitř skupiny sledů, které splňují požadavky na omezení (d,k).In order to discriminate between the information bits when demodulating the transmitted or recorded channel bit stream, n ₃ + n ₄ sync bits, n ₃ sync information bits and ₄ sync separator bits are included in the channel bit block stream. For example, a block of synchronization bits is inserted each time after a specified number of blocks of information and separator bits. After detecting this synchronization word, it can then be clearly determined in which position the information bits are present and in which bit position the separator bits are present. Therefore, precautions must be taken to prevent the sync word from being imitated by a certain bit sequence in the information separator blocks. For this purpose, a single block of sync bits may be selected, that is, sync bits that are not present in the sequence of information and separator bits. Sequences that do not satisfy the requirement of constraint by d or constraint by k are not suitable for this purpose, since the information density or the self-timing properties are then adversely affected. However, the choice is very limited within a group of sequences that meet the restriction requirements (d, k).

Z tohoto důvodu je navrhován odlišný postup. Blok synchronizačních bitů zahrnuje několikrát, například alespoň dvakrát po sobě a za sebou sled, který obsahuje S-bitů typu 0 mezi dvěma po sobě následujícími bity typu 1. S výhodou platí, že S=k. Obr. 4 znázorňuje blok synchronizačních bitů SYN. Blok obsahuje dvakrát po sobě a za sebou sled 10000000000, tj. jedničku následovanou 10 nulami, které jsou označeny v jednom případě SYNPi a ve druhém případě SYNP?. Tento sled může být také přítomen v proudu kanálových bitů, konkrétně pro sledy, kde k=l 0. Aby se však zabránilo tomu, že by se sled vyskytl dvakrát za sebou a v důsledku toho vně bloku synchronizačních bitů, potlačí se první indikační signál, když součet počtu oddělovacích bitů a počtu postupných a následných informačních bitů typu 0, které bezprostředně předcházejí bitu typu 1, který tvoří část bloku oddělovacích bitů, je roven k a je také roven součtu počtu za sebou jsoucích postupných informačních bitů typu 0. které bezprostředně následují za uvedeným bitem typu 1 oddělovacích bitů. Druhá, již naznačená cesta pro zabránění napodobení by byla použít dvakrát za sebou sled 100000000000, což je jednička následovaná 11 nulami.For this reason, a different procedure is proposed. The block of synchronization bits includes several times, for example at least twice in succession, and a succession comprising a type 0 S-bit between two successive type 1 bits. Preferably, S = k. Giant. 4 shows a block of sync bits SYN. The block contains twice in succession a sequence of 10000000000, i.e. one followed by 10 zeros, which are marked in one case SYNPi and in the other case SYNP ?. This sequence may also be present in the channel bit stream, in particular for sequences where k = 110. However, in order to prevent the sequence from occurring twice in succession and consequently outside the sync bit block, the first indication signal is suppressed, when the sum of the number of separating bits and the number of sequential and subsequent type 0 information bits immediately preceding the type 1 bit forming part of the separating bit block is equal to and also equal to the sum of the consecutive type 0 sequential information bits immediately following by said type 1 bit of the separating bits. The second way already suggested to prevent imitation would be to use a sequence of 100000000000 twice, one, followed by 11 zeros.

Kromě toho blok synchronizačních bitů také obsahuje blok synchronizačních oddělovacích bitů. Funkce bloku oddělovacích bitů je přesně stejná jako funkce, shora již popsaná, bloku oddělovacích bitů mezi bloky informačních bitů. V důsledku toho mají za účel splnit požadavek na omezení (d,k) a na omezenou nevyváženost stejnosměrnou proudovou složkou. Opatření, která se provedou, aby se zabránilo napodobení synchronizační kombinace v proudu kanálových bitů, vyskytující se dvakrát za sebou a postupně, jsou stejná opatření, která také zabraňují, aby se tato kombinace vyskytla třikrát před blokem synchronizačních bitů nebo za ním.In addition, the sync bit block also includes a sync bit separator block. The function of the separator bit block is exactly the same as the function described above for the separator bit block between the information bit blocks. As a result, they are intended to meet the requirement of (d, k) limitation and limited imbalance by the DC current component. The measures to be taken to prevent the synchronization combination from occurring twice in succession in succession in the channel bits stream are the same measures that also prevent this combination from occurring three times before or after the block of synchronization bits.

Výše uvedený způsob, který lze také označit jako modulování nebo kódování, přináší značné zjednodušení v obráceném směru, to znamená při demodulování nebo dekódování. Omezení nevvváženosti v důsledku stejnosměrné proudové složky se provede bez působení na bloky informačních bitů, takže informace v oddělovacích blocích je irelevantní pro demodulování informací. Volba provedená na konci modulátoru, tj. který blok datových bitů o délce m je sdružen s kterým blokem informačních bitů o délce n_t, je dále důležitá nejen pro modulátor, nýbrž také pro demodulátor, neboť na této volbě závisí jeho složitost. V magnetických zaznamenávacích soustavách má složitost modulátoru a demodulátoru stejný význam, jelikožThe above method, which can also be referred to as modulation or coding, brings about considerable simplification in the reverse direction, i.e., in demodulation or decoding. The reduction in imbalance due to the DC current component is performed without affecting the information bit blocks, so that the information in the separating blocks is irrelevant for demodulating the information. The choice made at the end of the modulator, i.e. which data bit block of length m is associated with which block of information bits of length n _t , is further important not only for the modulator but also for the demodulator, since its complexity depends on this choice. In magnetic recording systems, the complexity of a modulator and a demodulator is of equal importance since

-9CZ 283698 B6 jsou obvykle oba přítomny v stejném přístroji. V soustavách pro optické zaznamenávání je záznamové médium prostředí typu určeného pouze ke čtení, takže přístroj spotřebitele potřebuje pouze obsahovat demodulátor. Proto v tomto případě je zvlášť důležité snížit složitost demodulátoru co nejvíce i za cenu vyšší složitosti modulátoru.Usually both are present in the same apparatus. In optical recording systems, the recording medium is a read-only environment, so the consumer apparatus only needs to include a demodulator. Therefore, in this case it is particularly important to reduce the complexity of the demodulator as much as possible, even at the cost of a higher modulator complexity.

Obr. 5a a b znázorňuje provedení demodulátoru, který demoduluje bloky osmi datových bitů z bloků čtrnácti informačních bitů. Obr. 5a znázorňuje blokové schéma obvodů demodulátoru a obr. 5b znázorňuje schéma uspořádání části obvodů. Demodulátor obsahuje součinová hradla 17-0 až 17-51, z nichž každé má jeden nebo více vstupů. Jeden ze 14 bitů bloků informačních bitů se vede na každý vstup, které jsou invertujícího nebo neinvertujícího typu. Obr. 5b znázorňuje ve sloupci C„ jak je to provedeno. Sloupec 1 představuje řádově nejméně význačnou bitovou polohu C! 14-bitového informačního bloku, sloupec 14 představuje řádově nejvýznamnější bitovou polohu C_i4 a mezilehlé sloupce 2 až 13 představují zbývající bitové polohy podle jejich úrovní řádově význačných bitů. Řádky 0 až 51 se vztahují na odpovídající čísla součinových hradel, to znamená řádka 0 se týká vstupního formátu součinového hradla 17-0, řádka 1 se týká vstupního formátu součinového hradla 17-1, atd. Symbol 1 v i-tém sloupci řádky j znamená, že do j-tého součinového hradla 17 se vede přes neinvertující výstup obsah i-té bitové polohy B_b Symbol 0 v i-tém sloupci řádkuj znamená, že j-té součinové hradlo 17 dostává přes invertující vstup obsah i-té bitové polohy (Ci). V důsledku toho (řádka 0) je invertující vstup součinového hradla 17-0 spojen s první bitovou polohou (CJ a neinvertující vstup je spojen se čtvrtou bitovou polohou (C₄); (řádka 1) neinvertující vstup součinového hradla 17-0 je spojen se třetí bitovou polohou (C3), atd.Giant. 5a and b show an embodiment of a demodulator which demodulates blocks of eight data bits from blocks of fourteen information bits. Giant. Fig. 5a shows a circuit diagram of a demodulator circuit; and Fig. 5b shows a circuit diagram of part of a circuit. The demodulator comprises 17-0 through 17-51 product gates, each having one or more inputs. One of the 14 bits of the information bit blocks is fed to each input that is of the inverting or non-inverting type. Giant. 5b shows in column C how this is done. Column 1 represents the least significant bit position C of the order of magnitude. 14-bit information block, column 14 is the most-significant bit position _i4 C and intermediate columns 2-13 are the remaining bit positions according to their levels of the order significant bits. Rows 0 to 51 refer to the corresponding product gateway numbers, i.e., row 0 refers to the input format of the product gate 17-0, row 1 refers to the input format of the product gate 17-1, etc. The symbol 1 in the ith column of row j stands for that the i-th product gate 17 is fed via the non-inverting output to the content of the i-bit position B _b The symbol 0 in the i-th column indicates that the i-th product gate 17 receives the i-bit position Whose). Consequently (line 0), the inverting input of the product gate 17-0 is connected to the first bit position (CJ) and the non-inverting input is connected to the fourth bit position (C ₄ ); a third bit position (C3), etc.

Demodulátor dále obsahuje osm součtových hradel 18-1 až 18-2, jejichž vstupy jsou spojeny s výstupy součinových hradel 17-0 až 17-51. Obr. 5b ukazuje ve sloupci Aj, jak je to provedeno. Sloupec Aj se týká součinového hradla 18-1, sloupec A₂ se týká součinového hradla 18-2......a sloupec A_g se týká součinového hradla 18-8.The demodulator further comprises eight summation gates 18-1 to 18-2, the inputs of which are connected to the outputs of the product gates 17-0 to 17-51. Giant. 5b shows in column Aj how this is done. Column A1 refers to the product gate 18-1, column A ₂ refers to the product gate 18-2 ...... and column A _g refers to the product gate 18-8.

Písmeno A v i-tém sloupci j-tého řádku udává, že výstup součinového hradla 17-i je spojen se vstupem součtového hradla 18-i.The letter A in the i-th column of the j-th row indicates that the output of the gate 17-i is connected to the gate 18-i input.

Pro součinová hradla 17-50 a 17-51 je obvod upraven následovně. Invertující vstupy součinového hradla 17-50 a 17-51 jsou připojeny každý ke vstupu dalšího součinového hradla 19. Výstup součtového obvodu 18-4 je spojen s dalším vstupem součinového hradla 19.For product gates 17-50 and 17-51, the circuit is modified as follows. The inverting product gate inputs 17-50 and 17-51 are each connected to the input of another product gate 19. The output of the summation circuit 18-4 is coupled to the next product gate 19 input.

Každý výstup součtových hradel 18-1, 18-2, 18-3 a 18-5 až 18-8 a výstup součinového hradla 19 jsou připojeny k odpovídajícímu výstupu 20-i. Dekódovaný blok 8 datových bitů je v důsledku toho k dispozici na tomto výstupu v paralelní formě.Each summation gate output 18-1, 18-2, 18-3, and 18-5 through 18-8 and the product gate 19 output are connected to a corresponding output 20-i. As a result, the decoded block 8 of the data bits is available in parallel in this output.

Demodulátor znázorněný na obr. 5a může být podle jiného provedení v podobě tzv. FPLA (logické uspořádání s programovatelným polem), například Signetics bipolar FPLA type 825100/825101. Tabulka znázorněná na obr. 5b je programovací tabulka pro toto uspořádání.According to another embodiment, the demodulator shown in Fig. 5a may be in the form of a so-called FPLA (Logic Arrangement with a Programmable Array), for example Signetics bipolar FPLA type 825100/825101. The table shown in Figure 5b is a programming table for this arrangement.

Demodulátor znázorněný na obr. 5a je v důsledku jeho jednoduchosti velmi dobře vhodný pro optické záznamové systémy typu read-only, tj. pouze ke čtení.Due to its simplicity, the demodulator shown in Fig. 5a is very well suited for read-only optical recording systems.

Obr. 6 znázorňuje zapojení pro dekódování podle vynálezu. Zapojení má sériový vstup 21, k němuž je připojen zpožďovací člen 23. Ke vstupu 21 je dále připojen jeden vstup součtového obvodu 22, jehož druhý vstup je připojen paralelně vůči zpožďovacími členu 23. K výstupu součtového obvodu 22 je připojen posuvný registr 24, mající všechny datové výstupy 241 jeho po sobě následujících stupňů připojené ke vstupům 251 detektoru 25 synchronizačního slova. Přitom je pouze ni prvních stupňů 241A posuvného registru 24 připojeno k dekodéru 81. Sériový vstup 21 je dále připojen k synchronizačnímu členu bitů, jehož výstup je připojen k čítacímu vstupu 831 čítače 83 cyklů ni+ n₂ impulzů. Čítač 83 cyklů má vstup 832 opětovného nastaveníGiant. 6 shows a decoding circuit according to the invention. The wiring has a serial input 21 to which a delay member 23 is connected. In addition, an input of a summation circuit 22 is connected to the input 21, the other input of which is connected parallel to the delay elements 23. The shift register 24 having all its successive stages data outputs 241 connected to inputs 251 of the sync word detector 25. It is just that in the first stages 241A of the shift register 24 coupled to a decoder 81. Serial input 21 is connected to the synchronizing member of bits, whose output is connected to the count input of the counter 83 cycles 831 ni + n ₂ pulses. The cycle counter 83 has a reset input 832

- 10CZ 283698 B6 připojený k detekčnímu výstupu 26 detektoru 25 synchronizačního slova. Dekodér 81 datových slov má aktivační vstup 84 připojený k výstupu 85 cyklů čítače 83, a má dále m-datových výstupů 812 m-bitového slova.- 28GB B6 connected to the detection output 26 of the sync word detector 25. The data word decoder 81 has an activation input 84 connected to the cycle output 85 of the counter 83, and further has m-data outputs 812 of the m-bit word.

V tomto zapojení detektor 25 synchronizačního slova detektuje blok synchronizačních bitů. Je-li zjištěn, je toto signalizováno do čítače 83. Ten po té umožní demodulaci nebo dekódování v dekodéru 81 přes aktivační vstup 84. Levá část přijímá 14 datových bitů a tři oddělovací bity a realizuje dekódování synchronizované se synchronizačními signály, které mohou být přijímány z čítače 83, přičemž oddělovací bity mohou být vzaty v úvahy, nebo se neberou v úvahu. Výstupy 812 vytváření 8 datových bitů paralelně vedených pro další použití, jako zpracovávání zvukového signálu a jeho přehrávání.In this circuit, the sync word detector 25 detects a block of sync bits. If detected, this is signaled to the counter 83. This then allows demodulation or decoding in the decoder 81 via the activation input 84. The left portion receives 14 data bits and three separator bits and performs decoding synchronized with the synchronization signals that can be received from the counters 83, wherein the separating bits may be taken into account or disregarded. The outputs 812 produce 8 data bits in parallel for further use, such as audio signal processing and playback.

Obr. 7 znázorňuje další podrobnosti posuvného registru 24 z obr. 6. Přenášený nebo snímaný zaznamenávaný signál je připojen na vstupní sériový vstup 21. Signál je ve formátu NRZ-M(ark). Tento signál je veden přímo na první vstup součtového obvodu 22 a na druhý vstup součtového obvodu 22 přes zpožďovací člen 23. Na výstupu součtového obvodu 22 je tak k dispozici tak zvaný signál NRZ-I, který je spojen se vstupem posuvného registru 24. Posuvný registr má velký počet sekcí, z nichž každý má odbočku, a jejich počet je roven počtu bitů obsažených v bloku synchronizačních bitů. Ve výše použitém příkladu musí mít posuvný registr 23 sekcí, aby totiž byl schopen obsahovat sled 10000000000100000000001. Každá odbočka je spojena se vstupem detektoru 25 synchronizačního slova upraveného jako součinový obvod a tento vstup je buď invertující, nebo neinvertující. Když je na vstupech součinového obvodu přítomen synchronizační sled, vytvoří se pak signál na výstupu 26 tohoto detektoru 25 a může ho být použito jako indikačního signálu pro detekci synchronizační kombinace. Pomocí tohoto signálu je proud bitů rozdělen na bloky, každý po Π[+ n₂ bitech. Tyto bloky kanálových bitů se posunou, jeden po druhém, do dalšího posuvného registru. Řádově nej významnější bity ni se čtou paralelně a vedou se na vstupy součinových obvodů 17, jak je znázorněno na obr. 5a. Řádově nejméně významných n₂ bitů jsou pro demodulaci nepodstatné.Giant. 7 shows further details of shift register 24 of FIG. 6. The transmitted or sensed recording signal is connected to the input serial input 21. The signal is in NRZ-M (ark) format. This signal is routed directly to the first input of the summation circuit 22 and to the second input of the summation circuit 22 via the delay member 23. At the output of the summation circuit 22 a so-called NRZ-I signal is provided, which is connected to the input of shift register 24. it has a large number of sections, each of which has a branch, and their number is equal to the number of bits contained in the block of sync bits. In the above example, the shift register must have 23 sections in order to be able to contain the sequence 10000000000100000000001. Each tap is connected to the input of the sync word detector 25 configured as a product circuit, and this input is either inverting or non-inverting. When a synchronization sequence is present at the inputs of the product circuit, a signal is then generated at the output 26 of the detector 25 and can be used as an indication signal for detecting the synchronization combination. With this signal, the bit stream is divided into blocks, each of Π [+ n ₂ bits. These channel bit blocks are shifted, one by one, to the next shift register. The most significant bits n1 are read in parallel and passed to the inputs of the product circuits 17 as shown in FIG. 5a. The least significant n ₂ bits are irrelevant for demodulation.

Kódovaný signál je například zaznamenán na optickém záznamovém médiu. Signál má tvar WF znázorněný na obr. Ib. Signál se ukládá na záznamové médium ve šroubovité informační struktuře. Informační struktura obsahuje sled většího počtu superbloků, například typu znázorněného na obr. 8. Superblok SBi obsahuje blok SYN, synchronizačních bitů, který je realizován jak ukazuje obr. 4, a určitý počet (u znázorněného provedení 33) bloků kanálových bitů, z nichž každý má n_t+ n₂ bitů BCi, BC₂,.....,BC₃3. Kanálový bit typu 1 je představován přechodem v záznamovém médiu například přechodem od oblasti netvořené důlem do důlku a kanálový bit typu 0 je reprezentován na záznamovém médiu nepřítomností přechodu. Šroubovicovitá informační stopa je rozdělena do elementárních buněk, tj. bitových buněk. Na záznamovém médiu tyto buňky tvoří prstencovou strukturu, která odpovídá rozdělení proudu kanálových bitů v čase (doba periody je jeden bit).For example, the encoded signal is recorded on an optical recording medium. The signal has the form WF shown in Fig. Ib. The signal is stored on the recording medium in a helical information structure. The information structure comprises a sequence of a plurality of superblocks, for example of the type shown in Fig. 8. The SBb superblock comprises a block of SYN, synchronization bits that is implemented as shown in Fig. 4, and a number (in the shown embodiment 33) of block bits has n _t + n ₂ bits BCi, BC ₂ , ....., BC ₃ 3. The type 1 channel bit is represented by a transition in the recording medium, for example, a transition from a non-mine area to a pit and a type 0 channel bit is represented on the recording medium absence of transition. The helical information track is divided into elementary cells, i.e., bit cells. On the recording medium, these cells form an annular structure that corresponds to the distribution of the current of the channel bits over time (the period of time is one bit).

Nezávisle na obsahu informačních a oddělovacích bitů může být na záznamovém médiu rozlišen velký počet podrobností. Pro médium znamená omezení hodnoty k, že maximální vzdálenost mezi dvěma za sebou jdoucími přechody je k+1 bitových buněk. Nejdelší důlek (nebo žádný důlek) má proto délku k+1 bitových buněk. Omezení d znamená, že minimální vzdálenost mezi dvěma za sebou jdoucími přechody je d+1. Nejkratší důlek (nebo žádný důlek) má proto délku d+1 bitových buněk. Kromě toho je zde v pravidelných vzdálenostech důlek maximální délky, po němž následuje nebo před nímž leží část prostá důlků (tj. část žádný důlek) maximální délky. Tato struktura je částí bloku synchronizačních bitů.Irrespective of the content of the information and separation bits, a large number of details can be distinguished on the recording medium. For the medium, limiting the value of k means that the maximum distance between two successive transitions is k + 1 bit cells. The longest dent (or no dent) has therefore a length of k + 1 bit cells. Restriction d means that the minimum distance between two consecutive transitions is d + 1. Therefore, the shortest (or no) dimple has a length of d + 1 bit cells. In addition, at regular intervals, there is a dimple of maximum length, followed or followed by a portion devoid of dimples (i.e., no dimple part) of maximum length. This structure is part of a block of sync bits.

U výhodného provedení je k = 10, d = 2 a superblok SB; obsahuje 588 kanálových bitových buněk. Superblok SBj obsahuje blok synchronizačních bitů s 27 bitovými buňkami a 33 bloky kanálových bitových buněk, z nichž každý má 17 (14+3) kanálových bitových buněk.In a preferred embodiment, k = 10, d = 2, and super block SB; it contains 588 channel bit cells. Super block SB1 comprises a block of synchronization bits with 27 bit cells and 33 channel bit cell blocks, each having 17 (14 + 3) channel bit cells.

- 11 CZ 283698 B6- 11 GB 283698 B6

Modulátor, přenosový kanál, například optické záznamové médium, a demodulátor, nohou dohromady být částí nějakého systému, například v systému přenosu analogové informace (hudba, řeč) na číslicovou informaci, která je zaznamenána na optickém záznamovém médiu. Informace zaznamenaná na záznamovém médiu (nebo její kopie) může být reprodukována zařízením, které je vhodné pro reprodukci toho typu informace, který byl zaznamenán na záznamovém médiu.The modulator, the transmission channel, for example, the optical recording medium, and the demodulator, together may be part of a system, for example, in a system for transmitting analogue information (music, speech) to digital information that is recorded on the optical recording medium. The information recorded on the recording medium (or a copy thereof) may be reproduced by a device suitable for reproducing the type of information recorded on the recording medium.

Převodní obvod obsahuje zejména analogově číslicový převodník pro přeměnu analogového signálu (hudba, řeč), který má být zaznamenán, na číslicový signál předem určeného formátu, tj. kódování zdroje. Kromě toho může převodní obvod obsahovat část soustavy pro opravu chyb. V převodním obvodu je číslicový signál měněn na formát, pomocí něhož mohou být chyby, které se zejména vyskytují při čtení ze záznamového média, opraveny v zařízení pro reprodukci signálu. Systém pro kotekci chyb, který je vhodný pro tento účel, je popsán v japonských patentových přihláškách Sony Corporation č. 14539 z 21 05 1980 a z 05 06 1980.In particular, the conversion circuit comprises an analog-to-digital converter for converting the analog signal (music, speech) to be recorded into a digital signal of a predetermined format, ie source coding. In addition, the conversion circuit may include a portion of the error correction system. In the conversion circuit, the digital signal is converted to a format by which errors, especially when reading from a recording medium, can be corrected in the signal reproducing apparatus. An error correction system that is suitable for this purpose is described in Japanese Patent Application Nos. 14539 of 21 05 1980 and 05 06 1980.

Číslicový signál chráněný proti chybám se potom vede do výše popsaného modulátoru, tj. dochází ke kanálovému kódování, pro přeměnu na číslicový signál, který je přizpůsoben vlastnostem kanálu. Kromě toho se přivádí synchronizační kombinace a signál se uvádí do vhodného rámcového formátu. Takto získaného signálu se použije pro získání řídicího signálu, například pro laser (NRZ-mark formát), pomocí něhož se na záznamové médium nanese šroubovicovitá informační struktura v podobě důlků, popřípadě úseků bez důlků, o předem určených délkách.The error-protected digital signal is then fed to the modulator described above, i.e., channel coding occurs, to convert it into a digital signal that is adapted to the characteristics of the channel. In addition, the synchronization combination is fed and the signal is fed to a suitable frame format. The signal thus obtained is used to obtain a control signal, for example a laser (NRZ-mark format), by means of which a helical information structure in the form of pits or pits without pits of predetermined lengths is applied to the recording medium.

Záznamové médium nebo jeho kopie může být snímáno pomocí zařízené pro reprodukci informačních bitů, odvozených ze záznamového média. Za tímto účelem zařízení obsahuje modulátor, který již byl podrobně popsán, dekodérovou část systému pro ochranu proti chybám a číslicově-analogový převodník pro rekonstituování repliky analogového signálu, který byl před tím přiveden do převodního obvodu.The recording medium or a copy thereof may be scanned by means of reproducing information bits derived from the recording medium. To this end, the device comprises a modulator, as described in detail, a decoder part of the error protection system and a digital-to-analog converter for reconstituting a replica of the analog signal previously fed to the conversion circuit.

Průmyslová využitelnostIndustrial applicability

Zapojení podle vynálezu se hodí, jak již vyplývá z předchozího popisu, pro vytváření dekodérů, vhodných zejména jako součást přehrávačů kompaktních disků s optickým záznamem. Uplatňuje se zde výhodně jeho jednoduchá konstrukce, která ho činí přístupný pro široký okruh spotřebitelů.The circuitry according to the invention is suitable, as is already apparent from the foregoing, for the creation of decoders suitable particularly as part of optical disc players. Its simple design makes it accessible to a wide range of consumers.

Claims (1)

PATENTOVÉ NÁROKYPATENT CLAIMS 1. Zapojení pro dekódování elektrického signálu, v němž byla zakódována pro účely přenosu dat informační data původně přítomná v prvním m-bitovém kódu, do datových slov ve druhém n-bitovém kódu, na elektrický signál odpovídající dekódovaným m-bitovým datovým slovům, kde n>m, přičemž jednotlivé bloky n kanálových bitů, reprezentativní pro jednotlivá datová slova ve druhém kódu, byla převedena na sled po sobě následujících a prostřídaných bitových informačních bloků s počtem ni = n bitů a bitových oddělovacích bloků s počtem n₂ bitů, prokládaných tak, že se udržováním hodnoty číslicového součtu získávají výchylky stejnosměrné proudové složky kódovaného signálu na co nejnižší možné úrovni, přičemž bity přenášeného signálu ve druhém kódu jsou přijímány sériově a jsou vedeny při dekódování do zpožďovacího prostředku, takto zpožděné bity jsou podrobovány logickému součtu, načež se signálové bity sériově vyšetřují na detekci synchronizačního slova, přičemž detekce synchronizačního slovaA circuit for decoding an electrical signal in which information data originally present in the first m-bit code has been encoded for data transmission into data words in the second n-bit code, into an electrical signal corresponding to the decoded m-bit data words, wherein n > m, wherein the individual blocks of n channel bits, representative of the individual data words in the second code, were converted into a sequence of successive and alternate bit information blocks of n1 = n bits and bit separation blocks of n ₂ bits interleaved, that by maintaining the digital sum value, the DC current variations of the encoded signal are obtained at the lowest possible level, wherein the bits of the transmitted signal in the second code are received serially and are routed to the delay means when decoded; here, whereupon the signal bits serially examined for the detection of the synchronization word, said synchronization word detection - 12CZ 283698 B6 generuje startovací okamžik a detekcí synchronizačního slova se cyklicky generují časové signály mající délku informačního bloku ni informačních bitů a oddělovacího bloku n₂ oddělovacích bitů, přičemž konec každého cyklického časového signálu aktivuje dekódování ni nejpozději přijatých bitů po logickém součtu na m-bitové kódové slovo v prvním kódu, přičemž uvedené délky časových signálů v bitových intervalech se synchronizují určením frekvence kanálových bitů ze sériově přijatého bitového signálu, vyznačený tím, že jeho sériový vstup (21) je připojen jednak k prvnímu vstupu součtového obvodu (22) a jednak přes zpožďovací člen (23) ke druhému vstupu součtového obvodu (22), přičemž výstup součtového obvodu (22) je připojen k posuvnému registru (24), majícímu všechny datové výstupy (241) jeho po sobě následujících stupňů připojené ke vstupům (251) detektoru (25) synchronizačního slova, přičemž pouze ni prvních stupňů (241A) je připojeno k dekodéru (81), přičemž sériový vstup (21) je dále připojen k synchronizačnímu členu (82) bitů, jehož výstup je připojen k čítacímu vstupu (831) čítače (83) cyklů ni+ n₂ impulzů, přičemž tento čítač (83) cyklů má vstup (832) opětovného nastavení připojený k detekčnímu výstupu (26) detektoru (25) synchronizačního slova, přičemž dekodér (81) datových slov má aktivační vstup (84) připojený k výstupu (85) cyklů čítače (83) a přičemž dekodér (81) má dále m-datových výstupů (812) m-bitového slova.- 12GB 283698 B6 generates a starting moment and by detecting the sync word, cyclically generates time signals having a length of information block n of information bits and a separating block n of ₂ separating bits, the end of each cyclic time signal activating decoding of the latest received bits after a code word in the first code, wherein said lengths of time signals at bit intervals are synchronized by determining the frequency of the channel bits from the serial received bit signal, characterized in that its serial input (21) is connected both to the first input of the summation circuit (22) and a delay member (23) to a second summation circuit input (22), wherein the summation circuit output (22) is coupled to a shift register (24) having all the data outputs (241) of its successive stages connected to the inputs (251) of the detector (251) 25) son of the first word (241A) is connected to the decoder (81), wherein the serial input (21) is further connected to a bit sync member (82), the output of which is connected to the count input (831) of the counter (83) the cycles ni + n ₂ pulses, said cycle counter (83) having a reset input (832) connected to the detection output (26) of the sync word detector (25), the data word decoder (81) having an activation input (84) connected to the output (85) cycles of counter (83) and wherein the decoder (81) further has m-data outputs (812) of the m-bit word.