JP2606194B2 - Digital signal transmission equipment - Google Patents

Description

【発明の詳細な説明】 以下の順序でこの発明を説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described in the following order.

Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 作用 Ｇ 実施例 G₁ 冗長ビットの例の説明（第４図） G₂ この発明装置要部の一実施例の説明（第５図） Ｈ 発明の効果 Ａ 産業上の利用分野 この発明は例えばNRZデータをM²（ミラースクエア）
コードのようなたたみ込みコードであって、いわゆるDC
（直流）フリーのコードに変換してデジタル信号を伝送
（記録再生含む）する装置に関する。A Industrial Field of Use B Summary of the Invention C Prior Art D Problems to be Solved by the Invention E Means for Solving the Problems F Function G Embodiment G Explanation of an Example of ₁ Redundant Bit (FIG. 4) G ₂ Description of an embodiment of the main part of the present invention device (FIG. 5) H Effect of the invention A Industrial application field The present invention converts NRZ data into M ² (mirror square), for example.
Convolutional code like code, so-called DC
The present invention relates to a device for transmitting (including recording / reproducing) a digital signal by converting it into a (DC) -free code.

Ｂ 発明の概要 この発明は例えばNRZデータをM²コード等のようなた
たみ込みコードに変換して伝送する場合に、変換前に固
定のパターンとして挿入された同期パターンが変換後に
おいても特定の固定パターンとなるようにしたもので、
同期パターン検出をデコード前に行え、デコード時にビ
ット同期回路が不用になるものである。Description The present invention for example NRZ data B invention when transmitting converted into convolutional code such as M ² code, specific fixed also inserted synchronization pattern as a fixed pattern before conversion after conversion It is made to be a pattern,
The synchronization pattern can be detected before decoding, and the bit synchronization circuit is not required at the time of decoding.

Ｃ 従来の技術 デジタルデータを磁気テープに記録し、再生する場
合、直流分は直接記録再生することができないため、直
流分を含まないように（DCフリーと称す）データをコー
ド変換する必要がある。C Conventional technology When recording and reproducing digital data on a magnetic tape, the direct current component cannot be directly recorded and reproduced, so it is necessary to code-convert the data so as not to include the direct current component (referred to as DC free). .

このことを満足するコード変換方式の１つとして、デ
ジタルデータをM²（Miller square:ミラースクエア）コ
ードに変換する方法が知られている（例えば特開昭52−
114206号参照）。As one of the code conversion methods that satisfies this, there is known a method of converting digital data into an M ² (Miller square) code (for example, Japanese Patent Application Laid-Open No.
114206).

このM²コードは、変換前の例えばNRZデータのビット
セルをＴとしたとき、最小反転間隔Tmin＝Ｔ、最大反転
間隔Tmax＝3Tとなり、また、DCフリーとなるようにDSV
（デジタルサムバリュー）の積分値が±３以内となるよ
うにされたコードで、もとのデータの１ビットは２ビッ
トに変換されるものである。The M ² code, when the bit cell, for example, NRZ data before conversion is T, the minimum inversion interval Tmin = T, the maximum inversion interval Tmax = 3T becomes also,, DSV so that DC-free
A code in which the integrated value of (digital sum value) is within ± 3, and one bit of the original data is converted into two bits.

このM²コードの生成規則は第８図に示す通りで、原デ
ータが「１」のときは原データのビットセルの中間で状
態を反転させ、原データが「０」のビットセルでは反転
せずに、「０」が続くときビットとビットの間で状態を
反転させるとともに、原データの「０」と「０」で挟ま
れる「１」のデータ数が偶数のときは、その挟まれる
「１」のデータの最後のものはビット中間で反転させな
いというものである。Are as shown in FIG. 8 is productions of the M ² code, the original data is inverted state in the middle of the bit cell of the original data when the "1", the original data without inverting the bit cell "0" , "0" continues, the state is inverted between bits, and if the number of data "1" sandwiched between "0" and "0" of the original data is even, "1" The last one of the data is not inverted in the middle of the bit.

以上のようにM²コードは元のデータの前後のビットの
状態を参酌して出力コードを定めるもので、たたみ込み
変調の一種である。Or M ² code as intended to determine the output code by referring to the states before and after the bits of the original data, which is a type of modulation convolution.

ところで、デジタルデータの処理に際しては、データ
は所定数毎のブロック単位で処理されるのが通常で、こ
のため、ブロック毎に同期パターンが付加される。By the way, when processing digital data, data is usually processed in units of a predetermined number of blocks, and therefore, a synchronization pattern is added for each block.

第９図はM²コードデータの記録再生系のブロック図
で、例えばバッファメモリよりのブロック単位の間欠的
な例えばNRZデータが加算回路（１）に供給されるとと
もに、この加算回路（１）に固定のビットパターンから
なる同期パターンが供給されて、第10図に示すようにブ
ロック間の空きスペースに同期パターンが挿入されたデ
ータがこの加算回路（１）より得られる。In FIG. 9 is a block diagram of a recording and reproducing system of the M ² code data, for example, with intermittent e.g. NRZ data of the block unit of from the buffer memory is supplied to the addition circuit (1), to the adding circuit (1) A synchronization pattern composed of a fixed bit pattern is supplied, and data in which the synchronization pattern is inserted into the empty space between the blocks as shown in FIG. 10 is obtained from the addition circuit (1).

この加算回路（１）の出力データはM²エンコーダ
（２）に供給されてM²コードに符号化され、例えば回転
ヘッドにより磁気テープに記録される。そして、磁気テ
ープより再生されたM²コードはM²デコーダ（３）に供給
されてNRZデータに戻されるが、このとき、２ビットの
情報を１ビットにするためM²コードの各ビットがNRZデ
ータの１ビットの前半のビットに対応するか、後半のビ
ットに対応するかを知る必要があり、通常、M²コードの
性質を用いてビットパターンからその同期をとるための
ビット同期回路（3A）がデコーダ（３）に設けられてい
る。The output data of the adding circuit (1) is encoded on the supplied by M ² code M ² encoder (2), is recorded on the magnetic tape, for example, by a rotary head. And while M ² code reproduced from the magnetic tape is returned to the NRZ data is supplied to the M ² decoder (3), this time, each bit of the M ² code to the 2-bit information in one bit NRZ or corresponds to the first half of the bits of the 1-bit data, it is necessary to know corresponding to the second half of the bit, generally the bit synchronization circuit for taking the synchronization from the bit pattern using the properties of M ² code (3A ) Is provided in the decoder (3).

こうしてビット同期がとられ、デコードされてNRZデ
ータに戻された再生データは同期パターン検出回路
（４）に供給されて同期パターンが検知され、その後、
データのブロック単位の処理の基準とされるものであ
る。The reproduced data thus bit-synchronized, decoded and converted back to NRZ data is supplied to a synchronous pattern detection circuit (4) where a synchronous pattern is detected.
This is a reference for processing data in block units.

Ｄ 発明が解決しようとする問題点 ところで、同期パターンはデータとしては通常生じる
ことのない特定の固定パターンが用いられており、これ
をデコード前に検出できればデコード時、ビット同期回
路は不要になる。D. Problems to be Solved by the Invention By the way, a specific fixed pattern that does not normally occur as data is used as a synchronization pattern, and if this can be detected before decoding, a bit synchronization circuit is unnecessary at the time of decoding.

ところが、M²コードの場合、エンコード前に固定パタ
ーンを同期パターンとして付加しても、前後のビット状
態によってパターンが変化し、固定パターンとならな
い。However, in the case of M ² code, be added as a synchronization pattern fixed pattern before encoding, the pattern is changed by before and after the state of the bit, not a fixed pattern.

以上のように、一般にM²コードのデコード時、デコー
ダでビット同期をとってデコードした後、同期パターン
検出をするようにしなければならない。ところが、ビッ
ト同期回路は全く検出エラーを起こさないということは
なく、エラーが含まれることを考慮した回路である必要
がある。そして、ビット同期がエラーによりずれると正
しくデコードできず、エラーを大きくしてしまうことに
なる。As described above, generally when decoding M ² code that is then decoded by taking the bit synchronization in the decoder, it must be such that the synchronization pattern detection. However, the bit synchronization circuit does not cause a detection error at all, and needs to be a circuit that considers that an error is included. If the bit synchronization is shifted due to an error, decoding cannot be performed correctly, resulting in an increased error.

この発明はこの点にかんがみ、変換後も同期パターン
が固定パターンとなるように工夫してデコード前に同期
パターン検出ができるようにしたものである。In view of this point, the present invention is devised so that the synchronous pattern becomes a fixed pattern even after conversion, so that the synchronous pattern can be detected before decoding.

Ｅ 問題点を解決するための手段 第１図はこの発明装置の一例全体を示すブロックで、
先ず、記録系においては、入力デジタル信号に対し、た
たみ込みコードであって、かつ、直流分について記録再
生に好適なコードにコード変換を行なうエンコーダ（1
0）と、一定の同期パターンを変換前のデジタル信号に
挿入するための加算回路（11）と、上記同期パターンの
前に冗長ビットを付加する冗長ビット付加回路（12）
と、入力デジタル信号の、上記冗長ビットを付加する直
前の変換後のパターンを検出するパターン検出回路（1
3）と、このパターン検出回路（13）において検知され
たパターンに応じて上記冗長ビットの各値を定める冗長
ビット生成回路（14）を設ける。E Means for Solving Problems FIG. 1 is a block diagram showing an example of the apparatus of the present invention.
First, in the recording system, an encoder (1) that converts an input digital signal into a code that is a convolutional code and that is suitable for recording and reproducing DC components.
0), an addition circuit (11) for inserting a fixed synchronization pattern into the digital signal before conversion, and a redundancy bit addition circuit (12) for adding a redundancy bit before the synchronization pattern.
And a pattern detection circuit (1) for detecting a converted pattern of the input digital signal immediately before adding the redundant bit.
3) and a redundant bit generation circuit (14) for determining each value of the redundant bit according to the pattern detected by the pattern detection circuit (13).

そして、再生系においては、デコーダ（17）の前段に
同期パターン検出回路（16）が設けられる。In the reproduction system, a synchronization pattern detection circuit (16) is provided at a stage preceding the decoder (17).

Ｆ 作用 加算回路（11）には第２図に示すようにブロック毎
に、同期パターン及び冗長ビットの付加スペースが設け
られている入力データが供給され、この入力データにこ
の加算回路（11）において同期パターンが挿入される。F Function The adder circuit (11) is supplied with input data provided with an additional space for a synchronization pattern and redundant bits for each block as shown in FIG. 2, and the adder circuit (11) adds the input data to the adder circuit (11). A synchronization pattern is inserted.

冗長ビット付加回路（12）には同期タイミング信号が
供給されており、冗長ビット付加スペースの期間以外で
は加算回路（11）よりのデータはそのままエンコーダ
（10）に供給されてたたみ込みコードに変換される。The synchronization timing signal is supplied to the redundant bit addition circuit (12), and the data from the addition circuit (11) is directly converted to a convolutional code supplied to the encoder (10) except during the period of the redundant bit addition space. You.

そして、冗長ビット付加スペース期間ではこのエンコ
ーダ（10）よりの変換後のパターンが検出回路（13）に
供給されて、冗長ビット付加スペース直前の、つまりブ
ロックデータの最後のデータの変換後のパターンが検出
され、その検出パターンに基づいて変換後の同期パター
ンが固定パターンとなるような冗長ビットが生成され、
冗長ビット付加回路（12）において、冗長ビットの付加
スペースに付加される。Then, during the redundant bit addition space period, the converted pattern from the encoder (10) is supplied to the detection circuit (13), and the pattern immediately before the redundant bit addition space, that is, the pattern after the conversion of the last data of the block data is obtained. A redundant bit is generated based on the detected pattern so that the converted synchronization pattern becomes a fixed pattern based on the detected pattern,
In the redundant bit adding circuit (12), the redundant bit is added to the additional space of the redundant bit.

この場合、この冗長ビットは、コード変換後のコード
が、この冗長ビットにより初期化されるようにされるも
のである。したがって、エンコーダ（10）においてはこ
の冗長ビットにより同期パターンは必ず一定の固定パタ
ーンにコード変換されることになる。In this case, the redundant bits are such that the code after code conversion is initialized by the redundant bits. Therefore, in the encoder (10), the synchronous pattern is always code-converted into a fixed pattern by the redundant bits.

再生系においては、同期パターンが固定パターンであ
るため、デコード前に同期パターン検出回路（16）にお
いて同期パターンが検出でき、ブロック単位の同期がと
られるとともに、ビット同期もとることができる。した
がって、デコーダ（17）ではビット同期をとることなく
デコードすることができ、デコーダ（17）にビット同期
回路を設ける必要がない。In the reproducing system, since the synchronization pattern is a fixed pattern, the synchronization pattern can be detected by the synchronization pattern detection circuit (16) before decoding, and synchronization can be obtained in units of blocks and bit synchronization can be obtained. Therefore, the decoder (17) can decode without bit synchronization, and there is no need to provide a bit synchronization circuit in the decoder (17).

したがって、従来のようなビット同期回路によりエラ
ーの波及効果はない。Therefore, there is no error propagation effect by the conventional bit synchronization circuit.

この場合に、同期パターン検出回路（16）で同期パタ
ーン検出ができなかった場合にはそのブロックデータは
使用できないので、デコーダ（17）でデコード誤りを生
じても差し支えはない。In this case, if the synchronization pattern cannot be detected by the synchronization pattern detection circuit (16), the block data cannot be used, so that a decoding error may occur in the decoder (17).

Ｇ 実施例 以下、この発明の一実施例を、入力データをM²に変換
して伝送する場合を例にとって説明しよう。G Examples Hereinafter, an embodiment of the present invention, tries to explain the input data as an example a case of transmitting converted to M ^2.

G₁ 冗長ビットの例の説明 M²コードは、元の情報１ビットを２ビットに変換する
ものであるが、この２ビットへの変換パターンはDSVを
考慮すると、第３図に示すように10通りほどである。Description M ² code example in G ₁ redundant bits, when it is intended to convert the original information bit to 2 bits, conversion pattern to the 2-bit is considered a DSV, as shown in FIG. 3 10 About the street.

入力データに挿入される固定パターンの同期パターン
が固定パターンに変換されないのは、同期パターンの前
のデータの変換パターンによって異なるパターンに変換
されるからである。そこで、同期パターンの前に可変の
複数ビットからなる冗長ビットを付加して、M²コードに
変換したとき同期パターンの前では常に初期化するよう
にすれば、固定の同期パターンはM²コードにエンコード
後も固定パターンになるものである。The reason why the synchronization pattern of the fixed pattern inserted into the input data is not converted into the fixed pattern is that the synchronization pattern is converted into a different pattern depending on the conversion pattern of the data before the synchronization pattern. Therefore, by adding a redundant bit to a plurality of bits of the variable before the synchronization pattern, it suffices to always initialized in front of the synchronization pattern when converted into M ² code, the synchronization pattern of the fixed to the M ² code It becomes a fixed pattern even after encoding.

第４図はデータと同期パターンとの間に可変の３ビッ
ト（変換前）の冗長ビットを挿入して同期パターンの前
では常に初期化するようにした場合の例で、M²コードに
変換後のブロックデータの最後の２ビットのパターン
（第３図Ａ〜Ｊ）に対応してM²コード変換後に第４図Ａ
〜Ｊに示すような６ビットのパターンとなる３ビットを
同期パターンの前に挿入する。Figure 4 is an example of a case where the to always initialized before the sync pattern by inserting a redundant bit of the variable three bits (before conversion) between the data and the synchronization pattern, after conversion into M ² code Figure 4 a later to M ² code conversion corresponding to the last two bits of the pattern of the block data (Fig. 3 a-J)
3J, which is a 6-bit pattern as shown in .about.J, is inserted before the synchronization pattern.

すなわち、これらのパターンは第４図から明らかなよ
うに、DSVが“0"のところで終わるようにするとともに
変換後の最後の１ビットがDSVが“＋1"から“0"に向か
って終わり、次にデータ「０」から始まるようなもので
ある。That is, as is apparent from FIG. 4, these patterns are set so that the DSV ends at "0", and the last one bit after conversion ends when the DSV ends from "+1" to "0". , Starting from data “0”.

なお、第４図Ｅ及びＪに示すように、冗長ビットを付
加する直前のデータの最後の２ビットが第３図Ｅ及びＪ
に示すようなパターンであるときには、最後の１ビット
の反転を禁止して第４図Ｅ及びＪに示すようなパターン
となる冗長ビットを付加する。As shown in FIGS. 4E and 4J, the last two bits of the data immediately before adding the redundant bit are the same as those shown in FIGS.
When the pattern is as shown in FIG. 4, the inversion of the last one bit is prohibited, and redundant bits having a pattern as shown in FIGS. 4E and 4J are added.

G₂ この発明装置要部の一実施例の説明 以上のことを実現するには、M²コードのエンコーダ内
で、同期パターンを挿入する直前のブロック単位のデー
タの最後のビットパターンの状態を検知して、これに応
じてM²エンコーダ入力の３ビットの冗長ビットを可変す
る回路を設ければよい。G ₂ To achieve the above description of an embodiment of the present invention apparatus main unit, in the encoder of M ² code, detects the state of the last bit pattern of the data of the block unit immediately before inserting the synchronization pattern to the redundant bits of 3 bits of M ² encoder input may be provided a circuit for varying accordingly.

第５図は第１図のエンコーダ（10）、冗長ビット付加
回路（12）、変換パターン検出回路（13）、冗長ビット
生成回路（14）の部分のM²コードの場合の一実施例であ
る。Figure 5 is a first diagram encoder (10), a redundant bit adding circuit (12), the conversion pattern detecting circuit (13), is one example of a case part of the M ² code redundancy bit generating circuit (14) .

同図において、（21）は元のデータの１ビットに対
し、M²コードに変換したときの前半のビットを保持する
ラッチ回路、（22）は後半のビットを保持するラッチ回
路、（23）は前半のビット及び後半のビットの値が供給
されて、DSVを検出し、DSVの値に応じた２ビットの出力
k₁,k₂を得るDSV検出回路である。In the figure, (21) for one bit of the original data, a latch circuit for holding the bits of the first half when converted to M ² code, (22) is a latch circuit for holding the second half of the bit, (23) Is supplied with the values of the first half bit and the second half bit, detects the DSV, and outputs 2 bits according to the DSV value
This is a DSV detection circuit for obtaining k ₁ and k ₂ .

（24）は入力データとDSV検出回路（23）の出力k₁,k₂
等から次のクロック後のデータをコントロールする論理
回路である。(24) is the input data and the outputs k ₁ and k _{2 of the} DSV detection circuit (23)
It is a logic circuit that controls data after the next clock from the above.

すなわち、この論理回路（24）には入力データの連続
する３ビットＤ（Ｉ−１）,D（Ｉ）,D（Ｉ＋１）（Ｉは
整数）が供給されるとともにDSV検出回路（23）よりの
２ビット出力k₁及びk₂、さらにラッチ回路（22）よりの
Ｄ（Ｉ−１）に対するM²変換コードの後半のビット出力
が供給されて、一方の出力端より入力ビットＤ（Ｉ）に
対する前半のビット出力BFが、他方の出力端より入力ビ
ットＤ（Ｉ）に対する後半のビット出力AFがそれぞれ出
力される。そしてこの論理回路（24）の一方及び他方の
出力端より入力ビットＤ（Ｉ）に対するコントロール出
力S₁及びS₂が得られる。そして、これら出力S₁及びS₂は
それぞれイクスクルーシブオアゲート（25）及び（26）
に供給され、また、イクスクルーシブオアゲート（25）
の出力がイクスクルーシブオアゲート（26）に供給され
るとともにラッチ回路（22）の出力がイクスクルーシブ
オアゲート（25）に供給される。That is, to the logic circuit (24), three consecutive bits D (I-1), D (I) and D (I + 1) (I is an integer) of the input data are supplied and the DSV detection circuit (23) D of from 2 bit output k ₁ and k _2, further latch circuit (22) of the bit output of the second half of the M ² conversion code (I-1) with respect to is supplied, inputted from one output terminal bit D (I) , And the latter output bit output AF for the input bit D (I) from the other output terminal. Then the control output S ₁ and S ₂ are obtained for the input bit D (I) from one and the other output terminal of the logic circuit (24). These outputs S ₁ and S ₂ are exclusive OR gates (25) and (26), respectively.
Supplied to and exclusive XOR gate (25)
Is supplied to the exclusive OR gate (26), and the output of the latch circuit (22) is supplied to the exclusive OR gate (25).

以上の構成によりイクスクルーシブオアゲート（25）
からは入力ビットＤ（Ｉ）に対する前半のビット出力BF
が、イクスクルーシブオアゲート（26）からは入力ビッ
トＤ（Ｉ）に対する後半のビット出力AFが、それぞれ得
られる。Exclusive OR gate (25)
From the first bit output BF for the input bit D (I)
However, the exclusive OR gate (26) provides the latter half bit output AF for the input bit D (I).

そして、これら前半及び後半のビット出力BF及びAFが
ラッチ回路（21）及び（22）にそれぞれラッチされる。
この場合、ラッチ回路（21）及び（22）には入力データ
のクロック周波数f_Sと等しい周波数のラッチパルスが供
給されてデータラッチがなされる。そしてこれらラッチ
回路（21）及び（22）の出力はスイッチ（27）の一方及
び他方の入力端に供給される。このスイッチ（27）は周
波数f_Sでデューティ50％のスイッチング信号によって一
方及び他方の入力端に交互に切り換えられて、これより
入力データがM²コードに変換された出力が得られるが、
さらにラッチ回路（28）に供給され、周波数2f_Sのクロ
ックによりラッチされ、出力端子（29）にはこのクロッ
クに同期したM²コードの変換出力が得られる。Then, the first half and second half bit outputs BF and AF are latched by the latch circuits (21) and (22), respectively.
In this case, the latch circuit (21) and (22) is supplied with the latch pulse frequency equal to the clock frequency f _S of the input data data latch is made. The outputs of the latch circuits (21) and (22) are supplied to one and the other input terminals of the switch (27). The switch (27) is switched alternately to one and the other input end by 50% duty of the switching signal at the frequency f _S, but the input data is converted into M ² code output which is obtained,
Is further supplied to the latch circuit (28) is latched by the clock of the frequency 2f _S, converts the output of the M ² code synchronized with the clock is obtained at the output terminal (29).

（30）は冗長ビット付加及び入力データの取り込みの
回路で、この回路（30）は直列に設けられる４段のラッ
チ回路（31）〜（34）と、入力端子（38）とラッチ回路
（31）との間、ラッチ回路（31）と（32）及びラッチ回
路（32）と（33）との間にそれぞれ設けられるオアゲー
ト（35）（36）（37）とからなる。(30) is a circuit for adding redundant bits and fetching input data. This circuit (30) has four stages of latch circuits (31) to (34) provided in series, an input terminal (38) and a latch circuit (31). ), OR gates (35), (36), and (37) provided between the latch circuits (31) and (32) and the latch circuits (32) and (33), respectively.

ラッチ回路（31）〜（34）の出力端には入力データの
連続する４ビットの各ビットが得られ、ラッチ回路（3
4）には入力端子（38）よりの入力データの５ビット前
のビットが得られ、これがＤ（Ｉ−１）として論理回路
（24）に供給される。同様にして、ラッチ回路（33）に
は入力データの４ビット前のビットがラッチ回路（32）
には入力データの３ビット前のビットが、それぞれ得ら
れ、それぞれＤ（Ｉ）及びＤ（Ｉ＋１）として論理回路
（24）に供給される。At each of the output terminals of the latch circuits (31) to (34), four consecutive bits of the input data are obtained.
In 4), a bit 5 bits before the input data from the input terminal (38) is obtained, and this is supplied to the logic circuit (24) as D (I-1). Similarly, the bit four bits before the input data is stored in the latch circuit (32) in the latch circuit (33).
, Three bits before the input data are obtained, and supplied to the logic circuit (24) as D (I) and D (I + 1), respectively.

（40）は冗長ビット生成回路で、アンドゲート（41）
（46）（47）（48）と、オアゲート（42）及び（49）と
イクスクルーシブオアゲート（43）と、ノアゲート（4
4）と、インバータ（45）と、この生成回路（40）の出
力を一定期間だけ出力するようにゲートするゲート回路
（50）とからなる。(40) is a redundant bit generation circuit, and an AND gate (41)
(46) (47) (48), OR gate (42) and (49), exclusive OR gate (43), NOR gate (4
4), an inverter (45), and a gate circuit (50) that gates the output of the generation circuit (40) so as to output it for a certain period.

この冗長ビット生成回路（40）は、同期パターンの前
に挿入する３ビット分の冗長ビットを生成するもので、
入力端子（38）に供給される入力データにおいては、第
６図に示すように、予めこの３ビット分のスペースが設
けられ、この３ビットの入力データとして〔000〕が挿
入されている。一方、ゲート回路（50）はこの３ビット
の冗長ビットが入力されたとき開となり、このとき生成
回路（40）において生成された３ビットのデータがそれ
ぞれオアゲート（35）（36）及び（37）を介してラッチ
回路（31）（32）（33）にラッチされることになる。そ
して、この３ビットの冗長ビットが論理回路（24）に供
給されて、第６図に示すように可変の６ビットａ〜ｆの
M²コードに変換されることによりこの３ビットの冗長ビ
ットの終わりのビット、つまり、同期パターンの直前で
はM²コードが初期状態にリセットされる。This redundant bit generation circuit (40) generates three redundant bits to be inserted before the synchronization pattern.
In the input data supplied to the input terminal (38), as shown in FIG. 6, a space for these three bits is provided in advance, and [000] is inserted as the three-bit input data. On the other hand, the gate circuit (50) is opened when the three redundant bits are input, and the three-bit data generated by the generating circuit (40) at this time is OR gates (35), (36) and (37). Through the latch circuits (31), (32) and (33). Then, these three redundant bits are supplied to the logic circuit (24), and as shown in FIG.
Bits at the end of the redundant bit of the 3 bits by being converted to M ² code, that is, the last synchronization pattern M ² code is reset to the initial state.

したがって、冗長ビットの後、固定のパターンとして
入力される同期パターンは、M²コードに変換された後
も、例えば第４図に示すように「０」から始まる固定パ
ターンにされるものである。Thus, after the redundant bit, synchronization pattern input as a pattern of the fixed, even after being converted into M ² code, are those in fixed pattern beginning with "0" as for example shown in Figure 4.

したがって、このM²コードの固定パターンを再生時
に、デコードに先立って検出するようにすれば、同期パ
ターンを検出することができ、その後の処理をこの検出
信号に基づいてビット同期がとれた状態で行なうことが
できる。Therefore, when reproducing the fixed pattern of the M ² code, if to detect prior to decoding, the synchronization pattern can be detected, the subsequent processing in a state where the bit synchronization is balanced on the basis of the detection signal Can do it.

なお、この場合に、付加する冗長ビットの３ビットと
して〔1,1,0〕，〔0,1,1〕，〔1,1,1〕の３つのパター
ンを禁止すれば、この冗長ビットの変換後の６ビットの
規則性を利用してこの冗長ビットを次のようにして常に
〔0,0,0〕の３ビットにデコードすることができるの
で、この冗長ビットも固定パターンとして同期パターン
の一部として用いることもできる。In this case, if three patterns of [1,1,0], [0,1,1] and [1,1,1] are prohibited as three bits of the redundant bits to be added, By utilizing the regularity of the 6 bits after the conversion, this redundant bit can always be decoded into 3 bits of [0,0,0] as follows. It can also be used as a part.

すなわち、第７図はこの冗長ビットのデコーダで、可
変６ビットのa,b,c,d,e,fがそれぞれ２ビットずつイク
スクルーシブオアゲート（61）（62）（63）に供給さ
れ、イクスクルーシブオアゲート（61）及び（62）の出
力がアンドゲート（64）に供給されてその出力が出力端
子（67）に導出され、また、イクスクルーシブオアゲー
ト（62）及び（63）の出力がアンドゲート（65）に供給
されてその出力が出力端子（68）に導出される。さら
に、可変６ビットの第１ビットａが出力端子（66）に導
出される。このようにすれば、可変６ビットａ〜ｆが供
給されたとき、出力端子（66）〜（68）には〔0,0,0〕
の３ビットの出力が常に得られることになる。FIG. 7 shows a decoder for this redundant bit, in which variable 6-bit a, b, c, d, e, and f are supplied to the exclusive OR gates (61), (62) and (63) by 2 bits each. , The outputs of the exclusive OR gates (61) and (62) are supplied to the AND gate (64), the output of which is output to the output terminal (67), and the exclusive OR gates (62) and (63) ) Is supplied to the AND gate (65), and the output is led to the output terminal (68). Further, the first bit a of the variable 6 bits is led out to the output terminal (66). In this way, when the variable 6 bits a to f are supplied, [0,0,0] is output to the output terminals (66) to (68).
Will always be obtained.

Ｈ 発明の効果 この発明によれば、同期パターンの前に、たたみ込み
コード変換したとき、ちょうどコードを初期化するよう
な冗長ビットを付加したので、たたみ込みコードであっ
ても、固定パターンをエンコード前に付加した同期パタ
ーンは、コード変換後も固定パターンとなり、デコード
前に同期パターンの検出が可能となるものである。H According to the present invention, when a convolutional code is converted before a synchronous pattern, a redundant bit for just initializing the code is added. Therefore, even if the convolutional code is used, a fixed pattern can be encoded. The synchronization pattern added before is a fixed pattern even after code conversion, and enables detection of the synchronization pattern before decoding.

したがって、デコード時にビット同期をとらなくて
も、デコード前の同期パターン検出によりビット同期は
とることができるので、デコーダにビット同期回路を設
ける必要がない。このため、このビット同期回路による
同期エラーの波及効果を防止することができる。Therefore, even if the bit synchronization is not performed at the time of decoding, the bit synchronization can be obtained by detecting the synchronization pattern before decoding, so that there is no need to provide a bit synchronization circuit in the decoder. Therefore, it is possible to prevent the effect of the synchronization error from being propagated by the bit synchronization circuit.

また、同期パターンの前で必ず、初期化されているこ
とを利用することにより、同期パターン単位の誤り検出
がしやすくなるものである。Further, by using the fact that the initialization is always performed before the synchronization pattern, it is easy to detect an error in synchronization pattern units.

【図面の簡単な説明】[Brief description of the drawings]

第１図はこの発明装置の全体のブロック図、第２図はこ
の発明の場合のエンコードする入力データの構造図、第
３図はM²コードのとり得るパターンを示す図、第４図は
冗長ビットの一例のパターンを示す図、第５図はこの発
明装置の要部の一例のブロック図、第６図はこの発明の
一例の入出力データ構造を示す図、第７図は冗長ビット
を同期パターンの一部として使用する場合のデコーダの
一例のブロック図、第８図はM²コードを説明するための
図、第９図は従来装置の一例のブロック図、第10図は従
来の装置でエンコードする入力データの構造を示す図で
ある。 （11）は同期パターン挿入用加算回路、（12）及び（3
0）は冗長ビット付加回路、（13）は変換パターン検出
回路、（14）及び（40）は冗長ビット生成回路である。Figure 1 is a whole block diagram of the inventive device, FIG. 2 is the structure diagram of an input data to be encoded in the case of the present invention, FIG. 3 is a diagram showing a pattern which may take the M ² code, Figure 4 is redundant FIG. 5 is a diagram showing an example of a bit pattern, FIG. 5 is a block diagram of an example of a main part of the device of the present invention, FIG. 6 is a diagram showing an input / output data structure of an example of the present invention, and FIG. block diagram of an example of a decoder when used as part of the pattern, Figure 8 is a diagram for explaining the M ² code, FIG. 9 is a block diagram of an example of a conventional apparatus, Fig. 10 in the conventional apparatus FIG. 3 is a diagram illustrating a structure of input data to be encoded. (11) is a synchronous pattern insertion adder, and (12) and (3)
0) is a redundant bit addition circuit, (13) is a conversion pattern detection circuit, and (14) and (40) are redundant bit generation circuits.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】デジタル信号に対し、たたみ込みコードで
あって、かつ、直流分について記録再生に好適なコード
にコード変換を行なって上記デジタル信号を伝送する装
置において、 一定の同期パターンを上記変換前のデジタル信号に挿入
する手段と、 上記同期パターンの前に冗長ビットを付加する手段と、 上記デジタル信号の上記冗長ビットを付加する直前の上
記変換後のパターンを検出する検出回路と、 この検出回路において検知されたパターンに応じて上記
冗長ビットの各値を定める手段とを設けたデジタル信号
の伝送装置。An apparatus for transmitting a digital signal by performing code conversion on a digital signal into a convolutional code and a code suitable for recording / reproducing a DC component, and transmitting the digital signal. Means for inserting into the previous digital signal; means for adding a redundant bit before the synchronization pattern; detection circuit for detecting the converted pattern immediately before adding the redundant bit of the digital signal; Means for determining each value of the redundant bit according to a pattern detected in the circuit.