JPS60128752A - Digital modulation system - Google Patents

Abstract

PURPOSE:To control the error rate by high S/N by setting margin bits which are inserted at every (2n-1) bit of the digital information signal executed by (n, 2n-1) bit pattern conversion so that DC components of the digital information signal will decrease and the synchronizing pattern will not occur in the bit pattern. CONSTITUTION:A synchronizing signal which consists of two constant (2n-1) bit patterns from an input terminal 8 is added to the output signal of a code converter 2 by an adder 9, and the output signal is supplied to a margin bit adder 3 and a false synchronizing signal detector 6. When there is the same bit pattern with the synchronizing signal in the part which is not the synchronizing signal part of an output sgnal (b) of the adder 9, the false synchronizing signal detector 6 detects the bit pattern to be the false synchronizing signal, and supplies a detection signal (c) to the margin bit adder 3. The margin bit adder 3 addes the margin bit of two bits at every (2n-1) bit of the (2n-1) bit pattern signal (b). The output signal of the margin bit adder 3 is modulated by an NRZI modulator 4, supplied to the head tape system from an output terminal 5, and recorded.

Description

【発明の詳細な説明】 本発明は、磁気記録媒体などに情報イぎ号の記録再生す
るに好適なデジタル変調方式に１向する。DETAILED DESCRIPTION OF THE INVENTION The present invention is directed to a digital modulation method suitable for recording and reproducing information signals on a magnetic recording medium or the like.

近年、デジタル技術の発展にともない、磁気記録再生装
置においても、このデジタル技術がとり込れられ、音声
信号やデータイ占号などの１０：ａ１ｇ号倉デジタ／Ｌ
／変調して記録（号生されるようになってきた。In recent years, with the development of digital technology, this digital technology has been incorporated into magnetic recording and reproducing devices, and 10:a1g issue digital/L, such as audio signals and data numbers.
/Modulated and recorded (issued).

デジタ／ｌ／変調方式としては数多く従業されているが
、デジタル記録に際しては１．Ｐ＋生されたデジタル情
報イぎ号からクロック信号を丹現することができ、かつ
、高ＷＩ反に記録することがでさる方式であることが好
ましく、このために、従来はＭ　ＦＭ（モディファイド
ＦＭ）方式や３ＰＭ方式などか一般に採用されていた。There are many digital/l/modulation systems in use, but 1. It is preferable to use a method that can extract a clock signal from the digital information signal generated by P+ and record it in a high WI band. ) method and 3PM method were generally adopted.

これら方式はＰＣＭ（パルス符号変調）化されたＩｎ”
ｉ’！　イｇ号のビットパターンケ所定の規則に従って
友換才るものであって、ＭＦＭ方式は、かかるビットバ
ー・ターン中のｎ　ｌ　ｎビットではそのビットセルの
中央で反転し、０”ビットでは反転せず、かつ、連続せ
る０”ビットのビットセルの境界で反転するようにした
ものである。そこで、いま、ビットセルの間隔をＴとし
、Ｍ　Ｉｉ’　Ｍ方式の反転間隔葡考えると、最小反転
間隔Ｔｍ１ｎは、ｌ”または０”ビットが連続する場合
であって、′ｌ″□ム。二′１゛ であり、最大反転間隔Ｉｌｌ。ｌａＸは、”１°′ビツ
トと“′０“ビットとが交互に続く場合であって、’ｌ
’ｎ１ａＸ　””　２　’１’ である。また、このほかに、′＋１１１．ＩＩＱＩ＋、
″０゛と絖くビットパターン（”１，０．０”と表わ−
ｆ−ｏ以下同じ）、あるいは、０，０．１″のビットパ
ターンのときには、反転間隔は１．５Ｔとなり、結局、
Ｒ４Ｆへ１力式では、Ｔ、１．５Ｔおよび２Ｔの３５の
反転間隔を生ずる信号パターン（すなわち、信号波形）
が得られる。These methods are PCM (pulse code modulation)
i'! The bit pattern of the Ig signal is changed according to a predetermined rule, and in the MFM method, the n l n bits during such a bit turn are inverted at the center of the bit cell, and the 0'' bits are not inverted. Furthermore, the data is inverted at the boundary between consecutive 0'' bit cells. Therefore, if we assume that the interval between bit cells is T and consider the inversion interval of the M Ii' M method, the minimum inversion interval Tm1n is the case where l'' or 0'' bits are consecutive, and 'l''□m. '1', and the maximum inversion interval Ill.laX is the case where '1°' bits and '0' bits alternately,
'n1aX "" 2 '1'. In addition to this, '+111. IIQI+,
Bit pattern equal to ``0'' (represented as ``1, 0.0'')
When the bit pattern is 0, 0.1'', the inversion interval is 1.5T, and as a result,
In the 1-power formula to R4F, the signal pattern (i.e., signal waveform) that produces 35 inversion intervals of T, 1.5T, and 2T.
is obtained.

一方、３ＰＭ方式は、ビットパターンを３ビツト毎に１
つのグループ（以下、ビットグループという）に区分し
、各ビットグループを６ビツトで表わされるコードに一
対一に対応させるものである。かかるビットグループの
ビットパターンとしては、２３＝８種類あり、各ビット
パターン毎に異なる６ビツトのコード（すなわち、パタ
ーン）を対応させている。かがるビットパターンの変換
規則に次の表１に示す。On the other hand, in the 3PM method, the bit pattern is set to 1 every 3 bits.
The code is divided into two groups (hereinafter referred to as bit groups), and each bit group is made to correspond one-to-one to a code represented by 6 bits. There are 23=8 types of bit patterns for such bit groups, and each bit pattern is associated with a different 6-bit code (ie, pattern). The following Table 1 shows the conversion rules for overcast bit patterns.

表　１ 表１のパターン俊挨にもとづいて情報信号は６ビノトコ
ードの時系列イを号に変換されるが、この場合、この時
系列信号においては、２つの１”ビット間に少１．ｃく
とも２つの０”ビットがあるように−する。そこで、た
とえば、情報信号において、”０．ｌ、１”と”１，０
．１”とが連続するような場合、これらケ６ピットパタ
ーンに変換すると、先行の６ピソトコードの１”ビット
である１１□ビツトと後続の６ビツトパターンの１”ビ
ットでめるＰ、ビットとの間に１つの°°０”ビットし
か存在しないから、このような場合、先行の６ビノトパ
ターンのＰ１ビットと後続の６ビツトパターンのＰ、ビ
ットを′０”ビットにし、がっ、先行の６ピントパター
ンのＰ２ピット？″ｌ　＋＋にする。Table 1 Based on the pattern in Table 1, the information signal is converted into a time series of 6-bit code, but in this case, in this time series signal, there is a small distance of 1. Both have two 0" bits. Therefore, for example, in an information signal, "0.l, 1" and "1,0
．． If 1" are consecutive, converting to these 6-bit patterns will result in the difference between the 11□ bit, which is the 1" bit of the preceding 6-bit pattern, and the 1" bit of the following 6-bit pattern. Since there is only one °°0" bit in between, in such a case, the P1 bit of the preceding 6-bit pattern and the P bit of the following 6-bit pattern are set to '0" bit, and Set the P2 pit of the pattern to ?″l ++.

さらに、かがる３ＰＭ方式では、変換後の情報信号は＋
＋　１＋ｔビツトの中央部で反転し、１１０″ビツトで
はそれか続く限り反転しない。Furthermore, in the Kagaru 3PM system, the information signal after conversion is +
It inverts at the center of +1+t bits, and does not invert at 110'' bits for as long as it continues.

このように、ＪＰＭ方式は、元の３ビツトのビットグル
ープ？ｉ：６ビットパターンに変換するものであり、凡
のピントパターンのビット間隔は■゛であるから、３Ｔ
間に６ビツトが存在することになる。したがって、３Ｐ
Ｍ方式で得られる情報信号のビットの間隔はＴ／２であ
る。In this way, the JPM method uses the original 3-bit bit group? i: It is converted into a 6-bit pattern, and the bit interval of the ordinary focus pattern is ■゛, so 3T
There will be 6 bits in between. Therefore, 3P
The bit interval of the information signal obtained by the M method is T/2.

そこで、３ＰＭ方式による反転間隔ｔみると、最小反転
間隔Ｔｍ１ｎは、２つの１”ビット間に２つのＯ”ビッ
トがある場合であるから、Ｔｍ１ｎ＝３　Ｘ　Ｔ／　２
＝　１．５　Ｔであり、また、最大反転間隔’ｌ”ｍａ
ｘは、上記表１および、先の規則から、変換前のビット
グループ”０，０．０”（あるいは、”０，１．１”あ
るいは’１，１．０”）、１，０．１”が交互に連なる
場合であり、この場合、２つの゛°１′ビット間に１１
個の０”ビットがあるから、Ｔｍａｘ　＝　１２　Ｘ　
’１／２　＝　６　’ｆ：である。このほかに、’ｌ’
　ｍ　ｌ　ｎとＴ　ｍ　ａ　ｘ　との間に、”／２だけ
順次異なる８柚知の反転間隔があり、結果、３ＰＭ力式
は、全部で１０独知の反転同１イΔがある。Therefore, looking at the inversion interval t according to the 3PM method, the minimum inversion interval Tm1n is when there are two O" bits between two 1" bits, so Tm1n = 3 X T/ 2
= 1.5 T, and the maximum reversal interval 'l''ma
From Table 1 and the previous rules, x is the bit group "0, 0.0" (or "0, 1.1" or '1, 1.0"), 1, 0.1 before conversion. ” are repeated alternately, and in this case, there are 11 bits between two ゛°1′ bits.
Since there are 0” bits, Tmax = 12
'1/2 = 6'f:. In addition to this, 'l'
Between m l n and T max , there are 8 inversion intervals that sequentially differ by ``/2, so that the 3PM force formula has a total of 10 unique inversion intervals Δ.

ところで、デジタル信号を日已録するに際しては、（１
）　高′ｔｆ！ｉ度に記録できること。By the way, when recording digital signals on a daily basis, (1
) High'tf! Able to record at i degree.

（２）トラック上の隣接磁化ピークの干渉による反転位
置ｒ示す再生波形のピークシフトがないこと。(2) There is no peak shift in the reproduced waveform indicating the reversal position r due to interference between adjacent magnetization peaks on the track.

（３）　（’Ｊ、生デジタル信号からクロックパルスを
抽出する、いわゆる、セルフクロックが容易であること
。(3) ('J, so-called self-clocking, which extracts clock pulses from raw digital signals, is easy.

（４）処理回路の構成が１拍単であること。(4) The processing circuit has a single beat configuration.

などが必侠でおる。Such things are necessary chivalry.

まず、記録密度については、最小反転間隔’Ｉ’ｍｉｎ
が太さい程太さい。したがって、３１−’Ｍ方式はＭｉ
’　Ｉ〜１刀式Ｖこ比べて１．５倍の記録が度？得るこ
とができ、尚密度Ｂ１０鯨に有利である。次に、再生波
形のピークシフト景は、最大反転間隔’Ｊ’ｍａｘ／最
小）ｘ　ｌｌｂｘ間１′１゛叫ｎが大きい程太きい。こ
の比は、ＭｌＩ’〜１方式では２．３１’Ｍ方式では４
であるから、（り生ｄｋ形りピークシフト景の点からみ
ると、ＭＰ＋ｖ１力式の力か重刷である。また、セルフ
ロックは最大反転間隔’Ｉ’ｌ’１ｌａＸが小さい程容
易であり、セルフロッキング回路がｍ５１Ｊｆｉ−とな
る。したがって、３ＰＭ方式はセルフロッキング回路が
Ｏ殺になる。First, regarding the recording density, the minimum inversion interval 'I'min
The thicker it is, the thicker it is. Therefore, the 31-'M method is Mi
'The record is 1.5 times that of I~1 sword type V? This is advantageous for B10 whales. Next, the peak shift scene of the reproduced waveform becomes thicker as the maximum inversion interval 'J'max/minimum) x 1'1'n is larger. This ratio is 2 for the MlI'~1 method and 4 for the M method.
Therefore, (from the point of view of the raw dk-shaped peak shift view, it is the force of the MP+v1 force formula or overprinting. Also, the smaller the maximum reversal interval 'I'l'1laX, the easier self-locking is. The self-locking circuit becomes m51Jfi-.Therefore, in the 3PM system, the self-locking circuit becomes O-kill.

さらに、ＢＰＭ力式は符号化回路、復号化回路が複雑で
あるし、また、反転間隔の種類が多いだけに再生波形の
波形等化回路も後紺となる。Furthermore, in the BPM system, the encoding circuit and decoding circuit are complicated, and since there are many types of inversion intervals, the waveform equalization circuit for the reproduced waveform is also complicated.

近年、記録密度ｔより向上させることの要望が高まって
いることから、デジタル袈調方式として３ＰＭ方式がこ
の安望ヲ満足されることになるが、この反面、ＢＰｌＶ
ｌ方式は、上記のように、再生波形のピークシフト＋回
路構成などの点で問題がある。In recent years, as the demand for recording density higher than t has been increasing, the 3PM method satisfies this demand as a digital gradation method.
As mentioned above, the L method has problems in terms of the peak shift of the reproduced waveform and the circuit configuration.

そこで、比較的記録密度奮尚くすることができ、しかも
、再生波形のピークシフトが少なく、かつ、回路構成を
簡略化可能とするために、１８報価号の連続するｎピッ
）７１−ビットグループとし、これン（２ｎ−１）ビッ
トのパターンに変換し、各ビットパターン間にマージン
ビットを付加することにより、コード変換された情報信
号の２つの″１″ビット間に少なくとも２つのＮＯ”ビ
ットが４＋任するよ°うにした変調方式が提案された。Therefore, in order to achieve a relatively high recording density, reduce the peak shift of the reproduced waveform, and simplify the circuit configuration, 71 bits (n bits) of consecutive 18 signal numbers are used. By converting this into a pattern of (2n-1) bits and adding a margin bit between each bit pattern, at least two NO'' bits are added between two ``1'' bits of the code-converted information signal. A modulation method was proposed in which the number of bits was 4+.

第１図はかかる質両方式による変調回ＷｒＦ示すブロッ
ク図であって、ｌは入力端子、２は符号変換器、３はマ
ージンビット付加器、４はＮＲＺＩ笈、Ａ詣である。FIG. 1 is a block diagram showing a modulation circuit WrF based on such a dual-type method, where l is an input terminal, 2 is a code converter, 3 is a margin bit adder, and 4 is an NRZI cable and an A-mode.

同区１にｔ、）ｌ、’て、入力端子ｌからＮＲＺ（Ｎｏ
ｎＲｅｔｕｒｎ　Ｚｅｒｏ）ｉ調された情報１ぎ号（以
下、１〜１ＬＺ１．、、号という）が符号変換器２に供
給される。t,)l,' to the same section 1, and NRZ(No.
nReturn Zero) The i-keyed information 1-digit code (hereinafter referred to as 1 to 1LZ1., , code) is supplied to the code converter 2.

符号変換器２は、１Ｎ几Ｚ信号の連続するｎビットをビ
ットグループとし、各ビットグループヲ（２ｎ　−１）
ビットパターンに敦換するものである。The code converter 2 sets the consecutive n bits of the 1N Z signal into bit groups, and each bit group is divided into (2n −1)
It is converted into a bit pattern.

符号変換器２の出力４ｇ号はマージンビット付加器３で
（２ｎ−１）ビットパターン間係に２ビツトのマージン
ビットが付加され、さらに、Ｎｉ１ＺＩ変調イｉｉｉで
ＩＮ　＋ｉ　２＋　１変１韓され、出力ｙ−子５から記
録ヘッド（ズホせず）Ｖこ供給されて記録媒体に記録さ
れる。The output signal 4g of the code converter 2 is added with 2 margin bits to the (2n-1) bit pattern by the margin bit adder 3, and is further converted into IN+i2+1 by Ni1ZI modulation III. The recording head V is supplied from the output Y-column 5 and recorded on the recording medium.

ところで、１ｑ　Ｊｃ　Ｚ４ｇ号におけるｎ個のビット
からなるヒツトグループのビットパターンは、２ｎ種知
メる。こＪしに対して、（２ｎ−１）個のビット７Ｊ）
らなるビットパターンは、２　種類るる。そこで、ｉＮ
　１ｔ　Ｚ、情号を符号変換器２で符号変換するｉコＮ
１ｃＩｔ＠、２””　（ｎｉ４％＝＋Ｊ）　（２ｎ−１
）　ヒｙ　）パターンのうち、２ｎ種類の（２ｎ−１）
ビ・ントノくターンとしては、「ビットパターン中に少
なくとも１つの′ｌ”ビラトラ含み、かつ、２つ以上の
ｌ”ビットを含むときには、各″１′°ビット間に少な
くとも２つ以上の′０”ビットが存在する」という条件
を満足するものである。ｎ≧３のとき、この条件を満足
する（２ｎ−１）ビットノくターンは２ｎ種類以上存在
する。By the way, there are 2n known bit patterns of a human group consisting of n bits in No. 1q Jc Z4g. (2n-1) bits 7J)
There are two types of bit patterns. Therefore, iN
1t Z, i code N whose code is converted by the code converter 2
1cIt@, 2”” (ni4%=+J) (2n-1
) Hiy) Of the patterns, there are 2n types (2n-1)
As a bit pattern, when the bit pattern contains at least one 'l' bit and two or more l' bits, at least two or more '0' bits are inserted between each '1' bit. This satisfies the condition that "a bit exists." When n≧3, there are 2n or more types of (2n-1) bit turns that satisfy this condition.

情報信号のコード変換前のビットグループ（ｎビット）
のビットパターンとコード袈挾後の（２ｎ−１）ビット
パターンのビットパターンとの関係は、（ｎ、２ｎ−１
）変換表で表わされるカー、−列として、ｎ　＝　４の
場合の（４，７）変換表を次の表２に示す。Bit group (n bits) before code conversion of information signal
The relationship between the bit pattern of and the bit pattern of (2n-1) bit pattern after code extension is (n, 2n-1
) The (4,7) conversion table in the case of n = 4 is shown in Table 2 below as the car, - column expressed in the conversion table.

表　２ 符号変換器２は、（ｎ、２ｎ−１）変換表に従ってパタ
ーン裂換が可能なように、ゲート回路を組み合わせて構
成されるが、パターン変換前後のビットパターンの対応
の仕方によってゲート素子数が異なるから、ゲート素子
数がより少なく、回路規模が最゛も小さくなるように、
ビットパターンの対応づけ會なす必要がある。Table 2 The code converter 2 is constructed by combining gate circuits so that pattern splitting is possible according to the (n, 2n-1) conversion table, but the gate elements Since the numbers are different, the number of gate elements is smaller and the circuit scale is minimized.
It is necessary to establish a correspondence between bit patterns.

Ｎ）ｉ、Ｚ信号のビットグループに対応した（２ｎ−１
）ビットコードが、上記の条件から、各１１１１１ピッ
ト間に少なくとも２つの“′０″が存在するものであっ
ても、符号変換器２によって（２０−１）・ビットが時
系列に配列されると、ＡＭする２つの（２ｎ−１）ビッ
トパターンによっては［ｌ”ビット間で少なくとも２つ
の゛°０″ビットが仔仕する」ということと反する祁分
が生する。たとえば、ｎ　＝　４として表２を参照する
と、ビットパターン″’ｏ、ｏ、ｏ、ｏ”に対応した７
ビツトパターンにビットパターン’０，０．Ｏ，１”に
対応した７ビツトパターンが続く場合、先行の７ビツト
パターンの１″のＰｏビットの次に後続の７ビツトパタ
ーンの°°ｌ”のＰ６ビノトが続き、これら２つの″１
″ビット間には０”ビットか存在しない。N) (2n-1) corresponding to the bit group of i, Z signals
) According to the above conditions, even if the bit code has at least two "0" between each 11111 pit, the code converter 2 arranges (20-1) bits in chronological order. Then, depending on the two (2n-1) bit patterns to be AMed, a situation contrary to the statement that "at least two 0" bits play a role between l" bits occurs. For example, referring to Table 2 with n = 4, 7 corresponding to the bit pattern "'o, o, o, o"
The bit pattern '0, 0. When a 7-bit pattern corresponding to ``O, 1'' follows, the 1'' Po bit of the preceding 7-bit pattern is followed by the P6 bit of °°l'' of the subsequent 7-bit pattern, and these two ``1''
``There is no 0'' bit between the bits.

マージンビット旬加器ｉは、符号変換器２によるパター
ン俊換吹の・１ｄ号ｔ′Ｃおいて°、いがなる・１固所
ＩＡ：　ｔｖい−Ｃも谷″ｌＩＩビット間に少なくとも
２つの”０“ビットか存在するように、（ｚｎ−１）ビ
ット間ｉＪノに２つのピントからなるマージンビット１
伺加１−るものである。The margin bits IA: IA: IA: TVI-C are also at least 2 bits apart at the 1d No. t'C of the pattern conversion by the code converter 2. Margin bit 1 consisting of two pinpoints between (zn-1) bits iJ so that there are two “0” bits.
This is the first thing you need to know.

マージンビットは次の米作を（両足するように選定さ牙
１．ゐ。いま、先行する（２ｎ−１）ピッドパ′−７カ
゛Ｐ・・−・、Ｐ・・−３，・・・・・・＃　”１　ｒ
　ＰＤ　ｐ　これに１父りりじ１″る（　２　＋ｉ　−
１）ビットパターンがＱ２ｎ−２゜（Ｊ２ｎ−３，・・
・・・、ＱＩ、Ｑｏで勘って、）’２ｎ　ｚ　ＨＰ２ｎ
　３　、　”””　＋　”ｉ、”Ｏｒ　Ｍｌ　ｐ　Ｍｏ
　ｒ　Ｑ”　”ｅＱ２ｎ　３　ｙ　”””　＋　Ｑ　１
　ｚ　Ｑｇのように、２ビツトのマージンビットＭｌ、
　ＭＯが相加されるとすると、 のい１′れρ）であるとさ、 へ１１−　Ｍ。　−・０　・・ （２）　Ｐｔ＝Ｐｏ＝Ｑｚｎ−２＝Ｑ２ｎ−３−０”、
または、のとき、 Ｍ、＝＝”ｌ”、Ｍ。＝　”０” （３）　ｐ、＝−”ｌ”かつＰｏ　＝　Ｑｚｎ−２＝　
Ｑｚｎ−ｓ＝″Ｏ”のとき　Ｍ１＝１“Ｍｏ＝　Ｉｌｌ
” 但し、Ｐｌ　＝　Ｐ、　＝　Ｑ２　ｎ−２＝　Ｑ２　ｎ
−３＝　”Ｏ”のときは、（２）ではなく、（３）に含
めてもよい。The margin bits are selected so that the next rice crop (both legs are 1.2.・・・＃”1 r
PD p 1 father ririji 1'' to this ( 2 +i −
1) The bit pattern is Q2n-2° (J2n-3,...
..., guess by QI, Qo, )'2n z HP2n
3, “”” + “i,” Or Ml p Mo
r Q""eQ2n 3 y """ + Q 1
z Qg, 2-bit margin bit Ml,
If MO is added, then 1′ and ρ), then 11− M. -・0... (2) Pt=Po=Qzn-2=Q2n-3-0",
Or, when M,==“l”, M. = “0” (3) p, =-”l” and Po = Qzn-2=
When Qzn-s=“O”, M1=1”Mo=Ill
” However, Pl = P, = Q2 n-2 = Q2 n
When −3=“O”, it may be included in (3) instead of (2).

としてマージンビットＭ、　、　１ｖｉｏｙ＜設定する
。Ｎ　）もＺＩ変調器４は（２ｎ−１）ビットコードＶ
Ｃマージンビットが相加されたピントパターンｔ、その
°１”ビットの中央で反転し、Ｎ　Ｏ１１ビツトで反転
しないように変調する。Set the margin bits M, , 1vioy< as . N ) also ZI modulator 4 has (2n-1) bit code V
The focus pattern t to which the C margin bit is added is inverted at the center of its 1" bit, and modulated so as not to be inverted at the NO11 bit.

ところで、マージンビット付加器３ｖ出力（ｇ号のビッ
トパターンは、２つの１“ビットｆｋｊＪ　Ｉ／こ少な
くとも２つの０”ビットが存在し、したがって、２つの
ｌ”ビット間に存在′する０”ビットの最低数は２であ
るから、Ｎ　１％　Ｚ　１　！：祠容器４ら出力される
１’Ｊ几ＺＩ信号すの最小反転間隔Ｔｍ　ｉ　ｎは、元
のＮＲＺ信号ａの１ビツトの長さｉＴとすると、 ｌ１１ｍ、ｎ−３、、Ｔ ２ｎ＋１ となり、この値が大きいほど記録密度が大きくなる。ま
た、最大反転間隔Ｔｍａｘは、選択される（２　Ｉ＋　
−１）ビットパターンにおける２つのｌ”ビット間の゛
Ｏ″ビットの最大数′ｋｍとすると、’ｌ’ｍａｘ　＝
　（ｍ＋　１　）　・□　Ｔ２Ｏ，＋１ となり、この賊か小さいほど復調時に再生信号からクロ
ツク１ｄ号忙抽出するセルフクロックが容易となり、ま
た、反転間隔の種類も少なくなって再生波形の成形等化
回路の構成が１８′ｊ略化される。さしに、’ｉｌ’ｍ
ａｘとＴｙｒ＋ｉｎの比、すなわち、が小さいほどピー
クシフト２＆が小さくなる。By the way, the bit pattern of the output of the margin bit adder 3v (g) is that there are two 1" bits fkjJ I/, and at least two 0" bits exist between the two l" bits. Since the minimum number of is 2, N 1% Z 1 !: The minimum inversion interval Tmin of the 1'J ZI signal output from the shrine container 4 is the length of 1 bit of the original NRZ signal a. If iT, then l11m,n-3,,T2n+1, and the larger this value is, the higher the recording density becomes.The maximum inversion interval Tmax is selected (2 I+
-1) Let 'km be the maximum number of 'O' bits between two l' bits in a bit pattern, then 'l'max =
(m+1) ・□T2O,+1, and the smaller this value is, the easier the self-clock that extracts the clock 1d from the reproduced signal during demodulation, and the fewer types of inversion intervals, the easier it is for the reproduction waveform shaping equalization circuit. The configuration of 18'j is simplified. Just 'il'm
The smaller the ratio of ax to Tyr+in, that is, the smaller the peak shift 2&.

たとえは、ｎ　＝　４とすると、Ｔｍ１ｎ　＝　１．３
３　Ｔとなり、先に述べた３ＰＭ方式の１．５　Ｔより
もう＼さいが、ＭＦＭ方式のＴよりも大きく、記録密度
の点でＭＦＭ方式よりも有利である。また、上記表２お
よび上記のマージンビットの条件（１）から、マージン
ビット付加器３の出力信号の先行する７ビツトパターン
の最終ビットＰ。が１”で、次に続く７ピツトパターン
の最後から２番目のビットＰ１のみがｌ”のとき、ブー
ジンビットＭ、　、　Ｍｏは共に０”であって、このと
き、これら２つの”ｌ”ビット間に最大数の°０”ビッ
トが存在し、その数ｍは７である。したがって、最大反
転間隔Ｔｍａｘ　＝　３．５５　Ｔとなり、ｉｔＦＭ方
式の２　Ｔより太きいが、ＢＰＭ力式の６　Ｔよりも小
さく、また、反転間隔の種類も６撞類と、３ＰＭ方式の
１０拙類よりも少なくて再生回路が簡単となる。さらに
、’ｌ’ｍａｘ　／　Ｔｒｒ＋＋ｎは２．６７であって
、３ＰＲ４方式の３．６７よリモ小さくごピークシフト
に対して有利であり、回路構成もＭ　Ｉ！’　Ｍ方式よ
りも多小犬きくなる程度である。For example, if n = 4, Tm1n = 1.3
This is 3 T, which is larger than the 1.5 T of the 3PM method mentioned above, but larger than the T of the MFM method, and is more advantageous than the MFM method in terms of recording density. Also, from the above Table 2 and the above margin bit condition (1), the final bit P of the preceding 7-bit pattern of the output signal of the margin bit adder 3. is 1", and only the second-to-last bit P1 of the following 7-pit pattern is l", boogin bits M, , Mo are both 0", and in this case, between these two "l" bits, There is a maximum number of °0'' bits, the number m being seven. Therefore, the maximum reversal interval Tmax = 3.55 T, which is wider than 2 T in the itFM method, but smaller than 6 T in the BPM force method, and the types of reversal intervals are 6 types and 10 T in the 3PM method. The regeneration circuit is simpler than the similar one. Furthermore, 'l'max/Trr++n is 2.67, which is much smaller than 3.67 of the 3PR4 system, which is advantageous for peak shift, and the circuit configuration is MI! 'It's only slightly more complicated than the M method.

以上のように、この（ｎ、２ｎ−１）ビットノくターン
変換による従来のデジタル変調方式は、ＭＦ　Ｍ方式や
３　Ｐ　ＩＶＩ方式に比べて多くの長所を有している。As described above, the conventional digital modulation method using this (n, 2n-1) bit no-turn conversion has many advantages over the MFM method and the 3P IVI method.

ところで、このような変調方式で変調された情報イ―号
は、さらりこ同期信号がフレーム毎に付加されて記録さ
れるが、この際、この同期信号のビットパターン（すな
わち、同期パターン）は、情報（８号中のビットパター
ンと区別できるように考慮されていないため、杓生時に
同期信号ケ検出するとき、情報悟号中に同ル」パターン
と同一のビットパターンかめると、このビットパターン
を同期信号と誤認し−Ｃ検出し、この同期信号（すなわ
ち、擬似同期信号）で同期状態に入り、もはや、情報信
号の１反訳が不能となる欠点があった。また、記録媒体
に記録されるへき配録信号の直流成分について考旋、さ
れでいないためｔこ、Ｔｍａｘ　／　’ｌ’ｍｌｎが太
きいときには、Ｖ）主回路において、デジタル情報１ｉ
ｊ′弓の８７Ｎか低く、糸全体のエラーレートが非粘り
こ大きくなるという欠点があった。By the way, the information code modulated by such a modulation method is recorded with a Sarariko synchronization signal added to each frame, but at this time, the bit pattern of this synchronization signal (i.e., synchronization pattern) is Information (Since it is not considered to be distinguishable from the bit pattern in No. 8, when detecting the synchronization signal at the time of production, if the same bit pattern as the same pattern is detected in the information No. 8, this bit pattern will be detected. There was a drawback that -C was mistakenly recognized as a synchronization signal, and a synchronization state was entered with this synchronization signal (that is, a pseudo synchronization signal), making it no longer possible to translate the information signal. Since no consideration has been given to the DC component of the distribution signal, when Tmax/'l'mln is large, V) the digital information 1i in the main circuit.
The j' bow had a low value of 87N, and the error rate of the entire thread was untenable.

本発明の目的は、上記従来技術の欠点を除き、同ル」１
６号笛（＋ｌＩｉ夫に情報信号から分ｌａ可能と１−る
とともに、高いＳ／Ｎでエラーレートを太幅に抑制する
ことができるようにしたデジタル変調方式全提供するに
ある。The object of the present invention is to eliminate the drawbacks of the above-mentioned prior art,
The purpose of the present invention is to provide a complete digital modulation method that can be used to separate information signals from the 6th whistle (+lIi and 1-), and that can suppress the error rate to a large extent with a high S/N ratio.

この目的を達成するためＶこ、本発明は、（’＋２ｎ−
１）ビットパターン変換されたデジタル情＠信号の（２
ｎ−１）ビット間毎に挿入さ−れるマージンビット金、
デジタル情報信号の直流成分が減少するように、かつ、
テジタル情報化号のビットパターンに同期パターンが生
じないように、設定するようにした点に特隊がある。To achieve this objective, the present invention provides ('+2n-
1) Bit pattern converted digital information@signal (2)
n-1) Margin bit money inserted between every bit,
so that the DC component of the digital information signal is reduced, and
The special feature of the special task force is that it is set so that synchronization patterns do not occur in the bit pattern of digital information signals.

以下、本発明の実施例７図曲りごついて読切する。Embodiment 7 of the present invention will be explained below.

第２図は本発明によるデジタル変調方式の一実施例を示
すブロック図でおって、６は擬似同期（ｍ号検出器、７
は加減ｎ器、８は入力端子、９は加算器であり、第１図
に対応する部分には同一符号？つけている。FIG. 2 is a block diagram showing an embodiment of the digital modulation method according to the present invention, in which 6 is a pseudo synchronization (m-number detector, 7 is a pseudo-synchronous
is an adder/subtractor, 8 is an input terminal, and 9 is an adder. The parts corresponding to those in FIG. 1 have the same symbols. I'm wearing it.

第２図において、入力端子ｌから符号変換器２に情報（
ｉ号に対するＮ几Ｚ　（、（号ａが供給される。In FIG. 2, information (
N几Z (, (No. a is supplied.

符号変換器２は、供給されたＮ　ｌ（Ｚ　４ｇ号ａのｎ
（但し、ｎは正の整数）ビットのビットパターンを（２
ｎ−１）のビットパターンに変換する。すなわｔ）、Ｎ
１ｔＺ信号ａはｎビットのグループに区分され、各グル
ープのビットパターンが（２ｎ−１）ビットのビットパ
ターンに変換される。The code converter 2 converts the supplied N l (Z 4g number a n
(where n is a positive integer) The bit pattern of the bits is (2
n-1) bit pattern. t), N
The 1tZ signal a is divided into groups of n bits, and the bit pattern of each group is converted into a bit pattern of (2n-1) bits.

この（２ｎ−１）ビットのビットパターンは、次の宋・
Ｆｌ”　’ｃ　Ｗｔ、Ｖ足するものが選はれる。すなわ
ち、（２０−１）ビットのビットパターンは２　種唄あ
るか、その中で、 （１）２つのｌ”ビット間に少なくとも２つの“０”ビ
ットがイエ４佳し、 （２）　Ｎ０″ヒツトの連続個ｔｉ、ｋ（但し、端部に
′“０″ビツトが連続している場合には、その”０”ビ
ットの個数に２を加えた数）が少ない。This bit pattern of (2n-1) bits is as follows:
The one that adds Fl"'c Wt, V is selected. That is, there are two types of bit patterns of (20-1) bits, or there are (1) at least two bits between two l" bits. If there are 4 consecutive “0” bits, (2) the number of consecutive N0” bits ti, k (however, if there are consecutive “0” bits at the end, the number of “0” bits 2) is small.

２ｎ柚類が選ばれる。上記条件（２）のかっこ内につい
て、さらに具体的には、いま、（２ｎ−１）ビットのビ
ットパターンが、 Ｐ２ｎ−２、Ｐ２ｎ−３、−、Ｐ３．　Ｐ２．　Ｐ、、
　Ｐ。2n Yuzu is selected. Regarding the parentheses of the above condition (2), more specifically, the bit pattern of (2n-1) bits is P2n-2, P2n-3, -, P3. P2. P...
P.

と−４″ると、ＩＪ、　＝　ＩＩ　ｌ”　ＩＪ　、　＝
　）ｌ　、　＝　ｐｏ＝　ｆｆ　Ｑ　１１ならば、この
ビットパターンのＮ０”ビットの連続個数には、３＋２
＝５となる。このように選択された（２ｎ−１）ビット
のビットパターンとＮ　ｌ（Ｚ　（Ｍ号ａに存在する２
　ｎ　ｉ類のｎビットのビットパターンとが１対１に対
応され、このビットパターンの対応にしたがって、符号
変換器２はＮ１−ｔＺ佃信号の１グループ毎のビットパ
ターン？ｒ（２ｎ−１）ビットのビットパターンに変換
する。そして、隣り合う（ｚｎ　ｔ）ビットパターン間
には、後述するマージンピッ）（＝１加のために２ビツ
ト分の間隔がある。and -4", IJ, = II l"IJ, =
)l, = po= ff Q 11, then the number of consecutive N0” bits in this bit pattern is 3+2
=5. The bit pattern of (2n-1) bits selected in this way and N l(Z (2 existing in number M a)
There is a one-to-one correspondence between the bit pattern of n bits of the n i class, and according to this bit pattern correspondence, the code converter 2 converts the bit pattern of each group of the N1-tZ Tsukuda signal? Convert to a bit pattern of r(2n-1) bits. There is an interval of 2 bits between adjacent (znt) bit patterns due to the margin pitch (=1 addition) to be described later.

符号変換器２の出力信号は、加算器９で入力端子８から
の一定の２つの（２ｎ−１）ビットパターンからなる同
期信号が付加され、マージンビット付加器３と擬似回期
（ｆｉｎ検出器６に％、給される。The output signal of the code converter 2 is added with a synchronization signal consisting of two constant (2n-1) bit patterns from the input terminal 8 in an adder 9, and then sent to a margin bit adder 3 and a pseudo periodic (fin detector). 6% will be paid.

擬似同期信号検出器６は、加算器９の出力信号（以下、
（２ｎ−１）ビットパターン信号という）ｂの同期信号
部分以外の部分に、同期信号のビットパターンと同一の
ビットパターンが有れば、これが擬似同期信号であると
して検出し、検出信号Ｃをマージンビット付加器３に供
給する。The pseudo synchronous signal detector 6 detects the output signal of the adder 9 (hereinafter referred to as
(2n-1) bit pattern signal) If there is a bit pattern that is the same as the bit pattern of the synchronization signal in a part other than the synchronization signal part of b, this is detected as a pseudo synchronization signal, and the detection signal C is used as a margin. It is supplied to the bit adder 3.

ところで、同期信号は、（ｚｎ−１）ビットパターン１
６号のｌフレームの識別基準として挿入さ」シ１こもの
であり、符号変換器２での１ＮｉｔＺ佃号ａの１１ビツ
トパターンに対応した（２ｎ−１）ビットパターンのい
ずれとも異なり、しかも、連続したＮ０”の開数がこの
（２ｎ−１）ビットパターン夫々の連続したＮ０”ビッ
トの個数のうちの最大Ｑ）市Ｉｌ数４八梠えプエい２つ
の（２ｎ−１）ビットパターンの組み合わせとなるよう
に設定されている。By the way, the synchronization signal has (zn-1) bit pattern 1
It is inserted as an identification standard for the 1NitZ frame of No. 6, and is different from any of the (2n-1) bit patterns corresponding to the 11-bit pattern of 1NitZ of No. a in the code converter 2, and is continuous. The maximum number of consecutive N0'' bits in each of these (2n-1) bit patterns is the maximum number of consecutive N0'' bits in each of these (2n-1) bit patterns. It is set so that

しかし、このように同ｊす」信号のビットパターン會迅
定しても、実１〉、ｔには後述するように、マージンビ
ット相加器３で（２ｎ−１）ビーット毎に２ビツトのマ
ージンビット忙付加したとさ、データ部分の仕、峰の連
に４ｃ　’１−る（　２　（２ｎ　−１）　＋　２　）
　（Ｕ　（以下、これ２を個とする）のビットｋ　：引
ｔｇ　シた場合、これらビットＶこよるビットパターン
が同期（ｉ号のビットパターンに一致づ−る場合もある
。However, even if the bit pattern of the ``same'' signal is determined in this way, at t, as will be described later, the margin bit adder 3 adds 2 bits per (2n-1) bits. When we add the margin bit, the data part becomes 4c '1-(2 (2n -1) + 2)
When bit k of (U (hereinafter referred to as 2)) is set, the bit pattern caused by these bits V may be synchronized (coincident with the bit pattern of number i).

一方、（２ｎ　−１）ビットパターン信号すにマージン
ビット７、（相加した１６−号を）しのへ１モＺ信号ａ
Ｖｃ逆変換する場合、（２ｎ　−１）ビットパターン信
号すにマージンビットを付加した信号からｔ個のビット
からなる同期信号のビットパターンを抽出し、これにも
とづいて（２ｎ−ｉ）ビットパターン信号すにマージン
ビットを付加した個号會（２ｎ−１）ビットづつ区分し
、これｆ、ｎビットのビットパターンに変換して元のＮ
几Ｚ信号を復元する。On the other hand, the margin bit 7 is added to the (2n -1) bit pattern signal, and the 1st mod Z signal a
When performing Vc inverse conversion, extract the bit pattern of the synchronization signal consisting of t bits from the signal obtained by adding margin bits to the (2n - 1) bit pattern signal, and based on this, extract the (2n - i) bit pattern signal. This is divided into (2n-1) bits with margin bits added to each bit, and this is converted into a bit pattern of f and n bits to form the original N
Restore the 几Z signal.

ところが、上記のように、（２ｎ−１）ビットパターン
信号すにマージンピッ）？ｉｌ−付加した信号のデータ
部分に同期信号と同一ビットパターンが存在すると、こ
れｔ同期イＭ号と誤検出し、これにもとづいて（２ｎ−
１）ビットパターン信号すにマージンビットを付加した
信号ケ１＼ＲＺ信号に変換してしまい、元のＮ１−ｔＺ
佃信号は全く異なるＮ）４Ｚ信号が得られることになる
。もちろん、次の正しい同期信号が検出されると、それ
以降は正しいＮＲＺ信号が復元されるが、それまでは、
Ｎ　、ｔｔＺイｇ号が復元されない。However, as mentioned above, (2n-1) bit pattern signal (margin pick)? If the same bit pattern as the synchronization signal exists in the data part of the il-added signal, this will be erroneously detected as the t synchronization I M number, and based on this, (2n-
1) The bit pattern signal is converted to a signal 1\RZ signal with margin bits added, and the original N1-tZ
As the Tsukuda signal, a completely different N)4Z signal is obtained. Of course, once the next correct synchronization signal is detected, the correct NRZ signal will be restored from then on, but until then,
N, ttZig is not restored.

（２ｎ−１）ビットパターン信号すのデータ部分からか
かる誤った同期信号（すなわち、擬似同期信号）のビッ
トパターンを検出するのが、擬似同期信号検出器６であ
る。The pseudo synchronization signal detector 6 detects the bit pattern of such an erroneous synchronization signal (that is, pseudo synchronization signal) from the data portion of the (2n-1) bit pattern signal.

マージンビット付加器３は、（２ｎ−１）ビットパター
ン信号すの（２ｎ−１）ビット毎に２ピツ）ｌ／）マー
ジンビットｒ付加する。マージンビット相加器３の出力
信号はＮ　ＲＺ　Ｉ変調器４で震調され、出力端子５が
ら図示しないヘッドーテープポに供給されて記録される
。The margin bit adder 3 adds 2 bits)l/)margin bits r to every (2n-1) bits of the (2n-1) bit pattern signal. The output signal of the margin bit adder 3 is modulated by the N RZ I modulator 4, and is supplied from the output terminal 5 to a head/tape port (not shown) for recording.

マージンビットは、ｈ’＝　１図に示した従来技術と同
様に、１ｍ１ｎ、　’ｌ’Ｉｎ！ＩＸ／　’１’＋ｎｉ
ｎ、ピークシフトなどに’ｔ　１．’Ｊｊ、シー〔設定
されると同時に、先の擬似同期（，３号の消滅、ＬＪＣ
成分の減少も考謄、して設定される。The margin bits are h'=1, 1m1n, 'l'In!, as in the prior art shown in the figure. IX/'1'+ni
n, peak shift, etc.'t 1. 'Jj, C
It is set by taking into account the reduction of the components.

まり”、振似同ル」信号の消滅について説明する。The disappearance of the "mari", "fumi doru" signal will be explained.

マージンビット付加器３は、擬似同期信号検出６６￥６
がし検出信号Ｃが供給されると、この検出信号Ｃか得ら
れた（２ｎ−１）ビットパターン信号１）のぼ↓域（す
なわち、同期信号と同一ビットパターンの２（２ｉ１−
１）ビット中）のマージンビットか付加される部分に、
最後光で同期信号と異なるビットパターンとなるような
マージンビットを付加する。Margin bit adder 3 detects pseudo synchronization signal 66￥6
When the detection signal C is supplied, this detection signal C is in the ↓ area of the obtained (2n-1) bit pattern signal 1) (i.e., the 2(2i1-
1) In the margin bit (in the bit) or the part to be added,
A margin bit is added so that the final light has a bit pattern different from that of the synchronization signal.

この点について、ｎ　＝　４とし、第３図および第４図
を用いてさらに詳しく説明する。This point will be explained in more detail with reference to FIGS. 3 and 4, assuming n=4.

いま、入力端子８がら供給される同期信号の夫々の７ピ
ツトパターン全、 ”　１．Ｏ，０，Ｏ，−０，０，Ｏ” および、 Ｏ，０，Ｏ，０，Ｏ，Ｏ，ｌ　” とすると、マージンビット付加器３において、これら７
ビツトパタ一ン間ＶＣ２ビツトのマージンビットが付加
され、同期信号は１６ビツトパターンで表わされる。こ
のマージンビットは、この１６ピツトパターンの２つの
″ｌＩ＋ビット間の連続せる０”ビットの個数が、マー
ジンビット付加器３の出力信号の同期信号部分以外の部
分での２つのｌ”ビット間の連続せる０”ビットの１面
数のうちの最大個数を越えないように、設定されるもの
であって、同期信号の７ビツトパターンが上記のような
場合、”０．１”、”ｉ、ｏ”のいずれでもよいが、こ
こでは、’０．１″のビットパターンとする。かかるマ
ージンビットが付加された１６ビノトパターンの同期信
号を第３図に示す。Now, all seven pit patterns of the synchronization signal supplied from the input terminal 8 are "1.O,0,O,-0,0,O" and "O,0,O,0,O,O,l" Then, in the margin bit adder 3, these 7
A margin bit of VC2 bits is added between the bit patterns, and the synchronization signal is represented by a 16-bit pattern. This margin bit means that the number of consecutive 0 bits between two ``lI+ bits'' of this 16-pit pattern is equal to This is set so as not to exceed the maximum number of 0" bits per side, and when the 7-bit pattern of the synchronization signal is as shown above, "0.1", "i, o" In this example, a bit pattern of '0.1' is used.A synchronizing signal with a 16-bit pattern to which such margin bits are added is shown in FIG.

このように、同期信号が１６ビツトのビットパターンに
設定されると、マージンビット付加器３の出力信号ｄの
データ部分で、これと同じビットパターン７Ｊ噌まれツ
バ鬼うにしなければならない。In this way, when the synchronization signal is set to a 16-bit bit pattern, the same bit pattern 7J must be added to the data portion of the output signal d of the margin bit adder 3 to make the same bit pattern 7J.

いよ、このようなビットパターンとなる可能が４うる部
分が、７ビツトパタ一ン佃号すに存在するものとする。Let us now assume that there are 4 possible portions of such a bit pattern in the 7-bit pattern code.

この部分は、第４図（ト）に示すように、マージンビッ
トが付加される部分′ｌ″Ｍを’ｏ、ｏ”のビットパタ
ーンとしたときに、第３図に示す同期４８号のビットパ
ターンと全く等しくなる１６ビツトのビットパターンで
ある。このような１６ビツトのビットパターンは、部分
゛ｌ′１にｏ、ｏ”のマージンヒツトが相加されると、
全く同期信号のビットパターンに等しくなる。As shown in FIG. 4 (g), when the part 'l''M to which margin bits are added is set to the 'o, o' bit pattern, the bits of synchronization No. 48 shown in FIG. This is a 16-bit bit pattern that is exactly the same as the pattern. Such a 16-bit bit pattern is created by adding the margin hits o, o'' to the portion "l'1",
It becomes exactly the same as the bit pattern of the synchronization signal.

１鑓似同ルＪ　’ｎ４４：挾出器６は７ビツトパタ一ン
信号ｂ（１）４ｉｌＳ分Ｉｌｌ　Ｍを甘めだ１６ピツト
パターンづつを常に監祝し、」１犯のような同期（ｇ号
と同一のビットパターンが検出されると、最後の１６ビ
ツト目で検出信号Ｃ（第４図（ハ））を発生する。かか
る擬似同期信号検出器６としては、たとえば、ビット転
送する１６ビツトのレジスタとアンドゲートとで構成す
ることができる。1 similar to J 'n 44: The extractor 6 always supervises the 7-bit pattern signal b (1) 4ilS minute Ill M. It always supervises each 16-pit pattern, When a bit pattern identical to that of It can be composed of registers and AND gates.

一方、マージンビット性力ｌ器３においては、供給され
た７ビツトパタ一ン伯号ｂｉｌ　３ビツト分以上遅延す
る。この遅延された７ビツトパタ一ン１６号會第４図Ｃ
）に示す。そして、この遅延された７ビツトパタ一ン化
号の一＝Ｕ分Ｉｌｌ　、の始端を検出し、これが検出さ
れると擬似同期信号検出器６から検出信号Ｃが供給され
たか否かの判定上行ない、この検出信号Ｃ（ｉ４図Ｑ３
））が供給されていると、この部分子、に′ｌ、０”の
マージンビット（第４図（１））　）　’ｅ付加する。On the other hand, in the margin bit generator 3, the supplied 7-bit pattern is delayed by more than 3 bits. This delayed 7-bit pattern No. 16 Figure 4C
). Then, the starting edge of this delayed 7-bit patterned signal 1 = U minute Ill is detected, and when this is detected, a judgment is made as to whether or not the detection signal C has been supplied from the pseudo synchronization signal detector 6. , this detection signal C (i4 figure Q3
)) is supplied, a margin bit of 'l, 0'' ((1) in FIG. 4) 'e is added to this submolecule.

このように、マージンビットを付加された１６ビツトパ
ターンは、第４図（１０に示すように、もはや同期信号
のビットパターン（第３図）とは一致せず、マージンビ
ット相加器３から出力信号ｄとしてＮ　１（Ｚ　ｉ変調
器４に供給される。In this way, the 16-bit pattern to which the margin bits have been added no longer matches the bit pattern of the synchronizing signal (Fig. 3), as shown in Fig. 4 (Fig. 10), and is output from the margin bit adder 3. N 1 (Z i is supplied to the modulator 4 as the signal d.

伏似同期イｄ号６から検出信号Ｃが供給されないときに
は、マージンビット付加器３は、前後する（２ｒ＋−１
）ビットパターンの間に、これら前後する（　２　ｎ　
−１）ビットパターンと、ＮＲＺＩ変調器４の出力信号
、すブエわち１Ｎ几Ｚｌ変調信号とに応じた２ビツトの
マージンビｊ）が付加される。When the detection signal C is not supplied from the false synchronization ID No. d 6, the margin bit adder 3 moves back and forth (2r+-1
) between these bit patterns (2 n
-1) A 2-bit margin bit corresponding to the bit pattern and the output signal of the NRZI modulator 4, that is, the 1N Zl modulation signal, is added.

次に、かかるマージンビットについて説明１−る。Next, the margin bits will be explained.

先Ｖこ述べたように、符号変換器２からの（２ｎ−１）
ビットパターンは、２つの″ｌＩＩビット間に少なくと
も２うの０”ビットを含んでいる。As mentioned above, (2n-1) from code converter 2
The bit pattern includes at least two 0'' bits between two ``II'' bits.

しかし、前侯する２つの（２ｎ−１）ビットパターンの
境界では、必ずしも２つのｎ　１　＋＋ビット間に少な
くとも０”ビットが存在するとは限らない。マージンビ
ットは、まずこれを満すように付加するものである。第
２に、マージンビットは、ＮＲＺｌＨ［ｊ信号が磁気テ
ープに記録するのに適するように、すなわち、再生出力
が小さい低周波成分や再生不能な直流成分がＮ　）Ｌ　
Ｚ　ｌ　（ｇ号に含まれないようにするものである。However, at the boundary between the two preceding (2n-1) bit patterns, there is not necessarily at least a 0" bit between the two n 1 ++ bits. Margin bits are first added to fill this Second, the margin bits are set so that the NRZlH[j signal is suitable for recording on a magnetic tape, that is, low frequency components with small reproduction output and unreproducible DC components are
Z l (This shall not be included in subparagraph g.

第１の点については、（２１１−１）ビットパターンに
係わらず、マージンビットを０．θ′とすればよい。し
かし、このようにすると、第２の点について不都合とな
る場合もある。Regarding the first point, regardless of the (211-1) bit pattern, the margin bits are set to 0. It may be set as θ'. However, doing so may lead to disadvantages regarding the second point.

そこで、この実施例では、加減算器７ケ設けてＮＲＺＩ
信号をデジタル加減算し、この加旗算櫃ＤＳとＮＲＺＩ
領号の状態ＳＴ（”ｌ”または０″）とをも用い、マー
ジンビットを決定するものである。Therefore, in this embodiment, seven adders/subtracters are provided to
The signal is digitally added and subtracted, and this addition flag calculation box DS and NRZI
The margin bit is determined by also using the state ST (“l” or 0”) of the area.

いマ、付加すべきマージンビットの２つのビットｉ　ｆ
ｖｌ、　、　Ｍｏとし、これに先行する（２ｎ−１）ビ
ットパターンを、 Ｐ２Ｏ２，Ｐ２Ｏ３＊　”・・”　ｓ　Ｐ２　ｍ　”＋
　＋　”Ｏ”””　（１）後続の（２ｎ−１）ビットパ
ターンｔ、Ｑ１０２　、　Ｑ１０”’−３＋　”””　
ｒ　Ｑｔ　＊　Ｑｌ　ｒ　ＱＯ”””（２）とすると、
これら（２ｎ−１）ビットパターンとマージンビットと
は次のように配列される。Now, two margin bits to be added if
vl, , Mo, and the preceding (2n-1) bit pattern is P2O2,P2O3* ”...” s P2 m ”+
+ “O””” (1) Subsequent (2n-1) bit pattern t, Q102, Q10”’-3+ “””
r Qt * Ql r QO””” (2), then
These (2n-1) bit patterns and margin bits are arranged as follows.

Ｐ２Ｏ２ｅ　Ｐ２Ｏ−３，”””　＋　”２＊　”１＋
　ＰＯｈ　Ｍｌ＋　ＭＯｐ　Ｑ１０２　。P2O2e P2O-3, “”” + “2*”1+
POh Ml+ MOp Q102.

Ｑ１０３．　”””　＃　Ｑｔ　ｌ　Ｑｌ　＃　Ｑ。Q103. “”” # Qt l Ql # Q.

そこで、このように、２つの（２ｎ−１）ビットパター
ン間に２ビツトのマージンビットを付加するようにする
と、２つの″１″ビット間に少なくとも２つの０”ビッ
トが存在するという条件のいずれかのときには、２つの
ｌ“ビット間に少なくとも２つの０”ビットが存在しな
げればならないことから、必ずＭ、＝Ｍｏ−’“０″で
たけれはならない。Therefore, by adding 2 margin bits between two (2n-1) bit patterns in this way, the condition that there are at least two 0 bits between two 1 bits can be improved. In such a case, since there must be at least two 0 bits between two l bits, M,=Mo-'0' must always be present.

これ以外の状４２ｇとしては、 （イ）　ｌ；　＝ＰＯ；Ｑ２＋＋　２．　””　Ｑ１０
３　＝″０”幹、Ｐ、−ｕ　１１１かつＰｏ＝　Ｑ２１
＋−２＝　Ｑ２　ｎ−３＝　”　Ｏ”ｅ−ＩＰｌ−Ｐｏ
−Ｑ１０−２＝″０”かつＱ１０−３−ＩＩ　ｌ　ＩＩ
の３つの状態葡考励、１れはよい。これらの状態に′ｔ
ｄいても、Ｍ、　＝　Ｍ。＝＝　”　Ｑ”　とすれは、
２つの６１”ビット間（ｔＬ必ず２つの″０１′ビット
が存在するか、このマージンビットによってＮＲＺＩ信
号の直−し成分が増加してしまうことがある。このため
に、０）、（ロ）、（ハ）の状態においては、Ｎ几Ｚ　
ｌ　信′ｒｊ’ｘもとυＣして、その直θｌＬ成分が増
加しないようにマージンビットが設定される。Other states of 42g include: (a) l; =PO;Q2++ 2. "" Q10
3 = ″0″ trunk, P, -u 111 and Po = Q21
+-2= Q2 n-3= ”O”e-IPl-Po
-Q10-2=“0” and Q10-3-II l II
3 states of encouragement, 1 is good. In these states't
Even if d, M, = M. == “Q” and that are,
Between two 61" bits (tL), there are always two "01" bits, or this margin bit may increase the correction component of the NRZI signal. For this reason, 0), (b) , in the state (c), N几Z
The margin bit is set so that the direct θlL component does not increase based on the l signal 'rj'x.

なお、設定されるマージンビットは、ＩＶ１１＝Ｍ６　
＝″０”、または、Ｍ、＝”ｌ”でＭ。＝″０″、また
は、Ｍｌ−０”でＭ。＝″１″のいずれかであることは
いうまでもない。Note that the margin bit to be set is IV11=M6
="0" or M, ="l" for M. It goes without saying that M = "0" or Ml-0" and M = "1".

ところで、加減算器７は、Ｎ　ｉｔ　Ｚ　ｌ変調化けの
状態５ＴＩＪ′−ｌ”のときには値ｌか加算さ」ｔ、ま
た、状態Ｓ’ｌｌ’ｆＪ″−″０”のときには値ｌが減
算される。加減算器７の加減算タイミングは、マージン
ビット付加器３ｖ出カー１Ｊ　＠　ｄのビットのタイミ
ングに一致しており、したかつて、加減算器７の加減値
１）Ｓが正であるときには、Ｎ几ＺＩ叢−６１呂号の平
均値、すなわち直流Ｊ水分が正に、また、ＩＪｓが負の
ときには、直流分が負になること【衣わしている。By the way, the adder/subtractor 7 adds the value l when the N it Z l modulation is distorted in the state 5TIJ'-l", and subtracts the value l when the state S'll'fJ"-"0". The addition/subtraction timing of the adder/subtractor 7 matches the timing of the bit of the margin bit adder 3v output car 1J @ d, and when the addition/subtraction value 1)S of the adder/subtractor 7 is positive, When the average value of ZI series-61ro, that is, the DC J moisture is positive and IJs is negative, the DC component becomes negative.

そこで、 には、そのままでは、ｌＪＳがそのままの符号を保って
増大し、直流成分か増加することになるから、Ｍ、　、
　Ｍ（１゛のいずれかをビにして、Ｎ　ａ　Ｚ　ｌ　Ｋ
ａ＋ｒ！Ｉ化号の状態ＳＴ奮反転させなければならない
。Therefore, if left as is, lJS will increase while keeping the same sign, and the DC component will increase, so M, ,
M (set one of 1゛ to B, N a Z l K
a+r! We must reverse the state of the I version.

これにλ１１　して、 には、一般に、状態ＳＴｔ反転させる必要はない。Add λ11 to this, In general, there is no need to invert state STt.

しかし、マージンビット７付加したことにより、（２ｎ
−ｉ）ビットパターンの０”ビットの連続する開数ｋ（
但し、（２ｎ＝１）ビットパターンの両端に０”ビット
が連続する場合には、その個数に２（＝マージンビット
のビット個数）葡〃１」えた数値）の最大値ｍｘｍえる
ように、連続する０”′ピントの個数が太さくなること
もある。このような場合には、マージンビットの”’＋
　１　Ｍｇのいずｊｌか一方ｔ″１”ビットにする。However, by adding 7 margin bits, (2n
−i) Consecutive open number k(
However, if there are consecutive 0" bits at both ends of the (2n = 1) bit pattern, the number of consecutive 0" bits should be increased by the maximum value mxm of 2 (=number of margin bits) plus 1". In some cases, the number of 0"' focus points becomes thick. In such cases, the margin bit "'+
1 Set either jl of Mg to t″1″ bit.

いま、式（１）の先行する（２ｎ−１）ビットパターン
の中で、最下位のｌ　Ｉ＋ビットがＰ＋であり、また、
式（２）の佼続の（２ｎ−１）ビットパターンの中で、
最上位の１”ビットがＱｌであるとすると、ｌ’＋！１
１　＝ｒｖｉｏ−″０″としたとき、Ｐ＋ビットとＱｊ
ビット間に）″ＯＩ＋ビットの１固緘は、上記はフの状
態のとき、 ｉ＋（２ｎ−２−ｊ　）＋２ 上記（ロ）の状態のとき、ｉ　＝　ｌだから（２ｎ−２
−ｊ　）＋３ 上記（ハ）の状態のとき、ｊ　＝　２　ｎ　−３だから
、ｉ＋３ である。したがって、式（４）を満足しているときであ
っても、 上記（イ）の状態で、ｉ＋（２ｎ−２−ｊ）＋２）ｍの
どき、　・・・・・・・・・・・・（５）上記（ロノの
状態で　（２ｎ−２−ｊ　）＋３）ｎｌ　のとき、・・
・・・・・・・・・・（６） 上記（ハ）の状態で　ｉ　＋３　）ｍのとき、・・・・
・・・・・・・・（７）Ｍ、、Ｍｏのいずれか一方を１
°′とする。Now, among the preceding (2n-1) bit patterns in equation (1), the lowest l I+ bit is P+, and
In the (2n-1) bit pattern of the continuation of equation (2),
If the most significant 1” bit is Ql, then l'+!1
When 1 = rvio-“0”, P+ bit and Qj
(between bits)" OI + 1 fixed bit is, in the above state (F), i + (2n-2-j ) + 2 In the above (B) state, i = l, so (2n-2
-j)+3 In the above state (c), since j=2n-3, it is i+3. Therefore, even when formula (4) is satisfied, in the state (a) above, i+(2n-2-j)+2)m, ・・・・・・・・・・・・・(5) When the above ((2n-2-j)+3)nl in Rono's state,...
・・・・・・・・・・・・(6) When i + 3 ) m in the state (c) above,...
・・・・・・・・・(7) Either M, , Mo is 1
Let it be °′.

式（３）あるいは式（５）、　（６）、　（７）の条件
のもとに、上記状態（イ）、（ロ）、（ハ）において、
Ｍ、　、　ｐ＜ｏのいずれを”ｌ”にするかは次のよう
にして決める。Under the conditions of formula (3) or formulas (5), (6), and (7), in the above states (a), (b), and (c),
Which of M, , and p<o should be set to "l" is determined as follows.

まず、上記ｆ１）の状態の場合には、Ｍｌ、　Ｍｏのい
ずれｆｔ″ｌ”にしてもよい。First, in the case of the above state f1), either Ml or Mo may be set to ft"l".

次に、上記（ロ）の状態の場合には、Ｐ、＝″ｌ”であ
り、かつ、２つの”ｌ”ビット間に必ず２つの゛０′″
ビットがなければならないことがら、Ｍｒ　＝ＩＩ　Ｏ
”、Ｍｏ＝”１” とする。Next, in the case of state (b) above, P = "l" and there are always two "0'" between two "l" bits.
There must be a bit, Mr = II O
”, Mo="1".

また、上１尼（ハ）の状態の場合には、同様にして（１
２ｎ−３二１１　、　Ｉ＋であることがら、１νｉ、　
二１１１１１　、Ｍｏ＝＝、　Ｎ　ｏ″とする。In addition, in the case of state 1 (c), do the same (1
2n-3211, since I+, 1νi,
211111, Mo==, No''.

以上のことをまとめると、Ｍ、　、　Ｍｇは次のように
収矩さ）する。To summarize the above, M, , Mg are converged as follows.

（１）次の宋トド（１）〜（■）のいＪれか１つｋ　＄
＜足する上さ、 へ４．＝ｚ辺。　＝　Ｎ　ＯＩ＋ と設定される。(1) One of the following Song sea lions (1) ~ (■) $
＜Add to the top, to 4. = z side. = NOI+ is set.

米作（＋）　Ｐｏ−”ｌ”′ （１リ　Ｑｚｎ−２：　″　ｌ　” （ｌ：ｌ）　Ｐｓ　＝Ｐｏ　＝　Ｑ２　ｎ−２＝　Ｑ２
　ｎ−３＝ｒ′０−かっｉ十（２ｎ−２−ｊ　）＋２≦
ｍ であって、（υＳ≧０かっｓＴ＝ ０″）または（ＩＪＳ（Ｏかっめ＝”ｌ”）１１ｖ）　
Ｐｔ＝″１”がつＰｏ　＝Ｑ２１１−２　＝＝Ｑ２ｎ−
３−″０”かつ、（２１１−２−ｊ　）＋３≦ｍ であって、（ＤＳ≧ＯかっｓＴ＝”０”）または（ＪＪ
Ｓ（Ｏかっ５１ｐ＝ｎ１＋ｎ）Ｍ　Ｐ＋　＝　Ｐｏ　＝
　Ｑ２　ｎ−ｚ　＝　”０”かっＱｚｎ−ａ＝−″１″
かつ、ｉ−＋−３≦ｍ であって、（１）Ｓ２Ｏかつｓ’ｒ＝″０”）または（
１）Ｓ（ＱがつＳＴ＝″１′”）（「）次の条件（１）
　−１Ｉｖ）のいずれが１つｒ調定するとき、 Ｍ、　＝＝　Ｉ＋　１−Ｍｏ＝＝″０”と設定される。Rice cultivation (+) Po-"l"' (1ri Qzn-2: "l" (l:l) Ps = Po = Q2 n-2 = Q2
n-3=r'0-k(2n-2-j)+2≦
m, and (υS≧0k sT=0″) or (IJS(Okume=”l”)11v)
Pt=“1” Po =Q211-2 ==Q2n-
3-“0” and (211-2-j)+3≦m, and (DS≧O sT=”0”) or (JJ
S(Ok51p=n1+n) M P+ = Po =
Q2 n-z = "0" Qzn-a = -"1"
and i−+−3≦m, (1) S2O and s'r=″0″) or (
1) S (Q ST = "1'") (") The following condition (1)
-1Iv) when one r is adjusted, M, == I+ 1-Mo=="0" is set.

タミ件（１）　Ｐｔ＝Ｐｏ”’Ｑ２ｎ−２−ＪＪ２１１
−３＝”Ｏ”、かつ、ｉ＋（２ｎ−２−ｊ　）＋２）ｍ （ｉｆ）　Ｐ＋　＝ｐｏ＝Ｑｚｎ−２＝Ｑ２ｎ−３＝　
”Ｏ”、かつ、ｉ　＋　（２ｎ−２−ｊ　）＋２≦ｍ であって、（１）Ｓ２ＯがつＳ’ｌ’＝”１”）または
（ＵＳ（０がつＳＴ＝”０”） Ｏｉｌ）　Ｐ１＝Ｐｏ＝Ｑ２ｎ−２−”０”がつＱ２　
ｎ−３＝　”　ｌ　”かつ、ｉ＋３〉口１ １１ｖ）　Ｐ　１＝Ｐｏ　＝Ｑ２　ｎ−２＝　”０”か
つＱ２ｎ−３＝″１”。Tami matter (1) Pt=Po"'Q2n-2-JJ211
-3="O" and i+(2n-2-j)+2)m (if) P+ =po=Qzn-2=Q2n-3=
"O" and i + (2n-2-j)+2≦m, and (1) S2O is S'l' = "1") or (US (0 is ST = "0") Oil) P1=Po=Q2n-2-"0" Q2
n-3="l" and i+3〉口1 11v) P1=Po=Q2 n-2="0" and Q2n-3="1".

かつ、ｉ−＋−３≦ｍ であって、（１）Ｓ２ＯかつＳ’ｌ’＝″１”）または
、（ＩＪＳ＜ＯかつＳＴ＝″０”）Ｏｌｌ）次の条件（
ト）、　（Ｈ）のいずれが１つ全勇足するとひ１ 、Ｖｌ、　：＝　ＩＩ　Ｏ”、Ｍｏ＝″ｌ”と設定さｉ
する。and i-+-3≦m, and (1) S2O and S'l'="1") or (IJS<O and ST="0") Oll) the following condition (
If one of (G) and (H) is added to the total value, then 1, Vl, := II O", Mo="l" is set i
do.

ｎ１Ｌｕ）　Ｐ、＝”ｌ”かつＰｏ＝（Ｊｚｎ−２＝Ｑ
２ｎ−３：ｋ”Ｑ”。n1Lu) P, = “l” and Po = (Jzn-2 = Q
2n-3:k"Q".

かつ、（２ｎ−２Ｊ）＋３：）ｍ （Ｉｌｌ　１：’、　＝　’＝ｌ”かつＰＯ＝Ｑ２　ｎ
−２＝Ｑ２　ｎ−３＝”Ｏ”。and (2n-2J)+3:)m (Ill 1:', = '=l" and PO=Q2 n
−2=Q2 n-3=”O”.

かつ、（２ｏ−２Ｊ）＋３≦ｍ であって、（Ｌ）Ｓ≧０カッＳ’１ｌ−＝＝”ｌ”）ヨ
タばＣＬ）Ｓ＜０かつｓＴ＝”ｏ”）し但し、Ｐ、　＝
　Ｐｏ＝Ｑ２１−２＝Ｑ２ｎ−３＝　”Ｏ”かつ、！＋
（２ｎ−２−ｊ　）＋２　）　ｍのときＶＣは、上記（
ｉｌｌでなく、叫）としてもよい。〕こりように、マー
ジンビット付加器３では、加減界稙υＳｉ考應し、この
加減算値Ｄｓの絶対値が増加しないようにマージンビッ
トが付加される。and (2o-2J)+3≦m, and (L)S≧0KaS'1l-==“l”) YotabaCL)S<0 and sT=”o”) However, P, =
Po=Q21-2=Q2n-3= “O” and! +
(2n-2-j)+2) When VC is (2n-2-j)+2)m, the above (
It is also possible to use "scream" instead of "ill". ] Thus, the margin bit adder 3 considers the addition/subtraction boundary υSi and adds margin bits so that the absolute value of the addition/subtraction value Ds does not increase.

このために、加減算値ＤＳの時間的変位は充分小さくな
る。第５図は従来のデジタル変調方式におけるＮＲｉ　
Ｉ変調イぎ号の加試算直の時間的変位を示し、第６図は
本発明によるデジタル変調方式における同じく加減算値
の時間的変位を示している。For this reason, the temporal displacement of the addition/subtraction value DS becomes sufficiently small. Figure 5 shows the NRi in the conventional digital modulation method.
FIG. 6 shows the temporal displacement of the addition and subtraction values of the I-modulated signal, and FIG. 6 also shows the temporal displacement of the addition and subtraction values in the digital modulation system according to the present invention.

この実施例におけるｉ’＋ｎｉｎ、　Ｔｒｎａｘは、２
つのｌ”ビット間の最小のＯ“ビットの数は２．縦大の
１１０　Ｉ＋ビットの数はｒｎであるから、第１図に示
した従来技術と同様に、夫々 ３・□・’Ｉ’、（ｍ−１−１）□パ１゛２ｎ＋１　２
ｎ＋１ （但し、Ｔは元のＮ几Ｚ信号ａのビット長）であり、し
たがって、ピークシフト量、セルフクロックの容易性、
反転間隔の種類も、上記従来技術と同等である。i'+nin, Trnax in this example is 2
The minimum number of O" bits between two l" bits is 2. Since the number of vertically large 110 I+ bits is rn, similarly to the conventional technology shown in FIG.
n+1 (where T is the bit length of the original N⇠Z signal a), therefore, the amount of peak shift, ease of self-clocking,
The types of reversal intervals are also the same as in the prior art described above.

これらの図からも明らかなように、本発明によるデジタ
ル変調方式では、上記加減算値の時間的変位を充分小さ
く抑えられることから、第７図に示すように、記録信号
（１’、１ＲＺＬｉｉｎ１百号）の低周波成分が充分に
抑圧され、低周波成分が低いＳ／Ｎでしか再生されず、
また、直流成分が再生不能なイ臓気記・禄イ与生装置＃
、　Ｋ対しては、記録、再生系に：ＩＯいて、谷１法子
回路の回路設計は、これら低周波ｊ成分やｉＩａ？ｉｔ
　Ｉ戎分笛考１帳する必要がな（て容易となｔ）、回路
１１：４成も１１１」酪化される。As is clear from these figures, in the digital modulation method according to the present invention, the temporal displacement of the addition and subtraction values can be suppressed sufficiently small. ) are sufficiently suppressed, and the low frequency components are only reproduced with a low S/N.
In addition, the DC component cannot be regenerated by the Izou Ki/Rokui Yosei device #
, K, in the recording and playback system: IO, the circuit design of the Tani 1 Noriko circuit is based on these low frequency j components and iIa? it
There is no need to write a book about the 11:4 circuit.

さらに、擬１以同期信号の発生確率を充分抑えることが
できるため、擬似同期信号による誤った釘止や諷調ｔｄ
けることかでさる。なお、記録糸において、第２図に示
すように、擬似同期信号検出器６ｊＰ加減昇２診７を必
要とするが、再生糸の同期１ｄけ俣出乙において、捩似
同期イｄ号勿検出する手洩τ必女としないから、全体と
しての回路栴成の１見、１１化は回ｊｌｔｒさオする。Furthermore, since the probability of occurrence of a pseudo-1 or higher synchronization signal can be sufficiently suppressed, it is possible to sufficiently reduce the probability of occurrence of pseudo-synchronization signals.
It's a monkey that can run. In the recording yarn, as shown in FIG. I don't think I'll be missing anything, so I'm going to look at the circuit development as a whole and turn it into an 11th review.

フ、（オｄ、上記大流・向゛Ｃは、マージンビット相加
後の回り」信号足、［２（２ｎ−１）＋２Ｅビツトのビ
ットパターンとしたか、これに限られるものでは７にい
。こりビットパターン長か長い程、一般に」に１μ同Ｊ
ｉＪＪ　Ｉ占号の発生確率は低下するが、これが余り民
いと付号冗艮度か請人する。したがって、同期化けのビ
ットパターンは、そのビットの配列とパターン長による
擬似同期信号の発生確率と符号冗長度とを考慮して最良
のものが設定される。(odd, the above large current/direction C is the rotation after adding the margin bits), or the bit pattern is [2(2n-1)+2E bits], or is limited to 7. Generally speaking, the longer the bit pattern length, the more
iJJ The probability of occurrence of the I fortune-telling number decreases, but this may be due to the redundancy of the number. Therefore, the best bit pattern for synchronization is set in consideration of the probability of occurrence of a pseudo synchronization signal and code redundancy due to the bit arrangement and pattern length.

以上説明したように、本発明によれは、擬似同期信号の
発生確率が大幅に低減化され、低周波成分や直流成分が
光分に抑圧されて回路４ｔ４成か著しく簡略化されると
ともに、誤復調が防止でき、磁気記録再生に際しては、
Ｓ／Ｎの著しく艮好な丹生信号會得ることができるもの
であって、上記従来技術にない優れた機能のデジタル変
調方式を提供することができる。As explained above, according to the present invention, the probability of occurrence of a pseudo synchronization signal is significantly reduced, low frequency components and DC components are suppressed into optical components, and the circuit 4t4 component is significantly simplified. Demodulation can be prevented, and during magnetic recording and reproduction,
It is possible to obtain a Nyu signal with an extremely high S/N ratio, and it is possible to provide a digital modulation system with excellent functions not found in the above-mentioned prior art.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のテジヌル変調方式葡示すブロック図、第
２図は本発明によるデジタル変調方式の一実施例を示す
ブロック図、第３図は同期１ｇ号のビットパターンの一
例？示すパターン図、巣４図は第２図における擬似同期
（ｇ号の１尿去動作領説明するためのタイミングチャー
ト、第５図は従来のデジタル変調方式によるＮＲＺＩ佃
号の信号算値の時間的変位４下すグラフ図、第６図は本
発明ＶこよるＮルＺ１信号の加減算１直の時間的変位４
下すグラフ図、第７図は本発明によるＮ）ｌ、Ｚｌ信号
の周板数スペクトル図である。 ■・・・・・・入力端子、２・・・・・・符号変換器、
３・・・・・・マージンビット付加器、４・・・・・・
ＮＲＺＩ変調器、５・・・・・・出力端子、６・・・・
・・擬似同期信号検出器、７・・・・・・加減算器。 第５図 時間 第７図Fig. 1 is a block diagram showing a conventional digital modulation method, Fig. 2 is a block diagram showing an embodiment of the digital modulation method according to the present invention, and Fig. 3 is an example of a bit pattern of the synchronous 1g signal. The pattern diagram shown in Fig. 4 is a timing chart for explaining the pseudo synchronization in Fig. 2 (1 urinary removal operation of No. Figure 6 shows the temporal displacement 4 of one shift of addition and subtraction of the Nru Z1 signal according to the present invention.
The graph diagram below, FIG. 7, is a frequency spectrum diagram of the N)l and Zl signals according to the present invention. ■... Input terminal, 2... Code converter,
3... Margin bit adder, 4...
NRZI modulator, 5... Output terminal, 6...
... Pseudo synchronous signal detector, 7... Addition/subtraction device. Figure 5 Time Figure 7

Claims (1)

【特許請求の範囲】 （１）　Ｎ　ｉｔ　Ｚ　（ｇ号ｉｎビット毎に区分して
一連のｎビットパターンからなる信号とし、各ｎビット
パターンを対応する（２ｎ−１）ビットの（２ｎ−１）
ビットパターンに変換し、複数の（２ｎ−１）ビットパ
ターンからなる同期信号を付加して各（２ｎ　−１）ビ
ットパターン間係に２ビツトのマージンビットを相加し
、さらに、ＮルＺｊ変調するようにしたデジタル変―方
式において、前記（２ｎ　−１）ビットパターンから１
よる信号から同期信はと同一ビットパターンの擬似同期
化号ビットパターンの有無ｋ　４０足し、該擬似同期信
号ビットパターン中に相加される前記マージンビットｔ
、該擬似回期ビットパターンが拍滅するように設定し、
かつ、該擬似同ルｊ（、ｊ号ビットパターン以外の部分
に付加される６’＋Ｉ記マージンビツトを、前記Ｎ几Ｚ
１ｉ調によって得られるＩＮ几Ｚｌ＆調イぎ号に応じて
設定し、該Ｎ几ＺＩ変調信号の低域成分および直流成分
を抑圧することができるようにしたことを特徴とするデ
ジタル変調方式。 （２、特許請求の範囲第（１）項において、前記（２ｎ
−１）ビットパターンは２つの１”ピント間に少なくと
も２つの”０”ピントラ含み、連続せる０”ビットの個
数の最大値ｋ（但し、（２ｎ−１）ビットパターンの端
部にＯ”ビットが連続するときには、その個数に２全加
えた値）が小さい方から２ｎ種類のビットパターンであ
り、かつ、前記マージンビットはＭ１．　Ｍｏ”の２ビ
ツトからなり、該マージンビットに先行する（２ｎ−１
）ビットパターンを、 Ｐ２ｒｌ　２　、Ｐ２　ｎ　３　ｒ　”””　ｒ　Ｐｌ
　ｒ　Ｐｏとし、後続する（２ｎ−１）ビットパターン
葡、Ｑ　２ｎ　２ｒ　Ｑ２ｎ　３ｍ　””・・＋　Ｑ＋
　ｅ　Ｑ。 としたときに、前記マージンビット″Ｍ＋　、　Ｍｏ　
”　’（Ｉｌｌ’次のように設定したことを特徴とする
デジタル変調方式。 （Ｉ）次の（１）〜Ｍの条件のいずれか１つ＊　ｒｌｔ
ｔａすとき、 Ｍ＋　＝　Ｍｏ　＝　”　Ｏ” 条件（１）　Ｐｏ＝″ｌ” （ｉｆ）　Ｑ　２　ｎ−２＝　”　ｌ”（冊　Ｐ＋　＝
　Ｐｏ　＝Ｑ２ｎ−２＝　Ｑ２ｎＬａ　＝　”　０”。 かつ、Ｐ＋（２ｎ−２−ｊ　）＋２≦ｍで、アチて、（
ｉ、＋ｓ≧０がつ５Ｔ＝＝”Ｑ”）。 または（ＤＳ（０かつＳ’Ｊ’＝″ｌ”）ａＶノ　Ｐ、
　＝　ｕ　ｌ　ｕかつＰ　０　＝Ｑ２　ｎ−２＝Ｑ２　
ｎ−ａ　＝”Ｏ’：かつ、（２ｎ−２−ｊ　）＋３≦ｎ
１ であって、（ＤＳ≧０かッ５Ｔ＝Ｉｌｏ”）または（１
）Ｓ（Ｏかつｓ’ｒ＝″１”　）（■）　ＰＩ＝Ｐｏ＝
見２ｉ−２＝″０″かっＱｚ　ｎ　−３＝　”　１　”
。 かつ、１＋３≦ｍ でｈって、（ＤＢ≧ＯかッＳ’ｌ’＝”ＯＮ）または（
ＤＳ＜０がつシＩｌ’＝”ｌ”）（損　次の（１）〜４
Ｖ）の条件のいずれが１っｋ　７Ｒ足するとき、 Ｍ＋　−”　１″、Ｍｏ＝″０” と設定する。 条件（１）　Ｐｔ＝Ｐｏ＝Ｑｚｎ−２＝Ｑ２ｎ−ａ＝”
ｏ″、カつ、Ｐ＋（２ｎ−２−ｊ　）＋２：）ｍ （Ｉｆ）　Ｐ１＝Ｐｏ　＝Ｑｚｎ−２＝Ｑｚｎ−３−″
０“、かつＰ＋（２ｎ−２−Ｊ　）＋２≦ｍ であって、（ＩＪｓ≧０かつｓ’ｉ’＝″ｌ”）または
（ＤＳ（ｏがつＳＴ、＝”０″）（！ｔＤ　Ｐ　１　＝
Ｐ　ｏ　＝Ｑ２ｎ−２＝″′０”′かつＱｚ、−３−ｎ
　、　＋＋。 かつ、Ｐ＋３）ｍ ｈ）　Ｐ＋＝Ｐｏ＝Ｑ２ｎ−２−０″かつＱｚ　ｎ　、
＝１＋　１　Ｔｌかつ、Ｐ＋３≦Ｉｎ であって、（Ｌ）Ｓ≧０かつＳ　Ｔ　＝　”　１”）ま
たは（ＤＳ（０かつＳ　’ｌ’　＝″０”）（２）次の
（ｉ）、　（ｉｉ）の条件のいずれか１つｋ　ｉ＋＆ａ
足するとき、 Ｍ、　＝　”　Ｑ”　Ｍｏ＝　ＩＩ　ｌＩ＋に設定する
。 条件（１）　ＰＩ＝”１″かつＰ　ｏ　＝　Ｑｚ　ｎ−
２＝　Ｑｚ　ｎ−３＝″０″、かつ（２ｎ−２−ｊ　）
＋３）　ｍ（ＩＩ）　Ｐｔ＝”ｉ”かつＰ。＝　Ｑｚ　
ｎ−２＝　Ｑｚ　ｎ−３−”　０　”。 かつ、（２ｎ−２−ｊ　）＋３≦Ｔｎ でありて、（１）Ｓ≧０かっＳ　’ｌ”＝　ｎｔ″）ま
たは（ＤＳ（Ｏがつｓ’ｒ＝”ｏ”）但し、（＋）　Ｐ
ｌ＝ＰＯ＝Ｑ２．−２＝Ｑ、２ｎ−ａ−０”かっ、Ｐ＋
（２ｎ−２ｊ）＋２〉ｍ のとき、Ｍ、＝″０”、　１Ｖ１ｏ−１”　としてもよ
い。 （１１）　前記先行する（２．ｎ−１）ビットパターン
の破下位のＮ　１　ＩＩピッ）ｉＰ＋とし、Ｈｉｔ記佐
続する（２ｎ−１）ビットパターンの最上位″ｌＩＩビ
ット 葡（↓ｊとし、これら添数字’ｈ　ＪＯ値をｉｌ記不等
式のｉ、ｊとする。 θＩＩ）ＳＴは前記１Ｎ几ＺＩ変調して得られる１ｄ号
の、前記（２ｎ−１）ビット パターンのビットタイミングにおけ る′１”、０”　の状態を表わし、Ｄ Ｓは、５Ｔ＝＝＝″′ｌ”のときに値ｌを加昇し、ｓ’
ｒ＝″０”のときは値１ を減算するようにした、上記Ｎｌ（、Ｚｌ変調された信
号のデジタル加減算 値である。 ０ｖ）　ｎｌは、上記選択された２１棟類の（２ｎ−１
）ビットパターンの夫々が有 する上記最大の０“′ビットの連続 せる個数にのうちの最も大きい個数 である。[Scope of Claims] (1) N it Z (a signal consisting of a series of n-bit patterns divided into g bits, each n-bit pattern divided into (2n-1) of the corresponding (2n-1) bits) )
It converts into a bit pattern, adds a synchronization signal consisting of a plurality of (2n - 1) bit patterns, adds 2 margin bits to the relationship between each (2n - 1) bit pattern, and then performs Nru ZJ modulation. In the digital transformation method, 1 bit pattern is
The synchronization signal is obtained by adding 40 to the presence or absence of a pseudo synchronization signal bit pattern having the same bit pattern as the signal, and adding the margin bit t to the pseudo synchronization signal bit pattern.
, set the pseudo-periodic bit pattern to beat;
And, the pseudo-identical j(, 6'+I margin bits added to the part other than the j bit pattern are
1. A digital modulation method, characterized in that the setting is made according to the IN-ZI & key key signal obtained by the 1i key, and the low-frequency components and DC components of the N-ZI modulation signal can be suppressed. (2. In claim (1), the above (2n
-1) The bit pattern includes at least two “0” pins between two 1” pins, and the maximum number of consecutive 0” bits is k (however, (2n-1) O” bits at the end of the bit pattern) are consecutive, the number of bits plus 2) is 2n types of bit patterns starting from the smallest one, and the margin bit consists of 2 bits, M1.Mo'', and precedes the margin bit (2n -1
) bit pattern, P2rl 2 , P2 n 3 r “”” r Pl
r Po, followed by (2n-1) bit pattern, Q 2n 2r Q2n 3m ””...+ Q+
e Q. When the margin bits ``M+, Mo
"'(Ill') A digital modulation method characterized by the following settings. (I) Any one of the following conditions (1) to M * rlt
When ta, M+ = Mo = ``O'' Condition (1) Po = ``l'' (if) Q 2 n-2 = ``l'' (book P+ =
Po=Q2n-2=Q2nLa="0". And P+(2n-2-j)+2≦m, and (
i, +s≧0 5T==“Q”). or (DS(0 and S'J'="l")aVnoP,
= u l u and P 0 = Q2 n-2 = Q2
na=”O’: and (2n-2-j)+3≦n
1, and (DS≧0k5T=Ilo”) or (1
)S(O and s'r=″1″)(■) PI=Po=
See2i-2=″0″Qz n-3=”1”
. And 1+3≦m and h is (DB≧O or S'l'=”ON) or (
DS < 0 Il' = "l") (Loss) Next (1) to 4
When any of the conditions in V) adds 1k to 7R, set M+-"1" and Mo="0". Condition (1) Pt=Po=Qzn-2=Q2n-a=”
o'', cut, P+(2n-2-j)+2:)m (If) P1=Po =Qzn-2=Qzn-3-''
0", and P+(2n-2-J)+2≦m, and (IJs≧0 and s'i'="l") or (DS(ogatsuST,="0")(!tD P 1 =
P o =Q2n-2='''0''' and Qz, -3-n
, ++. and P+3) m h) P+=Po=Q2n-2-0'' and Qz n ,
=1+1 Tl and P+3≦In, and (L) S≧0 and S T = “1”) or (DS (0 and S 'l' = “0”) (2) The following (i) , any one of the conditions of (ii) k i+&a
When adding, set M, = "Q" Mo = II lI+. Condition (1) PI = "1" and P o = Qz n-
2=Qz n-3=″0″ and (2n-2-j)
+3) m(II) Pt="i" and P. = Qz
n-2=Qz n-3-"0". and (2n-2-j)+3≦Tn, and (1) S≧0S'l”=nt″) or (DS(Ogatsus’r=”o”), but (+ ) P
l=PO=Q2. -2=Q, 2n-a-0'', P+
When (2n-2j)+2>m, M may be set to ``0'', 1V1o-1''. Let iP+ be the most significant ``lII bit 葡(↓j) of the (2n-1) bit pattern following the Hit record, and let these suffix numbers 'h JO values be i and j of the il inequality. θII) ST is the above It represents the state of ``1'', 0'' at the bit timing of the (2n-1) bit pattern of the 1d number obtained by 1N ZI modulation, and D S is when 5T===''l''. Increment the value l, s'
When r = "0", the value 1 is subtracted. The above Nl (, Zl is the digital addition/subtraction value of the modulated signal. 0v) nl is the (2n-1) of the 21 buildings selected above.
) is the largest number of consecutive 0'' bits that each of the bit patterns has.