PL115304B1 - System for phase synchronization of intermediate station in a digital communication network - Google Patents

Description

Przedmiotem wynalazku jest uklad synfazowania stacji posredniej w sieci lacznosci cyfrowej, zawierajacy w petli fazowej przestrajany napieciem oscylator, który dostarcza na wyjsciu sygnal zegarowy stacji i ma wejscie sterujace umozliwiajace pobudzenie sygnalami zegarowymi wlasciwymi dla wielu linii przychodzacych z innych stacji posrednich sieci lacznosci oraz komparator fazy do porównywania fazy sygnalu zegarowego stacji z faza sygnalów zegarowych linii, którego wyjscie jest polaczone z wejsciem sterujacym oscylatora przestrajanego napieciem poprzez filtr petli.Uklad synfazowania stacji posredniej w sieci lacznosci cyfrowej jest znany ze szwedzkiego opisu patentowego nr 7212945—5. W tym znanym ukladzie synfazujacym petla fazowa zawiera komparator fazy majacy pewna liczbe przerzutników przeznaczonych do porównywania fazy sygnalów dla sygnalu zegarowego stacji z oscylatora przestrajanego napieciem i liniowych sygnalów zegarowych wlasciwych dla wielu linii przychodzacych z innych stacji posrednich w sieci lacznosci. Sygnaly porównania fazy oddzialywuja na wejscie sterujace oscylatora przestrajanego napieciem po ich uprzednim polaczeniu poprzez odpowiednie rezystory w sieci usredniajacej.Jednakze liniowe sygnaly zegarowe wlasciwe dla wielu linii przychodzacych z róznych stacji posrednich w sieci lacznosci rzadko wykazuja te sama stabilnosc, a ponadto ta stabilnosc moze zmieniac sie w czasie dla jednego i tego samego liniowego sygnalu zegarowego. W znanym ukladzie synfazujacym stosuje sie srodki zaradcze wykorzystujac rózne rezystencje rezystorów w sieci usredniajacej. Jednakze jest to klopotliwe, gdyz te rezystancje moga wymagac czestego zmieniania.Uklad synfazowania stacji posredniej w sieci lacznosci cyfrowej, zawierajacy w petli fazowej oscylator przestrajany napieciem, dostarczajacy na wyjsciu sygnal zegarowy stacji i majacy wejscie sterujace umozliwiajace pobudzenie liniowymi sygnalami wlasciwymi dla wielu linii przychodzacych z innych stacji posrednich sieci lacznosci oraz komparator fazy do porównywania fazy sygnalu zegarowego stacji z faza sygnalów zegarowych linii, majacy wyjscie polaczone z wejsciem sterujacym oscylatora przestrajanego napieciem poprzez filtr petli wedlug wynalazku charakteryzuje sie tym, ze filtr petli zawiera pamiec majaca wejscie adresowe i wyjscie, przeznaczona do gromadzenia wybranych wspólczynników wazonych dla liniowych sygnalów zegarowych.2 115 304 licznik adresowy majacy wejscie polaczone z wyjsciem oscylatora przestrajanego napieciem i wyjscie przeznaczone do cyklicznego wyczytywania slów adresowych przypisanych liniom przychodzacym, polaczone z wejsciem adresowym pamieci oraz mnoznik majacy pierwsze wejscie polaczone z wyjsciem komparatora fazy i drugie wejscie polaczone z wyjsciem wyczytujacym pamieci. Wyjscie mnoznika polaczone jest z wejsciem sterujacym oscylatora przestrajanego napieciem poprzez uklad usredniajacy. Stopien multipleksera czasowego jest wlaczony pomiedzy linie przychodzace i komparator fazy i ma wejscie adresowe polaczone z wyjsciem licznika adresowego.Przedmiot wynalazku jest blizej objasniony w przykladzie wykonania na rysunku, na którym fig. 1* przedstawia schemat blokowy ukladu do synfazowania stacji posredniej sieci lacznosci cyfrowej, a fig. 2 przedstawia schemat logiczny cyfrowego komparatora fazy zawartego w ukladzie z fig. 1.Fig. 1 przedstawia schemat blokowy ukladu wedlug wynalazku do synfazowania stacji posredniej w sieci lacznosci cyfrowej. Uklad zawiera w petli fazowej przestrajany napieciem oscylator 1, którego wyjscie 2 dostarcza sygnal zegarowy stacji, a wejscie sterujace 3 jest pobudzane liniowymi sygnalami zegarowymi wlasciwymi dla wielu linii 4 przychodzacych z innych stacji posrednich sieci lacznosci oraz komparator fazy 5 do porównywania fazy sygnalu zegarowego stacji z fazami liniowych sygnalów zegarowych, którego wyjscie 6 jest polaczone z wejsciem sterujacym 3 przestrajanego napieciem oscylatora 1 poprzez filtr petli.Filtr petli zawiera pamiec 7 majaca wejscie adresowe 8 i wyjscie czytajace 9, przystosowana do groma¬ dzenia wybranych wspólczynników wazonych liniowych sygnalów zegarowych, licznik 10 adresowy majacy wejscie 11 polaczone z wyjsciem 2 oscylatora 1 przestrajanego napieciem poprzez dzielnik 12 czestotliwosci i wyjscie przystosowane do cyklicznego wyczytywania slów adresowych przypisanych do linii przychodzacych 4, polaczone z wejsciem adresowym 8 pamieci 7, mnoznik 13, którego pierwsze wejscie jest polaczone z wyjsciem 6 komparatora fazy 5, a drugie wejscie jest polaczone z wyjsciem czytajacym 9 pamieci 7, zas wyjscie 14 jest polaczone z wejsciem sterujacym 3 oscylatora 1 przestrajanego napieciem poprzez uklad usredniajacy 15, stopien multipleksera czasu 16 wlaczony pomiedzy linie 4 przychodzace i komparator fazy 5, majacy wejscie adresowe 17 polaczone z wyjsciem licznika 10 adresowego. Liniowe sygnaly zegarowe maja zmniejszona czestotliwosc odpowiednio do zmniejszania czestotliwosci sygnalu zegarowego stacji za pomoca dzielnika 12 czestotliwosci. W tym celu linie 4 przychodzace sa wyposazone w odpowiedni reduktor 18 czestotliwosci utworzony w tym przykladzie przez synchronizujacy detektor slowa.W ukladzie usredniajacym 15 iloczyn z mnoznika 13 jest podawany do jednostki arytmetycznej 19, która dodaje go do zapamietanej sumy iloczynów w rejestrze 20, po czym wpisuje nowo zapamietana sume iloczynów do rejestru 20 poprzez bramke I 21. Zapamietana suma iloczynów uzyskana z jednostki arytmetycznej 19 po N sumowaniach, gdzie N jest równe liczbie linii 4 przychodzacych, jest podawana dalej do bloku 22 filtrów poprzez styk próbkujacy 23 sterowany licznikiem adresowym 10 poprzez dekoder 24, przy czym rejestr 20 jest równoczesnie kasowany, przez co jest powstrzymywane wpisywanie z jednostki arytmetycznej 19 za pomoca styku blokujacego 25 polaczonego z wejsciem sterujacym bramki I 21 i sterowanego przez dekoder 24 synchronicznie ze stykiem próbkujacym 23.W przedstawionym przykladzie wykonania blok 22 filtru zawiera filtr cyfrowy 26 poprzedzajacy przetwornik cyfrowoanalogowy 27. Filtr 26 umozliwia latwa zmiane jego charakterystyki przenoszenia H np. w odpowiedzi na decyzje, ze usrednianie w ukladzie 15 nie bedzie dokonywane w odniesieniu do N iloczynów, gdzie N jest równe liczbie linii przychodzacych 4, lecz w odniesieniu do N—P iloczynów wytworzonych przez mnoznik 13. Symbol P oznacza tu liczbe linii przychodzacych 4, których liniowe sygnaly zegarowe nie sa brane pod uwage, a ich wspólczynniki wazenia zapamietane w pamieci 7 maja wartosc zerowa. Takadecyzja moze byc podjeta z uwagi na to, ze stabilnosc fazy liniowych sygnalów zegarowych na tych P liniach przychodzacych 4 jest taka zla wzgledem stabilnosci fazy liniowych sygnalów zegarowych na pozostalych liniach przycho¬ dzacych 4, ze tylko zmniejszenie ich wspólczynników wazonych nie jest dostatecznym srodkiem zaradczym.Nalezy tu wspomniec o dwóch szczególnych przypadkach, mianowicie gdy N—P jest równe 1, aby sygnal zegarowy stacji podporzadkowac wybranemu liniowemu sygnalowi zegarowemu i gdy N—P jest równe 0, przez co sygnal zegarowy stacji staje sie asynchroniczny wzgledem liniowych sygnalów zegarowych. W cyfrowych sieciach lacznosci dostepnosc wszystkich tych mozliwosci jest sprawa podstawowa i jest realizowana wedlug wynalazku poprzez zmiany wspólczynników wazenia zapamietanych w pamieci 7 i jesli trzeba, poprzez zmiane charakterystyki przenoszenia H w filtrze cyfrowym 26. Wszystkie te zmiany sa realizowane poprzez prosta wymiane zawartosci pamieci cyfrowej, co wykonuje sie w znany sposób recznie lub automatycznie.Figura 2 przedstawia schemat logiczny komparatora 5 fazy w ukladzie z figury 1. Wyzwalany zboczem przerzutnik monostabilny 30 ma wejscie 31, do którego jest podawany sygnal zegarowy stacji o zmniejszonej czestotliwosci i reaguje na przednie zbocze tego sygnalu, wytwarzajac na wyjsciu 32 impuls o krótkim czasie115304 3 trwania do pobudzenia mnoznika 13 i ukladu usredniajacego 15, a wynik zliczania w liczniku 33 jest wyczytywa- ny do mnoznika 13 przez wyjscie 34 licznika 33. Drugi wyzwalany zboczem przerzutnik monostabilny 35 jest polaczony kaskadowo z przerzutnikiem monostabilnym 30 i dziala na tylne zbocze impulsu na wyjsciu 32 podajac impuls o krótkim czasie trwania na weiscie kasuiace licznika 33 i na wejscie ustawiajace przerzutnika dwustabilnego 36. Licznik 33 ma wejscie zegarowe zasilane impulsami wielkiej czestotliwosci z generatora 37 impulsów zegarowych poprzez bramke I 38 pobudzana przez przerzutnik dwustabilny 36. Trzeci wyzwalany zboczem przerzutnik monostabilny 39 ma wejscie 40 zasilane impulsami zegarowymi o zmniejszonej czestotliwosci ze stopnia 16 multipleksera czasowego i reaguje na przednie zbocze tych impulsów wytwarzajac impuls o krótkim czasie trwania dla wejscia kasujacego przerzutnika dwustabilnego 36, przy czym wystepuje zamkniecie bramki 1 38 i zatrzymanie licznika 33. Ostatni stan licznika stanowi sygnal porównania fazy cyfrowej, w którym liczba miejsc cyfrowych jest wyznaczona pojemnoscia licznika 33 i czestotliwoscia generatora 37 impulsu zegaro¬ wego. Mozna to latwo zrealizowac za pomoca mnoznika czestotliwosci zasilanego sygnalem zegarowym stacji z wyjscia 2 oscylatora przestrajanego napieciem 1 z fig. 1.Wynalazek nie jest ograniczony do przedstawionego rozwiazania, lecz moze byc modyfikowany róznymi sposobami bez wychodzenia poza zakres zalaczonych zastrzezen. To znaczy, nie to co powstrzymuje cyfrowe dzialanie komparatora 5 fazy, mnoznika 13, pamieci 7 i ukladu usredniajacego 15 i co zastepuje Ich dzialanie odpowiadajacym dzialaniem analogowym. Nalezy podkreslic, ze rozwiazanie wedlug wynalazku jest równiez odpowiednie dla tzw. synchronizacji dwustronnej. Jednakze w tym przypadku jest potrzebny nastepny stopien multipleksera do przyjmowania sygnalów porównania fazy z innych stacji posrednich w sieci lacznosci, sterowany licznikiem adresowym 10, jak równiez jest potrzebny element arytmetyczny do odejmowania odebra¬ nych sygnalów porównania fazy od skojarzonych z nimi sygnalów porównania fazy wytworzonych przez kompa¬ rator 5 fazy. Ewentualnie sa potrzebne elementy pamieciowe dla odebranych sygnalów porównania fazy.Zastrzezenie patentowe Uklad synfazowania stacji posredniej w sieci lacznosci cyfrowej, zawierajacy w petli fazowej oscylator przestrajany napieciem, dostarczajacy na wyjsciu sygnal zegarowy stacji i majacy wejscie sterujace umozliwiajace pobudzenie liniowymi sygnalami zegarowymi wlasciwymi dla wielu linii przychodzacych z innych stacji posrednich sieci lacznosci oraz komparator fazy do porównywania fazy sygnalu zegarowego stacji z faza sygnalów zegarowych linii, majacy wyjscie polaczone z wejsciem sterujacym oscylatora przestrajanego napieciem poprzez filtr petli, znamienny tym, ze filtr petli zawiera pamiec (7) majaca wejscie adresowe (8) i wyjscie (9), przeznaczona do gromadzenia wybranych wspólczynników wazonych dla liniowych sygnalów zegarowych, licznik adresowy (10) majacy wejscie (11) polaczone z wyjsciem (2) oscylatora (1) przestrajanego napieciem i wyjscie przeznaczone do cyklicznego wycz/tywania slów adresowych przypisanych liniom przychodzacym, polaczone z wejsciem adresowym pamieci oraz mnoznik (13) majacy pierwsze wejscie polaczone z wyjsciem (6) komparatora fazy (5) i drugie wejscie polaczone z wyjsciem wyczytujacym pamieci, a wyjscie (14) polaczone z wejsciem sterujacym (3) oscylatora przestrajanego napieciem poprzez uklad usredniajacy (15), przy czym uklad multipleksera czasowego (16) jest wlaczony pomiedzy linie przychodzace (4) i komparator fazy (5) ima wejscie adresowe (17) polaczone z wyjsciem licznika adresowe¬ go (10).115 304 M *r R ! S * 4 4 18 3J £ -O— H W m» 31 m» ftac. Pólferaf. UP PRL. Naklad 120 egz Cena 100 zl PL PL PL

Claims (1)

1. Zastrzezenie patentowe Uklad synfazowania stacji posredniej w sieci lacznosci cyfrowej, zawierajacy w petli fazowej oscylator przestrajany napieciem, dostarczajacy na wyjsciu sygnal zegarowy stacji i majacy wejscie sterujace umozliwiajace pobudzenie liniowymi sygnalami zegarowymi wlasciwymi dla wielu linii przychodzacych z innych stacji posrednich sieci lacznosci oraz komparator fazy do porównywania fazy sygnalu zegarowego stacji z faza sygnalów zegarowych linii, majacy wyjscie polaczone z wejsciem sterujacym oscylatora przestrajanego napieciem poprzez filtr petli, znamienny tym, ze filtr petli zawiera pamiec (7) majaca wejscie adresowe (8) i wyjscie (9), przeznaczona do gromadzenia wybranych wspólczynników wazonych dla liniowych sygnalów zegarowych, licznik adresowy (10) majacy wejscie (11) polaczone z wyjsciem (2) oscylatora (1) przestrajanego napieciem i wyjscie przeznaczone do cyklicznego wycz/tywania slów adresowych przypisanych liniom przychodzacym, polaczone z wejsciem adresowym pamieci oraz mnoznik (13) majacy pierwsze wejscie polaczone z wyjsciem (6) komparatora fazy (5) i drugie wejscie polaczone z wyjsciem wyczytujacym pamieci, a wyjscie (14) polaczone z wejsciem sterujacym (3) oscylatora przestrajanego napieciem poprzez uklad usredniajacy (15), przy czym uklad multipleksera czasowego (16) jest wlaczony pomiedzy linie przychodzace (4) i komparator fazy (5) ima wejscie adresowe (17) polaczone z wyjsciem licznika adresowe¬ go (10).115 304 M *r R ! S * 4 4 18 3J £ -O— H W m» 31 m» ftac. Pólferaf. UP PRL. Naklad 120 egz Cena 100 zl PL PL PL