KR100532191B1 - 주파수제어기 - Google Patents

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Abstract

본원은, 발진기(270), 마크 또는 스페이스 계수기(210), 주파수 검출기(220) 및 에러 신호 연산기(230-260, 290)를 포함하는 타입이고, 수신 데이터 스트림의 주파수와 대체로 동일한 주파수에서 공진하도록 발진기(270)를 제어하는 주파수 제어기(200)에서, 발진기(270)는 위상 클럭신호를 마크 또는 스페이스 계수기(도 1 에서 도면번호 100)에 제공하도록 설치된 4 위상 링 발진기(도 1 에서 도면번호 110) 수단인 것이다. 본원은 마크 또는 스페이스 계수기가 증가된 해상도를 갖는 데이터의 마크 또는 스페이스의 길이를 측정하도록 설치할 수 있게 허용하는 것이다.

Description

주파수 제어기
본 발명은 주파수 제어기에 관한 것으로서, 특히 광대역 위상 동기 루프(wideband phase locked loop)에 사용하기에 적합한 주파수 제어기에 관한 것이다.
광대역 위상 동기 루프는 CD-ROM 및 DVD ROM에서 데이터를 추출하는데 널리 사용되는 것이다. 광대역 위상 동기 루프는 기본적으로, 입중계(incoming) efm 데이터 신호와 동기성인 클럭 신호를 발생하고 그리고 efm 데이터 신호를 가진 클록 신호를 출력하는데 사용된다.
상기 efm 데이터는 지정된 수의 데이터 주기에서 적어도 1회 최대 마크(mark) 또는 스페이스(space)를 갖는데 필요한 것이다. CD-ROM인 경우에서는, efm 데이터가 11T 매 588 기록 T주기(11T every 588 written T intervals)의 최대 마크 또는 스페이스를 가져야 한다. DVD-ROM efm 데이터는 14T 매 1488 기록 T주기의 최대 마크 또는 스페이스를 가져야 한다. 이러한 efm 데이터의 요건이 efm 데이터 스트림의 주파수를 검출하여 검출기 회로가 efm 데이터 스트림에 대해 동기적이게 한다.
이러한 주파수 검출는 최대 마크 또는 스페이스를 디지털 방식으로 계측하여 수행되지만, 계측 분해능은 주파수 검출기 회로의 클록 주파수에 의해 제약을 받는다. 일반적으로, 클록 신호가 입중계 efm 데이터 스트림과의 동기적으로 데이터 회복 회로에 출력되기 때문데, 클록 주파수를 증가시킬 수 없다.
본 발명에 의거, 발진기, 마크 또는 스페이스 계수기, 주파수 검출기 및 에러 신호 연산기를 포함하는 주파수 제어기가 제공되며, 상기 에러 신호 연산기는 수신된 데이터 스트림의 주파수와 대체로 동일한 주파수로 발진기가 공진하도록 제어하며, 상기 발진기는 마크 또는 스페이스 계수기로 각 출력선상에 있는 위상 클록신호를 제공하도록 배치되어 마크 또는 스페이스 계수기가 증가된 분해능을 가진 데이터의 마크 또는 스페이스의 길이를 계측하는 링 발진기이다.
본 발명의 다른 면에 의거, 데이터 신호의 수신 스트림의 클록 주파수와 대체로 동일한 주파수로 발진기가 동작하도록 제어하는 주파수 제어기가 제공되며, 여기서, 상기 발진기는 클록 주파수의 사이클 내에서 유사한 복수의 주기로 테이터 신호의 순시값(instantaneous value)을 상기 계수기로 클록 동작하도록 각각의 출력선상에 다수의 차동 위상(different phases) 클록 신호를 마크 또는 스페이스 계수기에 제공하게 설치된 링 발진기이다.
이하에 기술되는 실시예는 첨부 도면을 참고로 기술되며, 기술된 실시예가 본 발명을 한정하는 것은 아니고, 본 발명은 청구범위에 의해서 한정된다.
링 발진기(110)는 제어식 지연소자(111, 112)와 인버터(113, 114)를 포함한다. 지연소자(111)의 출력전극은 제 1 클록선과 지연소자(112)의 입력전극에 연결된다. 지연소자(112)의 출력전극은 제 2 클록선과, 그 출력전극이 제 4 클록선에 연결된 인버터(113)의 입력전극에 연결된다. 인버터(114)에는 지연소자(111)의 출력부에 연결된 입력전극과 제 3 클록선에 연결된 출력전극이 있다. 지연소자(111, 112)는 주파수 제어선(190)상에 신호에 의해 각각 조절된다.
링 발진기(110)는 주파수 제어선(190)에서 수신된 전류신호에 따른 주파수로 제 1 내지 제 4 클록선상에 4-위상 클록 펄스를 출력시키도록 동작한다. 본원에 사용된 링 발진기(110)는 미국특허 제5,304,938호에 그 설명이 개재되어 있다.
D플립플롭(121-124)은 제 1 내지 제 4 클록선 각각에 의해 클록되고, 그리고 각각의 D플립플롭은 데이터 입력선(170)에 연결된 입력부를 구비하여 입중계 efm 데이터를 수신한다. D플립플롭(125-128)은 D플립플롭(121-124)의 출력부와 연결된 입력부를 갖는다. D플립플롭(125-128)은 제 1 클록선에 의해 각각 클록 동작되고 논리 연산기(130)의 제 1 내지 제 4 입력부에 연결된 출력부를 갖는다. 논리 연산기(130)는 "천이(transition)"출력부, "잔여(remainder)"출력부 및 "부가(add)"출력부로 명칭된 3개 출력부를 갖는다. 천이 출력부는 D플립플롭(129)의 입력부에 연결되고, 잔여 출력부는 래치(140)의 입력부에 연결되고, 그리고 부가 출력부는 애더(160)의 제 1 입력부에 연결된다. D플립플롭(129)의 출력부는 래치(142)의 이네이블 입력부(enable input)와, 먹스(150)의 제어 입력부에 연결된다. 래치(140)의 출력부는, 그 출력부가 애더(160)의 제 2 입력부에 연결된 먹스(150)의 제 1 신호 입력부에 연결된다. 애더(160)의 출력부는 래치(141)의 입력부에 연결된다. 래치(141)의 출력부는 래치(142)의 입력부와 먹스(150)의 제 2 신호 입력부 모두에 연결된다. D플립플롭(129), 래치(140-142), 논리 연산기(130) 및 먹스(150)는 모두 제 1 클록선에 의해 클록동작 된다. 래치(142)의 출력부는 합성선(180)에 연결된다.
상승 클록 엣지에서 입력부에 주어진 논리 레벨을 출력으로 유지하도록, D플립플롭(121-129)이 각각 동작한다. 따라서, D플립플롭(121-124)은, 클록 주기의 4-위상 주기로 데이터 입력선(170)에 주어진 데이터 신호를 각각의 출력부에 제공한다. 이러한 데이터 신호는 D플립플롭(125-128)에 의해 제 1 클록의 위상에서 클록동작 한다. 이러한 사실은 각각의 논리 연산기 입력부가 4-위상 클럭 데이터 입력 신호의 차동 신호를 수신하는 것을 보장한다.
논리 연산기(130)는, 이전 사이클에서 나온 D플립플롭(128)의 논리값을 저장하는 단일 메모리 소자와, 후술되는 임의 출력 신호를 발생하는 조합 논리를 포함한다.
만일, 클록 사이클에서, 4개 입력이 서로 다르거나 또는 메모리 소자에서 유지되는 값이 서로 다르다면, 천이 출력은 하이(high)가 된다. 이러한 경우에, 부가 출력은 메모리 소자에 저장되는 것과 같은 논리 레벨을 가진 입력의 수와 동일하고, 그리고 잔여 출력은 부가 출력의 값에서 4를 뺀 값과 동일하다. 천이 출력이 로우(low)가 되는 그 외 모든 경우에서, 부가 출력은 4이고 그리고 잔여 출력은 제로가 된다.
다음, 동일한 논리 레벨이 데이터 입력선(170)상에 입력부에 있는 연속성 구적 클록(successive quadrature clocks)의 수는, 래치(140-142), 먹스(150) 및 D플립플롭(129)에 의해서 애더(160)에서 산출된다.
천이 신호가 제공되지 않는 곳에서, 애더(160)와 래치(141)가 누산기로서 동작한다. 래치(141)에서 나온 출력은 먹스(150)를 통해 애더(160)로 가며, 여기서, 논리 연산기(130)의 부가 출력부에서 나온 수신된 값과 합산된다.
논리 연산기(130)는 천이 과정에 있다고 판단되면, 후속 동작이 일어난다. 논리 연산기(130)가 판정을 하는 클록 사이클에서는, D플립플롭(129)이 논리 1 을 수신하고 그리고 래치(140)는 제로 보다 큰 신호를 수신한다. 이들 소자의 어느것도 다음(next) 클록 사이클까지 어떠한 것도 출력하지 않는다. 반면에, 애더(160)는 이전 클록 사이클에서 나와 래치(141)에 의해 저장된 값과 논리 연산기(130)의 부가 출력부에서 나온 값을 합산하여, 그 결과를 래치(141)에 출력한다. 다음 클록 사이클에서, 래치(142)가 D플립플롭(129)에 의해 권리를 부여받아서, 래치(141)에서 출력된 값을 등록(registers)한다. 이 값은 데이터 입력선(170)상에 efm 데이터를 동일하게 남게 하기 위한 4-위상 클록의 수와 동일하고 그리고 합성선(180)으로 출력된다. 또한, D플립플롭(129)은 먹스(150)를 절환하여, 애더(160)가 이전 클록 사이클에서 나오는 잔여 값을 유지하는 래치(140)의 출력을 수신한다. 애더(160)는 결과를 래치(141)에 보내고, 논리 연산기의 부가 출력부에서 나온 수신된 값을 여기에 가산한다. 따라서, 지연된 천이 신호는, 동일한 논리 레벨이 데이터 입력선(170)에 수용되는 연속성 4-위상 클록의 수를 적절히 계수하게 한다.
링 발진기(110)의 사용으로 인하여, 연속성 마크 또는 스페이스의 계측 분해능은, efm 데이터 주파수와 거의 동일한 주파수를 가진 클록이 사용되는 경우에, 이러한 예에서는 4개 요소에 의해, 향상되어진다.
합성선(180)에 출력은 efm 데이터와 동기적이 되도록 링 발진기(110)의 주파수를 제어하는데 사용된다. 이러한 목적에 맞는 주파수 제어기를 도 2에 개략적으로 도시하였다.
도 2를 참고로 설명한다. 주파수 제어기(200)는 마크 또는 스페이스 계수기(240), 주파수 검출기(220), 에러 신호 연산기(230), 프로그램 이득(gain) 소자(240), 디지털 누산기(250), DAC(260), 합산기(290), 링 발진기(270) 및 디바이더(280)를 포함한다.
시스템(200)의 초기 또는 리셋 동작 시에, 발진기(2270)는 입중계 efm 데이터가 예견되는 곳에 주파수로 발진하도록 설정된다. 마크 또는 스페이스 계수기(210)는 efm 데이터의 천이부 사이에 구적 클록 사이클의 계수된 수에 대응하는 주파수 검출기(220)에 일련의 값을 출력한다. 주파수 검출기(220)는 발진기(270) 주기의 T/4 분해능을 갖는 마크 또는 스페이스 계수기(210)에서 수신된 최대 값을 검출한다.
디바이더(280)는 주파수 검출기(220)를 제어하여, 마크 또는 스페이스 계수기(210)에 의해 수신되어진 최대 주기를 보장하는 비율로 에러 신호 연산기(230)에 검출된 값을 출력한다. 이것은, 최장 길이의 마크 또는 스페이스가 예를 들면 CD-ROM용으로 1176 그리고 DVD-ROM용으로 2976을 보장하는 비트 수의 2배와 같은 수로 발진기(270)의 주파수를 분할하여 이루어진다.
검출된 최대 값은, 이득 소자(240)로 차동 값을 출력하는 에러 신호 연산기(230)에 의해 이상 목표 값(ideal target value)과 대비된다. 이득 소자(240)의 출력 값은 디지털 누산기(250)에 보내진다. 누산기(250)는 수신된 에러 신호를 누산하여 합산기(290)로 교정 상계 값(correct offset)을 제공한다. 누산기는, 발진기(270)의 주파수를 제어하도록 위상 검출 루프에 의해 신호 출력 값과 합산된 출력 값을 갖는 10 bit 전류 DAC를 조작한다.
주파수 제어기(200)가 PLL에서 실시될 때에 운영을 간략하게 설명한다. 에러 신호 연산기(230)에 의해 결정된 차동 값이 임계값과 만나면, 누산기(250)는 그 출력을 변경하는 동작을 정지하고 그리고 위상 검출기(도시 않음)는 합산기(290)를 경유한 발진기(270) 조정으로 입중계 efm 데이터 신호와 위상이 일치되게 한다. 따라서, 발진기(270)는 입중계 efm 데이터와 동일한 위상과 주파수로 발진을 일으킨다. 다음, 발진기(270)에서 나오는 출력은 입중계 efm 데이터 스트림에서 나오는 데이터를 회수하는데 사용된다.
상술된 실시예는 4-위상 링 발진기를 기준으로 하여 기술되었지만, 다른 링 발진기가 대신 사용될 수 있음을 이해할 수 있을 것이다. 6, 8 또는 16단계 링 발진기는 링 발진기와 논리 회로의 구조에 약간의 부가적인 복잡함을 주면서 마크 또는 스페이스 계측에서 더욱 향상된 분해능을 제공하는 것이다.
도 1 은 본 발명에 따르는 주파수 제어기에 사용되는 계수기를 도시한 도면.
도 2 는 본 발명에 따르는 주파수 제어기를 나타낸 도면.
[도면의 주요부분에 대한 부호의 설명]
110, 270 : 링 발진기(ring oscillator) 111, 112 : 지연소자
113, 114 : 인버터(invertor)
121-129 : D플립플롭(D-type-flop) 130 : 논리 연산기
140-142 : 래치(latch) 150 : 먹스(mux)
160 : 애더(adder) 200 : 주파수 제어기
210 : 계수기(counter) 240 : 이득 소자
250 : 누산기(accumulator) 260 : DAC
290 : 합산기(summer)

Claims (6)

  1. 데이터 스트림은 사전 결정된 수의 연속 마크와 스페이스 중의 적어도 하나를 나타내는 최대 주기를 가지고; 상기 최대 주기는 사전 결정된 시간 동안에 적어도 1회 발생하는; 사용 시에, 사전 결정된 주기를 각각 가지는 연속 마크와 스페이스를 구비한 데이터 스트림의 주파수와 대체로 동일한 주파수로 공진하도록 배치된 발진기를 포함하는 주파수 제어기에 있어서, 상기 주파수 제어기는:
    (a)상기 발진기의 주파수에서 일 사이클로부터 이끌어낸 복수의 위상 클록신호를 발생하는 수단과;
    (b)복수의 논리 값을 생성하도록 복수의 위상 클록신호의 비율로 마크와 스페이스를 추출하는 수단 및;
    (c)발진기의 주파수에서 각 사이클 동안에 계수된 수의 클록 사이클에 복수의 논리 값을 누산하는 수단도 포함하며;
    (b')상기 추출 수단은 위상 클록 신호을 발생하는 수단과 상호 연결하여, 그로부터 적어도 일 신호를 수신하며;
    (c')상기 누산 수단은 추출 수단과 상호 연결하여 그로부터 적어도 일 신호를 수신하는 것을 특징으로 하는 주파수 제어기.
  2. 제1항에 있어서, 논리 디바이스가, 상기 발진기의 사이클 내에서 정상 주기(regular periods)로 데이터 신호를 클록하는데, 상기 위상 클록 신호를 사용하는 것을 특징으로 하는 주파수 제어기.
  3. 제2항에 있어서, 상기 논리 디바이스는 D플립플롭이고, 그리고, 상기 논리 디바이스의 출력부는 공통 클록 신호로 논리 연산기에 클록되는 것을 특징으로 하는 주파수 제어기.
  4. 수신된 데이터 신호 스트림의 클록 주파수와 대체로 동일한 주파수에서 동작하도록 발진기를 제어하는 주파수 제어기에 있어서,
    상기 발진기는, 일 사이클의 클록 주파수 내에서 유사한 복수 주기로 데이터 신호의 순시값을, 상기 계수기에 클록하도록, 마크 또는 스페이스 계수기에 각각의 출력선에 차동 위상의 복수의 클록 신호를 제공하게 배치된 링 발진기인 것을 특징으로 하는 주파수 제어기.
  5. 제4항에 있어서, 상기 데이터 신호의 순시값은 D플립플롭에 의해 복수 주기로 계수기에 클록되고, 상기 D플립플롭의 출력부는 공통 클록 신호에 의해 논리 연산기에 클록되는 것을 특징으로 하는 주파수 제어기.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 애더와 래치를 사용하여, 변경되지 않은 잔여 데이터 신호용의 클록 위상 수를 합산하는 것을 특징으로 하는 주파수 제어기.
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