KR970024166A - DRAM 및 로직 회로의 DRAM 전원 및 SCR용 바이모덜 ESD 보호 회로 (Bimodal ESD Protection for DRAM Power Supplies and SCRs for DRAMs and Logic Circuits) - Google Patents

DRAM 및 로직 회로의 DRAM 전원 및 SCR용 바이모덜 ESD 보호 회로 (Bimodal ESD Protection for DRAM Power Supplies and SCRs for DRAMs and Logic Circuits) Download PDF

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Abstract

본 발명의 일 실시예는 네가티브 스트레스로부터 회로를 보호하기 위한 ESD보호 회로(100)로서, 이 ESD 보호 회로는 제1 단자(102)와; 제2 단자(104)와, 회로가 제1 단자와 제2 단자 사이에 접속되어 보호되며; 제1 도전형의 기판(202)과; 제1도전형과 반대의 제2 도전형으로 되어 있으며 기판 내에 형성되어 트랜지스터의 소오스를 형성하는 제1 도핑 영역(206)과; 제2 도전형으로 되어 있고 제1 도핑 영역으로부터 채널 영역에 의해 이격된 기판 내에 형성되어 트랜지스터의 드레인을 형성하는 제2 도핑 영역(208)과; 제1 도전형으로 되어 있고 기판 내에 형성되어 있으며 제2 도핑 영역으로부터 최소 거리로 이격되어 있는 제1 다이오드 영역(210)을 포함하고, 이 제1 다이오드 영역은 다이오드의 애노드를 형성하고 상기 제2 도핑 영역은 상기 다이오드의 캐소드를 형성하며, 다이오드와 트랜지스터(106)는 제1 단자와 제2 단자 사이에 접속되어 있고, 다이오드는 네가티브 스트레스 동안에 트랜지스터와 회로를 보호하고 있다.

Description

DRAM 및 로직 회로의 DRAM 전원 및 SCR용 바이모덜 ESD 보호 회로 (Bimodal ESD Protection for DRAM Power Supplies and SCRs for DRAMS and Logic Circuits)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은 ESD 보호 회로의 블럭도.

Claims (7)

  1. 네가티브 스트레스로부터 회로를 보호하기 위한 ESD보호 회로에 있어서, 제1 단자와; 제2 단자와, 상기 회로는 상기 제1 단자와 상기 제2 단자 사이에 접속되어 보호되며; 제1 도전형의 기판과; 상기 제1도전형과 반대의 제2 도전형으로 되어 있으며 기판 내에 형성되어 트랜지스터의 소오스를 형성하는 제1 도핑 영역과; 상기 제2 도전형으로 되어 있고 상기 제1 도핑 영역으로부터 채널 영역에 의해 이격된 기판 내에 형성되어 트랜지스터의 드레인을 형성하는 제2 도핑 영역과; 상기 제1 도전형 으로 되어 있고 상기 기판 내에 형성되어 있으며 상기 제2 도평 영역으로부터 최소 거리로 이격되어 있는 제1 다이오드 영역을 포함하고, 상기 제1 다이오드 영역은 다이오드의 애노드를 형성하고 상기 제2 도핑 영역은 상기 다이오드의 캐소드를 형성하며, 상기 다이오드와 상기 트랜지스터는 상기 제1 단자와 상기 제2 단자 사이에 접속되어 있고, 상기 다이오드는 상기 네가티브 스트레스 동안에 상기 트랜지스터와 상기 회로를 보호하는 ESD보호 회로.
  2. 제 1항에 있어서, 상기 제1 도전형은 p형인 ESD 보호 회로.
  3. 제 1항에 있어서, 상기 제2 도전형은 n형인 ESD 보호 회로.
  4. 네가티브 스트레스로부터 회로를 보호하기 위한 ESD 보호 회로에 있어서, 제1 도전형이며 표면을 갖고 있는 기판과; 상기 제1 도전형과 반대의 제2 도전형으로 되어 있고 상기 기판 내에 배치된 경 도핑 영역과; 상기 제1 도전형이며 상기 기판의 상기 표면과 상기 경 도핑 영역에 배치되어 제1 다이오드와 제2 다이오드의 애노드를 형성하는 제1 도핑 영역과; 상기 제2 도전형이며 상기 기판의 표면에 배치되어 있고 상기 경도핑 영역과 이격되어 있는 제1 소오스 영역과; 상기 제2 도전형이며 상기기판의 표면에 배치되어 있고 제1 채널 영역에 의해서 상기 제1 소오스 영역으로부터 이격되어 있으며 상기 경 도핑 영역과 접해 있어서 상기 제1 다이오드의 캐소드를 형성하는 제1 드레인 영역과; 상기 제1 채널 영역 위에 절연되게 배치된 제1 게이트와, 상기 제1 소오스영역, 상기 제1 드레인 영역 및 상기 제1 게이트는 제1 트랜지스터를 형성하고; 상기 제2 도전형이며 상기 기판의 상기 표면에 배치되어 있고 상기 경 도핑영역으로부터 이격되어 있는 제2 소오스 영역과; 상기 제2 도전형이며 상기 기판의 상기 표면에 배치되어 있고 제2 채널 영역에 의해서 상기 제2 소오스 영역으로부터 이격되어 있으며 상기 경 도핑 영역과 접하고 있어서 상기 제2 다이오드의 캐소드를 형성하는 제2 드레인 영역과; 상기 제1 채널 영역 위에 절연되게 배치되어 있는 제2 케이트를 구비하고, 상기 제2 소오스 영역, 상기 제2 드레인 영역 및 상기 제2 게이트는 제2 트랜지스터를 형성하고, 상기 제1 소오스 영역, 상기 제1 게이트 상기 소오스 영역, 상기 제2 게이트 및 상기 제1 도핑 영역은 접속되어 있고, 상기 제1 및 제 2 드레인 영역들은 서로 결합되어 있고, 상기 제1 및 제2 다이오드들은 상기 네가티브 스트레스동안 보호될 상기 제1 및 제2 트랜지스터와 상기 회로를 보호하는 ESD 보호 회로.
  5. 네가티브 스트레스로부터 회로를 보호하는 ESD 보호 회로에 있어서, 제1 단자와; 제2 단자와, 보호될 상기 회로는 상기 제1 단자와 상기 제2 단자 사이에 접속되어 있고; 제1 도전형의 기판과; 상기 제 1도전형과 반대의 제2 도전형으로 되어 있고 상기 기판 내에 형성된 경 도핑 영역과; 상기 제2 도전형으로 되어 있고 상기 기판 내에 그리고 상기 경 도핑 영역내에 형성된 제1 도핑 영역과; 상기 제1 도전형으로 되어 있고 상기 기판 및 상기 경 도핑 영역 내에 형성되어 있으며 상기 제1 및 상기 제2 도핑 영역이 SCR의 애소드를 형성하도록 상기 제1 도핑 영역에 접해 있는 제2도핑 영역과; 상기 제1 도전형으로 되어 있고 상기 기판에 형성되며 상기 제1 도핑 영역으로부터 최소의 거리로 이격되어 있는 제1 다이오드 영역을 구비하고, 상기 제1 다이오드 영역은 다이오드의 애노드를 형성하고, 상기 제1 도핑 영역은 상기 다이오드의 캐소드를 형성하고, 상기 다이오드와 상기 SCR은 상기 제1 단자와 상기 제2 단자 사이에 접속되어 있고, 상기 다이오드는 상기 네가티브 스트레스 동안 상기 회로를 보호하는 ESD 보호 회로.
  6. 제 5항에 있어서, 상기 제1 다이오드 영역의 일부는 상기 경 도핑 영역에 배치되어 있는 ESD 보호 회로.
  7. 제 6항에 있어서, 상기 제1 다이오드 영역은 전체가 상기 경 도핑 영역 내에 형성되어 있는 ESD 보호 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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