KR950030309A - 반도체장치의 보호회로 - Google Patents

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Abstract

본 발명은, 제1도전형의 반도체 기판(101)과, 이 반도체 기판상의 일부에 형성된 제2도전형의 분리영역(102), 이 분리영역상의 일부에 형성되어 상기 분리영역으로 둘러 싸인 제1도전형의 보호회로 형성영역(103) 및, 이 보호회로 형성영역(103)상에 형성된 제2도전형의 확산층(104)을 갖추고, 상기 확산층(104)은, 외부단자(105)에 접속되고, 또 상기 분리영역(102)과 상기 반도체 기판(101)이 역방향 바이어스로 되도록 하는 전위가 상기 분리영역(102) 및 상기 반도체 기판(101)에 공급되고 있는 것을 특징으로 하는 반도체장치의 보호회로를 제공하는 것이다.
이와 같이 본 발명에 의하면, 외부단자에서의 과잉전류에 의해 캐리어가 반도체 기판에 유입되는 것을 방지할 수 있기 때문에, 기판전위의 변동을 제어할 수 있고, 주변회로나 메모리 셀의 파괴를 방지할 수 있다.

Description

반도체장치의 보호회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 보호회로의 단면도, 제2도는 본 발명의 제1실시예에 따른 보호회로의 등가회로도, 제3도는 본 발명의 제1실시예의 변형예에 따른 보호회로의 단면도.

Claims (6)

  1. 제1도전형의 반도체 기판(101, 103)과, 상기 반도체 기판상의 일부에 형성된 제2도전형의 분리영역(102, 302), 상기 분리영역상의 일부에 형성되어 상기 분리영역으로부터 둘러 싸인 제1도전형의 보호회로 형성영역(103, 303) 및, 상기 보호회로 형성영역상에 형성된 제2도전형의 확산층(104, 304)을 갖추고, 상기 확산층은, 외부단자(105)에 접속되고, 또 상기 분리영역과 상기 반도체 기판이 역방향 바이어스로 되도록 하는 전위가 상기 분리영역 및 상기 반도체 기판에 공급되고 있느 것을 특징으로 하는 반도체장치의 보호회로.
  2. 제1도전형의 반도체 기판(101, 103)과, 상기 반도체 기판상의 일부에 형성된 제2도전형의 분리영역(102, 302), 상기 분리영역상의 일부에 형성되어 상기 분리영역으로부터 둘러 싸인 제1도전형의 보호회로 형성영역(103, 303) 및, 외부단자(105)와 내부회로를 구성하는 MOS트랜지스터(106) 사이에 접속되어 상기 보호회로 형성영역상에 형성된 제2도전형의 확산층(104, 304)을 갖추고, 상기 확산층과 상기 보호회로 형성영역과 상기 분리영역이 바이폴라 트랜지스터(Q1)를 구성하며, 상기 내부회로를 구성하는 상기 MOS트랜지스터를 보호하기 위한 보호회로를 형성하고 있는 것을 특징으로 하는 반도체장치의 보호회로.
  3. 제1항에 있어서, 상기 분리영역(102, 302)의 불순물농도가, 상기 보호회로 형성영역(103, 303)과 상기 분리영역의 접합면의 깊이 보다 깊은 부분의 농도 쪽이 상기 분리영역의 표면 부근의 농도보다도 높은 것을 특징으로 하는 반도체장치의 보호회로.
  4. 제2항에있어서, 상기 분리영역(102 ,302)의 불순물농도가, 상기 보호회로 형성영역(103, 303)과 상기 분리영역의 접합면의 깊이 보다 깊은 부분의 농도 쪽이 상기 분리영역의 표면 부근의 농도보다도 높은 것을 특징으로 하는 반도체장치의 보호회로.
  5. 제1항에있어서, 상기 보호회로 형성영역(103)내에 제1도전형의 제1 및 제2확산층(501, 502)을 더 구비하고, 상기 제1확산층에는 제1의 소정의 전압이 인가되고 있으며, 상기 제2확산층에는 제2의 소정의 전압이 인가되고 있는 것을 특징으로 하는 반도체장치의 보호회로.
  6. 제2항에 있어서, 상기 보호회로 형성영역(103)내에 제1도전형의 제1 및 제2산층(501, 502)을 더 구비하고, 상기 제1확산층에는 제1의 소정의 전압이 인가되고 있으며, 상기 제2확산층에는 제2의 소정의 전압이 인가되고 있는 것을 특징으로 하는 반도체장치의 보호회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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