JP3375659B2 - 静電放電保護回路の形成方法 - Google Patents
静電放電保護回路の形成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は一般的には放電保護回路
に関するものであり、更に集積回路、システム中での静
電的放電保護の改善と、その製造方法とに関するもので
ある。
に関するものであり、更に集積回路、システム中での静
電的放電保護の改善と、その製造方法とに関するもので
ある。
【０００２】
【従来の技術】静電的放電（ＥＳＤ）保護回路は近代的
な集積回路の本質的な部分である。非常に小型でデリケ
ートなデバイス構造は、人体によって生ずる静電的な電
荷との接触によって発生する高電圧に非常に敏感であ
る。集積回路を製品の中に組み込む時に、これらの静電
的な放電が集積回路（ＩＣ）を破壊する可能性があり、
そうすると完全に製品化されたデバイスに対して高価で
つまらない修理を必要とすることになるが、このような
ことはＩＣが曝される静電的な放電の散逸を促す機構を
設けることによって回避できるであろう。この問題は相
補型の金属酸化物半導体電界効果トランジスタ（ＣＭＯ
Ｓ）型の集積回路において特に厳しい。高密度のＣＭＯ
Ｓデバイスでは、静電的な放電によって非常に高い電圧
が生じ、それは集積回路の非常に薄いゲート酸化物およ
び非常に短いチャネルデバイスを容易に破壊する。
な集積回路の本質的な部分である。非常に小型でデリケ
ートなデバイス構造は、人体によって生ずる静電的な電
荷との接触によって発生する高電圧に非常に敏感であ
る。集積回路を製品の中に組み込む時に、これらの静電
的な放電が集積回路（ＩＣ）を破壊する可能性があり、
そうすると完全に製品化されたデバイスに対して高価で
つまらない修理を必要とすることになるが、このような
ことはＩＣが曝される静電的な放電の散逸を促す機構を
設けることによって回避できるであろう。この問題は相
補型の金属酸化物半導体電界効果トランジスタ（ＣＭＯ
Ｓ）型の集積回路において特に厳しい。高密度のＣＭＯ
Ｓデバイスでは、静電的な放電によって非常に高い電圧
が生じ、それは集積回路の非常に薄いゲート酸化物およ
び非常に短いチャネルデバイスを容易に破壊する。
【０００３】これらの過電圧状態に対する保護を行うた
めに、ＣＭＯＳ処理と両立するシリコン制御整流器（Ｓ
ＣＲ）構造を使用することが提案されている。１つのそ
のような構造は、１９８８年７月２７日付けの同時譲渡
の米国特許出願第２１３，４９９号（ＴＩ−１１４４４
Ｂ）に示されている。別のＳＣＲ構造が同時譲渡の米国
特許第４，８９６，２４３号（ＴＩ−１３５４８）およ
び第４，９３６，６１６号（ＴＩ−１３１４１Ａ）に示
されている。
めに、ＣＭＯＳ処理と両立するシリコン制御整流器（Ｓ
ＣＲ）構造を使用することが提案されている。１つのそ
のような構造は、１９８８年７月２７日付けの同時譲渡
の米国特許出願第２１３，４９９号（ＴＩ−１１４４４
Ｂ）に示されている。別のＳＣＲ構造が同時譲渡の米国
特許第４，８９６，２４３号（ＴＩ−１３５４８）およ
び第４，９３６，６１６号（ＴＩ−１３１４１Ａ）に示
されている。
【０００４】ＭＯＳ出力バッファに対するＥＳＤ保護は
典型的にはＭＯＳデバイスの寄生横形バイポーラトラン
ジスタに依存している。電圧がそのデバイスのブレーク
ダウン（ｂｒｅａｋｄｏｗｎ）電圧に近づくと、横形ト
ランジスタはターンオンして、そのパッド（ｐａｄ）電
圧を十分低い電圧にクランプしてその出力バッファを保
護すべきである。このデバイスは典型的にはブレークダ
ウンの間のスナップバック（ｓｎａｐｂａｃｋ）特性を
有している。この寄生トランジスタは高電圧においてト
リガし、より低い電圧へスナップバックしてそのパッド
電圧をクランプする。しかし、ＭＯＳデバイスの一部は
トリガして低電圧へスナップバックし、電流のすべてを
流すことが可能である。これが起こると、デバイスの残
りの部分をトリガするのに十分高い電圧まで上昇する前
に、この部分が破壊してしまう。このことは低抵抗の基
板を有するデバイスにとって本質的に問題である。とい
うのは、その基板は寄生横形トランジスタのベースであ
り、そのベースは低抵抗であれば順バイアスすることが
困難であるからである。しかし、低抵抗基板は、通常動
作において寄生ＳＣＲのラッチアップを防止するために
ＣＭＯＳ回路に使用されるのに適している。これはＥＳ
Ｄ保護のためにＳＣＲを使用することと矛盾する。
典型的にはＭＯＳデバイスの寄生横形バイポーラトラン
ジスタに依存している。電圧がそのデバイスのブレーク
ダウン（ｂｒｅａｋｄｏｗｎ）電圧に近づくと、横形ト
ランジスタはターンオンして、そのパッド（ｐａｄ）電
圧を十分低い電圧にクランプしてその出力バッファを保
護すべきである。このデバイスは典型的にはブレークダ
ウンの間のスナップバック（ｓｎａｐｂａｃｋ）特性を
有している。この寄生トランジスタは高電圧においてト
リガし、より低い電圧へスナップバックしてそのパッド
電圧をクランプする。しかし、ＭＯＳデバイスの一部は
トリガして低電圧へスナップバックし、電流のすべてを
流すことが可能である。これが起こると、デバイスの残
りの部分をトリガするのに十分高い電圧まで上昇する前
に、この部分が破壊してしまう。このことは低抵抗の基
板を有するデバイスにとって本質的に問題である。とい
うのは、その基板は寄生横形トランジスタのベースであ
り、そのベースは低抵抗であれば順バイアスすることが
困難であるからである。しかし、低抵抗基板は、通常動
作において寄生ＳＣＲのラッチアップを防止するために
ＣＭＯＳ回路に使用されるのに適している。これはＥＳ
Ｄ保護のためにＳＣＲを使用することと矛盾する。
【０００５】ＥＳＤ保護の重要性のために、改善を行っ
て別のＥＳＤ保護回路を開発することが望ましい。望ま
しい改善には低抵抗の基板を備えたＣＭＯＳ回路に特に
適したものが含まれる。
て別のＥＳＤ保護回路を開発することが望ましい。望ま
しい改善には低抵抗の基板を備えたＣＭＯＳ回路に特に
適したものが含まれる。
【０００６】
【発明の概要】一般的に、そして本発明の１つの態様と
しての集積回路は基板と少なくとも第１と第２のボンド
パッド（ｂｏｎｄ ｐａｄ）を備えた半導体ダイを有し
ている。この半導体ダイの上に内部回路が作製され、第
１のボンドパッドへ接続される。カスケード接続された
バイポーラトランジスタを含む静電的な放電保護回路が
第１と第２のボンドパッドの間に、電界効果トランジス
タと直列に接続される。
しての集積回路は基板と少なくとも第１と第２のボンド
パッド（ｂｏｎｄ ｐａｄ）を備えた半導体ダイを有し
ている。この半導体ダイの上に内部回路が作製され、第
１のボンドパッドへ接続される。カスケード接続された
バイポーラトランジスタを含む静電的な放電保護回路が
第１と第２のボンドパッドの間に、電界効果トランジス
タと直列に接続される。
【０００７】一般的に、そして本発明の別の１つの態様
として、集積回路はボンドパッドを備えた基板を有して
いる。出力バッファは区分に分割されている。静電的放
電保護回路は基板中の電圧に応答してトリガできる。出
力バッファの区分からボンドパッドの１つへ抵抗性接続
が設けられる。出力バッファは静電的な放電事象に対応
して動作し、静電的放電保護回路をトリガする電圧を発
生させるのに十分な電荷を基板中へ注入する。
として、集積回路はボンドパッドを備えた基板を有して
いる。出力バッファは区分に分割されている。静電的放
電保護回路は基板中の電圧に応答してトリガできる。出
力バッファの区分からボンドパッドの１つへ抵抗性接続
が設けられる。出力バッファは静電的な放電事象に対応
して動作し、静電的放電保護回路をトリガする電圧を発
生させるのに十分な電荷を基板中へ注入する。
【０００８】その他の集積回路、ＥＳＤ回路、システ
ム、そして方法が開示され、特許請求されている。各図
において、同じ符号、または番号は、特に断らない限り
対応する部品を指す。
ム、そして方法が開示され、特許請求されている。各図
において、同じ符号、または番号は、特に断らない限り
対応する部品を指す。
【０００９】
【実施例】図１および図２は基板を備えた半導体ダイを
有する集積回路を示している。電源のための各種ボンド
パッドＶＳＳ１、ＶＳＳ２、ＶＤＤ１、ＶＤＤ２と出力
ボンドパッドＰ１０が矩形で示されている。ＣＭＯＳ出
力バッファはＶＤＤ１とＶＳＳ１との間に直列接続され
たｐチャネル電界効果トランジスタＦＥＴ Ｐ１とｎチ
ャネルＦＥＴ Ｎ１とを有している。この集積回路はま
た、内部回路Ｃ１１とＣ１３とを有している。回路Ｃ１
１はＶＤＤ１とＶＳＳ１との間につながれている。回路
Ｃ１３はＶＤＤ２とＶＳＳ２との間につながれている。
ＶＳＳ１、ＶＤＤ１とＶＳＳ２、ＶＤＤ２等の多重の電
源パッドが用いられて、１つの回路中のスイッチングに
よる電流スパイクから別の回路への干渉を防止してい
る。バッファ等の高電流回路は、しばしば”汚れた”Ｖ
ＳＳおよびＶＤＤと呼ばれ（またはＤＶＳＳおよびＤＶ
ＤＤ、あるいはここではＶＳＳ１およびＶＤＤ１と呼ば
れている）、”きれいな”あるいは”論理的な”ＬＶＳ
ＳおよびＬＶＤＤ（またここではＶＳＳ２およびＶＤＤ
２、あるいはＶＳＳＬおよびＶＤＤＬと呼ばれる）から
は明確に区別されるボンドパッドへ接続されている。出
力バッファについては参考のためにここに引用された同
時譲渡の１９９０年５月２２日付けの米国特許第４，９
２８，０２３号に述べられており、それには更に汚れ
た、きれいな、雑音の多い、そして静かなラインについ
ても述べられている。
有する集積回路を示している。電源のための各種ボンド
パッドＶＳＳ１、ＶＳＳ２、ＶＤＤ１、ＶＤＤ２と出力
ボンドパッドＰ１０が矩形で示されている。ＣＭＯＳ出
力バッファはＶＤＤ１とＶＳＳ１との間に直列接続され
たｐチャネル電界効果トランジスタＦＥＴ Ｐ１とｎチ
ャネルＦＥＴ Ｎ１とを有している。この集積回路はま
た、内部回路Ｃ１１とＣ１３とを有している。回路Ｃ１
１はＶＤＤ１とＶＳＳ１との間につながれている。回路
Ｃ１３はＶＤＤ２とＶＳＳ２との間につながれている。
ＶＳＳ１、ＶＤＤ１とＶＳＳ２、ＶＤＤ２等の多重の電
源パッドが用いられて、１つの回路中のスイッチングに
よる電流スパイクから別の回路への干渉を防止してい
る。バッファ等の高電流回路は、しばしば”汚れた”Ｖ
ＳＳおよびＶＤＤと呼ばれ（またはＤＶＳＳおよびＤＶ
ＤＤ、あるいはここではＶＳＳ１およびＶＤＤ１と呼ば
れている）、”きれいな”あるいは”論理的な”ＬＶＳ
ＳおよびＬＶＤＤ（またここではＶＳＳ２およびＶＤＤ
２、あるいはＶＳＳＬおよびＶＤＤＬと呼ばれる）から
は明確に区別されるボンドパッドへ接続されている。出
力バッファについては参考のためにここに引用された同
時譲渡の１９９０年５月２２日付けの米国特許第４，９
２８，０２３号に述べられており、それには更に汚れ
た、きれいな、雑音の多い、そして静かなラインについ
ても述べられている。
【００１０】出力バッファおよび回路Ｃ１１とＣ１３
は、トランジスタＴ１、Ｔ２、Ｔ３およびダイオードＤ
１、Ｄ２、Ｄ３を備えることによって、チップのボンド
パッドまたはピンの任意のものへのＥＳＤ（静電的放
電）事象Ｚ１−Ｚ５から保護され、改善されたものとす
ることが望ましい。抵抗Ｒ１は基板の抵抗を表してい
る。
は、トランジスタＴ１、Ｔ２、Ｔ３およびダイオードＤ
１、Ｄ２、Ｄ３を備えることによって、チップのボンド
パッドまたはピンの任意のものへのＥＳＤ（静電的放
電）事象Ｚ１−Ｚ５から保護され、改善されたものとす
ることが望ましい。抵抗Ｒ１は基板の抵抗を表してい
る。
【００１１】ＥＳＤのあるものは”ザップ（ｚａｐ）”
という言葉で簡潔に表現されるようなパルス、スパー
ク、または音を引き起こすため、ＥＳＤ事象はここで
は”ザップ”と呼ばれる。ＥＳＤザップは集積回路チッ
プを組み込み、あるいは取り外しする人からの静電的な
放電から発生することがある。また、工場、オフィス、
家庭あるいは現場環境において、サージによってチップ
へ与えられる突然の放電やその他の望ましくない電位変
化が、ここにおいて注目しているＥＳＤ事象である。
という言葉で簡潔に表現されるようなパルス、スパー
ク、または音を引き起こすため、ＥＳＤ事象はここで
は”ザップ”と呼ばれる。ＥＳＤザップは集積回路チッ
プを組み込み、あるいは取り外しする人からの静電的な
放電から発生することがある。また、工場、オフィス、
家庭あるいは現場環境において、サージによってチップ
へ与えられる突然の放電やその他の望ましくない電位変
化が、ここにおいて注目しているＥＳＤ事象である。
【００１２】ＥＳＤザップの発生の前には、図１中のＶ
ＤＤ１およびＶＤＤ２に対応するボンドパッドは、基板
漏れ電流によって、最初は０ボルトである。もし出力パ
ッドＰ１０が、ＶＳＳ１を基準にしてザップＺ１によっ
て正にザップされたとすると、トランジスタＴ１はそれ
のＶＤＤ１へのエミッタ−ベース間のダイオードが順方
向にバイアスされるためにターンオンする。ほとんどの
電流は基板ＳＵＢへ向かい、残りはＶＤＤ１へ向って流
れ、ＶＤＤ１の電圧を上昇させる。もし、そしてＶＤＤ
１が正になった時には、トランジスタＴ２は、ＶＤＤ２
へのそれのエミッタ−ベース間のダイオードが順方向に
バイアスされるのでターンオンする。ほとんどの電流は
基板へ向かい、残りはＶＤＤ２へ向かって流れ、危険な
ことなくＶＤＤ２の電圧を上昇させる。
ＤＤ１およびＶＤＤ２に対応するボンドパッドは、基板
漏れ電流によって、最初は０ボルトである。もし出力パ
ッドＰ１０が、ＶＳＳ１を基準にしてザップＺ１によっ
て正にザップされたとすると、トランジスタＴ１はそれ
のＶＤＤ１へのエミッタ−ベース間のダイオードが順方
向にバイアスされるためにターンオンする。ほとんどの
電流は基板ＳＵＢへ向かい、残りはＶＤＤ１へ向って流
れ、ＶＤＤ１の電圧を上昇させる。もし、そしてＶＤＤ
１が正になった時には、トランジスタＴ２は、ＶＤＤ２
へのそれのエミッタ−ベース間のダイオードが順方向に
バイアスされるのでターンオンする。ほとんどの電流は
基板へ向かい、残りはＶＤＤ２へ向かって流れ、危険な
ことなくＶＤＤ２の電圧を上昇させる。
【００１３】もし図１のＮＭＯＳ出力デバイスＮ１のＢ
ＶＤＳＳブレークダウンが１０ボルトであるとすると、
ＮＭＯＳデバイスＮ１がＢＶＤＳＳブレークダウンによ
って損傷を受ける前に、ＶＤＤ１の電圧は１０ボルトか
らダイオード降下を差し引いた電圧に達し、またＶＤＤ
２は１０ボルトからダイオード降下の２倍を差し引いた
電圧に達する。ＶＳＳ２はダイオードＤ２によって、Ｖ
ＳＳ１よりもダイオード降下分だけより正にクランプさ
れる。
ＶＤＳＳブレークダウンが１０ボルトであるとすると、
ＮＭＯＳデバイスＮ１がＢＶＤＳＳブレークダウンによ
って損傷を受ける前に、ＶＤＤ１の電圧は１０ボルトか
らダイオード降下を差し引いた電圧に達し、またＶＤＤ
２は１０ボルトからダイオード降下の２倍を差し引いた
電圧に達する。ＶＳＳ２はダイオードＤ２によって、Ｖ
ＳＳ１よりもダイオード降下分だけより正にクランプさ
れる。
【００１４】電流Ｉ１はこの回路の初期の電源立ち上げ
の間のＶＤＤ１からＶＳＳ１への電流である。電流Ｉ１
は、ノードのスイッチングによって発生する電流、論理
ゲートを通して浮遊入力が生成する直流電流、初期化さ
れないことによる考えられるバスの衝突、寄生容量の充
電、その他の直流または交流の回路内部電流の組み合わ
せである。電流Ｉ２は初期の電源立ち上げの間のＶＤＤ
２からＶＳＳ２への電流である。電流Ｉ１はトランジス
タＴ１によって増幅され、電流Ｉ２はトランジスタＴ２
とカスケード接続されたトランジスタＴ１によって増幅
される。
の間のＶＤＤ１からＶＳＳ１への電流である。電流Ｉ１
は、ノードのスイッチングによって発生する電流、論理
ゲートを通して浮遊入力が生成する直流電流、初期化さ
れないことによる考えられるバスの衝突、寄生容量の充
電、その他の直流または交流の回路内部電流の組み合わ
せである。電流Ｉ２は初期の電源立ち上げの間のＶＤＤ
２からＶＳＳ２への電流である。電流Ｉ１はトランジス
タＴ１によって増幅され、電流Ｉ２はトランジスタＴ２
とカスケード接続されたトランジスタＴ１によって増幅
される。
【００１５】一般的に、トランジスタＴ１によって増幅
された電流Ｉ１とトランジスタＴ２とカスケード接続さ
れたトランジスタＴ１によって増幅された電流Ｉ２との
組み合わせは優れたＥＳＤ特性を得るためには十分大き
くあるべきである。そうでない時は、トランジスタＴ１
またはトランジスタＴ２は付加的なトランジスタとカス
ケードに接続されて、電流Ｉ１と電流Ｉ２とにより大き
い利得を与え、またより優れたＥＳＤ特性を与えること
ができる。カスケードされたトランジスタの例は図１８
と共に図５に示されている。
された電流Ｉ１とトランジスタＴ２とカスケード接続さ
れたトランジスタＴ１によって増幅された電流Ｉ２との
組み合わせは優れたＥＳＤ特性を得るためには十分大き
くあるべきである。そうでない時は、トランジスタＴ１
またはトランジスタＴ２は付加的なトランジスタとカス
ケードに接続されて、電流Ｉ１と電流Ｉ２とにより大き
い利得を与え、またより優れたＥＳＤ特性を与えること
ができる。カスケードされたトランジスタの例は図１８
と共に図５に示されている。
【００１６】図１中の接続は、金属またはその他の導電
性経路を示すことなしに、対応するボンドパッドの表示
によって示されている。もし出力パッドＰ１０を基準と
してＶＳＳ１がザップＺ５によって正にザップされる
と、トランジスタＴ３はターンオンし、ほとんどの電流
は基板へ向かい、残りはＶＤＤ１へ流れる。ＶＤＤ１が
正になるとトランジスタＴ２はターンオンし、ほとんど
の電流は基板へ向かい、残りはＶＤＤ２へ向かう。ＶＳ
Ｓ２はＤ１によって出力パッドＰ１０よりも、ダイオー
ド降下分だけより正にクランプされる。電流Ｉ１はトラ
ンジスタＴ３によって増幅され、電流Ｉ２はトランジス
タＴ３とカスケード接続されたトランジスタＴ２によっ
て増幅される。この結果、バッファのｎチャネルＦＥＴ
Ｎ１がＥＳＤザップから保護される。
性経路を示すことなしに、対応するボンドパッドの表示
によって示されている。もし出力パッドＰ１０を基準と
してＶＳＳ１がザップＺ５によって正にザップされる
と、トランジスタＴ３はターンオンし、ほとんどの電流
は基板へ向かい、残りはＶＤＤ１へ流れる。ＶＤＤ１が
正になるとトランジスタＴ２はターンオンし、ほとんど
の電流は基板へ向かい、残りはＶＤＤ２へ向かう。ＶＳ
Ｓ２はＤ１によって出力パッドＰ１０よりも、ダイオー
ド降下分だけより正にクランプされる。電流Ｉ１はトラ
ンジスタＴ３によって増幅され、電流Ｉ２はトランジス
タＴ３とカスケード接続されたトランジスタＴ２によっ
て増幅される。この結果、バッファのｎチャネルＦＥＴ
Ｎ１がＥＳＤザップから保護される。
【００１７】もしＶＤＤ１を基準として出力パッドＰ１
０が正にザップされると、トランジスタＴ１はターンオ
ンし、バッファｐチャネルＦＥＴ Ｐ１を保護する。
０が正にザップされると、トランジスタＴ１はターンオ
ンし、バッファｐチャネルＦＥＴ Ｐ１を保護する。
【００１８】もし、出力パッドを基準としてＶＤＤ１が
ザップＺ２によって正にザップされると、トランジスタ
Ｔ２がターンオンし、ほとんどの電流が基板へ向かい、
残りはＶＤＤ２へ向かう。ＶＳＳ２はダイオードＤ１に
よって出力パッドよりも、ダイオード降下分だけより正
にクランプされている。この結果、電流Ｉ２はトランジ
スタＴ２によって増幅され、ｐチャネルＰ１をＥＳＤザ
ップから保護する。
ザップＺ２によって正にザップされると、トランジスタ
Ｔ２がターンオンし、ほとんどの電流が基板へ向かい、
残りはＶＤＤ２へ向かう。ＶＳＳ２はダイオードＤ１に
よって出力パッドよりも、ダイオード降下分だけより正
にクランプされている。この結果、電流Ｉ２はトランジ
スタＴ２によって増幅され、ｐチャネルＰ１をＥＳＤザ
ップから保護する。
【００１９】複雑でない別の実施例では、トランジスタ
Ｔ１、トランジスタＴ２、またはトランジスタＴ３の代
わりにダイオードを使用することが可能である。トラン
ジスタＴ１、トランジスタＴ２、およびトランジスタＴ
３が電流Ｉ１と電流Ｉ２を増幅しているため、その場合
のＥＳＤ保護は減少する。
Ｔ１、トランジスタＴ２、またはトランジスタＴ３の代
わりにダイオードを使用することが可能である。トラン
ジスタＴ１、トランジスタＴ２、およびトランジスタＴ
３が電流Ｉ１と電流Ｉ２を増幅しているため、その場合
のＥＳＤ保護は減少する。
【００２０】集積回路の入力パッドもまた、上述と同様
にしてＥＳＤから保護される。ＶＤＤ１とＶＳＳ１との
間につながれた回路Ｃ１１もまた、上に述べたＥＳＤ回
路によって保護される。もしＶＤＤ１を基準としてＶＳ
Ｓ１がザップＺ５によって正にザップされると、トラン
ジスタＴ３がターンオンし、電流を分流させ、ＶＤＤ１
とＶＳＳ１との間の回路を保護する。
にしてＥＳＤから保護される。ＶＤＤ１とＶＳＳ１との
間につながれた回路Ｃ１１もまた、上に述べたＥＳＤ回
路によって保護される。もしＶＤＤ１を基準としてＶＳ
Ｓ１がザップＺ５によって正にザップされると、トラン
ジスタＴ３がターンオンし、電流を分流させ、ＶＤＤ１
とＶＳＳ１との間の回路を保護する。
【００２１】もしＶＳＳ１を基準としてＶＤＤ１がザッ
プＺ２によって正にザップされると、トランジスタＴ２
がターンオンし、電流Ｉ２を増幅する。トランジスタＴ
２が電流を吸い込み、ＶＤＤ１とＶＳＳ１との間の回路
を保護する。この結果、ＥＳＤ保護が改善される。
プＺ２によって正にザップされると、トランジスタＴ２
がターンオンし、電流Ｉ２を増幅する。トランジスタＴ
２が電流を吸い込み、ＶＤＤ１とＶＳＳ１との間の回路
を保護する。この結果、ＥＳＤ保護が改善される。
【００２２】ダイオードＤ１、Ｄ２、Ｄ３はザップＺ４
におけるＥＳＤ経路を完成し、それによって基板がＥＳ
Ｄエネルギーを散逸させることができる。
におけるＥＳＤ経路を完成し、それによって基板がＥＳ
Ｄエネルギーを散逸させることができる。
【００２３】図３に示されたように、ＶＤＤがアースさ
れ任意のＶＳＳが正にザップされた時に順方向バイアス
されるようにダイオードまたはバイポーラトランジスタ
が各々のＶＳＳとＶＤＤとの間へ接続される。このダイ
オードまたはバイポーラトランジスタはＥＳＤ電流を分
流させて内部回路を保護する。この改善は特に、ＶＤＤ
がアースされ任意のＶＳＳが正にザップされた時に、
（多重ＶＳＳまたは浮遊基板によって）損傷を防止する
ように、１個または複数個のＶＳＳが基板へつながれて
いないデバイス上の内部回路にとって有用である。
れ任意のＶＳＳが正にザップされた時に順方向バイアス
されるようにダイオードまたはバイポーラトランジスタ
が各々のＶＳＳとＶＤＤとの間へ接続される。このダイ
オードまたはバイポーラトランジスタはＥＳＤ電流を分
流させて内部回路を保護する。この改善は特に、ＶＤＤ
がアースされ任意のＶＳＳが正にザップされた時に、
（多重ＶＳＳまたは浮遊基板によって）損傷を防止する
ように、１個または複数個のＶＳＳが基板へつながれて
いないデバイス上の内部回路にとって有用である。
【００２４】ＮＭＯＳおよびＰＭＯＳトランジスタは図
４に示されたように、それぞれそれらのソースとドレイ
ンの間にＮＰＮまたはＰＮＰ寄生バイポーラトランジス
タを有している。これらの寄生トランジスタは典型的に
は、浅い接合を有し、ＥＳＤザップを消費させるために
望ましいような大電力の消費に適したものとはなってい
ない。
４に示されたように、それぞれそれらのソースとドレイ
ンの間にＮＰＮまたはＰＮＰ寄生バイポーラトランジス
タを有している。これらの寄生トランジスタは典型的に
は、浅い接合を有し、ＥＳＤザップを消費させるために
望ましいような大電力の消費に適したものとはなってい
ない。
【００２５】図５の改善例では、１個または複数個のタ
ンク（ｔａｎｋ）の内部に位置する縦形のＰＮＰトラン
ジスタ（図５のトランジスタＴ７およびトランジスタＴ
８）が、エネルギーを消費するための広い表面領域を有
しＥＳＤ保護により適したものとなっている。トランジ
スタＴ７およびＴ８に付けられた記号は図示された構造
の等価なトランジスタを表していることを注意してお
く。しかし、これらのトランジスタは、ＭＯＳ回路を保
護するために十分な低い電圧においてＢＶＤＳＳブレー
クダウン状態に入らない。ＭＯＳＦＥＴデバイスＮ７を
追加してＥＳＤがそれの寄生ＮＰＮトランジスタＴ９を
トリガし、縦形ＰＮＰトランジスタＴ７およびＴ８を通
してこの電流を増幅するようにすることによって、これ
らの縦形トランジスタがほとんどのエネルギーを消費
し、ＥＳＤ特性が改善されるようになる。ここで、伝導
形を逆にして、別の実施例ではｐチャネルＦＥＴがカス
ケード接続されたＮＰＮ縦形トランジスタを有するよう
にすることもできる。
ンク（ｔａｎｋ）の内部に位置する縦形のＰＮＰトラン
ジスタ（図５のトランジスタＴ７およびトランジスタＴ
８）が、エネルギーを消費するための広い表面領域を有
しＥＳＤ保護により適したものとなっている。トランジ
スタＴ７およびＴ８に付けられた記号は図示された構造
の等価なトランジスタを表していることを注意してお
く。しかし、これらのトランジスタは、ＭＯＳ回路を保
護するために十分な低い電圧においてＢＶＤＳＳブレー
クダウン状態に入らない。ＭＯＳＦＥＴデバイスＮ７を
追加してＥＳＤがそれの寄生ＮＰＮトランジスタＴ９を
トリガし、縦形ＰＮＰトランジスタＴ７およびＴ８を通
してこの電流を増幅するようにすることによって、これ
らの縦形トランジスタがほとんどのエネルギーを消費
し、ＥＳＤ特性が改善されるようになる。ここで、伝導
形を逆にして、別の実施例ではｐチャネルＦＥＴがカス
ケード接続されたＮＰＮ縦形トランジスタを有するよう
にすることもできる。
【００２６】図５の断面図で、ｎチャネルＦＥＴ Ｎ７
はそれの横形寄生ＮＰＮトランジスタＴ９をトリガする
ために用いられるＮＭＯＳトランジスタである。トラン
ジスタＴ９のコレクタが縦形トランジスタＴ８のベース
を駆動する。トランジスタＴ８はその電流を増幅し、そ
れの接合エリアにおいてエネルギーを消費する。トラン
ジスタＴ８のエミッタがトランジスタＴ７のベースを駆
動する。トランジスタＴ７はトランジスタＴ８の電流を
増幅し、これもまた、それの接合エリアにおいてエネル
ギーを消費する。
はそれの横形寄生ＮＰＮトランジスタＴ９をトリガする
ために用いられるＮＭＯＳトランジスタである。トラン
ジスタＴ９のコレクタが縦形トランジスタＴ８のベース
を駆動する。トランジスタＴ８はその電流を増幅し、そ
れの接合エリアにおいてエネルギーを消費する。トラン
ジスタＴ８のエミッタがトランジスタＴ７のベースを駆
動する。トランジスタＴ７はトランジスタＴ８の電流を
増幅し、これもまた、それの接合エリアにおいてエネル
ギーを消費する。
【００２７】この結果、ＦＥＴ Ｎ７の寄生トランジス
タＴ９を通る電流がトランジスタＴ７とカスケード接続
されたトランジスタＴ８によって増幅され、そのエネル
ギーのほとんどがトランジスタＴ７およびトランジスタ
Ｔ８中で消費される。この回路は、電源へつながれた入
力、出力、そして内部論理回路を保護するために使用で
きる。このように、ＦＥＴ Ｎ７は、それぞれｐ−基板
とは逆の伝導形の、ｎ＋のソースとドレインを基板上に
有する電界効果トランジスタである。ｎ−タンクＴＫも
また基板とは逆の伝導形であり、図５に示されたように
基板上に設けられている。
タＴ９を通る電流がトランジスタＴ７とカスケード接続
されたトランジスタＴ８によって増幅され、そのエネル
ギーのほとんどがトランジスタＴ７およびトランジスタ
Ｔ８中で消費される。この回路は、電源へつながれた入
力、出力、そして内部論理回路を保護するために使用で
きる。このように、ＦＥＴ Ｎ７は、それぞれｐ−基板
とは逆の伝導形の、ｎ＋のソースとドレインを基板上に
有する電界効果トランジスタである。ｎ−タンクＴＫも
また基板とは逆の伝導形であり、図５に示されたように
基板上に設けられている。
【００２８】第１、第２、そして第３のｎ＋領域Ａ１、
Ａ２、そしてＡ３がタンクＴＫに対して設けられてお
り、それらはタンクＴＫと同じ伝導形でタンクＴＫより
も大きい伝導率を有している。第４と第５のｐ＋領域Ａ
４とＡ５もタンクに対して設けられ、それらはタンクと
は逆の伝導形である。第４と第５の領域Ａ４とＡ５はト
ランジスタのエミッタとして、また第２と第３の領域Ａ
２とＡ３はトランジスタのベースとして、それぞれ縦形
トランジスタＴ７とＴ８のそれらの領域への接続として
機能する。基板は複数個のエミッタに対応する１個のコ
レクタとして機能する。第１の領域Ａ１と第４の領域Ａ
４はＰ１０等のボンドパッドへつながれ、第２の領域Ａ
２と第５の領域Ａ５は金属Ｍ１等によって互いに接続さ
れている。第３の領域Ａ３はタンクの境界を横切って電
界効果トランジスタＮ７と結合している。電界効果トラ
ンジスタＮ７は更にＥＳＤ動作のためのボンドパッドＶ
ＳＳへつながれている。
Ａ２、そしてＡ３がタンクＴＫに対して設けられてお
り、それらはタンクＴＫと同じ伝導形でタンクＴＫより
も大きい伝導率を有している。第４と第５のｐ＋領域Ａ
４とＡ５もタンクに対して設けられ、それらはタンクと
は逆の伝導形である。第４と第５の領域Ａ４とＡ５はト
ランジスタのエミッタとして、また第２と第３の領域Ａ
２とＡ３はトランジスタのベースとして、それぞれ縦形
トランジスタＴ７とＴ８のそれらの領域への接続として
機能する。基板は複数個のエミッタに対応する１個のコ
レクタとして機能する。第１の領域Ａ１と第４の領域Ａ
４はＰ１０等のボンドパッドへつながれ、第２の領域Ａ
２と第５の領域Ａ５は金属Ｍ１等によって互いに接続さ
れている。第３の領域Ａ３はタンクの境界を横切って電
界効果トランジスタＮ７と結合している。電界効果トラ
ンジスタＮ７は更にＥＳＤ動作のためのボンドパッドＶ
ＳＳへつながれている。
【００２９】ＥＳＤ保護回路の別の実施例に注目する
と、出力バッファと共に入力、内部論理回路の保護のた
めにＳＣＲが使用されている。その背景については、こ
こに参考のために引用する、１９９０年３月５日付けの
同時譲渡の米国特許出願第４８８，５９０号（ＴＩ−１
４２４６）の”ＥＳＤ保護のための低電圧トリガＳＣ
Ｒ”を参照されたい。そこではＳＣＲをトリガするため
に進歩したＦＥＴ回路が使用されており、ＳＣＲをトリ
ガするための十分高い電圧が望ましい。集積回路技術が
進展してより小さい寸法が実現されてくると共に、基板
の抵抗が減少してＥＳＤがＳＣＲをトリガすることが困
難となってきている。更に、低抵抗基板は通常動作にお
いて寄生ＳＣＲのラッチアップを防止するためにもＣＭ
ＯＳ回路上で使用されている。しかし、この重要な目的
はＥＳＤ保護の目的と衝突する。ここに述べた実施例の
回路と配置は、ＥＳＤ保護に対する基板抵抗のやむをえ
ない効果を本質的に低減する。
と、出力バッファと共に入力、内部論理回路の保護のた
めにＳＣＲが使用されている。その背景については、こ
こに参考のために引用する、１９９０年３月５日付けの
同時譲渡の米国特許出願第４８８，５９０号（ＴＩ−１
４２４６）の”ＥＳＤ保護のための低電圧トリガＳＣ
Ｒ”を参照されたい。そこではＳＣＲをトリガするため
に進歩したＦＥＴ回路が使用されており、ＳＣＲをトリ
ガするための十分高い電圧が望ましい。集積回路技術が
進展してより小さい寸法が実現されてくると共に、基板
の抵抗が減少してＥＳＤがＳＣＲをトリガすることが困
難となってきている。更に、低抵抗基板は通常動作にお
いて寄生ＳＣＲのラッチアップを防止するためにもＣＭ
ＯＳ回路上で使用されている。しかし、この重要な目的
はＥＳＤ保護の目的と衝突する。ここに述べた実施例の
回路と配置は、ＥＳＤ保護に対する基板抵抗のやむをえ
ない効果を本質的に低減する。
【００３０】図６と図７はＥＳＤ保護のための多重抵抗
の区分化ＦＥＴ回路を提供する改善例であり、それぞれ
ＳＣＲ接続の方式と、ボンドパッド接続の方式とを示し
ている。
の区分化ＦＥＴ回路を提供する改善例であり、それぞれ
ＳＣＲ接続の方式と、ボンドパッド接続の方式とを示し
ている。
【００３１】図８に示されたように、図６のＮＭＯＳデ
バイスＮ１０およびＮ１１と、図７のＮ２０およびＮ２
１はＢＶＤＳＳブレークダウンの間にスナップバック特
性を示す。ＮＭＯＳデバイスの寄生ＮＰＮバイポーラト
ランジスタが高電圧でトリガし、その電圧をより低い電
圧へクランプするようにスナップバックする。
バイスＮ１０およびＮ１１と、図７のＮ２０およびＮ２
１はＢＶＤＳＳブレークダウンの間にスナップバック特
性を示す。ＮＭＯＳデバイスの寄生ＮＰＮバイポーラト
ランジスタが高電圧でトリガし、その電圧をより低い電
圧へクランプするようにスナップバックする。
【００３２】しかし、ＮＭＯＳ（またはＰＭＯＳ）ＦＥ
Ｔの実際の微視的な部分では、ＮＭＯＳの一部分がそれ
の残りの部分よりも低い電圧でブレークダウンし、より
低い電圧へスナップバックして、電流のすべてを流すこ
とが起こる。このことが発生すると、ＮＭＯＳのこの導
通部分は、デバイスの残りをトリガするのに十分な電圧
まで上昇する前に破壊されてしまう。これは低抵抗基板
を使用するデバイスにとって本質的な問題である。基板
は各々の寄生横形ＮＰＮのベースであり、低抵抗基板で
はこのベースが順方向にバイアスされるのはより困難で
ある。
Ｔの実際の微視的な部分では、ＮＭＯＳの一部分がそれ
の残りの部分よりも低い電圧でブレークダウンし、より
低い電圧へスナップバックして、電流のすべてを流すこ
とが起こる。このことが発生すると、ＮＭＯＳのこの導
通部分は、デバイスの残りをトリガするのに十分な電圧
まで上昇する前に破壊されてしまう。これは低抵抗基板
を使用するデバイスにとって本質的な問題である。基板
は各々の寄生横形ＮＰＮのベースであり、低抵抗基板で
はこのベースが順方向にバイアスされるのはより困難で
ある。
【００３３】図６、図７、そして図１２−図１６におい
て、この問題はＮＭＯＳ（またはＰＭＯＳ）デバイスを
区分に分割し、各区分を保護するのに抵抗体を用いるこ
とによって解決されている。このようにすれば、電流は
各区分で制限される。ＮＭＯＳデバイスの１つの区分が
ＢＶＤＳＳブレークダウン状態に入って電流を流す時に
は、その抵抗体両端の電圧降下が、デバイスの残りがト
リガするのに十分な電圧まで上昇することを許容し、電
流をすべての区分に分配させる。この結果、ＮＭＯＳ区
分またはデバイスを損なうことなしにＳＣＲをトリガす
るためのより大きな電流が発生する。このことはそれら
デバイスがｎ−タンクの下に薄いエピタキシャル層を備
えた低インピーダンス基板上に作製されている場合に特
に有用である。多重ｎチャネルデバイスを提供し、多重
抵抗体でそれらを接続するこの進歩したｎチャネルデバ
イスの区分化において、電流はｎチャネルデバイス間で
均等化され、ＳＣＲへそれをトリガするためのより大き
な電流が得られる。
て、この問題はＮＭＯＳ（またはＰＭＯＳ）デバイスを
区分に分割し、各区分を保護するのに抵抗体を用いるこ
とによって解決されている。このようにすれば、電流は
各区分で制限される。ＮＭＯＳデバイスの１つの区分が
ＢＶＤＳＳブレークダウン状態に入って電流を流す時に
は、その抵抗体両端の電圧降下が、デバイスの残りがト
リガするのに十分な電圧まで上昇することを許容し、電
流をすべての区分に分配させる。この結果、ＮＭＯＳ区
分またはデバイスを損なうことなしにＳＣＲをトリガす
るためのより大きな電流が発生する。このことはそれら
デバイスがｎ−タンクの下に薄いエピタキシャル層を備
えた低インピーダンス基板上に作製されている場合に特
に有用である。多重ｎチャネルデバイスを提供し、多重
抵抗体でそれらを接続するこの進歩したｎチャネルデバ
イスの区分化において、電流はｎチャネルデバイス間で
均等化され、ＳＣＲへそれをトリガするためのより大き
な電流が得られる。
【００３４】図１２、図１３、そして図１５において、
それぞれ抵抗体を付加された４個のＦＥＴトランジスタ
がｎチャネルデバイスを区分化している。図６、図７、
そして図１６は、これも２個よりも多いＦＥＴ区分を備
えた実施例を表す２個のＦＥＴトランジスタ区分を示し
ている。
それぞれ抵抗体を付加された４個のＦＥＴトランジスタ
がｎチャネルデバイスを区分化している。図６、図７、
そして図１６は、これも２個よりも多いＦＥＴ区分を備
えた実施例を表す２個のＦＥＴトランジスタ区分を示し
ている。
【００３５】各抵抗体は、保護されるデバイスまたは回
路がバーンアウトしないようなレベルに電流値を制限す
るように設定された抵抗値が与えられている。使用され
るプロセスのために、経験則によって、ｎチャネルデバ
イスの幅１ミクロン当たりのＥＳＤ保護電圧は４ボルト
と定められる。従って、２５０ミクロンのｎチャネルは
約１キロボルトのＥＳＤを与える。経験則によると、電
流処理能力はｎチャネル幅１ミクロン当たりに約２．７
ミリアンペアである。従って、６０ミクロン幅のｎチャ
ネルは約１６２ミリアンペアの電流に制限されるべきで
ある。もちろん、熟練技術者が係わる特定のプロセスの
経験則はここに例示した値と適宜、置き換えられるべき
である。もし、ｎチャネルが５ボルトのスナップバック
電圧を有していれば、電流制限抵抗値は（オームの法則
によって）５ボルト割る１６２ミリアンペアで約３０オ
ームであるべきである。図２５の配置例において、抵抗
体はシリサイド化されたｎモートのｎ＋材料でつくられ
ており、それは長さ１００ミクロンで幅３−４ミクロン
である。いくつかの実施例では抵抗体の抵抗値は１０か
ら１００オームの範囲内にある。
路がバーンアウトしないようなレベルに電流値を制限す
るように設定された抵抗値が与えられている。使用され
るプロセスのために、経験則によって、ｎチャネルデバ
イスの幅１ミクロン当たりのＥＳＤ保護電圧は４ボルト
と定められる。従って、２５０ミクロンのｎチャネルは
約１キロボルトのＥＳＤを与える。経験則によると、電
流処理能力はｎチャネル幅１ミクロン当たりに約２．７
ミリアンペアである。従って、６０ミクロン幅のｎチャ
ネルは約１６２ミリアンペアの電流に制限されるべきで
ある。もちろん、熟練技術者が係わる特定のプロセスの
経験則はここに例示した値と適宜、置き換えられるべき
である。もし、ｎチャネルが５ボルトのスナップバック
電圧を有していれば、電流制限抵抗値は（オームの法則
によって）５ボルト割る１６２ミリアンペアで約３０オ
ームであるべきである。図２５の配置例において、抵抗
体はシリサイド化されたｎモートのｎ＋材料でつくられ
ており、それは長さ１００ミクロンで幅３−４ミクロン
である。いくつかの実施例では抵抗体の抵抗値は１０か
ら１００オームの範囲内にある。
【００３６】図６に戻って、抵抗Ｒ１０、Ｒ１１、Ｒ１
４は図示された物理的な構造に等価な抵抗値を表してお
り、またトランジスタＴ１０、Ｔ１１、Ｔ１２、Ｔ１３
は図示された物理的な構造によって形成されたトランジ
スタを表しており、図示された物理的な構造への付加物
ではないことに注意されたい。抵抗Ｒ１２、Ｒ１３が付
加的な物理的構造であって、例えば、これらに上の文節
の記述が関連する。これらの構造は例えば、ｎ＋形の抵
抗体である。
４は図示された物理的な構造に等価な抵抗値を表してお
り、またトランジスタＴ１０、Ｔ１１、Ｔ１２、Ｔ１３
は図示された物理的な構造によって形成されたトランジ
スタを表しており、図示された物理的な構造への付加物
ではないことに注意されたい。抵抗Ｒ１２、Ｒ１３が付
加的な物理的構造であって、例えば、これらに上の文節
の記述が関連する。これらの構造は例えば、ｎ＋形の抵
抗体である。
【００３７】図６において、等価抵抗Ｒ１０は等価抵抗
Ｒ１１と直列になっており、後者は更に抵抗体Ｒ１２と
抵抗体Ｒ１３の両方へつながれている。そして、図６に
おいて、ＮＭＯＳデバイスＮ１０とＮ１１はそれぞれゲ
ートと１つのｎ＋領域とをＶＳＳへつながれ、その他の
ｎ＋ソース／ドレイン領域は抵抗を通してｎ−タンク１
１１のｎ＋領域へつながれている。抵抗体Ｒ１２とＲ１
３とはボンドパッドＰＡＤへ直接には接続されていな
い。もし左側のＰＡＤがＶＳＳをアースとして正にザッ
プされると、ＦＥＴのＮ１０とＮ１１を横切って電圧が
上昇する。もしＦＥＴ Ｎ１０がＮ１１の前にＢＶＤＳ
Ｓブレークダウン状態になり、ＦＥＴ Ｎ１０の寄生Ｎ
ＰＮトランジスタＴ１２とがターンオンすると、ＦＥＴ
Ｎ１０が抵抗体Ｒ１３を流れる電流が抵抗体Ｒ１３の
両端に電圧降下を引き起こす。ＦＥＴ Ｎ１１両端の電
圧は有利なことに上昇を続け、それはＦＥＴ Ｎ１１の
寄生トランジスタＴ１３をターンオンするＢＶＤＳＳブ
レークダウン状態にまで至る。トランジスタＴ１２を通
って流れる電流は有利なことに、抵抗体Ｒ１３によって
制限され、それを損傷から保護する。トランジスタＴ１
３も同様に抵抗体Ｒ１２によって保護されている。
Ｒ１１と直列になっており、後者は更に抵抗体Ｒ１２と
抵抗体Ｒ１３の両方へつながれている。そして、図６に
おいて、ＮＭＯＳデバイスＮ１０とＮ１１はそれぞれゲ
ートと１つのｎ＋領域とをＶＳＳへつながれ、その他の
ｎ＋ソース／ドレイン領域は抵抗を通してｎ−タンク１
１１のｎ＋領域へつながれている。抵抗体Ｒ１２とＲ１
３とはボンドパッドＰＡＤへ直接には接続されていな
い。もし左側のＰＡＤがＶＳＳをアースとして正にザッ
プされると、ＦＥＴのＮ１０とＮ１１を横切って電圧が
上昇する。もしＦＥＴ Ｎ１０がＮ１１の前にＢＶＤＳ
Ｓブレークダウン状態になり、ＦＥＴ Ｎ１０の寄生Ｎ
ＰＮトランジスタＴ１２とがターンオンすると、ＦＥＴ
Ｎ１０が抵抗体Ｒ１３を流れる電流が抵抗体Ｒ１３の
両端に電圧降下を引き起こす。ＦＥＴ Ｎ１１両端の電
圧は有利なことに上昇を続け、それはＦＥＴ Ｎ１１の
寄生トランジスタＴ１３をターンオンするＢＶＤＳＳブ
レークダウン状態にまで至る。トランジスタＴ１２を通
って流れる電流は有利なことに、抵抗体Ｒ１３によって
制限され、それを損傷から保護する。トランジスタＴ１
３も同様に抵抗体Ｒ１２によって保護されている。
【００３８】図６において、抵抗体によって保護された
多重ＦＥＴ区分またはデバイスを使用することによって
ＳＣＲ２０をトリガするための付加的な電流が生成され
る。等価抵抗Ｒ１０を通る電流は等価抵抗Ｒ１０の両端
に電圧降下を引き起こす。これはＳＣＲ２０中のトラン
ジスタＴ１０のベースを順方向にバイアスし、それをタ
ーンオンさせる。寄生トランジスタＴ１２と寄生トラン
ジスタＴ１３を通る電流はトランジスタＴ１０によって
増幅され、電流のほとんどはトランジスタＴ１１のベー
スでもある基板へ流れる。基板は低抵抗であるので、等
価抵抗Ｒ１４の抵抗値は小さい。基板を順方向バイアス
させ、トランジスタＴ１１をターンオンさせるための電
圧降下を等価抵抗Ｒ１４の両端に生成するためには大き
な電流が必要である。抵抗Ｒ１２とＲ１３はトランジス
タＴ１２とＴ１３と共に有利なことに、トランジスタＴ
１１をターンオンさせる電圧降下を抵抗Ｒ１４中に生成
するための電流をＴ１０中に提供することができる。ト
ランジスタＴ１１がターンオンした時は、それはトラン
ジスタＴ１０のベースを駆動し、ＳＣＲをラッチアップ
させる。ＥＳＤ電流のほとんどは、広い接合エリアを有
し優れたＥＳＤ保護を提供するトランジスタＴ１０とト
ランジスタＴ１１とを通って流れる。２キロボルトにお
いて人体モデルのＥＳＤ電流は一例では１．３アンペア
のオーダになる。
多重ＦＥＴ区分またはデバイスを使用することによって
ＳＣＲ２０をトリガするための付加的な電流が生成され
る。等価抵抗Ｒ１０を通る電流は等価抵抗Ｒ１０の両端
に電圧降下を引き起こす。これはＳＣＲ２０中のトラン
ジスタＴ１０のベースを順方向にバイアスし、それをタ
ーンオンさせる。寄生トランジスタＴ１２と寄生トラン
ジスタＴ１３を通る電流はトランジスタＴ１０によって
増幅され、電流のほとんどはトランジスタＴ１１のベー
スでもある基板へ流れる。基板は低抵抗であるので、等
価抵抗Ｒ１４の抵抗値は小さい。基板を順方向バイアス
させ、トランジスタＴ１１をターンオンさせるための電
圧降下を等価抵抗Ｒ１４の両端に生成するためには大き
な電流が必要である。抵抗Ｒ１２とＲ１３はトランジス
タＴ１２とＴ１３と共に有利なことに、トランジスタＴ
１１をターンオンさせる電圧降下を抵抗Ｒ１４中に生成
するための電流をＴ１０中に提供することができる。ト
ランジスタＴ１１がターンオンした時は、それはトラン
ジスタＴ１０のベースを駆動し、ＳＣＲをラッチアップ
させる。ＥＳＤ電流のほとんどは、広い接合エリアを有
し優れたＥＳＤ保護を提供するトランジスタＴ１０とト
ランジスタＴ１１とを通って流れる。２キロボルトにお
いて人体モデルのＥＳＤ電流は一例では１．３アンペア
のオーダになる。
【００３９】図７はＮ２０とＮ２１のような多重ＮＭＯ
Ｓデバイスを備えたＳＣＲをトリガする別の方法を示し
ている。この場合、抵抗体Ｒ２１とＲ２２はＰＡＤとＮ
ＭＯＳデバイスＮ２０およびＮ２１との間に直接つなが
れている。もしパッドがＶＳＳをアースにして正にザッ
プされれば、抵抗体Ｒ２２と抵抗体Ｒ２１が電流を流
し、ＦＥＴのＮ２０とＮ２１を横切って電圧を上昇させ
る。もしＦＥＴ Ｎ２０がＮ２１の前にＢＶＤＳＳブレ
ークダウン状態になり、寄生トランジスタＴ２２がター
ンオンすると、抵抗体Ｒ２１を通る電流が抵抗体Ｒ２１
両端に電圧降下をもたらす。トランジスタＮ２１両端の
電圧は上昇を続け、これもＢＶＤＳＳブレークダウン状
態となって寄生トランジスタＴ２３をターンオンさせる
までに達する。トランジスタＴ２２を流れる電流は抵抗
体Ｒ２１によって制限されて、それを損傷から保護して
おり、またトランジスタＴ２３も抵抗体Ｒ２２によって
保護されている。ＦＥＴのＮ２０とＮ２１がＢＶＤＳＳ
ブレークダウン状態になると、電流が基板中へ注入され
る。基板中へ基板を順方向バイアスするのに十分な電流
が流れると、トランジスタＴ２１はターンオンする。ト
ランジスタＴ２１はトランジスタＴ２０のベースを駆動
する。この電流はトランジスタＴ２０によって増幅さ
れ、ほとんどの電流は基板へ向かい、基板を順方向バイ
アスし、トランジスタＴ２１のベースを駆動する。この
結果、ＳＣＲ３０はラッチアップする。抵抗体によって
保護された多重区分ＦＥＴデバイスを使用することによ
って、ＳＣＲ３０をトリガする付加的な電流がこのよう
に生成できる。
Ｓデバイスを備えたＳＣＲをトリガする別の方法を示し
ている。この場合、抵抗体Ｒ２１とＲ２２はＰＡＤとＮ
ＭＯＳデバイスＮ２０およびＮ２１との間に直接つなが
れている。もしパッドがＶＳＳをアースにして正にザッ
プされれば、抵抗体Ｒ２２と抵抗体Ｒ２１が電流を流
し、ＦＥＴのＮ２０とＮ２１を横切って電圧を上昇させ
る。もしＦＥＴ Ｎ２０がＮ２１の前にＢＶＤＳＳブレ
ークダウン状態になり、寄生トランジスタＴ２２がター
ンオンすると、抵抗体Ｒ２１を通る電流が抵抗体Ｒ２１
両端に電圧降下をもたらす。トランジスタＮ２１両端の
電圧は上昇を続け、これもＢＶＤＳＳブレークダウン状
態となって寄生トランジスタＴ２３をターンオンさせる
までに達する。トランジスタＴ２２を流れる電流は抵抗
体Ｒ２１によって制限されて、それを損傷から保護して
おり、またトランジスタＴ２３も抵抗体Ｒ２２によって
保護されている。ＦＥＴのＮ２０とＮ２１がＢＶＤＳＳ
ブレークダウン状態になると、電流が基板中へ注入され
る。基板中へ基板を順方向バイアスするのに十分な電流
が流れると、トランジスタＴ２１はターンオンする。ト
ランジスタＴ２１はトランジスタＴ２０のベースを駆動
する。この電流はトランジスタＴ２０によって増幅さ
れ、ほとんどの電流は基板へ向かい、基板を順方向バイ
アスし、トランジスタＴ２１のベースを駆動する。この
結果、ＳＣＲ３０はラッチアップする。抵抗体によって
保護された多重区分ＦＥＴデバイスを使用することによ
って、ＳＣＲ３０をトリガする付加的な電流がこのよう
に生成できる。
【００４０】基板は図７の抵抗要素Ｒ２３、Ｒ２４、Ｒ
２５、Ｒ２６、Ｒ２７の回路網でモデル化される。（抵
抗体Ｒ２０とトランジスタＴ２０およびＴ２１も回路モ
デル要素である。）寄生トランジスタＴ２２はトランジ
スタＴ２１のベースを順方向にバイアスするのに寄生ト
ランジスタＴ２３よりも大きい電流を提供する。これは
トランジスタＴ２３が遠く離れており、トランジスタＴ
２３からトランジスタＴ２１のベースへ流れる電流の方
が割合として少ないからである。トランジスタＴ２３の
電流の多くはＶＳＳへ集められる。最良の結果を得るた
めには、ＦＥＴのＮ２０とＮ２１がタンク１２１の近く
に位置して、ＥＳＤ事象が発生した場合にトランジスタ
Ｔ２１にトランジスタＴ２２とＴ２３から電気的な相互
作用が発生するようにするのがよい。
２５、Ｒ２６、Ｒ２７の回路網でモデル化される。（抵
抗体Ｒ２０とトランジスタＴ２０およびＴ２１も回路モ
デル要素である。）寄生トランジスタＴ２２はトランジ
スタＴ２１のベースを順方向にバイアスするのに寄生ト
ランジスタＴ２３よりも大きい電流を提供する。これは
トランジスタＴ２３が遠く離れており、トランジスタＴ
２３からトランジスタＴ２１のベースへ流れる電流の方
が割合として少ないからである。トランジスタＴ２３の
電流の多くはＶＳＳへ集められる。最良の結果を得るた
めには、ＦＥＴのＮ２０とＮ２１がタンク１２１の近く
に位置して、ＥＳＤ事象が発生した場合にトランジスタ
Ｔ２１にトランジスタＴ２２とＴ２３から電気的な相互
作用が発生するようにするのがよい。
【００４１】以降の図面を順に参照する前に図２１を見
ると、ＮＭＯＳデバイスＮ３０の平面図または配置図が
示されており、それの寄生ＮＰＮトランジスタＴ３０の
ベースがＳＣＲ４０のＮＰＮトランジスタＴ３１のベー
スに接触している。この配置は動作上は図７と同様であ
る。この結果、トランジスタＴ３０は静電的放電事象が
発生すると、より効率的にＳＣＲをトリガする。１つの
実施例におけるトランジスタＮ３０は出力バッファ装置
であり、別の実施例では静電的放電事象から集積回路を
保護するようにＳＣＲをトリガするために設けられた専
用のＮＭＯＳトランジスタである。
ると、ＮＭＯＳデバイスＮ３０の平面図または配置図が
示されており、それの寄生ＮＰＮトランジスタＴ３０の
ベースがＳＣＲ４０のＮＰＮトランジスタＴ３１のベー
スに接触している。この配置は動作上は図７と同様であ
る。この結果、トランジスタＴ３０は静電的放電事象が
発生すると、より効率的にＳＣＲをトリガする。１つの
実施例におけるトランジスタＮ３０は出力バッファ装置
であり、別の実施例では静電的放電事象から集積回路を
保護するようにＳＣＲをトリガするために設けられた専
用のＮＭＯＳトランジスタである。
【００４２】１つの実施例では、抵抗体によって保護さ
れた多重ＭＯＳデバイスは、ＳＣＲをトリガするために
使用される区分化された１つの出力バッファＦＥＴデバ
イスである。この回路は、ＦＥＴのＮ２０とＮ２１がＶ
ＳＳの代わりに信号ラインへつながれていることを除い
て、図７と同じである。このように、進歩したＭＯＳ出
力バッファは出力バッファとしてもまたＳＣＲのトリガ
手段としても機能する。このことは、さもなければＳＣ
Ｒをトリガするために必要な専用のＮＭＯＳデバイスを
省くことができるために、表面積を節約できることにつ
ながる。
れた多重ＭＯＳデバイスは、ＳＣＲをトリガするために
使用される区分化された１つの出力バッファＦＥＴデバ
イスである。この回路は、ＦＥＴのＮ２０とＮ２１がＶ
ＳＳの代わりに信号ラインへつながれていることを除い
て、図７と同じである。このように、進歩したＭＯＳ出
力バッファは出力バッファとしてもまたＳＣＲのトリガ
手段としても機能する。このことは、さもなければＳＣ
Ｒをトリガするために必要な専用のＮＭＯＳデバイスを
省くことができるために、表面積を節約できることにつ
ながる。
【００４３】ここに述べた改善のこれ以上の説明と、こ
れ以外の実施例について次に述べる。図９ａと図９ｂに
おいて、多重電源を備えたデバイス用に、ＤＶＤＤから
ＬＶＤＤへそれぞれ１つのトランジスタまたはダイオー
ドがつながれている。ＤＶＤＤからＬＶＤＤへダイオー
ドがつながれることによって、図２の出力バッファのＥ
ＳＤ試験の成績は１．５キロボルトから３．５キロボル
トへと改善された。
れ以外の実施例について次に述べる。図９ａと図９ｂに
おいて、多重電源を備えたデバイス用に、ＤＶＤＤから
ＬＶＤＤへそれぞれ１つのトランジスタまたはダイオー
ドがつながれている。ＤＶＤＤからＬＶＤＤへダイオー
ドがつながれることによって、図２の出力バッファのＥ
ＳＤ試験の成績は１．５キロボルトから３．５キロボル
トへと改善された。
【００４４】図１０と図１１においてそれぞれ、ＶＳＳ
がＶＤＤよりもより正になる時に順方向バイアスされる
ようにダイオードまたはトランジスタがＶＳＳからＶＤ
Ｄへ接続される。これはＶＳＳがＶＤＤをアースとして
正にザップされた時にＶＤＤとＶＳＳの間の論理回路を
保護する。
がＶＤＤよりもより正になる時に順方向バイアスされる
ようにダイオードまたはトランジスタがＶＳＳからＶＤ
Ｄへ接続される。これはＶＳＳがＶＤＤをアースとして
正にザップされた時にＶＤＤとＶＳＳの間の論理回路を
保護する。
【００４５】図１２−図１６において、ＳＣＲをトリガ
するために多重ＭＯＳデバイス（おのおの抵抗体によっ
て保護されている）が使用されている。ＳＣＲは低イン
ピーダンスの基板を有するデバイス上ではトリガするの
が困難である。これらの回路はＥＳＤ保護のためにＳＣ
Ｒをトリガするための進歩した構造と方法とを有利に提
供する。このことは低抵抗基板を有するＣＭＯＳデバイ
スに対して特に有用である。
するために多重ＭＯＳデバイス（おのおの抵抗体によっ
て保護されている）が使用されている。ＳＣＲは低イン
ピーダンスの基板を有するデバイス上ではトリガするの
が困難である。これらの回路はＥＳＤ保護のためにＳＣ
Ｒをトリガするための進歩した構造と方法とを有利に提
供する。このことは低抵抗基板を有するＣＭＯＳデバイ
スに対して特に有用である。
【００４６】図１２は図６の構造を電気的模式図で示し
ており、合計４個のＦＥＴ区分と各区分毎の抵抗体を示
している。
ており、合計４個のＦＥＴ区分と各区分毎の抵抗体を示
している。
【００４７】図１３は、エミッタをＥＳＤ保護されたパ
ッドへつながれたトランジスタＴ１５を含む実施例を示
している。１個のＦＥＴが４個のデバイスに区分化さ
れ、各々の抵抗体がトランジスタＴ１５のベースへつな
がれている。トランジスタＴ１５のコレクタは基板ＳＵ
ＢへＥＳＤ電流を供給する。
ッドへつながれたトランジスタＴ１５を含む実施例を示
している。１個のＦＥＴが４個のデバイスに区分化さ
れ、各々の抵抗体がトランジスタＴ１５のベースへつな
がれている。トランジスタＴ１５のコレクタは基板ＳＵ
ＢへＥＳＤ電流を供給する。
【００４８】図１４は図６の一部分を示し、タンク１１
１が抵抗体Ｒ１３によってＦＥＴＮ１０へつながれてい
る。等価抵抗Ｒ１０を備えた等価トランジスタＴ１０と
Ｔ１１によって構成されるＳＣＲがＰＡＤとＶＳＳとの
間につながれている。
１が抵抗体Ｒ１３によってＦＥＴＮ１０へつながれてい
る。等価抵抗Ｒ１０を備えた等価トランジスタＴ１０と
Ｔ１１によって構成されるＳＣＲがＰＡＤとＶＳＳとの
間につながれている。
【００４９】図１５は図７の構造を簡略化した形で示し
ているが、合計４個のＦＥＴ区分と各区分への抵抗体を
備えている。これらの抵抗体は保護されたＰＡＤへつな
がれている。トランジスタＴ２０とＴ２１によるＳＣＲ
３０が等価抵抗Ｒを省いて示されている。図１６は図７
の断面を簡略化して示しており、図１６は図１５に関連
している。
ているが、合計４個のＦＥＴ区分と各区分への抵抗体を
備えている。これらの抵抗体は保護されたＰＡＤへつな
がれている。トランジスタＴ２０とＴ２１によるＳＣＲ
３０が等価抵抗Ｒを省いて示されている。図１６は図７
の断面を簡略化して示しており、図１６は図１５に関連
している。
【００５０】図１７と図１８において、カスケード接続
されたバイポーラデバイスＴ１とＴ２はＥＳＤ保護のた
めにＭＯＳデバイスによって駆動される。パッドが正に
ザップされると、ｎチャネルデバイスの両端で電圧が上
昇する。それは例えば１０ボルト付近でブレークダウン
する。ｎチャネルデバイスはそれ自身では優れたＥＳＤ
保護を提供するのに十分な電流を取り扱うことができな
いので、電流増幅によってより優れたＥＳＤ保護を実現
するために、それはカスケード接続されたバイポーラデ
バイスへつながれる。
されたバイポーラデバイスＴ１とＴ２はＥＳＤ保護のた
めにＭＯＳデバイスによって駆動される。パッドが正に
ザップされると、ｎチャネルデバイスの両端で電圧が上
昇する。それは例えば１０ボルト付近でブレークダウン
する。ｎチャネルデバイスはそれ自身では優れたＥＳＤ
保護を提供するのに十分な電流を取り扱うことができな
いので、電流増幅によってより優れたＥＳＤ保護を実現
するために、それはカスケード接続されたバイポーラデ
バイスへつながれる。
【００５１】図１８は２個のｎ−ウエル（ｗｅｌｌ）１
３１と１３３を示す。ウエル１３１はｎ＋およびｐ＋領
域１４１および１４３においてＰＡＤへつながってい
る。金属Ｍがウエル１３１中のｎ＋領域１４５を、ウエ
ル１３３中のｎ＋およびｐ＋領域１４７および１４９へ
つないでいる。ｎ＋領域１５１はウエル１３３の境界を
横切ってＦＥＴ Ｎとつながっている。ＶＳＳ基板接続
が、基板への接続のためのｐ＋領域１５５と同様に、Ｆ
ＥＴ Ｎのゲートおよびｎ＋領域１５３へ形成される。
このようにして、複数個のＥＳＤ保護トランジスタの各
々に対して、ウエルがカスケード接続される。
３１と１３３を示す。ウエル１３１はｎ＋およびｐ＋領
域１４１および１４３においてＰＡＤへつながってい
る。金属Ｍがウエル１３１中のｎ＋領域１４５を、ウエ
ル１３３中のｎ＋およびｐ＋領域１４７および１４９へ
つないでいる。ｎ＋領域１５１はウエル１３３の境界を
横切ってＦＥＴ Ｎとつながっている。ＶＳＳ基板接続
が、基板への接続のためのｐ＋領域１５５と同様に、Ｆ
ＥＴ Ｎのゲートおよびｎ＋領域１５３へ形成される。
このようにして、複数個のＥＳＤ保護トランジスタの各
々に対して、ウエルがカスケード接続される。
【００５２】技術的な特長は、この回路がＥＳＤ電流を
基板電源（例えば、ＶＳＳからの供給電源を導くための
要素としての基板）へ分流する経路を提供し、入力また
は出力ＭＯＳデバイスを保護するということである。
基板電源（例えば、ＶＳＳからの供給電源を導くための
要素としての基板）へ分流する経路を提供し、入力また
は出力ＭＯＳデバイスを保護するということである。
【００５３】別の技術的な特長は、実施例の少なくとも
いくつかはＭＯＳデバイスを用いてそれの寄生横形バイ
ポーラＮＰＮまたはＰＮＰトランジスタをトリガして、
カスケード接続されたバイポーラトランジスタを通して
この電流を増幅する方法と構造とを提供するということ
である。この電圧はクランプされて、入力、出力、また
は内部論理回路を保護し、電流のほとんどはカスケード
接続されたバイポーラデバイスを通って流れる。
いくつかはＭＯＳデバイスを用いてそれの寄生横形バイ
ポーラＮＰＮまたはＰＮＰトランジスタをトリガして、
カスケード接続されたバイポーラトランジスタを通して
この電流を増幅する方法と構造とを提供するということ
である。この電圧はクランプされて、入力、出力、また
は内部論理回路を保護し、電流のほとんどはカスケード
接続されたバイポーラデバイスを通って流れる。
【００５４】図１９は更に多重ＶＤＤを備えたチップ上
の出力／入力のＥＳＤ保護について示している。図１９
において、もしＤＶＳＳがアースにあって出力パッドが
ザップＺ６によって正にザップされると、ＤＶＤＤはア
ース電位でスタートして正に立ち上がる。ＤＶＤＤとＤ
ＶＳＳの両端に電圧が供給され、ある量の電流Ｉ（１）
が内部論理回路を通って流れる。Ｔ２のようなトランジ
スタまたはダイオードが汚れたＶＤＤ（ＤＶＤＤ）と論
理的ＶＤＤ（ＬＶＤＤ）との間に置かれ、瞬間的な内部
回路電流Ｉ（２）が増幅される。両トランジスタは約４
の利得を持ち、カスケード接続された場合にはそれらは
論理的ＶＤＤまでに１６の利得を提供することになる。
このように、効率的なＥＳＤ特性のために必要な電流は
より少なくなる。１つの例では、トランジスタＴ２の代
わりのダイオードでＥＳＤが１．５から３．５キロボル
トへ増大した。この例でダイオードをトランジスタＴ２
で置き換えればＥＳＤは８キロボルト付近まで増大す
る。この改善は一般的にプロセッサやその他の集積回路
へ適用できる。図１９の回路はまたＩＣの容量を容量Ｃ
１とＣ２でモデル化している。Ｃ１とＣ２は、これらの
コンデンサを充電するのに電流を必要とするため、付加
的なＥＳＤ効果をもたらす。
の出力／入力のＥＳＤ保護について示している。図１９
において、もしＤＶＳＳがアースにあって出力パッドが
ザップＺ６によって正にザップされると、ＤＶＤＤはア
ース電位でスタートして正に立ち上がる。ＤＶＤＤとＤ
ＶＳＳの両端に電圧が供給され、ある量の電流Ｉ（１）
が内部論理回路を通って流れる。Ｔ２のようなトランジ
スタまたはダイオードが汚れたＶＤＤ（ＤＶＤＤ）と論
理的ＶＤＤ（ＬＶＤＤ）との間に置かれ、瞬間的な内部
回路電流Ｉ（２）が増幅される。両トランジスタは約４
の利得を持ち、カスケード接続された場合にはそれらは
論理的ＶＤＤまでに１６の利得を提供することになる。
このように、効率的なＥＳＤ特性のために必要な電流は
より少なくなる。１つの例では、トランジスタＴ２の代
わりのダイオードでＥＳＤが１．５から３．５キロボル
トへ増大した。この例でダイオードをトランジスタＴ２
で置き換えればＥＳＤは８キロボルト付近まで増大す
る。この改善は一般的にプロセッサやその他の集積回路
へ適用できる。図１９の回路はまたＩＣの容量を容量Ｃ
１とＣ２でモデル化している。Ｃ１とＣ２は、これらの
コンデンサを充電するのに電流を必要とするため、付加
的なＥＳＤ効果をもたらす。
【００５５】ダイオードＤ２（図１）がＶＳＳとＶＤＤ
の間に置かれ、もしＶＳＳがＶＤＤよりも正になるとこ
のダイオードは順方向バイアスされてＥＳＤ保護を提供
する。チップ上に１つだけＶＳＳがあってそれが基板へ
つながれている時には、通常ＶＳＳからＶＤＤへ寄生ダ
イオードが生ずる。基板へつながれていない汚れたＶＳ
Ｓを有するデバイスもまた、ＥＳＤの発生時に内部論理
回路への損傷を防止するように改善される。
の間に置かれ、もしＶＳＳがＶＤＤよりも正になるとこ
のダイオードは順方向バイアスされてＥＳＤ保護を提供
する。チップ上に１つだけＶＳＳがあってそれが基板へ
つながれている時には、通常ＶＳＳからＶＤＤへ寄生ダ
イオードが生ずる。基板へつながれていない汚れたＶＳ
Ｓを有するデバイスもまた、ＥＳＤの発生時に内部論理
回路への損傷を防止するように改善される。
【００５６】多重電源を備えた大型のチップに対して
は、図１９のｎチャネル出力デバイスのＢＶＤＳＳブレ
ークダウン電圧へ到達することなく、電源パッドを通し
てＥＳＤ電流を有利に分流させることが可能である。
は、図１９のｎチャネル出力デバイスのＢＶＤＳＳブレ
ークダウン電圧へ到達することなく、電源パッドを通し
てＥＳＤ電流を有利に分流させることが可能である。
【００５７】ＥＳＤ試験の前には、ＬＶＤＤとＤＶＤＤ
は基板漏れ電流のために最初は０ボルトにある。出力パ
ッドがＤＶＳＳをアースにしてＺ６によって正にザップ
された時には、ＦＥＴ Ｐ１の寄生トランジスタＴ１が
ターンオンし、ＤＶＤＤを立ち上げ、ｐチャネルＦＥＴ
Ｐ１を保護する。出力バッファの１つの例では、この
トランジスタ（Ｔ１）は約４の利得を有し、電流の７５
％が基板へ流れ、残りの２５％はＤＶＤＤへ流れる。ｎ
チャネル出力デバイスＮ１のＢＶＤＳＳブレークダウン
が１０ボルトであれば、ＤＶＤＤ上の電圧はＢＶＤＳＳ
ブレークダウンの前に１０ボルトからダイオードの電圧
降下を差し引いた電圧に達する。電流Ｉ（１）はこの回
路の初期の立ち上げ時のＤＶＤＤからＤＶＳＳへの電流
（ノードのスイッチング、浮遊入力によって生成される
直流電流、初期化されないための考え得るバスの衝突）
であり、電流Ｉ（２）は初期の立ち上げ時のＬＶＤＤか
らＬＶＳＳへの電流である。電流Ｉ（１）はトランジス
タＴ１によって４倍され、また電流Ｉ（２）はトランジ
スタＴ２とカスケード接続されたトランジスタＴ１によ
って１６倍される。
は基板漏れ電流のために最初は０ボルトにある。出力パ
ッドがＤＶＳＳをアースにしてＺ６によって正にザップ
された時には、ＦＥＴ Ｐ１の寄生トランジスタＴ１が
ターンオンし、ＤＶＤＤを立ち上げ、ｐチャネルＦＥＴ
Ｐ１を保護する。出力バッファの１つの例では、この
トランジスタ（Ｔ１）は約４の利得を有し、電流の７５
％が基板へ流れ、残りの２５％はＤＶＤＤへ流れる。ｎ
チャネル出力デバイスＮ１のＢＶＤＳＳブレークダウン
が１０ボルトであれば、ＤＶＤＤ上の電圧はＢＶＤＳＳ
ブレークダウンの前に１０ボルトからダイオードの電圧
降下を差し引いた電圧に達する。電流Ｉ（１）はこの回
路の初期の立ち上げ時のＤＶＤＤからＤＶＳＳへの電流
（ノードのスイッチング、浮遊入力によって生成される
直流電流、初期化されないための考え得るバスの衝突）
であり、電流Ｉ（２）は初期の立ち上げ時のＬＶＤＤか
らＬＶＳＳへの電流である。電流Ｉ（１）はトランジス
タＴ１によって４倍され、また電流Ｉ（２）はトランジ
スタＴ２とカスケード接続されたトランジスタＴ１によ
って１６倍される。
【００５８】人体ＥＳＤ試験のために、１００ｐＦのコ
ンデンサが１５００オームの抵抗体を通して放電され
た。２キロボルトのＥＳＤ試験の間のピーク電流は１．
３Ａであった。もし、電流Ｉ（１）が少なくとも３２５
ｍＡであれば、トランジスタＴ１は４倍に増幅してその
ピーク電流を通過させる。更に、もし電流Ｉ（２）が立
ち上げ時に８１ｍＡよりも大きければ、トランジスタＴ
１とＴ２は１６倍に増幅してそのピーク電流を首尾良く
通過させる。このように、出力バッファは、ｎチャネル
出力デバイスＮ１がＢＶＤＳＳブレークダウン電圧に到
達することなしに２キロボルトを通過させる。電流Ｉ
（２）に対してより大きい利得を与えるために別のトラ
ンジスタをトランジスタＴ２にカスケード接続すること
もできる。
ンデンサが１５００オームの抵抗体を通して放電され
た。２キロボルトのＥＳＤ試験の間のピーク電流は１．
３Ａであった。もし、電流Ｉ（１）が少なくとも３２５
ｍＡであれば、トランジスタＴ１は４倍に増幅してその
ピーク電流を通過させる。更に、もし電流Ｉ（２）が立
ち上げ時に８１ｍＡよりも大きければ、トランジスタＴ
１とＴ２は１６倍に増幅してそのピーク電流を首尾良く
通過させる。このように、出力バッファは、ｎチャネル
出力デバイスＮ１がＢＶＤＳＳブレークダウン電圧に到
達することなしに２キロボルトを通過させる。電流Ｉ
（２）に対してより大きい利得を与えるために別のトラ
ンジスタをトランジスタＴ２にカスケード接続すること
もできる。
【００５９】２キロボルトのＥＳＤ保護のためのおよそ
の値を次に示す。各々の値は互いに独立である。 Ｉ（１） ８ボルトで３２５ｍＡ（ＤＶＤＤからＤＶＳ
Ｓへ） Ｉ（２） ６ボルトで ８１ｍＡ（ＬＶＤＤからＬＶＳ
Ｓへ） Ｃ１ ８ボルトで６，３００ｐＦ（ＤＶＤＤからＤ
ＶＳＳへ） Ｃ２ ６ボルトで２，１００ｐＦ（ＬＶＤＤからＬ
ＶＳＳへ）
の値を次に示す。各々の値は互いに独立である。 Ｉ（１） ８ボルトで３２５ｍＡ（ＤＶＤＤからＤＶＳ
Ｓへ） Ｉ（２） ６ボルトで ８１ｍＡ（ＬＶＤＤからＬＶＳ
Ｓへ） Ｃ１ ８ボルトで６，３００ｐＦ（ＤＶＤＤからＤ
ＶＳＳへ） Ｃ２ ６ボルトで２，１００ｐＦ（ＬＶＤＤからＬ
ＶＳＳへ）
【００６０】図２０において、ｐチャネルＦＥＴ Ｐ１
はそれのタンクの境界にｎ＋領域を追加して、それらを
ＤＶＤＤへ接続して、トランジスタＴ１を形成すること
によって改善を図られている。これらはＤＶＤＤをＴ２
ウエル中のｐ＋領域へつなぎ、またＬＶＤＤをＴ２ウエ
ル中のｎ＋領域へつなぐことによって、別のトランジス
タＴ２へカスケード接続されている。トランジスタＴ２
は図２０中の低インピーダンスの基板接続Ｇでガードリ
ング保護されており、もしＤＶＤＤがＬＶＤＤよりも正
になった時には基板電流を集めるようになっている。
はそれのタンクの境界にｎ＋領域を追加して、それらを
ＤＶＤＤへ接続して、トランジスタＴ１を形成すること
によって改善を図られている。これらはＤＶＤＤをＴ２
ウエル中のｐ＋領域へつなぎ、またＬＶＤＤをＴ２ウエ
ル中のｎ＋領域へつなぐことによって、別のトランジス
タＴ２へカスケード接続されている。トランジスタＴ２
は図２０中の低インピーダンスの基板接続Ｇでガードリ
ング保護されており、もしＤＶＤＤがＬＶＤＤよりも正
になった時には基板電流を集めるようになっている。
【００６１】各種の実施例の重要な特長のいくつかは次
のようなものである：入力または出力バッファのＥＳＤ
保護のための、あるいはＶＤＤ１とＶＳＳ１との間につ
ながれた回路を保護するためのトランジスタ、またはダ
イオード、またはカスケード接続されたトランジスタが
ＶＤＤ１からＶＤＤ２へつながれる。トランジスタは入
力または出力パッドからＶＤＤへカスケード接続される
のが有利である。ＶＳＳがＶＤＤよりも正になった時に
導通するダイオードまたはトランジスタが、ＶＤＤとＶ
ＳＳとの間につながれた回路をＥＳＤから保護するため
に設けられている。これは多重ＶＳＳまたは浮遊基板を
備えた回路に対して特に有用である。ＳＣＲをトリガす
るために多重ＭＯＳデバイス（各々抵抗体で保護されて
いる）が使用される。出力バッファは区分化されて、出
力バッファＥＳＤ保護のためにＳＣＲをトリガするよう
に抵抗体によって保護されている。入力または出力バッ
ファのＥＳＤ保護のために、あるいはＶＤＤ１とＶＳＳ
１との間につながれている回路を保護するためには、Ｍ
ＯＳデバイス区分のソースをＳＣＲ（図６）中のバイポ
ーラデバイスのベースへ接続するためのＭＯＳトリガ要
素と抵抗とを備えたＳＣＲを設けることが有利である。
カスケード接続されたバイポーラデバイスは、入力、出
力、あるいはＶＤＤとＶＳＳとの間につながれた回路を
ＥＳＤ保護するためのＭＯＳデバイス（図５）によって
駆動される。
のようなものである：入力または出力バッファのＥＳＤ
保護のための、あるいはＶＤＤ１とＶＳＳ１との間につ
ながれた回路を保護するためのトランジスタ、またはダ
イオード、またはカスケード接続されたトランジスタが
ＶＤＤ１からＶＤＤ２へつながれる。トランジスタは入
力または出力パッドからＶＤＤへカスケード接続される
のが有利である。ＶＳＳがＶＤＤよりも正になった時に
導通するダイオードまたはトランジスタが、ＶＤＤとＶ
ＳＳとの間につながれた回路をＥＳＤから保護するため
に設けられている。これは多重ＶＳＳまたは浮遊基板を
備えた回路に対して特に有用である。ＳＣＲをトリガす
るために多重ＭＯＳデバイス（各々抵抗体で保護されて
いる）が使用される。出力バッファは区分化されて、出
力バッファＥＳＤ保護のためにＳＣＲをトリガするよう
に抵抗体によって保護されている。入力または出力バッ
ファのＥＳＤ保護のために、あるいはＶＤＤ１とＶＳＳ
１との間につながれている回路を保護するためには、Ｍ
ＯＳデバイス区分のソースをＳＣＲ（図６）中のバイポ
ーラデバイスのベースへ接続するためのＭＯＳトリガ要
素と抵抗とを備えたＳＣＲを設けることが有利である。
カスケード接続されたバイポーラデバイスは、入力、出
力、あるいはＶＤＤとＶＳＳとの間につながれた回路を
ＥＳＤ保護するためのＭＯＳデバイス（図５）によって
駆動される。
【００６２】各種の実施例における配置について次に説
明する。図２２では、ｎチャネルＦＥＴ２１１がそれぞ
れ内部チャネルを備えたｎ形材料の２１個の列（２２
０．１）（２２０．２）、（２２０．３）、．．．、
（２２０．２１）を有しており、それらの内部チャネル
の上には曲がりくねった多結晶シリコンのゲート２２５
が設けられている。ゲート２２５は２２７、２２８、や
２２９のようなバーで接続された２０個の列を有してい
る。第１レベル金属の並列接続バー２３１は列（２２
０．２）、（２２０．４）、．．．（２２０．２０）を
互いにつないでいる。省略記号のドットはこの構造中の
繰り返しを意味し、これは図面の分かりやすさのためで
ある。約２．７ミクロンという狭い分離間隔ＤがこのＦ
ＥＴの列をｎ−タンク２４１から分離している。ｎ−タ
ンク２４１中にはｐ＋領域２４３があり、更にＦＥＴ２
１１に接近してｎ＋領域２４５がｎ−タンク２４１中に
ある。第１レベル金属２６１がタンク２４１中の複数個
の領域をＥＳＤ保護されるべきボンドパッドへ接続す
る。ＦＥＴ２１１はＶＳＳへつながれた奇数番目の列
（２２０．１）、（２２０．３）、．．．と、出力パッ
ドへつながれた偶数番目の列（２２０．２）、（２２
０．４）、．．．とを有するバッファＦＥＴであること
が有利である。
明する。図２２では、ｎチャネルＦＥＴ２１１がそれぞ
れ内部チャネルを備えたｎ形材料の２１個の列（２２
０．１）（２２０．２）、（２２０．３）、．．．、
（２２０．２１）を有しており、それらの内部チャネル
の上には曲がりくねった多結晶シリコンのゲート２２５
が設けられている。ゲート２２５は２２７、２２８、や
２２９のようなバーで接続された２０個の列を有してい
る。第１レベル金属の並列接続バー２３１は列（２２
０．２）、（２２０．４）、．．．（２２０．２０）を
互いにつないでいる。省略記号のドットはこの構造中の
繰り返しを意味し、これは図面の分かりやすさのためで
ある。約２．７ミクロンという狭い分離間隔ＤがこのＦ
ＥＴの列をｎ−タンク２４１から分離している。ｎ−タ
ンク２４１中にはｐ＋領域２４３があり、更にＦＥＴ２
１１に接近してｎ＋領域２４５がｎ−タンク２４１中に
ある。第１レベル金属２６１がタンク２４１中の複数個
の領域をＥＳＤ保護されるべきボンドパッドへ接続す
る。ＦＥＴ２１１はＶＳＳへつながれた奇数番目の列
（２２０．１）、（２２０．３）、．．．と、出力パッ
ドへつながれた偶数番目の列（２２０．２）、（２２
０．４）、．．．とを有するバッファＦＥＴであること
が有利である。
【００６３】ｎ−タンク２４１はＦＥＴ２１１の各列の
基盤部分に隣接した位置で図２２を横切って延びてい
る。軸２５１に関する左右対称が、ＦＥＴ２１１、ｎ−
タンク２４１、ｐ＋領域２４３、そしてｎ＋領域２４５
で構成される構造全体によって示されている。左右対
称、ＦＥＴ２１１の区分化、そしてＦＥＴ２１１とｎ−
タンク２４１との近接性のこれらすべては、金属２６１
へつながれたパッドのための効果的なＥＳＤ保護に有利
に寄与する。特に指摘しておくが、図６および図７の抵
抗Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２の型のどのような抵
抗もＦＥＴ２１１と金属２６１との間に不必要である。
ｎ−タンク２４１と領域２４３および２４５はＦＥＴ２
１１と共にＥＳＤ保護のためのＳＣＲ動作を提供する。
図２１に示したように、距離Ｄを通っての相互作用はＳ
ＣＲの等価トランジスタとＦＥＴ２１１の各ゲート列中
の寄生トランジスタのベース間とを接続する。更に、距
離Ｄという近接性は、ｎ−タンク２４１に接触する基板
から、区分化されたＦＥＴの奇数番目の列のＶＳＳに接
触する基板への低抵抗接続を提供し、そのためＳＣＲ中
のバイポーラトランジスタは図２１に関連して述べたよ
うに、ＦＥＴの寄生バイポーラトランジスタへ結合され
る。距離Ｄはこの機能を果たす任意の距離でよく、この
距離はいくつかの実施例では５ミクロン以下である。
基盤部分に隣接した位置で図２２を横切って延びてい
る。軸２５１に関する左右対称が、ＦＥＴ２１１、ｎ−
タンク２４１、ｐ＋領域２４３、そしてｎ＋領域２４５
で構成される構造全体によって示されている。左右対
称、ＦＥＴ２１１の区分化、そしてＦＥＴ２１１とｎ−
タンク２４１との近接性のこれらすべては、金属２６１
へつながれたパッドのための効果的なＥＳＤ保護に有利
に寄与する。特に指摘しておくが、図６および図７の抵
抗Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２の型のどのような抵
抗もＦＥＴ２１１と金属２６１との間に不必要である。
ｎ−タンク２４１と領域２４３および２４５はＦＥＴ２
１１と共にＥＳＤ保護のためのＳＣＲ動作を提供する。
図２１に示したように、距離Ｄを通っての相互作用はＳ
ＣＲの等価トランジスタとＦＥＴ２１１の各ゲート列中
の寄生トランジスタのベース間とを接続する。更に、距
離Ｄという近接性は、ｎ−タンク２４１に接触する基板
から、区分化されたＦＥＴの奇数番目の列のＶＳＳに接
触する基板への低抵抗接続を提供し、そのためＳＣＲ中
のバイポーラトランジスタは図２１に関連して述べたよ
うに、ＦＥＴの寄生バイポーラトランジスタへ結合され
る。距離Ｄはこの機能を果たす任意の距離でよく、この
距離はいくつかの実施例では５ミクロン以下である。
【００６４】図２３において、図７の回路の配置の図７
に示された断面を示す切断ライン７−−７が示されてい
る。金属３１５へＰＡＤが接続されている。ｎ−タンク
１２１は、小さい四角で示された数多くのコンタクトに
よって金属３１５へつながれたｎ＋領域３１１とｐ＋領
域３１３とを有している。金属３１７と３１９のアーム
がＬ字型に延びて４個のｎ＋抵抗体Ｒ２１、Ｒ２２、Ｒ
２３、Ｒ２４へコンタクトしている。これらの抵抗体は
ｎ＋拡散またはｎモートの同一直線上のストライプ（ｓ
ｔｒｉｐｅ）Ｒ２１、Ｒ２３とＲ２２、Ｒ２４の対を構
成している。４個の電界効果トランジスタＮ２０、Ｎ２
１、Ｎ２２、Ｎ２３がＨ字を形成して、それは内部的に
４個の抵抗体Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４へつなが
っている。ＦＥＴ Ｎ２０は並列のｎ＋領域３２１と３
２３とを有し、それらの間の上に取り付けられたゲート
３２５を有している。ＦＥＴ Ｎ２１は並列のｎ＋領域
３３１と３３３とを有し、それらの間の上に取り付けら
れたゲート３３５を有している。金属が並列なｎ＋領域
３２１、３２３、３３１、３３３を覆ってそれらにコン
タクトし、更にＨバー・ブランチ（ｂｒａｎｃｈ）３２
９と３３９とによってそれぞれ抵抗体Ｒ２１とＲ２２と
へつながっている。
に示された断面を示す切断ライン７−−７が示されてい
る。金属３１５へＰＡＤが接続されている。ｎ−タンク
１２１は、小さい四角で示された数多くのコンタクトに
よって金属３１５へつながれたｎ＋領域３１１とｐ＋領
域３１３とを有している。金属３１７と３１９のアーム
がＬ字型に延びて４個のｎ＋抵抗体Ｒ２１、Ｒ２２、Ｒ
２３、Ｒ２４へコンタクトしている。これらの抵抗体は
ｎ＋拡散またはｎモートの同一直線上のストライプ（ｓ
ｔｒｉｐｅ）Ｒ２１、Ｒ２３とＲ２２、Ｒ２４の対を構
成している。４個の電界効果トランジスタＮ２０、Ｎ２
１、Ｎ２２、Ｎ２３がＨ字を形成して、それは内部的に
４個の抵抗体Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４へつなが
っている。ＦＥＴ Ｎ２０は並列のｎ＋領域３２１と３
２３とを有し、それらの間の上に取り付けられたゲート
３２５を有している。ＦＥＴ Ｎ２１は並列のｎ＋領域
３３１と３３３とを有し、それらの間の上に取り付けら
れたゲート３３５を有している。金属が並列なｎ＋領域
３２１、３２３、３３１、３３３を覆ってそれらにコン
タクトし、更にＨバー・ブランチ（ｂｒａｎｃｈ）３２
９と３３９とによってそれぞれ抵抗体Ｒ２１とＲ２２と
へつながっている。
【００６５】ＦＥＴ Ｎ２２およびＮ２３とそれらの抵
抗体Ｒ２３およびＲ２４への金属接続の構造は軸３４３
に関して、ＦＥＴ Ｎ２０およびＮ２１と抵抗体Ｒ２１
およびＲ２２の構造と左右対称になっている。更に、Ｆ
ＥＴ Ｎ２０およびＮ２２と抵抗体Ｒ２１およびＲ２２
への金属接続の構造は軸３４１に関して、ＦＥＴ Ｎ２
１およびＮ２３と抵抗体Ｒ２２およびＲ２４の構造と左
右対称になっている。図２３の金属３１５、ｎ−タンク
１２１そしてＦＥＴと抵抗体を含むＥＳＤ保護回路構造
全体もまた垂直軸３４３に関して左右対称になってい
る。この左右対称性はＦＥＴへ均等に電圧を配分するこ
とを促進する。更に別の優れた特長は、タンク１２１
が、ＦＥＴ Ｎ２０のｎ＋領域３２１とＦＥＴの対応す
るｎ＋領域の長さ方向に一般的に平行で隣接する細長い
長方形を形成することである。このように、タンク１２
１とＦＥＴ Ｎ２０およびＮ２２との間のＳＣＲ結合ゾ
ーンは都合よくＦＥＴにほぼ等しい長さを持ち、またこ
れも都合よく分離間隔Ｄ１に等しい小さい幅を持つこと
になる。ＦＥＴ Ｎ２１およびＮ２３はまた、より長い
分離間隔Ｄ２を隔ててｎ−タンク１２１へＳＣＲ結合さ
れる。
抗体Ｒ２３およびＲ２４への金属接続の構造は軸３４３
に関して、ＦＥＴ Ｎ２０およびＮ２１と抵抗体Ｒ２１
およびＲ２２の構造と左右対称になっている。更に、Ｆ
ＥＴ Ｎ２０およびＮ２２と抵抗体Ｒ２１およびＲ２２
への金属接続の構造は軸３４１に関して、ＦＥＴ Ｎ２
１およびＮ２３と抵抗体Ｒ２２およびＲ２４の構造と左
右対称になっている。図２３の金属３１５、ｎ−タンク
１２１そしてＦＥＴと抵抗体を含むＥＳＤ保護回路構造
全体もまた垂直軸３４３に関して左右対称になってい
る。この左右対称性はＦＥＴへ均等に電圧を配分するこ
とを促進する。更に別の優れた特長は、タンク１２１
が、ＦＥＴ Ｎ２０のｎ＋領域３２１とＦＥＴの対応す
るｎ＋領域の長さ方向に一般的に平行で隣接する細長い
長方形を形成することである。このように、タンク１２
１とＦＥＴ Ｎ２０およびＮ２２との間のＳＣＲ結合ゾ
ーンは都合よくＦＥＴにほぼ等しい長さを持ち、またこ
れも都合よく分離間隔Ｄ１に等しい小さい幅を持つこと
になる。ＦＥＴ Ｎ２１およびＮ２３はまた、より長い
分離間隔Ｄ２を隔ててｎ−タンク１２１へＳＣＲ結合さ
れる。
【００６６】金属接続３５１および３５３は、各ゲート
と各ＦＥＴの１つのｎ＋領域とを一緒にして、ビア（図
２３上の小さい四角の開口）を通して、図２３の下方に
あるＰＡＤとは異なるＶＳＳまたはアース基準パッドへ
つないでいる。また、ＦＥＴＮ２０およびＮ２１のｎ＋
領域３２１および３３３はＨ字の縦線のように、金属に
よってＦＥＴ Ｎ２２およびＮ２３のそれらの対応する
領域へつながれている。
と各ＦＥＴの１つのｎ＋領域とを一緒にして、ビア（図
２３上の小さい四角の開口）を通して、図２３の下方に
あるＰＡＤとは異なるＶＳＳまたはアース基準パッドへ
つないでいる。また、ＦＥＴＮ２０およびＮ２１のｎ＋
領域３２１および３３３はＨ字の縦線のように、金属に
よってＦＥＴ Ｎ２２およびＮ２３のそれらの対応する
領域へつながれている。
【００６７】ウエルとタンクとはここでは同じ意味で使
用されている。ウエルはいくつかの異なる製造方法の中
で、拡散プロセスやイオン打ち込みによって形成するこ
とができる。薄いエピはタンクの下のエピタキシャルな
基板領域である。抵抗体は拡散抵抗、タンク抵抗、そし
て多結晶シリコン抵抗として作製できる。こうして、図
２３の実施例では１組の拡散抵抗体Ｒ２１−Ｒ２４が一
端をボンドパッドへつながれ、他端をそれぞれのｎチャ
ネルＦＥＴデバイスＮ２０−Ｎ２３へつながれて、タン
ク領域と各ＦＥＴ Ｎ２０およびＮ２２のｎ＋領域とで
形成されるＳＣＲをトリガするようになっている。図１
５の模式図はこの回路構成をも示している。
用されている。ウエルはいくつかの異なる製造方法の中
で、拡散プロセスやイオン打ち込みによって形成するこ
とができる。薄いエピはタンクの下のエピタキシャルな
基板領域である。抵抗体は拡散抵抗、タンク抵抗、そし
て多結晶シリコン抵抗として作製できる。こうして、図
２３の実施例では１組の拡散抵抗体Ｒ２１−Ｒ２４が一
端をボンドパッドへつながれ、他端をそれぞれのｎチャ
ネルＦＥＴデバイスＮ２０−Ｎ２３へつながれて、タン
ク領域と各ＦＥＴ Ｎ２０およびＮ２２のｎ＋領域とで
形成されるＳＣＲをトリガするようになっている。図１
５の模式図はこの回路構成をも示している。
【００６８】図２４は図１５の別の実施例を示し、そこ
においてはタンク抵抗体Ｒ２１−Ｒ３０が一端をＳＣＲ
へつながれ、他端を任意の適当な数の各ｎチャネルＦＥ
ＴデバイスＮ２０−Ｎ２９へつながれている。図１５の
模式図は対応する電気回路を示している。図２４におい
て、１０個のＦＥＴ Ｎ２０−Ｎ２９が１０個の第１レ
ベルの金属導体（４１３．１）、（４１３．２）、（４
１３．３）、．．．によってｎ−タンク４１１中のタン
ク抵抗体４０９へつながれている。図面中の省略記号の
ドットは１０個の構造およびＦＥＴのうちの残りの７個
の繰り返しを示している。
においてはタンク抵抗体Ｒ２１−Ｒ３０が一端をＳＣＲ
へつながれ、他端を任意の適当な数の各ｎチャネルＦＥ
ＴデバイスＮ２０−Ｎ２９へつながれている。図１５の
模式図は対応する電気回路を示している。図２４におい
て、１０個のＦＥＴ Ｎ２０−Ｎ２９が１０個の第１レ
ベルの金属導体（４１３．１）、（４１３．２）、（４
１３．３）、．．．によってｎ−タンク４１１中のタン
ク抵抗体４０９へつながれている。図面中の省略記号の
ドットは１０個の構造およびＦＥＴのうちの残りの７個
の繰り返しを示している。
【００６９】ｎ−タンク４１１中にはｎ＋拡散４２３、
４０９、４２５のくしの歯状の領域に隣接するｐ＋領域
４２１がある。図２４の断面ではないが、図７のｎ−タ
ンク中に同様な領域を示している図７と比較されたい。
小さい黒く塗った四角はタンク４１１中のｎ＋およびｐ
＋領域への金属によるコンタクトを示している。この回
路によってＥＳＤから保護されたパッドが金属によって
ｎ＋領域４２５へつながれている。ストライプ（４４
１．１）、（４４１．２）、．．．がｎ＋領域４２５を
ｎ＋材料のフォーク形の領域４４３へつないでいる。こ
れらのストライプは更に延びて繰り返して表記された
（４４１．１）および（４４１．２）によって示された
ようにｐ＋領域４２１にコンタクトしている。
４０９、４２５のくしの歯状の領域に隣接するｐ＋領域
４２１がある。図２４の断面ではないが、図７のｎ−タ
ンク中に同様な領域を示している図７と比較されたい。
小さい黒く塗った四角はタンク４１１中のｎ＋およびｐ
＋領域への金属によるコンタクトを示している。この回
路によってＥＳＤから保護されたパッドが金属によって
ｎ＋領域４２５へつながれている。ストライプ（４４
１．１）、（４４１．２）、．．．がｎ＋領域４２５を
ｎ＋材料のフォーク形の領域４４３へつないでいる。こ
れらのストライプは更に延びて繰り返して表記された
（４４１．１）および（４４１．２）によって示された
ようにｐ＋領域４２１にコンタクトしている。
【００７０】ｎ＋拡散（４３１．１）、（４３１．
２）、（４３１．３）、．．．の細線（ｓｔｒｉｐ）は
金属（４１３．１）、（４１３．２）、（４１３．
３）、．．．によって、ＦＥＴ Ｎ２０−Ｎ２９中のｎ
＋拡散のそれぞれ偶数番目の列（４５１．２）、（４５
１．４）、．．．へつながれている。多結晶シリコンの
細線（４６１）はＦＥＴのＵ字形の多結晶シリコンゲー
ト４６３と結合している。ｎ＋材料の細線４７１はＦＥ
Ｔ Ｎ２０−Ｎ２９中のｎ＋拡散の奇数番目の列（４５
１．１）、（４５１．３）、．．．へつながり、ｎ＋材
料のフォーク形の領域へつながっており、これらの列は
ビア（空の四角）によってＶＳＳへつながれている。
２）、（４３１．３）、．．．の細線（ｓｔｒｉｐ）は
金属（４１３．１）、（４１３．２）、（４１３．
３）、．．．によって、ＦＥＴ Ｎ２０−Ｎ２９中のｎ
＋拡散のそれぞれ偶数番目の列（４５１．２）、（４５
１．４）、．．．へつながれている。多結晶シリコンの
細線（４６１）はＦＥＴのＵ字形の多結晶シリコンゲー
ト４６３と結合している。ｎ＋材料の細線４７１はＦＥ
Ｔ Ｎ２０−Ｎ２９中のｎ＋拡散の奇数番目の列（４５
１．１）、（４５１．３）、．．．へつながり、ｎ＋材
料のフォーク形の領域へつながっており、これらの列は
ビア（空の四角）によってＶＳＳへつながれている。
【００７１】ｎ−タンク４１１へ戻って、金属（４４
１．１）、（４４１．２）、．．．は保護されているボ
ンドパッドへつながれたフォーク形の要素である。金属
（４１３．１）、（４１３．２）、（４１３．
３）、．．．はＦＥＴへのそれぞれの接続を提供し、フ
ォーク形の要素（４４１．１）、（４４１．
２）、．．．と共にくしの歯形状を構成している。たっ
た今述べた金属部分は、タンク抵抗体記号Ｒ２１−Ｒ３
０を記されたｎ−タンク４１１中の長方形スペースを定
義する。これらの抵抗体は概念的には図７の抵抗体Ｒ２
１とＲ２２に対応している。
１．１）、（４４１．２）、．．．は保護されているボ
ンドパッドへつながれたフォーク形の要素である。金属
（４１３．１）、（４１３．２）、（４１３．
３）、．．．はＦＥＴへのそれぞれの接続を提供し、フ
ォーク形の要素（４４１．１）、（４４１．
２）、．．．と共にくしの歯形状を構成している。たっ
た今述べた金属部分は、タンク抵抗体記号Ｒ２１−Ｒ３
０を記されたｎ−タンク４１１中の長方形スペースを定
義する。これらの抵抗体は概念的には図７の抵抗体Ｒ２
１とＲ２２に対応している。
【００７２】図２５において、図６の回路配置の図６に
示された断面図の切断ライン６−−６が示されている。
ＰＡＤが金属５０９へつながれている。ｎ−タンク５１
１は、小さい四角で示された数多くのコンタクトによっ
て金属５０９へつながれたｎ＋領域５１３とｐ＋領域５
１５とを有している。同一直線のｎ＋領域５１７と５１
９とはそれぞれの端で４個のｎ＋抵抗体Ｒ１１、Ｒ１
２、Ｒ１３、Ｒ１４へつながっている。これらの抵抗体
はｎ＋拡散またはｎモートの一対の並列ストライプＲ１
１、Ｒ１２とＲ１３、Ｒ１４を形成している。各ストラ
イプは５２０のような４５度曲がった区分によってつな
がれた直交するセグメントを含んでいる。
示された断面図の切断ライン６−−６が示されている。
ＰＡＤが金属５０９へつながれている。ｎ−タンク５１
１は、小さい四角で示された数多くのコンタクトによっ
て金属５０９へつながれたｎ＋領域５１３とｐ＋領域５
１５とを有している。同一直線のｎ＋領域５１７と５１
９とはそれぞれの端で４個のｎ＋抵抗体Ｒ１１、Ｒ１
２、Ｒ１３、Ｒ１４へつながっている。これらの抵抗体
はｎ＋拡散またはｎモートの一対の並列ストライプＲ１
１、Ｒ１２とＲ１３、Ｒ１４を形成している。各ストラ
イプは５２０のような４５度曲がった区分によってつな
がれた直交するセグメントを含んでいる。
【００７３】４個の電界効果トランジスタＮ１０、Ｎ１
１、Ｎ１２、Ｎ１３、は”Ｈ”字を形成しており、内部
的に４個の抵抗体Ｒ１３、Ｒ１２、Ｒ１１、Ｒ１４へそ
れぞれつながれている。ＦＥＴ Ｎ１０は並列のｎ＋領
域５２１と５２３とを有し、それらの間の上に取り付け
られたゲート５２５を有している。ＦＥＴ Ｎ１１は並
列のｎ＋領域５３１と５３３とを有し、それらの間の上
に取り付けられたゲート５３５を有している。別々にな
った金属細線が並列ｎ＋領域５２１、５２３、５３１、
５３３の各々の上を覆い、それらとコンタクトして、低
インピーダンスを実現している。Ｈバー・ブランチ５２
９と５３９とが領域５２３と５３１とを抵抗体Ｒ１３と
Ｒ１２へそれぞれつないでいる。領域５２３と抵抗体Ｒ
１３とがヘアピン曲線を形作っており、また領域５１７
と共にｎ＋材料中に”Ｇ”字を形成している。”Ｇ”字
の鏡面的な左右対称がここでも実現されている。
１、Ｎ１２、Ｎ１３、は”Ｈ”字を形成しており、内部
的に４個の抵抗体Ｒ１３、Ｒ１２、Ｒ１１、Ｒ１４へそ
れぞれつながれている。ＦＥＴ Ｎ１０は並列のｎ＋領
域５２１と５２３とを有し、それらの間の上に取り付け
られたゲート５２５を有している。ＦＥＴ Ｎ１１は並
列のｎ＋領域５３１と５３３とを有し、それらの間の上
に取り付けられたゲート５３５を有している。別々にな
った金属細線が並列ｎ＋領域５２１、５２３、５３１、
５３３の各々の上を覆い、それらとコンタクトして、低
インピーダンスを実現している。Ｈバー・ブランチ５２
９と５３９とが領域５２３と５３１とを抵抗体Ｒ１３と
Ｒ１２へそれぞれつないでいる。領域５２３と抵抗体Ｒ
１３とがヘアピン曲線を形作っており、また領域５１７
と共にｎ＋材料中に”Ｇ”字を形成している。”Ｇ”字
の鏡面的な左右対称がここでも実現されている。
【００７４】ＦＥＴ Ｎ１０およびＮ１１とそれらの抵
抗体Ｒ１３およびＲ１２への接続は軸５４３に関して、
ＦＥＴ Ｎ１２およびＮ１３と抵抗体Ｒ１１およびＲ１
４とで作る構造と左右対称である。Ｎ１０、Ｎ１２、Ｒ
１３、Ｒ１１は軸５４１に関して、Ｎ１１、Ｎ１３、Ｒ
１２、Ｒ１４と左右対称である。金属５０９、ｎ−タン
ク５１１そしてＦＥＴと抵抗体を含む図２５のＥＳＤ保
護回路構造がまた垂直軸５４３に関して左右対称であ
る。左右対称性はＦＥＴへ電圧を均等に分配することを
促す。このように、タンク５１１とＦＥＴ Ｎ１０−Ｎ
１３との間のＳＣＲ結合が抵抗体Ｒ１１−Ｒ１４によっ
て確立される。
抗体Ｒ１３およびＲ１２への接続は軸５４３に関して、
ＦＥＴ Ｎ１２およびＮ１３と抵抗体Ｒ１１およびＲ１
４とで作る構造と左右対称である。Ｎ１０、Ｎ１２、Ｒ
１３、Ｒ１１は軸５４１に関して、Ｎ１１、Ｎ１３、Ｒ
１２、Ｒ１４と左右対称である。金属５０９、ｎ−タン
ク５１１そしてＦＥＴと抵抗体を含む図２５のＥＳＤ保
護回路構造がまた垂直軸５４３に関して左右対称であ
る。左右対称性はＦＥＴへ電圧を均等に分配することを
促す。このように、タンク５１１とＦＥＴ Ｎ１０−Ｎ
１３との間のＳＣＲ結合が抵抗体Ｒ１１−Ｒ１４によっ
て確立される。
【００７５】金属接続５５１と５５３とは、各ＦＥＴの
それぞれのｎ＋領域５２１および５３３と各ゲートとを
一緒にして、ビア（図２５の小さい空の四角）を通し
て、図２５の上方で金属５０９へつながれたＰＡＤとは
異なるＶＳＳまたはアース基準パッドへつないでいる。
また、ＦＥＴ Ｎ１０およびＮ１１のｎ＋領域５２１と
５３３とは”Ｈ”字の縦線のように、金属によってＦＥ
Ｔ Ｎ１２およびＮ１３のそれらの対応する領域へつな
がれている。
それぞれのｎ＋領域５２１および５３３と各ゲートとを
一緒にして、ビア（図２５の小さい空の四角）を通し
て、図２５の上方で金属５０９へつながれたＰＡＤとは
異なるＶＳＳまたはアース基準パッドへつないでいる。
また、ＦＥＴ Ｎ１０およびＮ１１のｎ＋領域５２１と
５３３とは”Ｈ”字の縦線のように、金属によってＦＥ
Ｔ Ｎ１２およびＮ１３のそれらの対応する領域へつな
がれている。
【００７６】図２６において、図１、図２および図２０
のトランジスタＴ２の配置は、細長い長方形のｎ−タン
ク６１３の内部ｐ＋細線領域６１１へつながれた”汚れ
た”電源パッドＤＶＤＤ（図１および図２のＶＤＤ１）
を有している。ｎ＋領域６１５がｎ−タンク６１３の境
界の内部へ拡散される。領域６１５は第１レベルの金属
によって、”きれいな” または論理的供給パッドＶＤ
ＤＬ（図１および図２のＶＤＤ２、または図２０のＬＶ
ＤＤ）へつながれる。ｎ−タンク６１３を取り巻いてそ
れから分離された帯状領域中へｐタンクモートのガード
リング６２１（図２０のリングＧ）が拡散される。ガー
ドリング（６２１０）は、第１レベル金属ＶＳＵＢＳに
よってパッドＶＳＳへつながった基板電源６２５へつな
がれる。基板電源は基板のバイアス発生器回路でもよ
い。ガードリング６２１はＶＤＤ１がＶＤＤ２よりも正
になった時に電流を集めることによって保護を与える。
８個の金属ＤＶＤＤと８個のＶＤＤＬコンタクトエリア
（そのうちの５個は省略記号のドットで示されている）
がＤＶＤＤとＶＤＤＬとへの低インピーダンス接続を提
供する。ガードリング６２１のすべての側面に９個の金
属コンタクトがあって、低インピーダンス接続ＶＳＵＢ
Ｓを提供している。このようにして、突然の高電流も構
造をバーンアップすることがない。
のトランジスタＴ２の配置は、細長い長方形のｎ−タン
ク６１３の内部ｐ＋細線領域６１１へつながれた”汚れ
た”電源パッドＤＶＤＤ（図１および図２のＶＤＤ１）
を有している。ｎ＋領域６１５がｎ−タンク６１３の境
界の内部へ拡散される。領域６１５は第１レベルの金属
によって、”きれいな” または論理的供給パッドＶＤ
ＤＬ（図１および図２のＶＤＤ２、または図２０のＬＶ
ＤＤ）へつながれる。ｎ−タンク６１３を取り巻いてそ
れから分離された帯状領域中へｐタンクモートのガード
リング６２１（図２０のリングＧ）が拡散される。ガー
ドリング（６２１０）は、第１レベル金属ＶＳＵＢＳに
よってパッドＶＳＳへつながった基板電源６２５へつな
がれる。基板電源は基板のバイアス発生器回路でもよ
い。ガードリング６２１はＶＤＤ１がＶＤＤ２よりも正
になった時に電流を集めることによって保護を与える。
８個の金属ＤＶＤＤと８個のＶＤＤＬコンタクトエリア
（そのうちの５個は省略記号のドットで示されている）
がＤＶＤＤとＶＤＤＬとへの低インピーダンス接続を提
供する。ガードリング６２１のすべての側面に９個の金
属コンタクトがあって、低インピーダンス接続ＶＳＵＢ
Ｓを提供している。このようにして、突然の高電流も構
造をバーンアップすることがない。
【００７７】図２７の配置図は図１のトランジスタＴ３
と図３のトランジスタＴ４とを示している。図２７にお
いて、省略記号で示されたそれの長さの約７５％を有す
る細長いタンク６５１がｎ−タンクの境界のすぐ内側に
ｎ＋の長方形の帯状領域６５３を有している。ｐ＋材料
の内部細線６５５がコンタクトによって幅広い金属導体
６６１へつながれている。別の１つの金属導体６６３が
ｎ＋帯状領域６５３ヘつながって、低インピーダンスを
実現している。
と図３のトランジスタＴ４とを示している。図２７にお
いて、省略記号で示されたそれの長さの約７５％を有す
る細長いタンク６５１がｎ−タンクの境界のすぐ内側に
ｎ＋の長方形の帯状領域６５３を有している。ｐ＋材料
の内部細線６５５がコンタクトによって幅広い金属導体
６６１へつながれている。別の１つの金属導体６６３が
ｎ＋帯状領域６５３ヘつながって、低インピーダンスを
実現している。
【００７８】図２８は図５のそれと類似のカスケード接
続されたトランジスタ構造を示しており、違いは図５に
おいて２個であるカスケードトランジスタの代わりにｎ
−ウエル７１１中に３個のトランジスタがカスケード接
続されているということである。ｎ＋拡散Ａ１、Ａ２、
Ａ６、Ａ３領域とｐ＋領域Ａ４、Ａ５、Ａ７はすべてｎ
−ウエル７１１中に設けられている。ＰＡＤが金属７１
５へつながれ、金属７１５は領域Ａ１とＡ４とへコンタ
クトしている。別の金属ストライプ７２１（図５のＭ１
のような）が領域Ａ２およびＡ５へコンタクトしてそれ
らをつないでいる。別の１つの金属ストライプ７２３が
領域Ａ６とＡ７とをつないでいる。このようにして、ｎ
−ウエル７１１中に形成されるトランジスタがカスケー
ド接続される。ＦＥＴ Ｎ７は領域Ａ３へつながるｎ＋
領域７３１を有している。別の１つのｎ＋領域７３３は
金属細線７４１によってＶＳＳへつながれている。ゲー
ト７３５が上述の領域７３１と７３３との間の上に取り
付けられている。
続されたトランジスタ構造を示しており、違いは図５に
おいて２個であるカスケードトランジスタの代わりにｎ
−ウエル７１１中に３個のトランジスタがカスケード接
続されているということである。ｎ＋拡散Ａ１、Ａ２、
Ａ６、Ａ３領域とｐ＋領域Ａ４、Ａ５、Ａ７はすべてｎ
−ウエル７１１中に設けられている。ＰＡＤが金属７１
５へつながれ、金属７１５は領域Ａ１とＡ４とへコンタ
クトしている。別の金属ストライプ７２１（図５のＭ１
のような）が領域Ａ２およびＡ５へコンタクトしてそれ
らをつないでいる。別の１つの金属ストライプ７２３が
領域Ａ６とＡ７とをつないでいる。このようにして、ｎ
−ウエル７１１中に形成されるトランジスタがカスケー
ド接続される。ＦＥＴ Ｎ７は領域Ａ３へつながるｎ＋
領域７３１を有している。別の１つのｎ＋領域７３３は
金属細線７４１によってＶＳＳへつながれている。ゲー
ト７３５が上述の領域７３１と７３３との間の上に取り
付けられている。
【００７９】図２９において、図５および図２８に示さ
れたような静電的放電保護回路を作製するプロセスは、
拡散によってｎ−ウエル７１１を形成しそれによってウ
エルが基板の伝導形と逆の伝導形になるようにする工程
（１５０１）を含んでいる。次に、工程（１５０３）に
よって領域Ａ１、Ａ２、Ａ６と領域Ａ４、Ａ５、Ａ７が
パターン化される。このように、このプロセスによって
ウエルＴＫまたは７１１中およびウエル外の基板中に個
別半導体領域Ａ１、Ａ２、Ａ６、Ａ３が確立され、ウエ
ル中にバイポーラトランジスタ（例えば図５のＴ７とＴ
８）が、少なくともそれらのバイポーラトランジスタの
１つがウエル外の基板中の半導体領域の少なくとも１つ
を含む電界効果トランジスタＮ７へつながれるように作
製される。工程（１５０７）では、Ｎ７のようなＦＥＴ
の各々に対する多結晶シリコンゲートを堆積させる。次
の工程（１５０９）はＡ１−Ａ７と一緒にゲート７３５
のそれぞれの側にｎ＋とｐ＋領域７３１と７３３を拡散
させる。工程（１５１１）は金属７１５、７２１、７２
３、７４１の個別領域を同時に堆積させ、領域７４１に
おけるＶＳＳのコンタクトと共にウエル７１１中でのト
ランジスタのカスケード接続とトランジスタへのコンタ
クト形成とを実現する。工程（１５１１）は、このよう
にウエル中でＡ２とＡ５（そして図２８のＡ６、Ａ７）
のような個別半導体領域の少なくとも２つの間の接続を
堆積させて、そのウエル中でバイポーラトランジスタを
カスケード接続する。工程（１５１１）はまた、ボンド
パッドの堆積を行って、それらのボンドパッドの１つ
（例えばバッファ入力または出力）をウエルＴＫ中の半
導体領域Ａ１とＡ４へ接続し、更にボンドパッドＶＳＳ
の第２のものを電界効果トランジスタＮ７へ接続する工
程を含んでいる。
れたような静電的放電保護回路を作製するプロセスは、
拡散によってｎ−ウエル７１１を形成しそれによってウ
エルが基板の伝導形と逆の伝導形になるようにする工程
（１５０１）を含んでいる。次に、工程（１５０３）に
よって領域Ａ１、Ａ２、Ａ６と領域Ａ４、Ａ５、Ａ７が
パターン化される。このように、このプロセスによって
ウエルＴＫまたは７１１中およびウエル外の基板中に個
別半導体領域Ａ１、Ａ２、Ａ６、Ａ３が確立され、ウエ
ル中にバイポーラトランジスタ（例えば図５のＴ７とＴ
８）が、少なくともそれらのバイポーラトランジスタの
１つがウエル外の基板中の半導体領域の少なくとも１つ
を含む電界効果トランジスタＮ７へつながれるように作
製される。工程（１５０７）では、Ｎ７のようなＦＥＴ
の各々に対する多結晶シリコンゲートを堆積させる。次
の工程（１５０９）はＡ１−Ａ７と一緒にゲート７３５
のそれぞれの側にｎ＋とｐ＋領域７３１と７３３を拡散
させる。工程（１５１１）は金属７１５、７２１、７２
３、７４１の個別領域を同時に堆積させ、領域７４１に
おけるＶＳＳのコンタクトと共にウエル７１１中でのト
ランジスタのカスケード接続とトランジスタへのコンタ
クト形成とを実現する。工程（１５１１）は、このよう
にウエル中でＡ２とＡ５（そして図２８のＡ６、Ａ７）
のような個別半導体領域の少なくとも２つの間の接続を
堆積させて、そのウエル中でバイポーラトランジスタを
カスケード接続する。工程（１５１１）はまた、ボンド
パッドの堆積を行って、それらのボンドパッドの１つ
（例えばバッファ入力または出力）をウエルＴＫ中の半
導体領域Ａ１とＡ４へ接続し、更にボンドパッドＶＳＳ
の第２のものを電界効果トランジスタＮ７へ接続する工
程を含んでいる。
【００８０】図３０は静電的放電保護回路をトリガする
ための回路を作製する２つの別のプロセスを示してい
る。両者はＳＣＲへまたはボンドパッドへ抵抗接続され
た区分の中に電界効果トランジスタを作製する工程を含
んでいる。これらの区分は静電的放電事象の発生時に基
板を通して静電的放電保護回路をトリガするようにそれ
の近辺に位置している。
ための回路を作製する２つの別のプロセスを示してい
る。両者はＳＣＲへまたはボンドパッドへ抵抗接続され
た区分の中に電界効果トランジスタを作製する工程を含
んでいる。これらの区分は静電的放電事象の発生時に基
板を通して静電的放電保護回路をトリガするようにそれ
の近辺に位置している。
【００８１】図３０における操作は、第１の方法Ａでは
時点（１６１１）で開始され、例えば、図６と図７に示
されたようにｎ−タンクを形成する工程（１６１３）へ
進む。次に、工程（１６１５）で図２３または図２５に
示されたように、トランジスタのためのｎ＋およびｐ＋
領域のパターン加工とｎ＋抵抗体のパターン加工が行わ
れる。工程（１６１９）は各ＦＥＴのための多結晶シリ
コンゲートを供給する。次に続く工程（１６２１）はｎ
＋およびｐ＋領域の拡散である。このようにして、場合
によってＳＣＲへあるいはボンドパッドへ抵抗を通して
つながれた区分中に電界効果トランジスタが作製され
る。ＥＳＤの目的の抵抗接続がつながれるボンドパッド
を含むボンドパッドは、工程（１６２３）における１つ
または複数のレベルの金属堆積によって得られる。
時点（１６１１）で開始され、例えば、図６と図７に示
されたようにｎ−タンクを形成する工程（１６１３）へ
進む。次に、工程（１６１５）で図２３または図２５に
示されたように、トランジスタのためのｎ＋およびｐ＋
領域のパターン加工とｎ＋抵抗体のパターン加工が行わ
れる。工程（１６１９）は各ＦＥＴのための多結晶シリ
コンゲートを供給する。次に続く工程（１６２１）はｎ
＋およびｐ＋領域の拡散である。このようにして、場合
によってＳＣＲへあるいはボンドパッドへ抵抗を通して
つながれた区分中に電界効果トランジスタが作製され
る。ＥＳＤの目的の抵抗接続がつながれるボンドパッド
を含むボンドパッドは、工程（１６２３）における１つ
または複数のレベルの金属堆積によって得られる。
【００８２】図３０において、別の方法Ｂの操作は時点
（１７０１）で開始され、図２４に示されたようなｎ−
タンクとｎ−タンク抵抗体を作製する工程（１７０３）
へ進む。それに続いて工程（１７０５）とそれに続く工
程（１６１９）−（１６２３）において、ｎ＋およびｐ
＋領域のパターン加工が行われる。こうして、工程（１
７０５）と（１６２３）では同様にｎ＋材料のパターン
加工と金属の堆積とによる抵抗体の定義が行われる。
（１７０１）で開始され、図２４に示されたようなｎ−
タンクとｎ−タンク抵抗体を作製する工程（１７０３）
へ進む。それに続いて工程（１７０５）とそれに続く工
程（１６１９）−（１６２３）において、ｎ＋およびｐ
＋領域のパターン加工が行われる。こうして、工程（１
７０５）と（１６２３）では同様にｎ＋材料のパターン
加工と金属の堆積とによる抵抗体の定義が行われる。
【００８３】図３１において、プリント回路カードやプ
リント配線板１７１１は、入力Ｉ、出力Ｏ、第１の電源
電圧Ｖ、そしてアース基準ラインのような（例えば０ボ
ルトの）第２の電源電力のための導体を備えたカードコ
ネクタ１７１３を有している。これらの導体は電圧Ｖの
ためのライン１７２１とアースのためのライン１７２３
を含むプリント配線を供給する。ライン１７２１は、例
えばマイクロプロセッサのような集積回路１７３１の汚
れたＶＤＤときれいなＶＤＤ端子と（ＶＤＤ１とＶＤＤ
２）へつながれている。ライン１７２３はＩＣ１７３１
の汚れたＶＳＳときれいなＶＳＳ（ＶＳＳ１とＶＳＳ
２）とへつながれている。同様に、ライン１７２１と１
７２３は、例えばメモリチップのような集積回路チップ
１７４１、１７４３、１７４５、１７４７の電源端子へ
つながれている。
リント配線板１７１１は、入力Ｉ、出力Ｏ、第１の電源
電圧Ｖ、そしてアース基準ラインのような（例えば０ボ
ルトの）第２の電源電力のための導体を備えたカードコ
ネクタ１７１３を有している。これらの導体は電圧Ｖの
ためのライン１７２１とアースのためのライン１７２３
を含むプリント配線を供給する。ライン１７２１は、例
えばマイクロプロセッサのような集積回路１７３１の汚
れたＶＤＤときれいなＶＤＤ端子と（ＶＤＤ１とＶＤＤ
２）へつながれている。ライン１７２３はＩＣ１７３１
の汚れたＶＳＳときれいなＶＳＳ（ＶＳＳ１とＶＳＳ
２）とへつながれている。同様に、ライン１７２１と１
７２３は、例えばメモリチップのような集積回路チップ
１７４１、１７４３、１７４５、１７４７の電源端子へ
つながれている。
【００８４】図３１のプリント回路カード１７１１を応
用システムから切り離す時にザップＺが、電圧Ｖまたは
アース用の電源導体や、入力Ｉまたは出力Ｏのような導
体のどれかに突入することが考えられる。内部回路が損
傷を受けないように、集積回路チップ１７３１および１
７４１−１７４７にここに述べたようなＥＳＤ保護回路
を備えて進歩したものにしておくことが有利である。
用システムから切り離す時にザップＺが、電圧Ｖまたは
アース用の電源導体や、入力Ｉまたは出力Ｏのような導
体のどれかに突入することが考えられる。内部回路が損
傷を受けないように、集積回路チップ１７３１および１
７４１−１７４７にここに述べたようなＥＳＤ保護回路
を備えて進歩したものにしておくことが有利である。
【００８５】図３２−図３７は回路応用を示している。
これらおよびその他の回路応用は、ここに述べたＥＳＤ
保護回路と方法とによって改善できるものである。その
他の回路や装置、方法については、ここに参考のために
引用した１９９０年９月２８日付けの、同時譲渡の米国
特許出願第５９０，１０６号（ＴＩ−１４６１０）を参
照されたい。図３２−図３７はこの出願の図１７、１
４、１、３３、１９、２９に対応している。図３２−図
３７中の符号はこの出願の対応する図面中の符号と同じ
ようになっており、ここでの別の図面の符号には対応し
ていない。
これらおよびその他の回路応用は、ここに述べたＥＳＤ
保護回路と方法とによって改善できるものである。その
他の回路や装置、方法については、ここに参考のために
引用した１９９０年９月２８日付けの、同時譲渡の米国
特許出願第５９０，１０６号（ＴＩ−１４６１０）を参
照されたい。図３２−図３７はこの出願の図１７、１
４、１、３３、１９、２９に対応している。図３２−図
３７中の符号はこの出願の対応する図面中の符号と同じ
ようになっており、ここでの別の図面の符号には対応し
ていない。
【００８６】図３２は２つのプロセッサＡとＢとの間の
通信のための出力バッファと入力バッファとを示してい
る。これらのバッファはＥＳＤ保護された進歩したもの
となっている。図１７を参照すると、添字’ａ’また
は’ｂ’を付けたバッファへ供給される内部信号は、例
えば信号ＣＲＥＱａｂ を送受するために互いに接続さ
れたプロセッサＡまたはＢに関連するものである。外部
信号を表すには添字を連結する。プロセッサが出力パッ
ドをサンプリングすることによって見る値はプライ
ム（’）を付けて示されている。すべての信号はバッフ
ァへ入れられ、高インピーダンス状態に置かれることが
可能である。バッファ回路の背景に関しては米国特許第
４，９２８，０２３号を参照されたい。
通信のための出力バッファと入力バッファとを示してい
る。これらのバッファはＥＳＤ保護された進歩したもの
となっている。図１７を参照すると、添字’ａ’また
は’ｂ’を付けたバッファへ供給される内部信号は、例
えば信号ＣＲＥＱａｂ を送受するために互いに接続さ
れたプロセッサＡまたはＢに関連するものである。外部
信号を表すには添字を連結する。プロセッサが出力パッ
ドをサンプリングすることによって見る値はプライ
ム（’）を付けて示されている。すべての信号はバッフ
ァへ入れられ、高インピーダンス状態に置かれることが
可能である。バッファ回路の背景に関しては米国特許第
４，９２８，０２３号を参照されたい。
【００８７】図３３は２つのマイクロコンピュータ１０
の間の接続を示しており、ここでは１つの通信ポートが
制御およびデータ信号を介して他方のプロセッサ中の通
信ポートへつながっている。通信ポートを介して２つの
マイクロコンピュータ１０がつながれる時は、入力およ
び出力のＦＩＦＯレジスタ５４０および５５０が結合さ
れ、相互通信のＦＩＦＯの数が２倍になる。これらの２
つのマイクロコンピュータはピンの両立性に適したピン
を有し、６個の通信ポート５０−５５の任意の１つを介
して直接、接続することができる。回路５００は調停
（ａｒｂｉｔｒａｔｉｏｎ）とハンドシェークを行う。
の間の接続を示しており、ここでは１つの通信ポートが
制御およびデータ信号を介して他方のプロセッサ中の通
信ポートへつながっている。通信ポートを介して２つの
マイクロコンピュータ１０がつながれる時は、入力およ
び出力のＦＩＦＯレジスタ５４０および５５０が結合さ
れ、相互通信のＦＩＦＯの数が２倍になる。これらの２
つのマイクロコンピュータはピンの両立性に適したピン
を有し、６個の通信ポート５０−５５の任意の１つを介
して直接、接続することができる。回路５００は調停
（ａｒｂｉｔｒａｔｉｏｎ）とハンドシェークを行う。
【００８８】図３４には、ここに述べたＥＳＤ機能を適
用すべきマイクロコンピュータ例に関するアーキテクチ
ャが示されている。マイクロコンピュータ１０は中央演
算ユニット１２、制御器１４、そして直接記憶アクセス
（ＤＭＡ）のコプロセッサ（ｃｏｐｒｏｃｅｓｓｏｒ）
２２を有する。ランダムアクセスメモリ（ＲＡＭ）１６
および１８と読み出し専用メモリ（ＲＯＭ）２０とが備
えられて、それらは保護されている。周辺ポート２４お
よび２６を用いて外部接続がなされており、それはマイ
クロコンピュータ１０の外部端子への各種のバス信号を
多重化し、また外部端子を経由してデータの送受を行う
ようになった外部装置との通信のための特別な目的のた
めの信号を供給する。データバス３０は、メモリ１６、
１８そして２０、周辺ポート２４、２５、そして２６、
それにＣＰＵ（１２）の間でデータ信号を通信する１組
のデータライン（３０ｄ）を含んでいる。バス３０は、
これもＣＰＵ（１２）、周辺ポート２４、２５、そして
２６、それとメモリ１６、１８、そして２０の間につな
がれたアドレスライン（３０ａ）と（３０ｂ）の組をそ
れぞれ含んでいる。
用すべきマイクロコンピュータ例に関するアーキテクチ
ャが示されている。マイクロコンピュータ１０は中央演
算ユニット１２、制御器１４、そして直接記憶アクセス
（ＤＭＡ）のコプロセッサ（ｃｏｐｒｏｃｅｓｓｏｒ）
２２を有する。ランダムアクセスメモリ（ＲＡＭ）１６
および１８と読み出し専用メモリ（ＲＯＭ）２０とが備
えられて、それらは保護されている。周辺ポート２４お
よび２６を用いて外部接続がなされており、それはマイ
クロコンピュータ１０の外部端子への各種のバス信号を
多重化し、また外部端子を経由してデータの送受を行う
ようになった外部装置との通信のための特別な目的のた
めの信号を供給する。データバス３０は、メモリ１６、
１８そして２０、周辺ポート２４、２５、そして２６、
それにＣＰＵ（１２）の間でデータ信号を通信する１組
のデータライン（３０ｄ）を含んでいる。バス３０は、
これもＣＰＵ（１２）、周辺ポート２４、２５、そして
２６、それとメモリ１６、１８、そして２０の間につな
がれたアドレスライン（３０ａ）と（３０ｂ）の組をそ
れぞれ含んでいる。
【００８９】命令キャッシュ３６は小型の高速メモリで
あって、それは最も最近使用された命令コードを収納し
ており、外部メモリ装置がプログラム記憶のために使用
された時には、頻繁に使用される命令の取り出しを本質
的にオンボードのメモリと同じ程度の速度で可能とす
る。
あって、それは最も最近使用された命令コードを収納し
ており、外部メモリ装置がプログラム記憶のために使用
された時には、頻繁に使用される命令の取り出しを本質
的にオンボードのメモリと同じ程度の速度で可能とす
る。
【００９０】ここに述べたＥＳＤ保護は集積回路１０の
各種のピンのすべて、または任意のものに適用でき、そ
れによってＲＡＭおよびＲＯＭメモリ、ＣＰＵ、ＤＭ
Ａ、通信ポート、電源の接続と回路、クロック回路、制
御器、周辺ポートを保護することができる。
各種のピンのすべて、または任意のものに適用でき、そ
れによってＲＡＭおよびＲＯＭメモリ、ＣＰＵ、ＤＭ
Ａ、通信ポート、電源の接続と回路、クロック回路、制
御器、周辺ポートを保護することができる。
【００９１】図３５は並列処理システムを示しており、
ここで、いくつかのリモート・マイクロコンピュータ１
０がモデムリンク４５０、４５１、４５２、そして４５
３を介して５０−５５の組になったそれぞれの対応する
通信ポートへつながれ、またその他のローカル・マイク
ロコンピュータ１０は組５０−５５の中のその他の通信
ポートを介して直接、接続されている。キーボード４６
０、表示アセンブリ４６１、そして大量データ媒体４６
５が通信ポートを介してローカル・マイクロコンピュー
タ１０へつながれている。
ここで、いくつかのリモート・マイクロコンピュータ１
０がモデムリンク４５０、４５１、４５２、そして４５
３を介して５０−５５の組になったそれぞれの対応する
通信ポートへつながれ、またその他のローカル・マイク
ロコンピュータ１０は組５０−５５の中のその他の通信
ポートを介して直接、接続されている。キーボード４６
０、表示アセンブリ４６１、そして大量データ媒体４６
５が通信ポートを介してローカル・マイクロコンピュー
タ１０へつながれている。
【００９２】図３６はデータ処理システムの単独構成の
例を示しており、このシステムはＥＳＤ保護を備えた進
歩したものとなっており、すべてここに述べた各種のＥ
ＳＤ回路に従うＥＳＤ保護を備えた進歩した集積回路を
有する複数個のＥＳＤ保護されたメモリ３５０と３５
１、そして周辺装置３６０と３６１へつながれたＥＳＤ
保護された集積回路１０を有している。集積回路１０の
グローバルな周辺ポート２４とローカルな周辺ポート２
６とはバッファを有し、外部装置とのインターフェース
を提供している。例えば、バス３８０をプログラムへの
アクセスに使用し、同時にバス３９０をデータまたはＩ
／Ｏアクセスに使用することができる。
例を示しており、このシステムはＥＳＤ保護を備えた進
歩したものとなっており、すべてここに述べた各種のＥ
ＳＤ回路に従うＥＳＤ保護を備えた進歩した集積回路を
有する複数個のＥＳＤ保護されたメモリ３５０と３５
１、そして周辺装置３６０と３６１へつながれたＥＳＤ
保護された集積回路１０を有している。集積回路１０の
グローバルな周辺ポート２４とローカルな周辺ポート２
６とはバッファを有し、外部装置とのインターフェース
を提供している。例えば、バス３８０をプログラムへの
アクセスに使用し、同時にバス３９０をデータまたはＩ
／Ｏアクセスに使用することができる。
【００９３】マイクロコンピュータとしての集積回路１
０は、Ｉ／Ｏに集中的な用途において、他のシステムと
の付加的なバッファインターフェースを備えた使用可能
な１６個の通信チャネルを都合よく有している。キーボ
ード、モニタ、ディスク駆動装置、プリンタ、表示アセ
ンブリ、トランスデューサ、モデム、その他のプロセッ
サ、ローカルエリアネットワーク（ＬＡＮ）、そしてそ
の他の既知の、あるいはシステムがそれの使用を推奨す
るような今後開発される装置のような、周辺およびその
他の外部装置が周辺ポート２４および２６と通信ポート
５０−５５へ接続できる。これらの装置やデバイスのす
べて、いくつか、あるいは任意のものの中にある集積回
路の任意のもの、あるいはすべては、ここに述べたＥＳ
Ｄ保護によって進歩したものとすることができる。図３
５−図３７は、例えば図３１のそれのような１個または
複数個の回路カード上で、適宜、相互接続される。
０は、Ｉ／Ｏに集中的な用途において、他のシステムと
の付加的なバッファインターフェースを備えた使用可能
な１６個の通信チャネルを都合よく有している。キーボ
ード、モニタ、ディスク駆動装置、プリンタ、表示アセ
ンブリ、トランスデューサ、モデム、その他のプロセッ
サ、ローカルエリアネットワーク（ＬＡＮ）、そしてそ
の他の既知の、あるいはシステムがそれの使用を推奨す
るような今後開発される装置のような、周辺およびその
他の外部装置が周辺ポート２４および２６と通信ポート
５０−５５へ接続できる。これらの装置やデバイスのす
べて、いくつか、あるいは任意のものの中にある集積回
路の任意のもの、あるいはすべては、ここに述べたＥＳ
Ｄ保護によって進歩したものとすることができる。図３
５−図３７は、例えば図３１のそれのような１個または
複数個の回路カード上で、適宜、相互接続される。
【００９４】図３７は、共用メモリ３５０および３５１
とマイクロコンピュータ１０相互通信を組み合わせた並
列処理システムアーキテクチャ構造の別の例を示してい
る。これらのチップのすべては、ここに述べたＥＳＤ保
護によって進歩した望ましいものとなる。
とマイクロコンピュータ１０相互通信を組み合わせた並
列処理システムアーキテクチャ構造の別の例を示してい
る。これらのチップのすべては、ここに述べたＥＳＤ保
護によって進歩した望ましいものとなる。
【００９５】集積回路の内部構造に戻って、１９８８年
刊のテキサスインスツルメンツ第３世代ＴＭＳ３２０の
利用者ガイド（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ
Ｔｈｉｒｄ−Ｇｅｎｅｒａｔｉｏｎ ＴＭＳ３２０ Ｕ
ｓｅｒ’ｓ Ｇｕｉｄｅ）の頁２−２から頁２−５に
は、進歩したデジタル信号プロセッサチップのピンの表
が示されている。このチップは、４本のボルト供給ピン
ＶＤＤ（３−０）、２本の５ボルト供給ピンＩＯＤＶＤ
Ｄ（１，０）、２本の５ボルト供給ピンＡＤＶＤＤ
（１，０）、１本の５ボルト供給ピンＰＤＶＤＤ、２本
の５ボルト供給ピンＤＤＶＤＤ（１，０）、そして１本
の５ボルト供給ピンＭＤＶＤＤを有している。アースピ
ンは、４本のピンＶＳＳ（３−０）、４本のピンＤＶＳ
Ｓ（３−０）、２本のアースピンＣＶＳＳ（１，０）、
そして１本のアースピンＩＶＳＳである。基板ピンＳＵ
ＢＳはアースへつなぐことができる。
刊のテキサスインスツルメンツ第３世代ＴＭＳ３２０の
利用者ガイド（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ
Ｔｈｉｒｄ−Ｇｅｎｅｒａｔｉｏｎ ＴＭＳ３２０ Ｕ
ｓｅｒ’ｓ Ｇｕｉｄｅ）の頁２−２から頁２−５に
は、進歩したデジタル信号プロセッサチップのピンの表
が示されている。このチップは、４本のボルト供給ピン
ＶＤＤ（３−０）、２本の５ボルト供給ピンＩＯＤＶＤ
Ｄ（１，０）、２本の５ボルト供給ピンＡＤＶＤＤ
（１，０）、１本の５ボルト供給ピンＰＤＶＤＤ、２本
の５ボルト供給ピンＤＤＶＤＤ（１，０）、そして１本
の５ボルト供給ピンＭＤＶＤＤを有している。アースピ
ンは、４本のピンＶＳＳ（３−０）、４本のピンＤＶＳ
Ｓ（３−０）、２本のアースピンＣＶＳＳ（１，０）、
そして１本のアースピンＩＶＳＳである。基板ピンＳＵ
ＢＳはアースへつなぐことができる。
【００９６】図３８はオンチップの電源供給導体の６個
またはそれ以上の同心リングのうち、２個の配置を示し
ている。４本のＶＤＤピンは導体８１０の４辺のおのお
のの中心でつながれたボンドパッドへつながっている。
４本のＶＳＳピンは導体８１１の４辺のおのおのの中心
でつながれたボンドパッドへつながっている。付加的な
同心導体（部分的に示されている）は外方向に順に、Ｃ
ＶＳＳ、ＡＤＶＤＤ、ＰＤＶＤＤ、そしてＤＶＳＳとな
っている。この配置は、ここに述べたＳＣＲ、トランジ
スタ、単体およびカスケード接続されたダイオード、そ
の他のＥＳＤ半導体構造を、閉じた、切断されていな
い、連続なループ、長方形、正方形、またはチップ周辺
に配置されて対称的で低インピーダンス形状を持つその
他の電源供給導体と組み合わせた、ＥＳＤ保護された配
置構造を形成するように改善される。そのような閉じた
ループの任意の１個へつながる複数個の電源供給パッド
は、ループ上で互いにほぼ等間隔に配置され、接続され
ていることが望ましい。例えば、トランジスタＴ３はＶ
ＤＤ１とＶＳＳ１が接近しているところで、各側辺の中
央近くに位置することが望ましい。図１および図２のト
ランジスタＴ２は、１つの実施例では低インピーダンス
のためのＶＤＤＬおよびＤＶＤＤの両パッドに近い場所
の隅８１５に位置するのが望ましい。ＳＣＲはチップ上
の各入力パッドの近くと各出力パッドの近くに位置して
いる。このようにすれば、ザップが各ＥＳＤ回路に効率
よく到達し、回り道をすることなくそこで消費される。
またはそれ以上の同心リングのうち、２個の配置を示し
ている。４本のＶＤＤピンは導体８１０の４辺のおのお
のの中心でつながれたボンドパッドへつながっている。
４本のＶＳＳピンは導体８１１の４辺のおのおのの中心
でつながれたボンドパッドへつながっている。付加的な
同心導体（部分的に示されている）は外方向に順に、Ｃ
ＶＳＳ、ＡＤＶＤＤ、ＰＤＶＤＤ、そしてＤＶＳＳとな
っている。この配置は、ここに述べたＳＣＲ、トランジ
スタ、単体およびカスケード接続されたダイオード、そ
の他のＥＳＤ半導体構造を、閉じた、切断されていな
い、連続なループ、長方形、正方形、またはチップ周辺
に配置されて対称的で低インピーダンス形状を持つその
他の電源供給導体と組み合わせた、ＥＳＤ保護された配
置構造を形成するように改善される。そのような閉じた
ループの任意の１個へつながる複数個の電源供給パッド
は、ループ上で互いにほぼ等間隔に配置され、接続され
ていることが望ましい。例えば、トランジスタＴ３はＶ
ＤＤ１とＶＳＳ１が接近しているところで、各側辺の中
央近くに位置することが望ましい。図１および図２のト
ランジスタＴ２は、１つの実施例では低インピーダンス
のためのＶＤＤＬおよびＤＶＤＤの両パッドに近い場所
の隅８１５に位置するのが望ましい。ＳＣＲはチップ上
の各入力パッドの近くと各出力パッドの近くに位置して
いる。このようにすれば、ザップが各ＥＳＤ回路に効率
よく到達し、回り道をすることなくそこで消費される。
【００９７】以上、数少ない好適実施例について詳細に
説明してきた。本発明の範囲が、ここに述べたものとは
異なるが、本発明の特許請求の範囲に含まれるような実
施例を包含するものであることは理解されたい。
説明してきた。本発明の範囲が、ここに述べたものとは
異なるが、本発明の特許請求の範囲に含まれるような実
施例を包含するものであることは理解されたい。
【００９８】いくつかの文脈の中で、”マイクロコンピ
ュータ”という用語は、マイクロコンピュータはメモリ
を必要とし、”マイクロプロセッサ”はメモリを必要と
しないものであるという意味で使用されることがある。
ここでの使用は、これらの用語が同義語であり得、等価
なものを指し得るということである。”処理回路”とい
う用語は、ＡＳＩＣ（特定用途向け集積回路）、ＰＡＬ
（プログラム可能なアレイ論理回路）、ＰＬＡ（プログ
ラム可能な論理アレイ）、デコーダ、メモリ、非ソフト
に基づく（ｎｏｎ−ｓｏｆｔｗａｒｅ ｂａｓｅｄ）プ
ロセッサ、あるいはその他の回路、または任意のアーキ
テクチャのマイクロプロセッサとマイクロコンピュータ
を含むデジタルコンピュータ、あるいはこれらの組み合
わせを意味する。含むという用語は本発明の範囲を考え
る場合には不完全的に解釈されるべきである。
ュータ”という用語は、マイクロコンピュータはメモリ
を必要とし、”マイクロプロセッサ”はメモリを必要と
しないものであるという意味で使用されることがある。
ここでの使用は、これらの用語が同義語であり得、等価
なものを指し得るということである。”処理回路”とい
う用語は、ＡＳＩＣ（特定用途向け集積回路）、ＰＡＬ
（プログラム可能なアレイ論理回路）、ＰＬＡ（プログ
ラム可能な論理アレイ）、デコーダ、メモリ、非ソフト
に基づく（ｎｏｎ−ｓｏｆｔｗａｒｅ ｂａｓｅｄ）プ
ロセッサ、あるいはその他の回路、または任意のアーキ
テクチャのマイクロプロセッサとマイクロコンピュータ
を含むデジタルコンピュータ、あるいはこれらの組み合
わせを意味する。含むという用語は本発明の範囲を考え
る場合には不完全的に解釈されるべきである。
【００９９】内部および外部の接続はオーミックでも容
量的でもよく、直接的でもあるいは間接的でもよく、仲
介回路を経てもあるいはそうでなくともよい。ｐまたは
ｎの伝導形の要素は、電圧の極性を逆にすることによっ
て互いに逆に交換してもよい。組み込みは、シリコン、
ガリウム砒素、あるいはその他の電子材料群中への個別
部品の形でも、完全な集積回路の形でも行われることが
でき、あるいは光学に基づいたもの、あるいはその他の
技術に基づく形態および実施例中にも可能である。本発
明の各種の実施例は、ハードウエア、ソフトウエア、あ
るいはマイクロコード化されたファームウエアを採用す
ることができ、あるいはそれらの中に具体化されること
ができることを理解されたい。プロセス図もまたマイク
ロコード化された、そしてソフトウエアに基づいた実施
例に対するフロー図を代表している。
量的でもよく、直接的でもあるいは間接的でもよく、仲
介回路を経てもあるいはそうでなくともよい。ｐまたは
ｎの伝導形の要素は、電圧の極性を逆にすることによっ
て互いに逆に交換してもよい。組み込みは、シリコン、
ガリウム砒素、あるいはその他の電子材料群中への個別
部品の形でも、完全な集積回路の形でも行われることが
でき、あるいは光学に基づいたもの、あるいはその他の
技術に基づく形態および実施例中にも可能である。本発
明の各種の実施例は、ハードウエア、ソフトウエア、あ
るいはマイクロコード化されたファームウエアを採用す
ることができ、あるいはそれらの中に具体化されること
ができることを理解されたい。プロセス図もまたマイク
ロコード化された、そしてソフトウエアに基づいた実施
例に対するフロー図を代表している。
【０１００】本発明は図示の実施例に関して説明してき
たが、この説明は限定的な意図のものではない。本明細
書を参照することによって、図示の実施例に対する各種
の修正や組み合わせが、本発明のその他の実施例と共に
当業者には明らかであろう。従って、本発明の特許請求
の範囲はそれらの修正や実施例を包含するものと解釈さ
れるべきである。
たが、この説明は限定的な意図のものではない。本明細
書を参照することによって、図示の実施例に対する各種
の修正や組み合わせが、本発明のその他の実施例と共に
当業者には明らかであろう。従って、本発明の特許請求
の範囲はそれらの修正や実施例を包含するものと解釈さ
れるべきである。
【０１０１】以上の説明に関して更に以下の項を開示す
る。 （１）集積回路であって：基板と少なくとも第１と第２
のボンドパッドとを有する半導体ダイ；前記半導体ダイ
上に作製され、前記第１のボンドパッドへ接続された内
部回路；前記第１と第２のボンドパッド間に接続され
て、電界効果トランジスタと直列に接続されたカスケー
ド接続のバイポーラトランジスタを含む、静電的放電保
護回路；を含む集積回路。
る。 （１）集積回路であって：基板と少なくとも第１と第２
のボンドパッドとを有する半導体ダイ；前記半導体ダイ
上に作製され、前記第１のボンドパッドへ接続された内
部回路；前記第１と第２のボンドパッド間に接続され
て、電界効果トランジスタと直列に接続されたカスケー
ド接続のバイポーラトランジスタを含む、静電的放電保
護回路；を含む集積回路。
【０１０２】（２）第１項記載の集積回路であって、前
記電界効果トランジスタがいずれも前記第２のボンドパ
ッドへ接続されたゲートとドレインとを有している集積
回路。
記電界効果トランジスタがいずれも前記第２のボンドパ
ッドへ接続されたゲートとドレインとを有している集積
回路。
【０１０３】（３）第１項記載の集積回路であって、前
記電界効果トランジスタが、前記カスケード接続のバイ
ポーラトランジスタの少なくとも一方とは逆の形の寄生
バイポーラトランジスタを有している集積回路。
記電界効果トランジスタが、前記カスケード接続のバイ
ポーラトランジスタの少なくとも一方とは逆の形の寄生
バイポーラトランジスタを有している集積回路。
【０１０４】（４）第１項記載の集積回路であって、前
記カスケード接続のバイポーラトランジスタが同じ形で
ある集積回路。
記カスケード接続のバイポーラトランジスタが同じ形で
ある集積回路。
【０１０５】（５）第１項記載の集積回路であって、前
記基板とは逆の伝導形のタンクを有し、前記タンク中に
前記カスケード接続のバイポーラトランジスタが作製さ
れている集積回路。
記基板とは逆の伝導形のタンクを有し、前記タンク中に
前記カスケード接続のバイポーラトランジスタが作製さ
れている集積回路。
【０１０６】（６）第５項記載の集積回路であって、前
記カスケード接続のバイポーラトランジスタの一方が前
記タンク中に逆の伝導形の２つの領域を含んでいる集積
回路。
記カスケード接続のバイポーラトランジスタの一方が前
記タンク中に逆の伝導形の２つの領域を含んでいる集積
回路。
【０１０７】（７）第５項記載の集積回路であって、前
記カスケード接続のバイポーラトランジスタがそれぞれ
前記タンク中に逆の伝導形の第１と第２の領域を含んで
おり、前記集積回路が更に前記バイポーラトランジスタ
の一方のトランジスタの第１の領域を前記バイポーラト
ランジスタの他方のトランジスタの逆の伝導形の第２の
領域へつなぐ伝導層を前記タンクの上に含んでいる集積
回路。
記カスケード接続のバイポーラトランジスタがそれぞれ
前記タンク中に逆の伝導形の第１と第２の領域を含んで
おり、前記集積回路が更に前記バイポーラトランジスタ
の一方のトランジスタの第１の領域を前記バイポーラト
ランジスタの他方のトランジスタの逆の伝導形の第２の
領域へつなぐ伝導層を前記タンクの上に含んでいる集積
回路。
【０１０８】（８）第５項記載の集積回路であって、前
記電界効果トランジスタが、前記タンクの境界を横切っ
て侵入し前記カスケード接続のバイポーラトランジスタ
の一方のトランジスタの一部分を形成する半導体領域を
有している集積回路。
記電界効果トランジスタが、前記タンクの境界を横切っ
て侵入し前記カスケード接続のバイポーラトランジスタ
の一方のトランジスタの一部分を形成する半導体領域を
有している集積回路。
【０１０９】（９）第５項記載の集積回路であって、前
記タンクが逆の伝導形の２つの領域を有し、それらがい
ずれも前記第１のボンドパッドへつながれており、前記
２つの領域のうちの一方が前記カスケード接続のバイポ
ーラトランジスタの一方のトランジスタの一部分となっ
ている集積回路。
記タンクが逆の伝導形の２つの領域を有し、それらがい
ずれも前記第１のボンドパッドへつながれており、前記
２つの領域のうちの一方が前記カスケード接続のバイポ
ーラトランジスタの一方のトランジスタの一部分となっ
ている集積回路。
【０１１０】（１０）集積回路のための静電的放電保護
回路であって：ボンドパッドを有する第１の伝導形の基
板；前記基板上に前記基板とは逆の伝導形のソースとド
レインを有する電界効果トランジスタ；前記基板上に設
けられて、前記基板とは逆の伝導形のタンク；前記タン
クに隣接して設けられて、前記タンクと同じ伝導形で前
記タンクよりも大きい伝導率を有する第１、第２、そし
て第３の領域；前記タンクに隣接して設けられて、前記
タンクとは逆の伝導形の第４と第５の領域であって、前
記第１と第４の領域が前記ボンドパッドへ接続され、前
記第２と第５の領域が互いに接続され、前記第３の領域
が前記電界効果トランジスタと結合され、そして前記電
界効果トランジスタが更に前記第２のボンドパッドへ接
続されているようになった第４と第５の領域；を含む静
電的放電保護回路。
回路であって：ボンドパッドを有する第１の伝導形の基
板；前記基板上に前記基板とは逆の伝導形のソースとド
レインを有する電界効果トランジスタ；前記基板上に設
けられて、前記基板とは逆の伝導形のタンク；前記タン
クに隣接して設けられて、前記タンクと同じ伝導形で前
記タンクよりも大きい伝導率を有する第１、第２、そし
て第３の領域；前記タンクに隣接して設けられて、前記
タンクとは逆の伝導形の第４と第５の領域であって、前
記第１と第４の領域が前記ボンドパッドへ接続され、前
記第２と第５の領域が互いに接続され、前記第３の領域
が前記電界効果トランジスタと結合され、そして前記電
界効果トランジスタが更に前記第２のボンドパッドへ接
続されているようになった第４と第５の領域；を含む静
電的放電保護回路。
【０１１１】（１１）第１０項記載の静電的放電保護回
路であって、前記第３の領域が前記タンクの境界を横切
っている静電的放電保護回路。
路であって、前記第３の領域が前記タンクの境界を横切
っている静電的放電保護回路。
【０１１２】（１２）第１０項記載の静電的放電保護回
路であって、前記第４と第５の領域がトランジスタのエ
ミッタを含み、前記第２と第３の領域がトランジスタの
ベース接続を含み、前記基板が前記複数個のエミッタに
対する１つのコレクタを含んでいる静電的放電保護回
路。
路であって、前記第４と第５の領域がトランジスタのエ
ミッタを含み、前記第２と第３の領域がトランジスタの
ベース接続を含み、前記基板が前記複数個のエミッタに
対する１つのコレクタを含んでいる静電的放電保護回
路。
【０１１３】（１３）信号パッド、供給電圧パッド、そ
して前記信号パッドと前記供給電圧パッドとの間に接続
されたカスケード接続のトランジスタを含む集積回路で
あって、それによって静電的放電保護を提供している集
積回路。
して前記信号パッドと前記供給電圧パッドとの間に接続
されたカスケード接続のトランジスタを含む集積回路で
あって、それによって静電的放電保護を提供している集
積回路。
【０１１４】（１４）第１３項記載の集積回路であっ
て、前記カスケード接続のトランジスタがバイポーラト
ランジスタを含んでいる集積回路。
て、前記カスケード接続のトランジスタがバイポーラト
ランジスタを含んでいる集積回路。
【０１１５】（１５）第１４項記載の集積回路であっ
て、前記カスケード接続のトランジスタが、ベースを有
し前記信号パッドへ接続されたエミッタを有する第１の
トランジスタと、前記供給電圧パッド接続されたベース
を有し前記第１のトランジスタの前記ベースへ接続され
たエミッタを有する第２のトランジスタを含み、前記集
積回路が前記第１と第２の両トランジスタのコレクタを
含む基板を有している集積回路。
て、前記カスケード接続のトランジスタが、ベースを有
し前記信号パッドへ接続されたエミッタを有する第１の
トランジスタと、前記供給電圧パッド接続されたベース
を有し前記第１のトランジスタの前記ベースへ接続され
たエミッタを有する第２のトランジスタを含み、前記集
積回路が前記第１と第２の両トランジスタのコレクタを
含む基板を有している集積回路。
【０１１６】（１６）第１３項記載の集積回路であって
更に、前記基板へ接続された別の供給パッドを含む集積
回路。
更に、前記基板へ接続された別の供給パッドを含む集積
回路。
【０１１７】（１７）第１６項記載の集積回路であって
更に、前記信号パッドへ接続されたバッファ回路と、前
記バッファ回路へ接続され更に前記カスケード接続のト
ランジスタ間の接続へつながれたバッファ供給電圧パッ
ドとを含む集積回路。
更に、前記信号パッドへ接続されたバッファ回路と、前
記バッファ回路へ接続され更に前記カスケード接続のト
ランジスタ間の接続へつながれたバッファ供給電圧パッ
ドとを含む集積回路。
【０１１８】（１８）第１７項記載の集積回路であっ
て、前記バッファ回路へ接続された第２のバッファ供給
電圧パッドと、前記基板と前記第２のバッファ供給電圧
パッドとの間に接続されたダイオード構造とを含む集積
回路。
て、前記バッファ回路へ接続された第２のバッファ供給
電圧パッドと、前記基板と前記第２のバッファ供給電圧
パッドとの間に接続されたダイオード構造とを含む集積
回路。
【０１１９】（１９）第１３項記載の集積回路であって
更に、バッファ供給電圧パッドと前記バッファ供給電圧
パッドへ接続されたＣＭＯＳバッファ回路とを含み、前
記ＣＭＯＳバッファが前記バッファ供給電圧パッドと前
記信号パッドとの間に接続されたベースとエミッタとを
有する寄生バイポーラトランジスタを有し、前記基板が
静電的放電を消費するための前記バイポーラトランジス
タのコレクタとして働くようになった集積回路。
更に、バッファ供給電圧パッドと前記バッファ供給電圧
パッドへ接続されたＣＭＯＳバッファ回路とを含み、前
記ＣＭＯＳバッファが前記バッファ供給電圧パッドと前
記信号パッドとの間に接続されたベースとエミッタとを
有する寄生バイポーラトランジスタを有し、前記基板が
静電的放電を消費するための前記バイポーラトランジス
タのコレクタとして働くようになった集積回路。
【０１２０】（２０）第１３項記載の集積回路であって
更に、前記基板と前記信号パッドとの間にダイオード構
造を含む集積回路。
更に、前記基板と前記信号パッドとの間にダイオード構
造を含む集積回路。
【０１２１】（２１）第１３項記載の集積回路であって
更に、前記基板と前記供給電圧パッドとの間にダイオー
ド構造を含む集積回路。
更に、前記基板と前記供給電圧パッドとの間にダイオー
ド構造を含む集積回路。
【０１２２】（２２）プリント回路板とその上の少なく
とも第１と第２の導体とを有する電子システムであっ
て、前記第１の導体が、前記第１の導体へ接続された第
１の組の供給ピンと前記第２の導体へ接続された第２の
組の供給ピンとを有する１つの集積回路へ第１レベルの
供給電圧を運ぶように接続されており、また前記集積回
路が前記第１と第２の組の供給ピンへ接続された内部回
路と、前記第１と第２の組の供給ピンへ接続されたトラ
ンジスタとダイオードの回路網を含む静電的放電保護回
路とを有し、前記トランジスタの回路網が前記第１の組
の供給ピンの少なくとも１つと前記第２の組の供給ピン
の少なくとも１つとの間に接続された相互接続されたト
ランジスタを有している電子システム。
とも第１と第２の導体とを有する電子システムであっ
て、前記第１の導体が、前記第１の導体へ接続された第
１の組の供給ピンと前記第２の導体へ接続された第２の
組の供給ピンとを有する１つの集積回路へ第１レベルの
供給電圧を運ぶように接続されており、また前記集積回
路が前記第１と第２の組の供給ピンへ接続された内部回
路と、前記第１と第２の組の供給ピンへ接続されたトラ
ンジスタとダイオードの回路網を含む静電的放電保護回
路とを有し、前記トランジスタの回路網が前記第１の組
の供給ピンの少なくとも１つと前記第２の組の供給ピン
の少なくとも１つとの間に接続された相互接続されたト
ランジスタを有している電子システム。
【０１２３】（２３）第２２項記載の電子システムであ
って、前記集積回路は基板を有し、前記相互接続された
トランジスタがそれらのトランジスタのうちの１つのト
ランジスタのエミッタを別の１つのトランジスタのベー
スへつながれて、コレクタが静電的放電事象が発生した
時に前記相互接続されたトランジスタを駆動するように
前記基板へ電流を戻すように働くようになっている電子
システム。
って、前記集積回路は基板を有し、前記相互接続された
トランジスタがそれらのトランジスタのうちの１つのト
ランジスタのエミッタを別の１つのトランジスタのベー
スへつながれて、コレクタが静電的放電事象が発生した
時に前記相互接続されたトランジスタを駆動するように
前記基板へ電流を戻すように働くようになっている電子
システム。
【０１２４】（２４）第２２項記載の電子システムであ
って、前記トランジスタの少なくとも１つがガードリン
グを有している電子システム。
って、前記トランジスタの少なくとも１つがガードリン
グを有している電子システム。
【０１２５】（２５）第２２項記載の電子システムであ
って、前記集積回路が基板を含み、前記内部回路の少な
くとも１つが瞬間的な電流を運ぶようになっており、前
記相互接続されたトランジスタがカスケード接続されて
前記瞬間的な電流を増幅し、それによって静電的な電荷
を前記基板へ散逸させるようになった電子システム。
って、前記集積回路が基板を含み、前記内部回路の少な
くとも１つが瞬間的な電流を運ぶようになっており、前
記相互接続されたトランジスタがカスケード接続されて
前記瞬間的な電流を増幅し、それによって静電的な電荷
を前記基板へ散逸させるようになった電子システム。
【０１２６】（２６）集積回路であって：異なる供給電
圧のためのボンドパッドと、前記ボンドパッドへ接続さ
れた同心の閉じた導電性ループとをその上に備えた半導
体基板；前記同心の閉じた導電性ループへ接続されて静
電的放電を消費させるようになったトランジスタとダイ
オードの回路網；を含む集積回路。
圧のためのボンドパッドと、前記ボンドパッドへ接続さ
れた同心の閉じた導電性ループとをその上に備えた半導
体基板；前記同心の閉じた導電性ループへ接続されて静
電的放電を消費させるようになったトランジスタとダイ
オードの回路網；を含む集積回路。
【０１２７】（２７）第２６項記載の集積回路であって
更に、前記ループの対へ接続されたバッファ回路を前記
基板上に含み、前記バッファ回路へ接続されて静電的放
電を前記基板中へ流すように働くＳＣＲ回路を含む集積
回路。
更に、前記ループの対へ接続されたバッファ回路を前記
基板上に含み、前記バッファ回路へ接続されて静電的放
電を前記基板中へ流すように働くＳＣＲ回路を含む集積
回路。
【０１２８】（２８）静電的放電保護回路であって：細
長い半導体タンク；前記タンクに隣接してそれへ接続さ
れた、Ｈ字形に区分された電界効果トランジスタ；を含
む静電的放電保護回路。
長い半導体タンク；前記タンクに隣接してそれへ接続さ
れた、Ｈ字形に区分された電界効果トランジスタ；を含
む静電的放電保護回路。
【０１２９】（２９）第２８項記載の静電的放電保護回
路であって更に、前記Ｈ字形のトランジスタの内部へヘ
アピン状に接続された細長い抵抗体を含む静電的放電保
護回路。
路であって更に、前記Ｈ字形のトランジスタの内部へヘ
アピン状に接続された細長い抵抗体を含む静電的放電保
護回路。
【０１３０】（３０）静電的放電保護回路であって、細
長い半導体タンクを含み、更に前記タンクと一般的に並
列で、電界効果トランジスタと抵抗体との左右対称なＧ
字形の２つの組み合わせを含む静電的放電保護回路。
長い半導体タンクを含み、更に前記タンクと一般的に並
列で、電界効果トランジスタと抵抗体との左右対称なＧ
字形の２つの組み合わせを含む静電的放電保護回路。
【０１３１】（３１）集積回路であって、一般的に第１
の供給電圧レベルのために接続された第１の組の供給ピ
ンと、一般的に第２の供給電圧レベルのために接続され
た第２の組の供給ピンとを含み、更に前記第１の組の供
給ピンへつながれた内部回路と、前記第１の組の供給ピ
ンの少なくとも２つの供給ピンの間に接続された静電的
放電保護回路とを含む集積回路。
の供給電圧レベルのために接続された第１の組の供給ピ
ンと、一般的に第２の供給電圧レベルのために接続され
た第２の組の供給ピンとを含み、更に前記第１の組の供
給ピンへつながれた内部回路と、前記第１の組の供給ピ
ンの少なくとも２つの供給ピンの間に接続された静電的
放電保護回路とを含む集積回路。
【０１３２】（３２）第３１項記載の集積回路であって
更に、基板を含み、前記静電的放電保護回路がバイポー
ラトランジスタと、前記バイポーラトランジスタのコレ
クタとして機能する基板とを含んでいる集積回路。
更に、基板を含み、前記静電的放電保護回路がバイポー
ラトランジスタと、前記バイポーラトランジスタのコレ
クタとして機能する基板とを含んでいる集積回路。
【０１３３】（３３）第３２項記載の集積回路であって
更に、信号ピンを含み、また前記基板を前記第１の組の
１つのピンと前記第２の組の１つのピンと前記信号ピン
へ接続している静電的保護ダイオード構造を含む集積回
路。
更に、信号ピンを含み、また前記基板を前記第１の組の
１つのピンと前記第２の組の１つのピンと前記信号ピン
へ接続している静電的保護ダイオード構造を含む集積回
路。
【０１３４】（３４）第３２項記載の集積回路であって
更に、信号ピンを含み、また前記第１の組の１つのピ
ン、前記第２の組の１つのピン、そして前記信号ピンへ
接続されたＣＭＯＳバッファ回路を含む集積回路。
更に、信号ピンを含み、また前記第１の組の１つのピ
ン、前記第２の組の１つのピン、そして前記信号ピンへ
接続されたＣＭＯＳバッファ回路を含む集積回路。
【０１３５】（３５）集積回路動作のために基板上にボ
ンドパッドと内部回路とを有する集積回路のための静電
的放電保護回路であって：前記基板上に作製されて第１
の前記ボンドパッドへ接続されたラッチ可能な回路；第
２の前記ボンドパッドへの接続を有する電界効果トラン
ジスタであって、前記ラッチ可能な回路に接近して配置
され、それによって静電的放電事象が発生した時に前記
電界効果トランジスタが前記基板中へ電流を注入して前
記ラッチ可能な回路をラッチし、それによって前記集積
回路を保護するようになった電界効果トランジスタ；を
含む静電的放電保護回路。
ンドパッドと内部回路とを有する集積回路のための静電
的放電保護回路であって：前記基板上に作製されて第１
の前記ボンドパッドへ接続されたラッチ可能な回路；第
２の前記ボンドパッドへの接続を有する電界効果トラン
ジスタであって、前記ラッチ可能な回路に接近して配置
され、それによって静電的放電事象が発生した時に前記
電界効果トランジスタが前記基板中へ電流を注入して前
記ラッチ可能な回路をラッチし、それによって前記集積
回路を保護するようになった電界効果トランジスタ；を
含む静電的放電保護回路。
【０１３６】（３６）第３５項記載の回路であって、前
記ラッチ可能な回路がＳＣＲ回路を含み、前記電界効果
トランジスタがそれぞれ前記第１のボンドパッドへの抵
抗性接続を有している静電的放電保護回路。
記ラッチ可能な回路がＳＣＲ回路を含み、前記電界効果
トランジスタがそれぞれ前記第１のボンドパッドへの抵
抗性接続を有している静電的放電保護回路。
【０１３７】（３７）集積回路動作のために基板上にボ
ンドパッドと内部回路とを有する集積回路のための静電
的放電保護回路であって：前記基板上に作製された少な
くとも１つのデバイスを備え、第１の前記ボンドパッド
へ接続されて駆動されることによって前記基板中へ放電
を散逸させるように接続された回路；前記回路を駆動す
るように抵抗性接続をそれぞれ備えた１組の電界効果ト
ランジスタ；を含む静電的放電保護回路。
ンドパッドと内部回路とを有する集積回路のための静電
的放電保護回路であって：前記基板上に作製された少な
くとも１つのデバイスを備え、第１の前記ボンドパッド
へ接続されて駆動されることによって前記基板中へ放電
を散逸させるように接続された回路；前記回路を駆動す
るように抵抗性接続をそれぞれ備えた１組の電界効果ト
ランジスタ；を含む静電的放電保護回路。
【０１３８】（３８）第３７項記載の回路であって、前
記１組の電界効果トランジスタが第２の前記ボンドパッ
ドへ接続されている静電的放電保護回路。
記１組の電界効果トランジスタが第２の前記ボンドパッ
ドへ接続されている静電的放電保護回路。
【０１３９】（３９）第３７項記載の回路であって、ラ
ッチ可能な回路を含む静電的放電保護回路。
ッチ可能な回路を含む静電的放電保護回路。
【０１４０】（４０）第３９項記載の回路であって、前
記電界効果トランジスタの各々がゲートと第１および第
２のトランジスタ領域とを有し、前記第１の領域が前記
ラッチ可能な回路へ抵抗を介して接続されており、前記
第２の領域が前記ラッチ可能な回路がつながれた前記第
１のボンドパッドとは別の少なくとも１つのボンドパッ
ドへ接続されており、また前記電界効果トランジスタが
静電的放電保護のために前記ラッチ可能な回路をトリガ
するように動作するようになった静電的放電保護回路。
記電界効果トランジスタの各々がゲートと第１および第
２のトランジスタ領域とを有し、前記第１の領域が前記
ラッチ可能な回路へ抵抗を介して接続されており、前記
第２の領域が前記ラッチ可能な回路がつながれた前記第
１のボンドパッドとは別の少なくとも１つのボンドパッ
ドへ接続されており、また前記電界効果トランジスタが
静電的放電保護のために前記ラッチ可能な回路をトリガ
するように動作するようになった静電的放電保護回路。
【０１４１】（４１）集積回路であって：ボンドパッド
を備えた基板；区分化された出力バッファ；前記基板中
の電圧に応答してトリガできる静電的放電保護回路；前
記出力バッファの区分から前記ボンドパッドの１つへの
抵抗性接続であって、前記出力バッファが静電的放電事
象の発生時に前記静電的放電保護回路をトリガするため
の電圧を発生させるために十分な電流を前記基板中へ注
入するように動作するようになった抵抗性接続；を含む
集積回路。
を備えた基板；区分化された出力バッファ；前記基板中
の電圧に応答してトリガできる静電的放電保護回路；前
記出力バッファの区分から前記ボンドパッドの１つへの
抵抗性接続であって、前記出力バッファが静電的放電事
象の発生時に前記静電的放電保護回路をトリガするため
の電圧を発生させるために十分な電流を前記基板中へ注
入するように動作するようになった抵抗性接続；を含む
集積回路。
【０１４２】（４２）第４１項記載の集積回路であっ
て、前記静電的放電保護回路が相互接続されたバイポー
ラトランジスタを含んでいる集積回路。
て、前記静電的放電保護回路が相互接続されたバイポー
ラトランジスタを含んでいる集積回路。
【０１４３】（４３）第４２項記載の集積回路であっ
て、前記出力バッファが低抵抗基板上のＣＭＯＳ構造を
有している集積回路。
て、前記出力バッファが低抵抗基板上のＣＭＯＳ構造を
有している集積回路。
【０１４４】（４４）静電的放電保護回路をトリガする
ための回路を製造する方法であって、１つのボンドパッ
ドへ抵抗を介して接続された区分化された電界効果トラ
ンジスタ回路を、前記区分を前記静電的放電保護回路に
接近して配置して、それによって静電的放電事象が発生
した時に前記基板を通してそれをトリガできるように作
製する工程を含む方法。
ための回路を製造する方法であって、１つのボンドパッ
ドへ抵抗を介して接続された区分化された電界効果トラ
ンジスタ回路を、前記区分を前記静電的放電保護回路に
接近して配置して、それによって静電的放電事象が発生
した時に前記基板を通してそれをトリガできるように作
製する工程を含む方法。
【０１４５】（４５）静電的放電保護回路を作製する方
法であって、半導体基板中に逆の伝導形の半導体ウエル
を形成する工程と、前記ウエル中と前記ウエルの外側の
前記基板中とに個別の半導体領域を複数個形成する工程
であって、それによって前記ウエル中にバイポーラトラ
ンジスタを作製し、それらのバイポーラトランジスタの
少なくとも１つが前記ウエルの外側の前記基板中の前記
半導体領域の少なくとも１つを含む電界効果トランジス
タへ接続されているようにする工程とを含む方法。
法であって、半導体基板中に逆の伝導形の半導体ウエル
を形成する工程と、前記ウエル中と前記ウエルの外側の
前記基板中とに個別の半導体領域を複数個形成する工程
であって、それによって前記ウエル中にバイポーラトラ
ンジスタを作製し、それらのバイポーラトランジスタの
少なくとも１つが前記ウエルの外側の前記基板中の前記
半導体領域の少なくとも１つを含む電界効果トランジス
タへ接続されているようにする工程とを含む方法。
【０１４６】（４６）第４５項記載の方法であって更
に、前記ウエル中の前記個別の半導体領域の少なくとも
２つの間に接続を堆積して、前記ウエル中のバイポーラ
トランジスタをカスケード接続する工程を含む方法。
に、前記ウエル中の前記個別の半導体領域の少なくとも
２つの間に接続を堆積して、前記ウエル中のバイポーラ
トランジスタをカスケード接続する工程を含む方法。
【０１４７】（４７）第４５項の方法であって更に、ボ
ンドパッドを堆積して、前記ボンドパッドの１つを前記
ウエル中の前記半導体領域の少なくとも別の１つへ接続
し、前記ボンドパッドの第２のものを前記電界効果トラ
ンジスタのボンドパッドへ接続する工程を含む方法。
ンドパッドを堆積して、前記ボンドパッドの１つを前記
ウエル中の前記半導体領域の少なくとも別の１つへ接続
し、前記ボンドパッドの第２のものを前記電界効果トラ
ンジスタのボンドパッドへ接続する工程を含む方法。
【０１４８】（４８）集積回路であって、第１と第２の
ボンドパッド、１つの伝導形の基板、そして静電的放電
保護回路を含み、前記静電的放電保護回路が前記基板中
に半導体タンクを有し、前記タンク中に形成され前記第
１のボンドパッドへ接続された逆の伝導形の複数個の領
域を有し、更に基板とは逆に伝導形を有する半導体領域
の列を有する電界効果トランジスタを有し、前記列が前
記タンクに隣接して位置しており、前記列のいくつかが
前記第２のボンドパッドへ接続されている集積回路。
ボンドパッド、１つの伝導形の基板、そして静電的放電
保護回路を含み、前記静電的放電保護回路が前記基板中
に半導体タンクを有し、前記タンク中に形成され前記第
１のボンドパッドへ接続された逆の伝導形の複数個の領
域を有し、更に基板とは逆に伝導形を有する半導体領域
の列を有する電界効果トランジスタを有し、前記列が前
記タンクに隣接して位置しており、前記列のいくつかが
前記第２のボンドパッドへ接続されている集積回路。
【０１４９】（４９）第４８項記載の集積回路であっ
て、前記列と前記タンクとの間隔が５ミクロンよりも小
さい集積回路。
て、前記列と前記タンクとの間隔が５ミクロンよりも小
さい集積回路。
【０１５０】（５０）第４８項記載の集積回路であって
更に、前記電界効果トランジスタの前記列のいくつかへ
接続された出力パッドを含む集積回路。
更に、前記電界効果トランジスタの前記列のいくつかへ
接続された出力パッドを含む集積回路。
【０１５１】（５１）第４８項記載の集積回路であっ
て、前記静電的放電保護回路が左右対称である集積回
路。
て、前記静電的放電保護回路が左右対称である集積回
路。
【０１５２】（５２）第４８項記載の集積回路であっ
て、前記列が本質的に前記タンクに直交している集積回
路。
て、前記列が本質的に前記タンクに直交している集積回
路。
【０１５３】（５３）集積回路は基板と少なくとも第１
と第２のパッド（ＶＤＤ１、ＶＳＳ１）とを備えた半導
体ダイを有している。前記半導体ダイ上に内部回路（Ｃ
１１）が作製されて前記第１のボンドパッド（ＶＤＤ
１）へ接続される。カスケード接続されたバイポーラト
ランジスタ（Ｔ１、Ｔ２、Ｔ３）を含む静電的放電保護
回路が前記第１と第２のボンドパッド（ＶＤＤ１、ＶＳ
Ｓ１）との間に電界効果トランジスタ（Ｐ１；Ｎ１）と
直列に接続される。別の例では、前記集積回路の出力バ
ッファが区分化される。静電的放電保護回路は前記基板
中の電圧に応答してトリガできる。前記出力バッファの
区分から前記ボンドパッドの１つへ抵抗性接続が設けら
れる。前記出力バッファは静電的放電事象が発生した時
には、前記静電的放電保護回路をトリガするための電圧
を発生するために十分な電荷を前記基板中へ注入するよ
うに動作する。その他の回路、デバイス、システム、お
よび方法についても開示されている。
と第２のパッド（ＶＤＤ１、ＶＳＳ１）とを備えた半導
体ダイを有している。前記半導体ダイ上に内部回路（Ｃ
１１）が作製されて前記第１のボンドパッド（ＶＤＤ
１）へ接続される。カスケード接続されたバイポーラト
ランジスタ（Ｔ１、Ｔ２、Ｔ３）を含む静電的放電保護
回路が前記第１と第２のボンドパッド（ＶＤＤ１、ＶＳ
Ｓ１）との間に電界効果トランジスタ（Ｐ１；Ｎ１）と
直列に接続される。別の例では、前記集積回路の出力バ
ッファが区分化される。静電的放電保護回路は前記基板
中の電圧に応答してトリガできる。前記出力バッファの
区分から前記ボンドパッドの１つへ抵抗性接続が設けら
れる。前記出力バッファは静電的放電事象が発生した時
には、前記静電的放電保護回路をトリガするための電圧
を発生するために十分な電荷を前記基板中へ注入するよ
うに動作する。その他の回路、デバイス、システム、お
よび方法についても開示されている。
【０１５４】〔注意〕（Ｃ）著作権、＊Ｍ＊テキサスイ
ンスツルメンツ社１９９１年。本特許ドキュメンツの開
示部分には著作権およびマスクワーク（ｍａｓｋ ｗｏ
ｒｋ）保護の対象となる材料が含まれている。本著作権
およびマスクワーク権利の所有者は、本特許ドキュメン
ツまたは開示が特許および登録商標事務所における特許
書類または記録として複写されることに関しては異議を
唱えるものではないが、それ以外に関してはすべての著
作権およびマスクワークの権利を保有する。
ンスツルメンツ社１９９１年。本特許ドキュメンツの開
示部分には著作権およびマスクワーク（ｍａｓｋ ｗｏ
ｒｋ）保護の対象となる材料が含まれている。本著作権
およびマスクワーク権利の所有者は、本特許ドキュメン
ツまたは開示が特許および登録商標事務所における特許
書類または記録として複写されることに関しては異議を
唱えるものではないが、それ以外に関してはすべての著
作権およびマスクワークの権利を保有する。
【０１５５】
【関連出願に対するクロスリファレンス】以下の同時譲
渡の米国特許出願および米国特許を、ここに参考のため
引用する。 出願番号 出願日 ＴＩ社ケース番号 第４８８，５９０号 １９９０年３月 ５日 ＴＩ−１４２４６ 第２１３，４９９号 １９８８年６月２７日 ＴＩ−１１４４４Ｂ 第５５０，２２８号 １９９０年７月１０日 ＴＩ−１２０１１Ｂ 米国特許 第４，６３０，１６２号 ＴＩ−１０４７６ 第４，６９２，７８１号 ＴＩ−１０５０８ 第４，８５５，６２０号 ＴＩ−１２８４５ 第４，８９６，２４３号 ＴＩ−１３５４８ 第４，９２８，０２３号 ＴＩ−１２６０７ 第４，９３９，６１６号 ＴＩ−１３１４１Ａ
渡の米国特許出願および米国特許を、ここに参考のため
引用する。 出願番号 出願日 ＴＩ社ケース番号 第４８８，５９０号 １９９０年３月 ５日 ＴＩ−１４２４６ 第２１３，４９９号 １９８８年６月２７日 ＴＩ−１１４４４Ｂ 第５５０，２２８号 １９９０年７月１０日 ＴＩ−１２０１１Ｂ 米国特許 第４，６３０，１６２号 ＴＩ−１０４７６ 第４，６９２，７８１号 ＴＩ−１０５０８ 第４，８５５，６２０号 ＴＩ−１２８４５ 第４，８９６，２４３号 ＴＩ−１３５４８ 第４，９２８，０２３号 ＴＩ−１２６０７ 第４，９３９，６１６号 ＴＩ−１３１４１Ａ
【図１】進歩したＥＳＤ保護を備えた集積回路の模式
図。
図。
【図２】図１の集積回路の一部分の断面図。
【図３】ＶＳＳが正にザップ（ｚａｐ）されＶＤＤがア
ースされた場合に、ＶＤＤとＶＳＳとの間の論理回路を
保護するために使用されるトランジスタの断面図。
ースされた場合に、ＶＤＤとＶＳＳとの間の論理回路を
保護するために使用されるトランジスタの断面図。
【図４】寄生横形バイポーラトランジスタをそれぞれ備
えたＮＭＯＳおよびＰＭＯＳデバイスの断面図。
えたＮＭＯＳおよびＰＭＯＳデバイスの断面図。
【図５】別の１つの進歩したＥＳＤ保護方式において、
カスケード接続されたバイポーラデバイスを駆動するＮ
ＭＯＳデバイスの断面図。
カスケード接続されたバイポーラデバイスを駆動するＮ
ＭＯＳデバイスの断面図。
【図６】別の１つの進歩したＥＳＤ保護方式において、
ＳＣＲをトリガするために使用される抵抗体によって保
護された多重ＮＭＯＳデバイスの断面図および部分的電
気回路図。
ＳＣＲをトリガするために使用される抵抗体によって保
護された多重ＮＭＯＳデバイスの断面図および部分的電
気回路図。
【図７】ＳＣＲをトリガするために使用される抵抗体に
よって保護された多重ＮＭＯＳデバイスの別の１つのＥ
ＳＤ保護の断面図および部分的電気回路図。
よって保護された多重ＮＭＯＳデバイスの別の１つのＥ
ＳＤ保護の断面図および部分的電気回路図。
【図８】ＮＭＯＳデバイスのＢＶＤＳＳブレークダウン
特性を示す電流対電圧のグラフ。
特性を示す電流対電圧のグラフ。
【図９】更に別のＥＳＤ保護のためのデバイスと接続と
を示す模式図。
を示す模式図。
【図１０】更に別のＥＳＤ保護のためのデバイスと接続
とを示す模式図。
とを示す模式図。
【図１１】更に別のＥＳＤ保護のためのデバイスと接続
とを示す模式図。
とを示す模式図。
【図１２】区分化されたＦＥＴおよび多重抵抗体を使用
した２つの進歩したＥＳＤ回路の模式図。
した２つの進歩したＥＳＤ回路の模式図。
【図１３】区分化されたＦＥＴおよび多重抵抗体を使用
した２つの進歩したＥＳＤ回路の模式図。
した２つの進歩したＥＳＤ回路の模式図。
【図１４】別の１つのＥＳＤ保護回路の断面図。
【図１５】別の区分化されたＦＥＴ多重抵抗体方式のＥ
ＳＤ保護の模式図。
ＳＤ保護の模式図。
【図１６】図１５の回路の一部の物理的断面図。
【図１７】カスケード接続トランジスタのＥＳＤ回路の
模式図。
模式図。
【図１８】図１７の回路の断面図。
【図１９】ＥＳＤ保護を備えた別の１つの集積回路の模
式図。
式図。
【図２０】ＥＳＤ保護のための進歩した集積回路の一部
分の断面図。
分の断面図。
【図２１】ＥＳＤ保護回路の一部分の微視的な平面図。
【図２２】ＥＳＤ保護回路の配置の一部分の微視的な平
面図。
面図。
【図２３】ＥＳＤ保護回路の配置の一部分の微視的な平
面図。
面図。
【図２４】ＥＳＤ保護回路の配置の一部分の微視的な平
面図。
面図。
【図２５】ＥＳＤ保護回路の配置の一部分の微視的な平
面図。
面図。
【図２６】ＥＳＤ保護回路の配置の一部分の微視的な平
面図。
面図。
【図２７】ＥＳＤ保護回路の配置の一部分の微視的な平
面図。
面図。
【図２８】ＥＳＤ保護回路の配置の一部分の微視的な平
面図。
面図。
【図２９】カスケード接続トランジスタのＥＳＤ回路を
作製するプロセスのフロー図。
作製するプロセスのフロー図。
【図３０】区分化されたＦＥＴ、多重抵抗体ＥＳＤ回路
を作製するプロセスのフロー図。
を作製するプロセスのフロー図。
【図３１】集積回路チップをマウントされ、ＥＳＤ保護
されたプリント回路板の部分的に描画的で、部分的にブ
ロック的な図。
されたプリント回路板の部分的に描画的で、部分的にブ
ロック的な図。
【図３２】２台の互いに接続されたマイクロコンピュー
タにおいて、ＥＳＤ保護を適用する相互接続されたバッ
ファ回路の模式図。
タにおいて、ＥＳＤ保護を適用する相互接続されたバッ
ファ回路の模式図。
【図３３】２台の互いに接続されたマイクロコンピュー
タにおいて、ＥＳＤ保護を適用する相互接続された通信
ポートの電気的ブロック図。
タにおいて、ＥＳＤ保護を適用する相互接続された通信
ポートの電気的ブロック図。
【図３４】ＥＳＤ保護を適用するマイクロコンピュータ
の１台の電気的ブロック図。
の１台の電気的ブロック図。
【図３５】ＥＳＤ保護を適用するコンピュータおよび周
辺デバイスを有するシステムの電気的ブロック図。
辺デバイスを有するシステムの電気的ブロック図。
【図３６】ＥＳＤ保護を適用するコンピュータおよび周
辺デバイスを有するシステムの電気的ブロック図。
辺デバイスを有するシステムの電気的ブロック図。
【図３７】ＥＳＤ保護を適用するコンピュータおよび周
辺デバイスを有するシステムの電気的ブロック図。
辺デバイスを有するシステムの電気的ブロック図。
【図３８】ＥＳＤ保護回路と組み合わされた集積回路の
電圧供給導体の微視的平面図。
電圧供給導体の微視的平面図。
１１１ ｎ−タンク
１２１ タンク
１３１ ｎ−ウエル
１３３ ｎ−ウエル
１４１ ｎ＋領域
１４３ ｐ＋領域
１４５ ｎ＋領域
１４７ ｎ＋領域
１４９ ｐ＋領域
１５１ ｎ＋領域
１５３ ｎ＋領域
１５５ ｐ＋領域
２１１ ｎチャネルＦＥＴ
２２０ 列
２２５ 多結晶シリコンゲート
２２７ バー
２２８ バー
２２９ バー
２３１ 並列接続バー
２４１ ｎ−タンク
２４３ ｐ＋領域
２４５ ｎ＋領域
２５１ 対称軸
２６１ 第１レベル金属
３１１ ｎ＋領域
３１３ ｐ＋領域
３１５ 金属
３１７ 金属
３１９ 金属
３２１ ｎ＋領域
３２３ ｎ＋領域
３２５ ｎ＋領域
３２９ Ｈバー分岐
３３１ ｎ＋領域
３３３ ｎ＋領域
３３５ ゲート
３３９ Ｈバー分岐
３４１ 対称軸
３４３ 対称軸
３５１ 金属接続
３５３ 金属接続
４０９ タンク抵抗体
４１１ ｎ−タンク
４１３ 第１レベル金属導体
４２１ ｐ＋領域
４２３ ｎ＋拡散
４２５ ｎ＋拡散
４３１ ｎ＋拡散
４４１ 金属ストライプ
４５１ 列
４６１ 多結晶シリコン細線
４６３ 多結晶シリコンゲート
５０９ 金属
５１１ ｎ−タンク
５１３ ｎ＋領域
５１５ ｐ＋領域
５１７ ｎ＋領域
５１９ ｎ＋領域
５２０ 曲部
５２１ ｎ＋領域
５２３ ｎ＋領域
５２５ ゲート
５２９ Ｈバー・ブランチ
５３１ ｎ＋領域
５３３ ｎ＋領域
５３５ ゲート
５３９ Ｈバー・ブランチ
５４１ 対称軸
５４３ 対称軸
５５１ 金属接続
５５３ 金属接続
５８５ 制御およびデータ信号
６１３ ｎ−タンク
６１５ ｎ＋領域
６２１ ガードリング
６２５ 基板電源
６５１ ｎ−タンク
６５３ ｎ＋長方形帯状領域
６５５ 内部細線
６６１ 幅広い金属導体
６６３ 金属導体
７１１ ｎ−ウエル
７１５ 金属
７２１ 金属ストライプ
７３１ ｎ＋領域
７３３ ｎ＋領域
７３５ ゲート
７４１ 金属細線
１７１１ プリント回路カード
１７２１ ライン
１７２３ ライン
１７３１ 集積回路
１７４１ 集積回路チップ
１７４３ 集積回路チップ
１７４５ 集積回路チップ
１７４７ 集積回路チップ
（以下は図３２から図３８に関する符号）
１０ マイクロコンピュータ
１２ 中央演算ユニット
１４ 制御器
１６ ＲＡＭ
１８ ＲＡＭ
２０ ＲＯＭ
２２ ＤＭＡコプロセッサ
２４ 周辺ポート
２５ 周辺ポート
２６ 周辺ポート
３０ データバス
３６ キャッシュ
５０，５１，５２，５３，５４，５５ 通信ポート
３５０ ＥＳＤ保護されたメモリ
３５１ ＥＳＤ保護されたメモリ
３６０ 周辺デバイス
３８０ バス
３９０ バス
４５０ モデムリンク
４５１ モデムリンク
４５２ モデムリンク
４５３ モデムリンク
４６０ キーボード
４６１ 表示アセンブリ
４６５ 大量データ媒体
５００ 調停およびハンドシェーク回路
５４０ 入力ＦＩＦＯレジスタ
５５０ 出力ＦＩＦＯレジスタ
８１０ 導体
８１１ 導体
８１５ 隅
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−5466（ＪＰ，Ａ)
特開 昭52−76884（ＪＰ，Ａ)
特開 昭61−159759（ＪＰ，Ａ)
特開 昭62−143450（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
H01L 27/06 311
Claims (17)
- 【請求項１】 静電放電保護回路を形成する方法であっ
て、 逆導電型の半導体基板内に半導体タンクを形成する工程
と、 前記タンク内および前記タンク外の前記基板内に個別の
半導体領域を形成する工程と、 前記タンク外の前記基板内で少なくとも１つの前記半導
体領域を含む電界効果トランジスタの第１ソース／ドレ
イン領域が少なくとも１個のバイポーラトランジスタに
接続されるように、部分的に前記タンク内に位置し、カ
スケード接続された複数のバイポーラトランジスタを形
成する工程と前記電界効果トランジスタの第２ソース／
ドレイン領域と前記タンク内の前記個別半導体領域の１
つを抵抗結合する工程とを含む前記方法。 - 【請求項２】 請求項１において更に、ボンディングパ
ッドを形成し、そのうち１つのボンディングパッドを前
記タンク内の半導体領域の少なくとも１つに接続し、も
う１つのボンディングパッドを前記電界効果トランジス
タに接続する工程を含む前記方法。 - 【請求項３】 静電放電保護回路用トリガ回路を形成す
る方法であって、 エミッタと、ベースと、コレクタとを備えたバイポーラ
接合トランジスタを半導体基板内に形成する工程と、前記コレクタと前記エミッタのいずれか１個をボンディ
ングパッドに接続する工程と、 それぞれが第１ソース／ドレイン領域および第２ソース
／ドレイン領域を備えた複数の電界効果トランジスタを
並列に形成する工程と、 前記並列電界効果トランジスタのそれぞれの前記第１ソ
ース／ドレイン領域と前記ベースを抵抗結合する工程と
を含む前記方法。 - 【請求項４】 請求項３において、複数の電界効果トラ
ンジスタを形成する前記工程で静電放電が生じたときに
前記バイポーラ接合トランジスタをトリガするように構
成された４個のトランジスタが形成される前記方法。 - 【請求項５】 請求項３において、前記抵抗結合工程で
半導体拡散領域が形成される前記方法。 - 【請求項６】 請求項３において更に、前記コレクタと
前記エミッタの他の１個を前記半導体基板に接続する工
程を含む前記方法。 - 【請求項７】 請求項３において、前記半導体基板がシ
リコン基板を含む前記方法。 - 【請求項８】 半導体装置を形成する方法であって、 第１導電型の半導体基板を用意する工程と、 第２導電型のタンク領域を前記基板に形成する工程と、 前記タンク領域内で前記第１導電型の第１ドーピング領
域を形成する工程と、 前記タンク領域内で前記第１ドーピング領域から離れた
位置に前記第２導電型の第２ドーピング領域を形成する
工程と、 前記基板内で前記タンク領域から離れた位置に、チャン
ネル領域で分離された前記第２導電型の第１および第２
ソース／ドレイン領域を含む電界効果トランジスタを形
成する工程と、 前記第１ソース／ドレイン領域と前記第２ドーピング領
域を抵抗結合する工程とを含む前記方法。 - 【請求項９】 請求項８において、前記第１導電型をｐ
型とする前記方法。 - 【請求項１０】 請求項８において更に、前記タンク領
域内で、前記第１ドーピング領域に隣接した位置に、前
記第二導電型の第３ドーピング領域を形成する工程、及
び前記第１および第３ドーピング領域とボンディングパ
ッドとの接続工程を含む前記方法。 - 【請求項１１】 請求項８において更に、前記チャンネ
ル領域の上にゲート領域を形成し、前記ゲート領域およ
び前記ソース／ドレイン領域を電源ノードに接続する工
程を含む前記方法。 - 【請求項１２】 請求項８において更に、第３および第
４ソース／ドレイン領域を含む第２電界効果トランジス
タを形成し、前記第３ソース／ドレイン領域と前記第２
ドーピング領域を抵抗結合する工程を含む前記方法。 - 【請求項１３】 請求項８において、前記半導体装置が
静電放電保護回路を含む前記方法。 - 【請求項１４】 静電放電保護回路を形成する方法であ
って、 第１導電型ドーピングタンク領域を第２導電型シリコン
基板に形成する工程と、複数の高濃度ドーピング領域 を形成する工程であって、
前記高濃度ドーピング領域は、対応するチャンネル領域
によって分離される複数の第１ソース／ドレイン領域と
複数の第２ソース／ドレイン領域を有し、前記ソース／
ドレイン領域のそれぞれが前記第１導電型にドーピング
されるとともに前記タンク領域から分離され、前記複数
の高濃度ドーピング領域が前記タンク領域内に形成され
る前記第１導電型の少なくとも１個の高濃度ドーピング
領域を含む前記工程と、少なくとも１個の前記高濃度領域を対応の前記各第１ソ
ース／ドレイン領域に接続するための複数の抵抗領域を
形成する工程と、 前記各チャンネル領域上に絶縁状態でポリシリコンゲー
トを形成する工程と、 少なくとも１層の金属層を形成することにより、前記高
濃度ドープされた領域の少なくとも１個に接続されるボ
ンディングパッドを形成するとともに、前記第２ソース
／ドレイン領域および前記ゲートを電源ノードへ接続す
る工程とを含む前記方法。 - 【請求項１５】 請求項１４において、ドーピングタン
ク領域を形成する前記工程および複数のドーピング抵抗
領域を形成する前記工程を同時に行なう前記方法。 - 【請求項１６】 請求項１４において、複数のｎドーピ
ング領域を形成する前記工程および複数のドーピング抵
抗領域を形成する前記工程を同時に行なう前記方法。 - 【請求項１７】 請求項１４において、複数のｐドーピ
ング領域を形成する前記工程および複数のドーピング抵
抗領域を形成する前記工程を同時に行なう前記方法。
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