KR970013365A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

MOS 트랜지스터(10)을 씌우도록 층간절연층(11)상의 절연층(13)에 사진제판기술에 의해 형성가능한 최소가공 치수 이하의 개구경을 가지는 개구이 형성된다. 그 개구의 내벽면을 씌우도록 절연층(19)이 형성된다. 이 절연층(19)으로부터 반도체 기판(1)에 이르도록, 콘택트홀(27)이 형성된다. 이 콘택트홀(27)은, 층간절연층(11) 및 절연층(13)의 부분에서는 사진제판기술에 의해 형성가능한 최소가공 치수 보다 작은 제1의 개구경을 가지며, 또한 절연층(19)의 부분에서는 제1의 개구 보다 큰 제2의 개구경을 가지도록 형성된다. 이것으로, 고집적화에 적합한 반도체 장치 및 그 반도체 장치를 적은 공정수로 제조할 수 있는 제조방법을 제공할 수가 있다.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시형태 1에 있어서의 반도체 장치의 구성을 개략적으로 표시하는 단면도.

Claims (14)

  1. 반도체 기판(1)의 주표면에 도전영역(3)를 형성하는 공정과, 상기 반도체 기판의 주표면상에 제1의 절연층(11)를 형성하는 공정과, 상기 제1의 절연층상에 상기 제1의 절연층상에 상기 제1의 절연층과 에칭속도가 틀리는 제2의 절연층(13)을 형성하는 공정과, 상기 도전영역의 상방에 제1의 개구(23)을 가지며, 또한 상기 제1의 절연층과 거의 동일한 에칭속도를 가지는 제3의 절연층(15)를 상기 제2의 절연층상에 형성하는 공정과, 상기 제3의 절연층의 제1이 개구측벽에 측벽절연층(17)를 형성하는 공정과, 상기 측벽절연층과 상기 제3의 절연층과를 마스크로 하여 상기 제2의 절연층을 상기 제1의 절연층이 노출할때까지 에칭제거하여, 상기 제2의 절연층에 제2의 개구(25)를 형성하는 공정과, 상기 제2의 개구를 매립하도록 상기 제3의 절연층 및 상기 측벽절연층상에 제4의 절연층(19)를 형성하는 공정과, 상기 제2의 개구의 상방에 상기 제2의 개구의 개구경 보다 큰 개구경의 홈패턴을 가지는 레지스트(33)을 형성하는 공정과, 상기 제1, 제3 및 제4의 절연층이 에칭하기쉽고, 또한 상기 제2의 절연층은 에칭하기 어려운 조건에서, 상기 제1, 제2, 제3 및 제4의 절연층과 상기 측벽절연층에 상기 레지스트를 마스크로하여 에칭을 행하므로서, 상기 제1, 제2, 제3 및 제4의 절연층을 관통하여 상기 도전영역에 이르고, 또한 상기 제1 및 제2의 절연층부에서는 상기 제2의 개구의 개구경과 거의 동일한 지름을 가지며, 상기 제4의 절연층부에서는 상기 홀패턴의 개구경과 거의 동일한 개구경을 가지는 구멍(27)를 형성하는 공정과, 상기 구멍을 통해서 상기 도전영역과 전기적으로 접속되며, 상기 제4의 절연층상에 연장하는 도전층(21)를 형성하는 공정을 구비한, 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제4의 절연층(19)는 평탄화된 상부표면을 가지도록 형성되는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 측벽절연층(17)은, 상기 제1의 절연층과 틀리는 에칭속도를 가지고 있는 반도체 장치의 제조방법.
  4. 반도체 기판(1)이 주표면에, 서로 거리를 두도록 제1 및 제2의 도전영역(3)를 형성하는 공정과, 상기 반도체 기판의 주표면상에 제1의 절연층(11)를 형성하는 공정과, 상기 제1의 제1의 제1의 절연층상에 상기 제1의 절연층과 틀리는 에칭속도를 가지는 제2의 절연층(13)을 형성하는 공정과, 상기 제2의 절연층상에, 상기 제1의 절연층과 거의 동일한 에칭속도를 가지며, 또한 제1 및 제2의 도전영역 상방에 제1 및 제2의 개구(23)이 있는 제3의 절연층(15)를 형성하는 공정과, 상기 제1 및 제2의 개구측벽에 각각 제1 및 제2의 측벽절연층(17)를 형성하는 공정과, 상기 제1 및 제2의 측벽절연층과 상기 제3의 절연층과를 마스크로 하여 상기 제2의 절연층을 상기 제1의 절연층의 표면이 노출할때까지 에칭 제거하여, 상기 제2의 절연층에 제3 및 제4의 개구(25)를 형성하는 공정과, 상기 제3 및 제4의 개구를 매립하도록 상기 제3의 절연층 및 제1 및 제2의 측벽 절연층상에 제4의 절연층(19)를 형성하는 공정과, 상기 제3의 개구의 사방에 상기 제3의 개구경 보다 큰개구경을 가지는 홀패턴을 가지는 제1의 레지스트(231b)를 상기 제4의 절연층상에 형성하는 공정과, 상기 제1, 제3 및 제4의 절연층이 에칭하기쉽고, 또한 상기 제2의 절연층은 에칭하기 어려운 조건에서 상기 제1, 제2, 제3 및 제4의 절연층과 제1의 측벽 절연층에 상기 제1의 레지스트를 마스크로 하여 에칭을 행하므로서, 상기 제1, 제2, 제3 및 제4의 측벽절연층을 관통하여 상기 제1의 도전영역에 이르고, 또한 상기 제1 및 제2의 절연층부에서는 상기 제3의 개구의 개구경과 거의 동일한 지름을 가지며, 상기 제4의 절연층부에서는 상기 제1의 레지스트의 홀패턴의 개구와 거의 동일한 개구경을 가지는 제1의 구멍(27)를 지름으로하는 공정과, 상기 제1의 구멍을 통해서 상기 제1의 도전영역과 전기적으로 접속되며, 또한 상기 제4의 절연층상에 늘어 놓는 제1의 도전층(21)를 형성하는 공정과, 상기 제1의 도전층을 덮도록 상기 제4의 절연층상에, 상기 제1의 절연층과 거의 동일한 에칭속도를 가지는 제5의 절연층(201)를 형성하는 공정과, 상기 제4의 개구의 상기 제4의 개구의 개구경 보다 큰 개구경이 있는 홀패턴을 가지는 제2의 레지스트(231d)를 상기 제5의 절연층상에 형성하는 공정과, 상기 제1, 제3, 제4 및 제5의 절연층은, 에칭하기 쉽고, 또한 상기 제2의 절연층은 에칭하기 어려운 조건에서 상기 제1, 제2, 제3 및 제4 및 제5의 절연층과 제2의 측벽절연층에 상기 제2의 레지스트를 마스크로하여 에칭을 행하므로서, 상기 제1, 제2, 제3, 제4 및 제5의 절연층을 관통하여 상기 제2의 도전영역에 이르고, 또한 상기 제1 및 제2의 절연층부에서는 상기 제4의 개구경과 거의 동일한 지름을 가지며, 상기 제4 및 제5의 절연층부에서는 상기 제2의 레지스트의 홀패턴의 개구경과 거의 동일한 개구경을 가지는 제2의 구멍(227)를 형성하는 공정과, 상기 제2의 구멍을 통해서 상기 도전영역과 전기적으로 접속되며, 또한 상기 제4의 절연층위를 늘어놓는 제2의 도전층(203)을 형성하는 공정을 구비한, 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 제1의 도층(21)상에, 상기 제1의 절연층(11)과 틀리는 에칭속도를 가지는 제6의 절연층(301)를 형성하는 공정과, 상기 제1의 도전층의 측벽을 씌우도록 상기 제1의 절연층과는 틀리는 에칭속도를 가지는 제3의 측벽절연층(303)을 형성하는 공정을 더 구비하고, 상기 제5의 절연층(301)은, 상기 제6의 절연층 및 상기 측벽절연층상에 형성되는 반도체 장치의 제조방법.
  6. 주표면이 있는 반도체 기판(1)과, 상기 반도체 기판의 주표면에 형성된 도전영역(3)과, 상기 반도체 기판의 주표면상에 형성된 제1의 절연층(11)과, 상기 제1의 절연층과 틀리는 에칭속도를 가지는 재료로 되고, 상기 제1의 절연층상에 형성된 제2의 절연층(13)과, 상기 제1의 절연층과 거의 동일한 에칭속도를 가지는 재료로 되고, 상기 제2의 절연층상에 형성된 제3의 절연층(15)과, 상기 제1의 절연층과 거의 동일한 에칭속도를 가지는 재로로되고, 상기 제3의 절연층상에 형성된 제4의 절연층(19)을 구비하며, 상기 제1, 제2, 제3 및 제4의 절연층에는, 이들의 절연층을 관통하여, 상기 반도체 기판의 주표면에 형성된 상기 도전영역에 이르는 구멍(27)이 형성되있으며, 상기 구멍은, 상기 제1 및 제2의 절연층에 형성된 부분에서는, 종전의 사진재판기술에 의해 형성가능한 최소가공 치수 보다 작은 제1의 개구경을 가지고 있으며, 상기 제4의 절연층에 형성된 부분에서는 상기 제1의 개구경 보다 작은 제1의 개구경 보다 더 큰 제2의 개구경을 가지고 있으며, 더욱이, 상기 구멍을 통해서 상기 도전영역과 전기적으로 접속되며, 또한 상기 제4의 절연층상에 늘어놓는 도전층(21)를 구비한, 반도체장치.
  7. 제6항에 있어서, 상기 제4의 절연층(19)는, 평탄화된 표면을 가지고 있는 반도체장치.
  8. 제5항에 있어서, 상기 구멍(27)의 상기 제2의 개구경을 규정하도록 상기 제3의 절연층의 측벽에 형성된 측벽절연층(17)을 더 구비한 반도체장치.
  9. 제8항에 있어서, 상기 측벽절연층(17)은, 상기 제1의 절연층과 틀리는 에칭속도를 가지는 재료로 되있는 반도체장치.
  10. 제6항에 있어서, 상기 도전층의 상부표면을 씌우도록 형성된 제5의 절연층(301)과, 상기 도전층 및 상기 제5의 절연층의 측벽에 형성된 제2의 측벽절연층(303)을 더 구비하고, 상기 제5의 절연층과 상기 측벽절연층은, 제1의 절연층과 틀리는 에칭속도를 가지는 재료로 되어 있는 반도체장치.
  11. 제6항에 있어서, 상기 반도체 기판에는 MOS 트랜지스터(10)와 커패시터(210)가 있는 DRAM의 메모리 셀이 형성되어 있고, 상기 도전영역(31)은, 상기 MOS 트랜지스터이 소스/드레인 영역이며, 상기 도전층(21, 203)은 비트선 및 상기 커패시터의 슬토레이지노드의 어느하나인 반도체장치.
  12. 제6항에 있어서, 상기 도전영역(3)은, 서로 거리를 두고 형성된 제1 및 제2의 도전영역을 가지고 있으며, 상기 도전층(21)은 상기 제1의 도전영역에서 전기적으로 접촉되어 있고, 상기 도전층을 씌우도록 상기 제4의 절연층(19)상에 형성되며, 또한 상기 제1의 절연층(11)과 거의 동일한 에칭속도를 가지는 제5의 절연층(201)를 구비하고, 상기 제1, 제2, 제3, 제4 및 제5의 절연층에는, 이들의 절연층을 관통하여, 상기 반도체 기판(1)의 표면에 형성된 상기 제2의 도전영역에 이르는 제2의 구멍(227)이 형성되 있고, 상기 구멍은, 상기 제1 및 제2의 절연층에 형성된 부분에서는, 종전의 사진제판기술에 의해 형성가능한 최소가공 치수 보다 작은 제3의 개구경을 가지고 있으며, 상기 제4 및 제5의 절연층에 형성된 부분에서는 상기 제3이 개구경보다도 큰 제4의 개구경을 가지고 있고, 상기 제2의 구멍을 통해서 상기 제2의 도전영역에 전기적으로 접속된 제2의 도전층(203)을 구비한 반도체장치.
  13. 제12항에 있어서, 상기 제5의 절연층상에 형성되며, 또한 상기 제1의 절연층과 틀리는 에칭속도를 가지는 재료로된 제6의 절연층(263)과, 상기 제6의 절연층상에 형성되며, 또한 상기 제1의 절연층과 거의 동일한 에칭속도를 가지는 재룔된 제7의 절연층(265)과, 상기 제7의 절연층상에 형성되며, 또한 상기 제1의 절연층과 거의 동일한 에칭속도를 가지는 재료로 된 제8의 절연층(269)을 더 구비하고, 상기 제2의 구멍은, 상기 제6, 제7 및 제8이 절연체층을 관통하고 있으며, 상기 제6의 절연층에 형성된 부분에서는 상기 제4의 개구경을 가지고 있으며, 상기 제8의 절연층에 형성된 부분에서는 상기 제4의 개구경 보다도 큰 제5의 개구경을 가지고 있으며, 상기 제2의 도전층(203)은, 상기 제8의 절연층상에 늘어놓도록 형성되 있는 반도체장치.
  14. 제13항에 있어서, 상기 제2의 구멍(277)의 상기 제5의 개구경을 규정하도록 상기 제7의 절연층의 측벽에 형성된 제2의 측벽절연층(273)을 더 구비하는 반도체장치.
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