JP3638711B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に半導体基板上部に形成された配線層に対して形成される、コンタクトホールの構造に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ(Dynamic Randam Access Memory)などの高集積化にみられるように、近年、半導体装置は高集積化が進み、半導体装置に組み込まれる素子の高集積化に伴って、コンタクトホールの径寸法がますます減少してきている。その際の、写真製版の解像度の下限を追及する方法として、ポリシリコンマスク開口方式とセルフアライン開口（Self Align Contact:SAC）方式が考えられている。
【０００３】
図２６は、半導体装置の記憶素子領域において、ポリシリコンマスク開口方式で開口したコンタクトホールの断面図である。図において、１はＰ型シリコン基板、２はこのＰ型シリコン基板１の表面部分にＬＯＣＯＳ（Local Oxidation of Silicon）法で形成された分離酸化膜、３は前記Ｐ型シリコン基板１の主表面上、および／または分離酸化膜２の表面上に形成されたゲート酸化膜、４はこのゲート酸化膜３上に形成されたゲート電極である。
【０００４】
そして、５はこのゲート電極４上に形成された絶縁膜、６はＬＤＤ（Lightly Doped Drain）法で形成されたＮ-型拡散層、７は前記ゲート酸化膜３とゲート電極４と絶縁膜５の側面に形成されたサイドウォールスペーサ、８はＮ+型拡散層、１１はＴＥＯＳ（Tetraethyl Orthisilicate）の層間膜、１０５はこのＴＥＯＳの層間膜１１にエッチングで形成された小口径のコンタクトホールである。
【０００５】
次ぎに、図２７から図３０を用いて、上記のポリシリコンマスク開口方式で開口したコンタクトホールの形成方法について説明する。
図２７から図３０は、図２６に示めされるコンタクトホールの形成方法の第１工程から第４工程を示す断面図であって、各図の（ａ）は記憶素子領域、（ｂ）は周辺回路領域をあらわす。
【０００６】
図２７を参照して、Ｐ型シリコン基板１に分離酸化膜２、ゲート酸化膜３、ゲート電極４、絶縁膜５、Ｎ-型拡散層６、サイドウォールスペーサ７、Ｎ+型拡散層８、ＴＥＯＳの層間膜１１を形成した後、ＴＥＯＳの層間膜１１上に１５００Åないし３０００Åの厚さのポリシリコン膜１０１と、さらにその上にＴＥＯＳ酸化膜１０２とを堆積し、その上に形成したレジスト（図示せず）をパターニングしてＴＥＯＳ酸化膜１０２を部分的にエッチングして、孔１０３ａを形成する。次ぎに、このＴＥＯＳ酸化膜１０２上に再度ＴＥＯＳ酸化膜を全面に堆積して、異方性エッチングで全面エッチバックすることにより、ＴＥＯＳ酸化膜１０２に形成した孔１０３ａの内壁に、ＴＥＯＳ酸化膜からなるサイドウォールスペーサ１０３を形成する。
【０００７】
そして図２８に示すように、これらのＴＥＯＳ酸化膜１０２とサイドウォールスペーサ１０３とをマスクとして、ポリシリコン膜１０１をエッチングして孔１０４を形成した後、ＴＥＯＳ酸化膜１０２とサイドウォールスペーサ１０３とをエッチングにより除去する。
【０００８】
次ぎに、図２９を参照して、ポリシリコン膜１０１をマスクとして、層間膜１１をエッチングし、小口径のコンタクトホール１０５を形成してから、図３０に示すように、ポリシリコン膜１０１を全面エッチバックで除去する。
【０００９】
また図３２は、セルフアライン開口方式で開口したコンタクトホールの断面図である。図において、１はＰ型シリコン基板、３はこのＰ型シリコン基板１の主表面上に形成されたゲート酸化膜、４はこのゲート酸化膜３上に形成されたゲート電極である。そして、５はこのゲート電極４上に形成された絶縁膜、６はＬＤＤ法で形成されたＮ-型拡散層、７は前記ゲート酸化膜３とゲート電極４と絶縁膜５の側面に形成されたサイドウォールスペーサ、８はＮ+型拡散層、９はシリコン酸化膜、１０はシリコン窒化膜である。
【００１０】
さらに１１はＴＥＯＳの層間膜、１１０は、前記シリコン酸化膜９とシリコン窒化膜１０とＴＥＯＳの層間膜１１を貫通して形成されたコンタクトホールである。そして、ポリシリコン層１７とタングステンシリサイドＷＳｉ層１８は、このコンタクトホール１１０を介して、Ｐ型シリコン基板１に形成されたＮ+型拡散層８と電気的に接続するための導電層であって、配線抵抗を低減するために導電層を２層構造にしている。
【００１１】
次ぎに、図３３から図３６を用いて、上記のセルフアライン開口方式で開口したコンタクトホールの形成方法について説明する。図３３から図３６は、図３２に示めされるコンタクトホールの形成方法の第１工程から第４工程を示す断面図である。
【００１２】
図３３を参照して、Ｐ型シリコン基板１にゲート酸化膜３、ゲート電極４、絶縁膜５、サイドウォールスペーサ７、Ｎ-型拡散層６、Ｎ+型拡散層８、シリコン酸化膜９、シリコン窒化膜１０、ＴＥＯＳの層間膜１１を形成した後、ＴＥＯＳの層間膜１１上にレジスト膜１０７を形成して、孔１０８を開口する。
【００１３】
次ぎに、図３４に示す様に、ＴＥＯＳの層間膜１１をエッチングして孔１０９を形成した後、レジスト膜１０７を除去する。そして、図３５に示す様に、シリコン窒化膜１０とシリコン酸化膜９を順次エッチングして、コンタクトホール１１０を開口する。次ぎに、図３６に示す様に、導電層１７と１８を形成して、前記コンタクトホール１１０を介して、導電層１７と１８をＰ型シリコン基板１に形成されたＮ+型拡散層８と電気的に接続する。
【００１４】
【発明が解決しようとする課題】
上記のような従来の半導体装置では、ポリシリコンマスク開口方式の場合、層間膜１１にアスペクト比４以上にもなる小口径のコンタクトホールを精度良くエッチングして開口するのが非常に困難であり、また開口後のコンタクトホールへの埋め込みもステップカバレージ良く行うことが難しいので、図３１に示す様に、導電層１０６が断線したり、コンタクト抵抗が大きくなるという問題があった。
さらにこの方式では、ポリシリコン１０１を全面エッチバックする時、図３０の（ｂ）に示す様に、周辺回路部で、その下部のゲート電極４までエッチングされるという問題もあった。
【００１５】
また、セルフアライン開口方式の場合でコンタクトホール１１０と下部のゲート電極４が重なった場合には、図３７と図３８に示す様な構造になるが、コンタクトホール１１０の開口時にシリコン酸化膜９のエッチング量が多いと、図３９に示すように、導電層１７および１８とゲート電極４が電気的に短絡するという問題があった。さらに、写真製版の解像度よりも小さなコンタクトホールを、所望の大きさに安定して形成するのは困難であった。
【００１６】
この発明は、かかる問題点を解決するためになされたものであり、本発明の１の目的は、写真製版の解像度よりも小さなコンタクトホールが、他の配線と電気的に短絡することなく、低アスペクト比のエッチングで、所望の大きさに安定して形成された、高集積度の半導体装置を提供することであり、本発明の他の目的は、そのような半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体基板の主表面上の配線層の上に、半導体基板の主表面に達する孔を有する第１の絶縁膜層としてのシリコン窒化膜と、その上に形成されかつ第１の絶縁膜層の孔に達する孔を有する第２の絶縁膜層と、第２の絶縁膜層の有する孔の内側壁に形成され、絶縁膜で構成されるサイドウォールスペーサと、第１の絶縁膜層の有する孔内と第２の絶縁膜層の有する孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を備えるとともに、第２の絶縁膜層は、第１の絶縁膜層に対してエッチング選択比が大きい。
【００１８】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、サイドウォールスペーサが、第１の絶縁膜層に対してエッチング選択比が大きい。
【００１９】
請求項３に記載の半導体装置は、半導体基板の主表面上の配線層の上に、半導体基板の主表面に達する孔を有する２層以上の第１の絶縁膜層と、その上に形成されかつ第１の絶縁膜層の孔に達する孔を有する第２の絶縁膜層と、少なくとも第２の絶縁膜層の有する孔の内側壁に形成されたサイドウォールスペーサと、第１の絶縁膜層の有する孔内と第２の絶縁膜層の有する孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を備えるとともに、第２の絶縁膜層は、第１の絶縁膜層の最上層に対してエッチング選択比が大きい。
【００２０】
請求項４に記載の半導体装置は、請求項３に記載の半導体装置において、サイドウォールスペーサが、第１の絶縁膜層の最上層に対してエッチング選択比が大きい。
【００２１】
請求項５に記載の半導体装置は、請求項３または請求項４に記載の半導体装置において、第１の絶縁膜層の最上層が、サイドウォールスペーサの内側壁に露出していない。
【００２２】
請求項６に記載の半導体装置は、請求項５に記載の半導体装置において、第１の絶縁膜層の最上層の有する孔が、第２の絶縁膜層の有する孔よりも大きい。
【００２４】
請求項７に記載の半導体装置は、半導体基板の主表面上の配線層の上に、半導体基板の主表面に達する孔を有する２層以上の第１の絶縁膜層と、その上に形成されかつ第１の絶縁膜層の最上層の有する孔よりも大きくかつ第１の絶縁膜層の孔に達する孔を有する第２の絶縁膜層と、第１の絶縁膜層の有する孔内と第２の絶縁膜層の有する孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を備えるとともに、第２の絶縁膜層は、第１の絶縁膜層の最上層に対してエッチング選択比が大きい。
【００２７】
請求項８に記載の半導体装置は、請求項７に記載の半導体装置において、さらに第２の絶縁膜層の有する孔の内側壁に形成された、第１の絶縁膜層の最上層に対してエッチング選択比が大きいサイドウォールスペーサを備えている。
【００３０】
請求項９に記載の半導体装置の製造方法においては、まず半導体基板の主表面上に配線層を形成する。そして、その半導体基板の主表面上と配線層上とに２層以上の第１の絶縁膜層を形成してから、その第１の絶縁膜層上に、第１の絶縁膜層に対してエッチング選択比が大きな第２の絶縁膜層を形成する。そして、その第２の絶縁膜層に第１の絶縁膜層に達する孔を形成する。そして、第２の絶縁膜層上と第２の絶縁膜層に形成された孔内とに、第３の絶縁膜層を形成してから、その第３の絶縁膜層にその上面から厚みを減じる処理を施して、第２の絶縁膜層に形成された孔内にサイドウォールスペーサを形成する。そして、そのサイドウォールスペーサをマスクとして、第１の絶縁膜層の最上層に、その残りの層に達する孔を形成してから、第１の絶縁膜層の最上層をマスクとして、その残りの層に半導体基板の主表面の一部に達する孔を形成する。そして、第１の絶縁膜層に形成された孔内と、第２の絶縁膜層に形成された孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を形成する。
【００３１】
請求項１０に記載の半導体装置の製造方法においては、まず半導体基板の主表面上に配線層を形成する。そして、その半導体基板の主表面上と配線層上とに２層以上の第１の絶縁膜層を形成してから、その第１の絶縁膜層上に、第１の絶縁膜層の最上層に対してエッチング選択比が大きな第２の絶縁膜層を形成する。そして、その第２の絶縁膜層に、第１の絶縁膜層に達する孔を形成してから、第１の絶縁膜層の少なくとも最上層に、その第１の絶縁膜層の残りの層に達する孔を形成する。そして、第２の絶縁膜層上と第２の絶縁膜層に形成された孔内と第１の絶縁膜層の最上層に形成された孔内とに第３の絶縁膜層を形成してから、その第３の絶縁膜層にその上面から厚みを減じる処理を施して、第２の絶縁膜層に形成された孔内と第１の絶縁膜層の最上層に形成された孔内とにサイドウォールスペーサを形成する。そして、第１の絶縁膜層の残りの層に、半導体基板の主表面の一部に達する孔を形成する。そして、第１の絶縁膜層に形成された孔内と、第２の絶縁膜層に形成された孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を形成する。
【００３２】
請求項１１に記載の半導体装置の製造方法においては、まず半導体基板の主表面上に配線層を形成する。そして、その半導体基板の主表面上と配線層上とに２層以上の第１の絶縁膜層を形成してから、その第１の絶縁膜層上に、第１の絶縁膜層の最上層に対してエッチング選択比が大きな２の絶縁膜層を形成する。そして、その第２の絶縁膜層に第１の絶縁膜層に達する孔を形成する。そして、第２の絶縁膜層上と第２の絶縁膜層に形成された孔内とに、第１の絶縁膜層に対してエッチング選択比が大きく、かつ第２の絶縁膜層に対してエッチング速度の異なる第３の絶縁膜層を形成してから、その第３の絶縁膜層にその上面から厚みを減じる処理を施して、第２の絶縁膜層に形成された孔内にサイドウォールスペーサを形成する。そして、そのサイドウォールスペーサをマスクとして、第１の絶縁膜層の少なくとも最上層に、その第１の絶縁膜層の残りの層に達する孔を形成してから、サイドウォールスペーサを除去する。そして、第１の絶縁膜層の最上層をエッチングマスクとして、第１の絶縁膜層の残りの層に、半導体基板の主表面の一部に達する孔を形成する。そして、第１の絶縁膜層に形成された孔内と、第２の絶縁膜層に形成された孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を形成する。
【００３４】
【発明の実施の形態】
以下、図１から図２５を用いて、この発明の実施の形態について説明する。
【００３５】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図１を参照して、図３２に示される、セルフアライン開口方式による従来の半導体装置と異なるのは、シリコン酸化膜９とシリコン窒化膜１０の開口寸法がＴＥＯＳの層間膜１１の開口寸法よりも小さく、かつＴＥＯＳの層間膜１１の開口部分の内壁にサイドウォールスペーサ１４が形成されていることである。それ以外の構造に関しては、図３２に示される従来の半導体装置と同様である。
【００３６】
次ぎに、図２から図６を用いて、上記の半導体装置の製造方法について説明する。
図２から図６は、図１に示される半導体装置の製造工程の第１工程から第５工程を示す断面図である。
【００３７】
図２を参照して、１は、比抵抗１０ΩcmのＰ型シリコン基板で、その表面部分に、ＬＯＣＯＳ法で厚さ２５００Åのシリコン酸化膜である素子分離絶縁膜２を形成する。次ぎに、厚さ１００Åのシリコン酸化膜を形成した後、不純物を含有させたポリシリコンを堆積してからシリコン酸化膜を形成し、レジストを用いた写真製版技術でパターニングして、ゲート絶縁膜３とゲート電極４と絶縁膜５を形成する。
【００３８】
次ぎに、砒素を注入エネルギ３０ＫｅＶ、注入量１×１０14／cm2、注入角度４５°でイオン注入することにより、Ｎ-型拡散層６を形成した後、シリコン酸化膜を堆積してからエッチバックして、サイドウォールスペーサ７を形成する。次ぎに、砒素を注入エネルギ５０ＫｅＶ、注入量４×１０15／cm2、注入角度０°でイオン注入することにより、Ｎ+型拡散層８を形成する。
【００３９】
その後、ＣＶＤ（Chemical Vapor Deposition）法で厚さ３００Åの、ＴＥＯＳなどのシリコン酸化膜を堆積して、第１絶縁膜層の下層９を形成してから、厚さ８００Åのシリコン窒化膜を堆積して、第１絶縁膜層の上層１０を形成する。そして、厚さ５０００Åの、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１を堆積する。次ぎに、シリコン窒化膜である反射防止膜１２を堆積して、レジストマスクを用いた写真製版技術でパターニングしてから、第１絶縁膜層の上層１０であるシリコン窒化膜よりもエッチング速度の早い二酸化シリコンのエッチングプロセスを用いて、ＲＩＥ（Reactive Ion Etching）法でドライエッチングして、コンタクトホール１３を開口する。
【００４０】
ところで、シリコン窒化膜よりもエッチング速度の早い二酸化シリコンのエッチングプロセスとしては、例えば、ｃ−Ｃ4Ｆ8、Ｃ3Ｆ8 、Ｃ3Ｆ6 、Ｃ5Ｆ12、Ｃ4Ｆ8、Ｃ5Ｆ10、ＣＨＦ3などのフロロカーボン系ガス、およびこれらの混合ガス、ならびにアルゴンＡｒ、一酸化炭素ＣＯまたは酸素Ｏ2などとフロロカーボン系ガスとの混合ガス、およびアルゴンＡｒ、一酸化炭素ＣＯまたは酸素Ｏ2などと、これらのフロロカーボン系ガスの混合ガスとの混合ガスを用いたドライエッチングプロセスがある。
【００４１】
そして図３に示すように、第１絶縁膜層の上層１０であるシリコン窒化膜に対して十分にエッチング選択比のとれるＴＥＯＳを堆積して全面エッチバックすることにより、サイドウォールスペーサ１４を形成する。
【００４２】
次ぎに、図４を参照して、サイドウォールスペーサ１４をマスクとして、シリコン窒化膜である、第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ4）ガスなどを用いたＲＩＥ法でドライエッチングして、コンタクトホール１５を形成する。この時、シリコン窒化膜である反射防止膜１２も同時に除去される。
【００４３】
そして図５に示すように、第１絶縁膜層の上層１０であるシリコン窒化膜をマスクとして、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をＲＩＥ法でドライエッチングして、コンタクトホール１６を形成する。
【００４４】
このとき、第１絶縁膜層の上層１０であるシリコン窒化膜の下にシリコン酸化膜の、第１絶縁膜層の下層９を形成しているのは、シリコン基板１の上に、直接シリコン窒化膜１０を形成すると、シリコン窒化膜１０を四弗化炭素ガスを用いてドライエッチングにより除去する時に、シリコン基板１の表面に結晶欠陥を誘起させるダメージを与える可能性があるが、シリコン基板１とシリコン窒化膜１０との間にシリコン酸化膜９をを形成すると、シリコン窒化膜１０をドライエッチングする際に、シリコン基板１にダメージを与えることがないからである。
【００４５】
最後に、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１上とコンタクトホール１６内に、ポリシリコンである導電層１７とタングステンシリサイドＷＳｉである導電層１８を形成して、前記コンタクトホール１６を介して、導電層１７と１８をＰ型シリコン基板１に形成されたＮ+型拡散層８と電気的に接続して、図６に示される半導体装置が形成される。
【００４６】
以上説明したように、この実施の形態１における半導体装置およびその製造方法によれば、セルフアライン開口方式を基本にしているので、アスペクト比の高くないエッチングで、周辺回路領域において導電層がゲート電極と短絡することがなく、低抵抗なコンタクトホールが得られる。また、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁にサイドウォールスペーサ１４を形成したので、写真製版の解像度よりも小さなコンタクトホールを、導電層１７、１８が記憶素子領域においてもゲート電極４と短絡することがなく、所望の大きさに安定して形成できるとともに、コンタクトホール１６においてステップカバリッジの良好な高集積度の半導体装置を実現できる。
【００４７】
また、上記実施の形態１では、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が３００Åの場合について説明したが、この膜厚は０〜５００Åであれば、どんな膜厚でもよい。また、シリコン窒化膜である、第１絶縁膜層の上層１０の膜厚が８００Åの場合について説明したが、この膜厚は１００〜１０００Åであれば、どんな膜厚でもよい。さらに、ゲート電極４は、ここに説明した不純物を含有させたポリシリコン以外に、シリサイドや金属膜であっても、またそれらの積層膜であってもよい。
【００４８】
また、絶縁膜５はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であってもよい。さらに、サイドウォールスペーサ７はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であっても、また、形成しなくてもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯＳの積層膜であってもよい。また、サイドウォールスペーサ１４は、ＴＥＯＳ以外にポリシリコンで形成してもよい。なお、絶縁膜５と第１絶縁膜層の下層９は形成しなくとも、２層以上の積層膜であってもよく、上記実施の形態１と同様の効果を奏する。
【００４９】
また、この実施の形態１では、第２絶縁膜層１１の有する孔がその下層のゲート電極と重なる場合について述べたが、下層のゲート電極の間隔が広くて、第２絶縁膜層１１の有する孔がその下層のゲート電極と重ならない場合でも、従来のセルフアライン開口方式と比較して、コンタクトホールを形成する時のアライメント余裕が向上するという効果がある。
【００５０】
実施の形態２．
次ぎに、図７を用いて、この発明の実施の形態２について説明する。図７は、この実施の形態２における半導体装置を示す断面図である。
【００５１】
図７を参照して、前記実施の形態１では、コンタクトホール１６内にサイドウォールスペーサ１４を残していたが、この実施の形態２では、コンタクトホール１９内にサイドウォールスペーサ１４を残していない。それ以外の構造に関しては、図１に示される実施の形態１と同様である。
【００５２】
次ぎに、図８から図１３を用いて、上記の半導体装置の製造方法について説明する。
図８から図１３は、図７に示される半導体装置の製造工程の第１工程から第６工程を示す断面図である。
【００５３】
まず図８を参照して、前記実施の形態１の場合と同様の工程を経て、コンタクトホール１３を形成する。そして図９に示すように、シリコン窒化膜である、第１絶縁膜層の上層１０に対して十分にエッチング選択比がとれ、かつＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１に対してエッチング選択比がとれるＢＰＴＥＯＳを堆積し、全面にエッチバックしてサイドウォールスペーサ１４を形成する。
【００５４】
次に、図１０を参照して、サイドウォールスペーサ１４をマスクとして、シリコン窒化膜である、第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ4）ガスなどを用いたＲＩＥ法でドライエッチングして、コンタクトホール１５を形成する。この時、シリコン窒化膜である反射防止膜１２も同時に除去される。そして図１１に示すように、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１に対してエッチング選択比のとれる気相弗酸でサイドウォールスペーサ１４のみを除去する。
【００５５】
次に、図１２に示すように、シリコン窒化膜である、第１絶縁膜層の上層１０をマスクとして、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をＲＩＥ法でドライエッチングして、コンタクトホール１９を形成する。
【００５６】
このとき、第１絶縁膜層の上層１０であるシリコン窒化膜の下にシリコン酸化膜の、第１絶縁膜層の下層９を形成しているのは、シリコン基板１の上に、直接シリコン窒化膜１０を形成すると、シリコン窒化膜１０を四弗化炭素ガスを用いてドライエッチングにより除去する時に、シリコン基板１の表面に結晶欠陥を誘起させるダメージを与える可能性があるが、シリコン基板１とシリコン窒化膜１０との間にシリコン酸化膜９をを形成すると、シリコン窒化膜１０をドライエッチングする際に、シリコン基板１にダメージを与えることがないからである。
【００５７】
最後に、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１上と前記コンタクトホール１９内に、ポリシリコンである導電層１７とタングステンシリサイドＷＳｉである導電層１８を形成して、前記コンタクトホール１９を介して、導電層１７と１８をＰ型シリコン基板１に形成されたＮ+ 型拡散層８と電気的に接続して、図１３に示される半導体装置が形成される。
【００５８】
以上説明したように、この実施の形態２における半導体装置およびその製造方法によれば、セルフアライン開口方式を基本にしているので、アスペクト比の高くないエッチングで、周辺回路領域において導電層がゲート電極と短絡することがなく、低抵抗なコンタクトホールが得られる。特にこの実施の形態２におけるコンタクトホール１９では、サイドウォールスペーサ１４を最終的に除去しているので、前記実施の形態１におけるコンタクトホール１６よりも低抵抗となる。また、ＴＥＯＳの第２絶縁膜層１１の有する孔の内側壁にサイドウォールスペーサ１４を形成してから除去したので、写真製版の解像度よりも小さなコンタクトホールを、導電層１７、１８が記憶素子領域においてもゲート電極４と短絡することがなく、所望の大きさに安定して形成できるとともに、コンタクトホール１９においてステップカバリッジの良好な高集積度の半導体装置を実現できる。
【００５９】
また、上記実施の形態２では、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が３００Åの場合について説明したが、この膜厚は０〜５００Åであれば、どんな膜厚でもよい。また、シリコン窒化膜である、第１絶縁膜層の上層１０の膜厚が８００Åの場合について説明したが、この膜厚は１００〜１０００Åであれば、どんな膜厚でもよい。さらに、ゲート電極４は、ここに説明した不純物を含有させたポリシリコン以外に、シリサイドや金属膜であっても、またそれらの積層膜であってもよい。
【００６０】
また、絶縁膜５はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であってもよい。さらに、サイドウォールスペーサ７はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であっても、また、形成しなくてもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯＳの積層膜であってもよい。また、サイドウォールスペーサ１４は、ＢＰＴＥＯＳ以外にポリシリコンで形成してもよい。なお、絶縁膜５と第１絶縁膜層の下層９は形成しなくとも、２層以上の積層膜であってもよく、上記実施の形態２と同様の効果を奏する。
【００６１】
また、この実施の形態２では、第２絶縁膜層１１の有する孔がその下層のゲート電極と重なる場合について述べたが、下層のゲート電極の間隔が広くて、第２絶縁膜層１１の有する孔がその下層のゲート電極と重ならない場合でも、従来のセルフアライン開口方式と比較して、コンタクトホールを形成する時のアライメント余裕が向上するという効果がある。
【００６２】
実施の形態３．
次ぎに、図１４を用いて、この発明の実施の形態３について説明する。図１４は、この実施の形態３における半導体装置を示す断面図である。
【００６３】
図１４を参照して、前記実施の形態１では、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁にサイドウォールスペーサを形成したが、この実施の形態３では、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の大きさが、ＴＥＯＳの第２絶縁膜層１１の有する孔の大きさとほぼ同じであって、サイドウォールスペーサ１４が、ＴＥＯＳの第２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の内側壁とに渡って形成されていて、第１絶縁膜層の上層１０がサイドウォールスペーサ１４の内側壁に露出していない。それ以外の構造に関しては、図１に示される前記実施の形態１と同様である。
【００６４】
次ぎに、図１５から図１９を用いて、上記の半導体装置の製造方法について説明する。
図１５から図１９は、図１４に示される半導体装置の製造工程の第１工程から第５工程を示す断面図である。
【００６５】
まず図１５を参照して、前記実施の形態１の場合と同様の工程を経て、コンタクトホール１３を形成する。そして図１６に示すように、コンタクトホール１３を形成した時のレジストマスク（図示せず）を用い、エッチングガスを変えて、シリコン窒化膜である、第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ4 ）ガスなどを用いたＲＩＥ法でドライエッチングして、コンタクトホール２０を形成する。その後レジストを除去してから、シリコン窒化膜である反射防止膜１２を除去する。
【００６６】
次に、図１７を参照して、ＴＥＯＳを１５００Å堆積して全面エッチバックすることにより、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の内側壁とに渡ってサイドウォールスペーサ１４を形成する。この時、サイドウォールスペーサ１４を絶縁膜で形成すれば、たとえゲート電極４が前工程で露出するようなことがあっても、その露出部分はこのサイドウォールスペーサ１４で覆われることになるので、この後コンタクトホール内に形成される導電層とこのゲート電極４とが、電気的に短絡することはない。
【００６７】
そして、図１８に示すように、ＲＩＥ法により、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をドライエッチングして、コンタクトホール２１を形成する。
【００６８】
最後に、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１上とコンタクトホール２１内に、ポリシリコンである導電層１７とタングステンシリサイドＷＳｉである導電層１８を形成して、前記コンタクトホール２１を介して、導電層１７と１８をＰ型シリコン基板１に形成されたＮ+型拡散層８と電気的に接続して、図１９に示される半導体装置が形成される。
【００６９】
以上説明したように、この実施の形態３における半導体装置およびその製造方法によれば、セルフアライン開口方式を基本にしているので、アスペクト比の高くないエッチングで、周辺回路領域において導電層がゲート電極と短絡することがなく、低抵抗なコンタクトホールが得られる。また、前記実施の形態１では、図５に示すように、第１絶縁膜層の上層１０であるシリコン窒化膜をマスクとして、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をＲＩＥ法でドライエッチングして、コンタクトホール１６を形成する時に、サイドウォールスペーサ１４も多少エッチングされて、サイドウォールスペーサ１４と第１絶縁膜層の上層１０であるシリコン窒化膜との境界部分に段差が発生することがあるが、この実施の形態３では、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の内側壁とに渡ってサイドウォールスペーサ１４を形成して、第１絶縁膜層の上層１０がサイドウォールスペーサ１４の内側壁に露出しないようにしたので、コンタクトホール２１は、シリコン基板部から上層部に渡って開口径が滑らかに大きくなる順テーパ状になり、前記実施の形態１におけるコンタクトホール１６よりも、ステップカバリッジが良好になるとともに、写真製版の解像度よりも小さなコンタクトホールを、導電層１７、１８が記憶素子領域においてもゲート電極４と短絡することがなく、所望の大きさに安定して形成できる。
【００７０】
また、上記実施の形態３では、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が３００Åの場合について説明したが、この膜厚は５０〜５００Åであれば、どんな膜厚でもよい。また、シリコン窒化膜である、第１絶縁膜層の上層１０の膜厚が８００Åの場合について説明したが、この膜厚は１００〜１０００Åであれば、どんな膜厚でもよい。さらに、ゲート電極４は、ここに説明した不純物を含有させたポリシリコン以外に、シリサイドや金属膜であっても、またそれらの積層膜であってもよい。
【００７１】
また、絶縁膜５はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であってもよい。さらに、サイドウォールスペーサ７はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であっても、また、形成しなくてもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯＳの積層膜であってもよい。また、サイドウォールスペーサ１４は、ＴＥＯＳ以外にポリシリコンで形成してもよい。なお、絶縁膜５と第１絶縁膜層の下層９は形成しなくとも、２層以上の積層膜であってもよく、上記実施の形態３と同様の効果を奏する。
【００７２】
また、この実施の形態３では、第２絶縁膜層１１の有する孔がその下層のゲート電極と重なる場合について述べたが、下層のゲート電極の間隔が広くて、第２絶縁膜層１１の有する孔がその下層のゲート電極と重ならない場合でも、従来のセルフアライン開口方式と比較して、コンタクトホールを形成する時のアライメント余裕が向上するという効果がある。
【００７３】
実施の形態４．
次ぎに、図２０を用いて、この発明の実施の形態４について説明する。図２０は、この実施の形態４における半導体装置を示す断面図である。
【００７４】
図２０を参照して、図１４に示される前記実施の形態３における半導体装置と異なるのは、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔が、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔よりも大きく形成されていることである。それ以外の構造に関しては、図１４に示される実施の形態３と同様である。
【００７５】
次ぎに、図２１から図２５を用いて、上記の半導体装置の製造方法について説明する。
図２１から図２５は、図２０に示される半導体装置の製造工程の第１工程から第５工程を示す断面図である。
【００７６】
まず図２１を参照して、前記実施の形態１の場合と同様の工程を経て、コンタクトホール１３を形成する。そして図２２に示すように、レジストを除去してから、熱りん酸でウエットエッチングしてコンタクトホール２２を開口する。この時、シリコン窒化膜である反射防止膜１２も同時に除去される。この様なウエットエッチングを行うと、ドライエッチングにおけるプラズマダメージが発生せず、また、第２絶縁膜層１１や第１絶縁膜層の下層９であるシリコン酸化膜に対してエッチング選択比を大きくとれるという利点がある。
【００７７】
次に、図２３を参照して、ＴＥＯＳを１５００Ａ堆積して全面エッチバックすることにより、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の内側壁とに渡ってサイドウォールスペーサ１４を形成する。この時、サイドウォールスペーサ１４を絶縁膜で形成すれば、たとえゲート電極４が前工程で露出するようなことがあっても、その露出部分はこのサイドウォールスペーサ１４で覆われることになるので、この後コンタクトホール内に形成される導電層とこのゲート電極４とが、電気的に短絡することはない。
【００７８】
そして、図２４に示すように、希弗酸で、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をウエットエッチングして、コンタクトホール２３を形成する。
【００７９】
最後に、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１上と前記コンタクトホール２３内に、ポリシリコンである導電層１７とタングステンシリサイドＷＳｉである導電層１８を形成して、前記コンタクトホール２３を介して、導電層１７と１８をＰ型シリコン基板１に形成されたＮ+ 型拡散層８と電気的に接続して、図２５に示される半導体装置が形成される。
【００８０】
以上説明したように、この実施の形態４における半導体装置およびその製造方法によれば、セルフアライン開口方式を基本にしているので、アスペクト比の高くないエッチングで、周辺回路領域において導電層がゲート電極と短絡することがなく、低抵抗なコンタクトホールが得られる。また、第１絶縁膜層の上層１０をウエットエッチングで形成したので、ドライエッチングにおけるプラズマダメージが発生しないのみならず、第２絶縁膜層１１や第１絶縁膜層の下層９であるシリコン酸化膜に対してエッチング選択比を大きくとることができる。
【００８１】
さらに、前記実施の形態１では、図５に示すように、第１絶縁膜層の上層１０であるシリコン窒化膜をマスクとして、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をＲＩＥ法でドライエッチングして、コンタクトホール１６を形成する時に、サイドウォールスペーサ１４も多少エッチングされて、サイドウォールスペーサ１４と第１絶縁膜層の上層１０であるシリコン窒化膜との境界部分に段差が発生することがあるが、この実施の形態４では、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の内側壁とに渡ってサイドウォールスペーサ１４を形成して、第１絶縁膜層の上層１０がサイドウォールスペーサ１４の内側壁に露出しないようにしたので、コンコンタクトホール２１は、シリコン基板部から上層部に渡って開口径が滑らかに大きくなる順テーパ状になり、前記実施の形態１におけるコンタクトホール１６よりも、ステップカバリッジが良好になるとともに、写真製版の解像度よりも小さなコンタクトホールを、導電層１７、１８が記憶素子領域においてもゲート電極４と短絡することがなく、所望の大きさに安定して形成できる。
【００８２】
また、上記実施の形態４では、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が３００Åの場合について説明したが、この膜厚は５０〜５００Åであれば、どんな膜厚でもよい。また、シリコン窒化膜である、第１絶縁膜層の上層１０の膜厚が８００Åの場合について説明したが、この膜厚は１００〜１０００Åであれば、どんな膜厚でもよい。さらに、ゲート電極４は、ここに説明した不純物を含有させたポリシリコン以外に、シリサイドや金属膜であっても、またそれらの積層膜であってもよい。
【００８３】
また、絶縁膜５はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であってもよい。さらに、サイドウォールスペーサ７はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であっても、また、形成しなくてもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯＳの積層膜であってもよい。また、サイドウォールスペーサ１４は、ＴＥＯＳ以外にポリシリコンで形成してもよい。なお、絶縁膜５と第１絶縁膜層の下層９は形成しなくとも、２層以上の積層膜であってもよく、上記実施の形態４と同様の効果を奏する。
【００８４】
また、この実施の形態４では、第２絶縁膜層１１の有する孔がその下層のゲート電極と重なる場合について述べたが、下層のゲート電極の間隔が広くて、第２絶縁膜層１１の有する孔がその下層のゲート電極と重ならない場合でも、従来のセルフアライン開口方式と比較して、コンタクトホールを形成する時のアライメント余裕が向上するという効果がある。
【００８５】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００８６】
セルフアライン開口方式を基本にしているので、アスペクト比の高くないエッチングで、周辺回路領域において導電層がゲート電極と短絡することがなく、低抵抗なコンタクトホールが得られる。また、第２絶縁膜層の有する孔の内側壁にサイドウォールスペーサを形成したので、写真製版の解像度よりも小さなコンタクトホールを、導電層が記憶素子領域においてもゲート電極と短絡することがなく、所望の大きさに安定して形成できるとともに、コンタクトホールにおいてステップカバリッジの良好な高集積度の半導体装置を実現できる。
【００８７】
また、コンタクトホールにおいてサイドウォールスペーサを最終的に除去しているので、最終的にサイドウォールスペーサを残した場合よりも低抵抗となる。
【００８８】
さらに、第２絶縁膜層の有する孔の内側壁と、第１絶縁膜層の上層の有する孔の内側壁とに渡ってサイドウォールスペーサを形成したので、コンタクトホールは、シリコン基板部から上層部に渡って開口径が滑らかに大きくなる順テーパ状になり、ステップカバリッジが良好になる
【００８９】
また、下層のゲート電極の間隔が広くて、第２絶縁膜層の有する孔がその下層のゲート電極と重ならない場合でも、従来のセルフアライン開口方式と比較して、コンタクトホールを形成する時のアライメント余裕が向上する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１における半導体装置を示す断面図である。
【図２】 この発明の実施の形態１における半導体装置の製造工程の第１工程を示す断面図である。
【図３】 この発明の実施の形態１における半導体装置の製造工程の第２工程を示す断面図である。
【図４】 この発明の実施の形態１における半導体装置の製造工程の第３工程を示す断面図である。
【図５】 この発明の実施の形態１における半導体装置の製造工程の第４工程を示す断面図である。
【図６】 この発明の実施の形態１における半導体装置の製造工程の第５工程を示す断面図である。
【図７】 この発明の実施の形態２における半導体装置を示す断面図である。
【図８】 この発明の実施の形態２における半導体装置の製造工程の第１工程を示す断面図である。
【図９】 この発明の実施の形態２における半導体装置の製造工程の第２工程を示す断面図である。
【図１０】 この発明の実施の形態２における半導体装置の製造工程の第３工程を示す断面図である。
【図１１】 この発明の実施の形態２における半導体装置の製造工程の第４工程を示す断面図である。
【図１２】 この発明の実施の形態２における半導体装置の製造工程の第５工程を示す断面図である。
【図１３】 この発明の実施の形態２における半導体装置の製造工程の第６工程を示す断面図である。
【図１４】 この発明の実施の形態３における半導体装置を示す断面図である。
【図１５】 この発明の実施の形態３における半導体装置の製造工程の第１工程を示す断面図である。
【図１６】 この発明の実施の形態３における半導体装置の製造工程の第２工程を示す断面図である。
【図１７】 この発明の実施の形態３における半導体装置の製造工程の第３工程を示す断面図である。
【図１８】 この発明の実施の形態３における半導体装置の製造工程の第４工程を示す断面図である。
【図１９】 この発明の実施の形態３における半導体装置の製造工程の第５工程を示す断面図である。
【図２０】 この発明の実施の形態４における半導体装置を示す断面図である。
【図２１】 この発明の実施の形態４における半導体装置の製造工程の第１工程を示す断面図である。
【図２２】 この発明の実施の形態４における半導体装置の製造工程の第２工程を示す断面図である。
【図２３】 この発明の実施の形態４における半導体装置の製造工程の第３工程を示す断面図である。
【図２４】 この発明の実施の形態４における半導体装置の製造工程の第４工程を示す断面図である。
【図２５】 この発明の実施の形態４における半導体装置の製造工程の第５工程を示す断面図である。
【図２６】 ポリシリコンマスク開口方式で開口した従来の半導体装置を示す断面図である。
【図２７】 ポリシリコンマスク開口方式で開口した従来の半導体装置の製造工程の第１工程を示す断面図である。
【図２８】 ポリシリコンマスク開口方式で開口した従来の半導体装置の製造工程の第２工程を示す断面図である。
【図２９】 ポリシリコンマスク開口方式で開口した従来の半導体装置の製造工程の第３工程を示す断面図である。
【図３０】 ポリシリコンマスク開口方式で開口した従来の半導体装置の製造工程の第４工程を示す断面図である。
【図３１】 ポリシリコンマスク開口方式で開口した従来の半導体装置の問題点を説明するための断面図である。
【図３２】 セルフアライン開口方式で開口した従来の半導体装置を示す断面図である。
【図３３】 セルフアライン開口方式で開口した従来の半導体装置の製造工程の第１工程を示す断面図である。
【図３４】 セルフアライン開口方式で開口した従来の半導体装置の製造工程の第２工程を示す断面図である。
【図３５】 セルフアライン開口方式で開口した従来の半導体装置の製造工程の第３工程を示す断面図である。
【図３６】 セルフアライン開口方式で開口した従来の半導体装置の製造工程の第４工程を示す断面図である。
【図３７】 セルフアライン開口方式で開口した従来の半導体装置の他の例を示す断面図である。
【図３８】 セルフアライン開口方式で開口した従来の半導体装置の他の例を示す断面図である。
【図３９】 セルフアライン開口方式で開口した従来の半導体装置の問題点を説明するための断面図である。
【符号の説明】
１ 半導体基板
４ 配線層
９ 第１の絶縁膜層
１０ 第１の絶縁膜層
１１ 第２の絶縁膜層
１４ サイドウォールスペーサ
１６ 孔
１７ 導電層
１８ 導電層
１９ 孔
２１ 孔
２３ 孔
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に半導体基板上部に形成された配線層に対して形成される、コンタクトホールの構造に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ(Dynamic Randam Access Memory)などの高集積化にみられるように、近年、半導体装置は高集積化が進み、半導体装置に組み込まれる素子の高集積化に伴って、コンタクトホールの径寸法がますます減少してきている。その際の、写真製版の解像度の下限を追及する方法として、ポリシリコンマスク開口方式とセルフアライン開口（Self Align Contact:SAC）方式が考えられている。
【０００３】
図２６は、半導体装置の記憶素子領域において、ポリシリコンマスク開口方式で開口したコンタクトホールの断面図である。図において、１はＰ型シリコン基板、２はこのＰ型シリコン基板１の表面部分にＬＯＣＯＳ（Local Oxidation of Silicon）法で形成された分離酸化膜、３は前記Ｐ型シリコン基板１の主表面上、および／または分離酸化膜２の表面上に形成されたゲート酸化膜、４はこのゲート酸化膜３上に形成されたゲート電極である。
【０００４】
そして、５はこのゲート電極４上に形成された絶縁膜、６はＬＤＤ（Lightly Doped Drain）法で形成されたＮ-型拡散層、７は前記ゲート酸化膜３とゲート電極４と絶縁膜５の側面に形成されたサイドウォールスペーサ、８はＮ+型拡散層、１１はＴＥＯＳ（Tetraethyl Orthisilicate）の層間膜、１０５はこのＴＥＯＳの層間膜１１にエッチングで形成された小口径のコンタクトホールである。
【０００５】
次ぎに、図２７から図３０を用いて、上記のポリシリコンマスク開口方式で開口したコンタクトホールの形成方法について説明する。
図２７から図３０は、図２６に示めされるコンタクトホールの形成方法の第１工程から第４工程を示す断面図であって、各図の（ａ）は記憶素子領域、（ｂ）は周辺回路領域をあらわす。
【０００６】
図２７を参照して、Ｐ型シリコン基板１に分離酸化膜２、ゲート酸化膜３、ゲート電極４、絶縁膜５、Ｎ-型拡散層６、サイドウォールスペーサ７、Ｎ+型拡散層８、ＴＥＯＳの層間膜１１を形成した後、ＴＥＯＳの層間膜１１上に１５００Åないし３０００Åの厚さのポリシリコン膜１０１と、さらにその上にＴＥＯＳ酸化膜１０２とを堆積し、その上に形成したレジスト（図示せず）をパターニングしてＴＥＯＳ酸化膜１０２を部分的にエッチングして、孔１０３ａを形成する。次ぎに、このＴＥＯＳ酸化膜１０２上に再度ＴＥＯＳ酸化膜を全面に堆積して、異方性エッチングで全面エッチバックすることにより、ＴＥＯＳ酸化膜１０２に形成した孔１０３ａの内壁に、ＴＥＯＳ酸化膜からなるサイドウォールスペーサ１０３を形成する。
【０００７】
そして図２８に示すように、これらのＴＥＯＳ酸化膜１０２とサイドウォールスペーサ１０３とをマスクとして、ポリシリコン膜１０１をエッチングして孔１０４を形成した後、ＴＥＯＳ酸化膜１０２とサイドウォールスペーサ１０３とをエッチングにより除去する。
【０００８】
次ぎに、図２９を参照して、ポリシリコン膜１０１をマスクとして、層間膜１１をエッチングし、小口径のコンタクトホール１０５を形成してから、図３０に示すように、ポリシリコン膜１０１を全面エッチバックで除去する。
【０００９】
また図３２は、セルフアライン開口方式で開口したコンタクトホールの断面図である。図において、１はＰ型シリコン基板、３はこのＰ型シリコン基板１の主表面上に形成されたゲート酸化膜、４はこのゲート酸化膜３上に形成されたゲート電極である。そして、５はこのゲート電極４上に形成された絶縁膜、６はＬＤＤ法で形成されたＮ-型拡散層、７は前記ゲート酸化膜３とゲート電極４と絶縁膜５の側面に形成されたサイドウォールスペーサ、８はＮ+型拡散層、９はシリコン酸化膜、１０はシリコン窒化膜である。
【００１０】
さらに１１はＴＥＯＳの層間膜、１１０は、前記シリコン酸化膜９とシリコン窒化膜１０とＴＥＯＳの層間膜１１を貫通して形成されたコンタクトホールである。そして、ポリシリコン層１７とタングステンシリサイドＷＳｉ層１８は、このコンタクトホール１１０を介して、Ｐ型シリコン基板１に形成されたＮ+型拡散層８と電気的に接続するための導電層であって、配線抵抗を低減するために導電層を２層構造にしている。
【００１１】
次ぎに、図３３から図３６を用いて、上記のセルフアライン開口方式で開口したコンタクトホールの形成方法について説明する。図３３から図３６は、図３２に示めされるコンタクトホールの形成方法の第１工程から第４工程を示す断面図である。
【００１２】
図３３を参照して、Ｐ型シリコン基板１にゲート酸化膜３、ゲート電極４、絶縁膜５、サイドウォールスペーサ７、Ｎ-型拡散層６、Ｎ+型拡散層８、シリコン酸化膜９、シリコン窒化膜１０、ＴＥＯＳの層間膜１１を形成した後、ＴＥＯＳの層間膜１１上にレジスト膜１０７を形成して、孔１０８を開口する。
【００１３】
次ぎに、図３４に示す様に、ＴＥＯＳの層間膜１１をエッチングして孔１０９を形成した後、レジスト膜１０７を除去する。そして、図３５に示す様に、シリコン窒化膜１０とシリコン酸化膜９を順次エッチングして、コンタクトホール１１０を開口する。次ぎに、図３６に示す様に、導電層１７と１８を形成して、前記コンタクトホール１１０を介して、導電層１７と１８をＰ型シリコン基板１に形成されたＮ+型拡散層８と電気的に接続する。
【００１４】
【発明が解決しようとする課題】
上記のような従来の半導体装置では、ポリシリコンマスク開口方式の場合、層間膜１１にアスペクト比４以上にもなる小口径のコンタクトホールを精度良くエッチングして開口するのが非常に困難であり、また開口後のコンタクトホールへの埋め込みもステップカバレージ良く行うことが難しいので、図３１に示す様に、導電層１０６が断線したり、コンタクト抵抗が大きくなるという問題があった。
さらにこの方式では、ポリシリコン１０１を全面エッチバックする時、図３０の（ｂ）に示す様に、周辺回路部で、その下部のゲート電極４までエッチングされるという問題もあった。
【００１５】
また、セルフアライン開口方式の場合でコンタクトホール１１０と下部のゲート電極４が重なった場合には、図３７と図３８に示す様な構造になるが、コンタクトホール１１０の開口時にシリコン酸化膜９のエッチング量が多いと、図３９に示すように、導電層１７および１８とゲート電極４が電気的に短絡するという問題があった。さらに、写真製版の解像度よりも小さなコンタクトホールを、所望の大きさに安定して形成するのは困難であった。
【００１６】
この発明は、かかる問題点を解決するためになされたものであり、本発明の１の目的は、写真製版の解像度よりも小さなコンタクトホールが、他の配線と電気的に短絡することなく、低アスペクト比のエッチングで、所望の大きさに安定して形成された、高集積度の半導体装置を提供することであり、本発明の他の目的は、そのような半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体基板の主表面上の配線層の上に、半導体基板の主表面に達する孔を有する第１の絶縁膜層としてのシリコン窒化膜と、その上に形成されかつ第１の絶縁膜層の孔に達する孔を有する第２の絶縁膜層と、第２の絶縁膜層の有する孔の内側壁に形成され、絶縁膜で構成されるサイドウォールスペーサと、第１の絶縁膜層の有する孔内と第２の絶縁膜層の有する孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を備えるとともに、第２の絶縁膜層は、第１の絶縁膜層に対してエッチング選択比が大きい。
【００１８】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、サイドウォールスペーサが、第１の絶縁膜層に対してエッチング選択比が大きい。
【００１９】
請求項３に記載の半導体装置は、半導体基板の主表面上の配線層の上に、半導体基板の主表面に達する孔を有する２層以上の第１の絶縁膜層と、その上に形成されかつ第１の絶縁膜層の孔に達する孔を有する第２の絶縁膜層と、少なくとも第２の絶縁膜層の有する孔の内側壁に形成されたサイドウォールスペーサと、第１の絶縁膜層の有する孔内と第２の絶縁膜層の有する孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を備えるとともに、第２の絶縁膜層は、第１の絶縁膜層の最上層に対してエッチング選択比が大きい。
【００２０】
請求項４に記載の半導体装置は、請求項３に記載の半導体装置において、サイドウォールスペーサが、第１の絶縁膜層の最上層に対してエッチング選択比が大きい。
【００２１】
請求項５に記載の半導体装置は、請求項３または請求項４に記載の半導体装置において、第１の絶縁膜層の最上層が、サイドウォールスペーサの内側壁に露出していない。
【００２２】
請求項６に記載の半導体装置は、請求項５に記載の半導体装置において、第１の絶縁膜層の最上層の有する孔が、第２の絶縁膜層の有する孔よりも大きい。
【００２４】
請求項７に記載の半導体装置は、半導体基板の主表面上の配線層の上に、半導体基板の主表面に達する孔を有する２層以上の第１の絶縁膜層と、その上に形成されかつ第１の絶縁膜層の最上層の有する孔よりも大きくかつ第１の絶縁膜層の孔に達する孔を有する第２の絶縁膜層と、第１の絶縁膜層の有する孔内と第２の絶縁膜層の有する孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を備えるとともに、第２の絶縁膜層は、第１の絶縁膜層の最上層に対してエッチング選択比が大きい。
【００２７】
請求項８に記載の半導体装置は、請求項７に記載の半導体装置において、さらに第２の絶縁膜層の有する孔の内側壁に形成された、第１の絶縁膜層の最上層に対してエッチング選択比が大きいサイドウォールスペーサを備えている。
【００３０】
請求項９に記載の半導体装置の製造方法においては、まず半導体基板の主表面上に配線層を形成する。そして、その半導体基板の主表面上と配線層上とに２層以上の第１の絶縁膜層を形成してから、その第１の絶縁膜層上に、第１の絶縁膜層に対してエッチング選択比が大きな第２の絶縁膜層を形成する。そして、その第２の絶縁膜層に第１の絶縁膜層に達する孔を形成する。そして、第２の絶縁膜層上と第２の絶縁膜層に形成された孔内とに、第３の絶縁膜層を形成してから、その第３の絶縁膜層にその上面から厚みを減じる処理を施して、第２の絶縁膜層に形成された孔内にサイドウォールスペーサを形成する。そして、そのサイドウォールスペーサをマスクとして、第１の絶縁膜層の最上層に、その残りの層に達する孔を形成してから、第１の絶縁膜層の最上層をマスクとして、その残りの層に半導体基板の主表面の一部に達する孔を形成する。そして、第１の絶縁膜層に形成された孔内と、第２の絶縁膜層に形成された孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を形成する。
【００３１】
請求項１０に記載の半導体装置の製造方法においては、まず半導体基板の主表面上に配線層を形成する。そして、その半導体基板の主表面上と配線層上とに２層以上の第１の絶縁膜層を形成してから、その第１の絶縁膜層上に、第１の絶縁膜層の最上層に対してエッチング選択比が大きな第２の絶縁膜層を形成する。そして、その第２の絶縁膜層に、第１の絶縁膜層に達する孔を形成してから、第１の絶縁膜層の少なくとも最上層に、その第１の絶縁膜層の残りの層に達する孔を形成する。そして、第２の絶縁膜層上と第２の絶縁膜層に形成された孔内と第１の絶縁膜層の最上層に形成された孔内とに第３の絶縁膜層を形成してから、その第３の絶縁膜層にその上面から厚みを減じる処理を施して、第２の絶縁膜層に形成された孔内と第１の絶縁膜層の最上層に形成された孔内とにサイドウォールスペーサを形成する。そして、第１の絶縁膜層の残りの層に、半導体基板の主表面の一部に達する孔を形成する。そして、第１の絶縁膜層に形成された孔内と、第２の絶縁膜層に形成された孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を形成する。
【００３２】
請求項１１に記載の半導体装置の製造方法においては、まず半導体基板の主表面上に配線層を形成する。そして、その半導体基板の主表面上と配線層上とに２層以上の第１の絶縁膜層を形成してから、その第１の絶縁膜層上に、第１の絶縁膜層の最上層に対してエッチング選択比が大きな２の絶縁膜層を形成する。そして、その第２の絶縁膜層に第１の絶縁膜層に達する孔を形成する。そして、第２の絶縁膜層上と第２の絶縁膜層に形成された孔内とに、第１の絶縁膜層に対してエッチング選択比が大きく、かつ第２の絶縁膜層に対してエッチング速度の異なる第３の絶縁膜層を形成してから、その第３の絶縁膜層にその上面から厚みを減じる処理を施して、第２の絶縁膜層に形成された孔内にサイドウォールスペーサを形成する。そして、そのサイドウォールスペーサをマスクとして、第１の絶縁膜層の少なくとも最上層に、その第１の絶縁膜層の残りの層に達する孔を形成してから、サイドウォールスペーサを除去する。そして、第１の絶縁膜層の最上層をエッチングマスクとして、第１の絶縁膜層の残りの層に、半導体基板の主表面の一部に達する孔を形成する。そして、第１の絶縁膜層に形成された孔内と、第２の絶縁膜層に形成された孔内とに、半導体基板とは電気的に接続され、配線層とは電気的に絶縁された導電層を形成する。
【００３４】
【発明の実施の形態】
以下、図１から図２５を用いて、この発明の実施の形態について説明する。
【００３５】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図１を参照して、図３２に示される、セルフアライン開口方式による従来の半導体装置と異なるのは、シリコン酸化膜９とシリコン窒化膜１０の開口寸法がＴＥＯＳの層間膜１１の開口寸法よりも小さく、かつＴＥＯＳの層間膜１１の開口部分の内壁にサイドウォールスペーサ１４が形成されていることである。それ以外の構造に関しては、図３２に示される従来の半導体装置と同様である。
【００３６】
次ぎに、図２から図６を用いて、上記の半導体装置の製造方法について説明する。
図２から図６は、図１に示される半導体装置の製造工程の第１工程から第５工程を示す断面図である。
【００３７】
図２を参照して、１は、比抵抗１０ΩcmのＰ型シリコン基板で、その表面部分に、ＬＯＣＯＳ法で厚さ２５００Åのシリコン酸化膜である素子分離絶縁膜２を形成する。次ぎに、厚さ１００Åのシリコン酸化膜を形成した後、不純物を含有させたポリシリコンを堆積してからシリコン酸化膜を形成し、レジストを用いた写真製版技術でパターニングして、ゲート絶縁膜３とゲート電極４と絶縁膜５を形成する。
【００３８】
次ぎに、砒素を注入エネルギ３０ＫｅＶ、注入量１×１０14／cm2、注入角度４５°でイオン注入することにより、Ｎ-型拡散層６を形成した後、シリコン酸化膜を堆積してからエッチバックして、サイドウォールスペーサ７を形成する。次ぎに、砒素を注入エネルギ５０ＫｅＶ、注入量４×１０15／cm2、注入角度０°でイオン注入することにより、Ｎ+型拡散層８を形成する。
【００３９】
その後、ＣＶＤ（Chemical Vapor Deposition）法で厚さ３００Åの、ＴＥＯＳなどのシリコン酸化膜を堆積して、第１絶縁膜層の下層９を形成してから、厚さ８００Åのシリコン窒化膜を堆積して、第１絶縁膜層の上層１０を形成する。そして、厚さ５０００Åの、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１を堆積する。次ぎに、シリコン窒化膜である反射防止膜１２を堆積して、レジストマスクを用いた写真製版技術でパターニングしてから、第１絶縁膜層の上層１０であるシリコン窒化膜よりもエッチング速度の早い二酸化シリコンのエッチングプロセスを用いて、ＲＩＥ（Reactive Ion Etching）法でドライエッチングして、コンタクトホール１３を開口する。
【００４０】
ところで、シリコン窒化膜よりもエッチング速度の早い二酸化シリコンのエッチングプロセスとしては、例えば、ｃ−Ｃ4Ｆ8、Ｃ3Ｆ8 、Ｃ3Ｆ6 、Ｃ5Ｆ12、Ｃ4Ｆ8、Ｃ5Ｆ10、ＣＨＦ3などのフロロカーボン系ガス、およびこれらの混合ガス、ならびにアルゴンＡｒ、一酸化炭素ＣＯまたは酸素Ｏ2などとフロロカーボン系ガスとの混合ガス、およびアルゴンＡｒ、一酸化炭素ＣＯまたは酸素Ｏ2などと、これらのフロロカーボン系ガスの混合ガスとの混合ガスを用いたドライエッチングプロセスがある。
【００４１】
そして図３に示すように、第１絶縁膜層の上層１０であるシリコン窒化膜に対して十分にエッチング選択比のとれるＴＥＯＳを堆積して全面エッチバックすることにより、サイドウォールスペーサ１４を形成する。
【００４２】
次ぎに、図４を参照して、サイドウォールスペーサ１４をマスクとして、シリコン窒化膜である、第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ4）ガスなどを用いたＲＩＥ法でドライエッチングして、コンタクトホール１５を形成する。この時、シリコン窒化膜である反射防止膜１２も同時に除去される。
【００４３】
そして図５に示すように、第１絶縁膜層の上層１０であるシリコン窒化膜をマスクとして、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をＲＩＥ法でドライエッチングして、コンタクトホール１６を形成する。
【００４４】
このとき、第１絶縁膜層の上層１０であるシリコン窒化膜の下にシリコン酸化膜の、第１絶縁膜層の下層９を形成しているのは、シリコン基板１の上に、直接シリコン窒化膜１０を形成すると、シリコン窒化膜１０を四弗化炭素ガスを用いてドライエッチングにより除去する時に、シリコン基板１の表面に結晶欠陥を誘起させるダメージを与える可能性があるが、シリコン基板１とシリコン窒化膜１０との間にシリコン酸化膜９をを形成すると、シリコン窒化膜１０をドライエッチングする際に、シリコン基板１にダメージを与えることがないからである。
【００４５】
最後に、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１上とコンタクトホール１６内に、ポリシリコンである導電層１７とタングステンシリサイドＷＳｉである導電層１８を形成して、前記コンタクトホール１６を介して、導電層１７と１８をＰ型シリコン基板１に形成されたＮ+型拡散層８と電気的に接続して、図６に示される半導体装置が形成される。
【００４６】
以上説明したように、この実施の形態１における半導体装置およびその製造方法によれば、セルフアライン開口方式を基本にしているので、アスペクト比の高くないエッチングで、周辺回路領域において導電層がゲート電極と短絡することがなく、低抵抗なコンタクトホールが得られる。また、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁にサイドウォールスペーサ１４を形成したので、写真製版の解像度よりも小さなコンタクトホールを、導電層１７、１８が記憶素子領域においてもゲート電極４と短絡することがなく、所望の大きさに安定して形成できるとともに、コンタクトホール１６においてステップカバリッジの良好な高集積度の半導体装置を実現できる。
【００４７】
また、上記実施の形態１では、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が３００Åの場合について説明したが、この膜厚は０〜５００Åであれば、どんな膜厚でもよい。また、シリコン窒化膜である、第１絶縁膜層の上層１０の膜厚が８００Åの場合について説明したが、この膜厚は１００〜１０００Åであれば、どんな膜厚でもよい。さらに、ゲート電極４は、ここに説明した不純物を含有させたポリシリコン以外に、シリサイドや金属膜であっても、またそれらの積層膜であってもよい。
【００４８】
また、絶縁膜５はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であってもよい。さらに、サイドウォールスペーサ７はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であっても、また、形成しなくてもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯＳの積層膜であってもよい。また、サイドウォールスペーサ１４は、ＴＥＯＳ以外にポリシリコンで形成してもよい。なお、絶縁膜５と第１絶縁膜層の下層９は形成しなくとも、２層以上の積層膜であってもよく、上記実施の形態１と同様の効果を奏する。
【００４９】
また、この実施の形態１では、第２絶縁膜層１１の有する孔がその下層のゲート電極と重なる場合について述べたが、下層のゲート電極の間隔が広くて、第２絶縁膜層１１の有する孔がその下層のゲート電極と重ならない場合でも、従来のセルフアライン開口方式と比較して、コンタクトホールを形成する時のアライメント余裕が向上するという効果がある。
【００５０】
実施の形態２．
次ぎに、図７を用いて、この発明の実施の形態２について説明する。図７は、この実施の形態２における半導体装置を示す断面図である。
【００５１】
図７を参照して、前記実施の形態１では、コンタクトホール１６内にサイドウォールスペーサ１４を残していたが、この実施の形態２では、コンタクトホール１９内にサイドウォールスペーサ１４を残していない。それ以外の構造に関しては、図１に示される実施の形態１と同様である。
【００５２】
次ぎに、図８から図１３を用いて、上記の半導体装置の製造方法について説明する。
図８から図１３は、図７に示される半導体装置の製造工程の第１工程から第６工程を示す断面図である。
【００５３】
まず図８を参照して、前記実施の形態１の場合と同様の工程を経て、コンタクトホール１３を形成する。そして図９に示すように、シリコン窒化膜である、第１絶縁膜層の上層１０に対して十分にエッチング選択比がとれ、かつＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１に対してエッチング選択比がとれるＢＰＴＥＯＳを堆積し、全面にエッチバックしてサイドウォールスペーサ１４を形成する。
【００５４】
次に、図１０を参照して、サイドウォールスペーサ１４をマスクとして、シリコン窒化膜である、第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ4）ガスなどを用いたＲＩＥ法でドライエッチングして、コンタクトホール１５を形成する。この時、シリコン窒化膜である反射防止膜１２も同時に除去される。そして図１１に示すように、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１に対してエッチング選択比のとれる気相弗酸でサイドウォールスペーサ１４のみを除去する。
【００５５】
次に、図１２に示すように、シリコン窒化膜である、第１絶縁膜層の上層１０をマスクとして、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をＲＩＥ法でドライエッチングして、コンタクトホール１９を形成する。
【００５６】
このとき、第１絶縁膜層の上層１０であるシリコン窒化膜の下にシリコン酸化膜の、第１絶縁膜層の下層９を形成しているのは、シリコン基板１の上に、直接シリコン窒化膜１０を形成すると、シリコン窒化膜１０を四弗化炭素ガスを用いてドライエッチングにより除去する時に、シリコン基板１の表面に結晶欠陥を誘起させるダメージを与える可能性があるが、シリコン基板１とシリコン窒化膜１０との間にシリコン酸化膜９をを形成すると、シリコン窒化膜１０をドライエッチングする際に、シリコン基板１にダメージを与えることがないからである。
【００５７】
最後に、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１上と前記コンタクトホール１９内に、ポリシリコンである導電層１７とタングステンシリサイドＷＳｉである導電層１８を形成して、前記コンタクトホール１９を介して、導電層１７と１８をＰ型シリコン基板１に形成されたＮ+ 型拡散層８と電気的に接続して、図１３に示される半導体装置が形成される。
【００５８】
以上説明したように、この実施の形態２における半導体装置およびその製造方法によれば、セルフアライン開口方式を基本にしているので、アスペクト比の高くないエッチングで、周辺回路領域において導電層がゲート電極と短絡することがなく、低抵抗なコンタクトホールが得られる。特にこの実施の形態２におけるコンタクトホール１９では、サイドウォールスペーサ１４を最終的に除去しているので、前記実施の形態１におけるコンタクトホール１６よりも低抵抗となる。また、ＴＥＯＳの第２絶縁膜層１１の有する孔の内側壁にサイドウォールスペーサ１４を形成してから除去したので、写真製版の解像度よりも小さなコンタクトホールを、導電層１７、１８が記憶素子領域においてもゲート電極４と短絡することがなく、所望の大きさに安定して形成できるとともに、コンタクトホール１９においてステップカバリッジの良好な高集積度の半導体装置を実現できる。
【００５９】
また、上記実施の形態２では、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が３００Åの場合について説明したが、この膜厚は０〜５００Åであれば、どんな膜厚でもよい。また、シリコン窒化膜である、第１絶縁膜層の上層１０の膜厚が８００Åの場合について説明したが、この膜厚は１００〜１０００Åであれば、どんな膜厚でもよい。さらに、ゲート電極４は、ここに説明した不純物を含有させたポリシリコン以外に、シリサイドや金属膜であっても、またそれらの積層膜であってもよい。
【００６０】
また、絶縁膜５はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であってもよい。さらに、サイドウォールスペーサ７はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であっても、また、形成しなくてもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯＳの積層膜であってもよい。また、サイドウォールスペーサ１４は、ＢＰＴＥＯＳ以外にポリシリコンで形成してもよい。なお、絶縁膜５と第１絶縁膜層の下層９は形成しなくとも、２層以上の積層膜であってもよく、上記実施の形態２と同様の効果を奏する。
【００６１】
また、この実施の形態２では、第２絶縁膜層１１の有する孔がその下層のゲート電極と重なる場合について述べたが、下層のゲート電極の間隔が広くて、第２絶縁膜層１１の有する孔がその下層のゲート電極と重ならない場合でも、従来のセルフアライン開口方式と比較して、コンタクトホールを形成する時のアライメント余裕が向上するという効果がある。
【００６２】
実施の形態３．
次ぎに、図１４を用いて、この発明の実施の形態３について説明する。図１４は、この実施の形態３における半導体装置を示す断面図である。
【００６３】
図１４を参照して、前記実施の形態１では、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁にサイドウォールスペーサを形成したが、この実施の形態３では、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の大きさが、ＴＥＯＳの第２絶縁膜層１１の有する孔の大きさとほぼ同じであって、サイドウォールスペーサ１４が、ＴＥＯＳの第２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の内側壁とに渡って形成されていて、第１絶縁膜層の上層１０がサイドウォールスペーサ１４の内側壁に露出していない。それ以外の構造に関しては、図１に示される前記実施の形態１と同様である。
【００６４】
次ぎに、図１５から図１９を用いて、上記の半導体装置の製造方法について説明する。
図１５から図１９は、図１４に示される半導体装置の製造工程の第１工程から第５工程を示す断面図である。
【００６５】
まず図１５を参照して、前記実施の形態１の場合と同様の工程を経て、コンタクトホール１３を形成する。そして図１６に示すように、コンタクトホール１３を形成した時のレジストマスク（図示せず）を用い、エッチングガスを変えて、シリコン窒化膜である、第１絶縁膜層の上層１０を、例えば、四弗化炭素（ＣＦ4 ）ガスなどを用いたＲＩＥ法でドライエッチングして、コンタクトホール２０を形成する。その後レジストを除去してから、シリコン窒化膜である反射防止膜１２を除去する。
【００６６】
次に、図１７を参照して、ＴＥＯＳを１５００Å堆積して全面エッチバックすることにより、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の内側壁とに渡ってサイドウォールスペーサ１４を形成する。この時、サイドウォールスペーサ１４を絶縁膜で形成すれば、たとえゲート電極４が前工程で露出するようなことがあっても、その露出部分はこのサイドウォールスペーサ１４で覆われることになるので、この後コンタクトホール内に形成される導電層とこのゲート電極４とが、電気的に短絡することはない。
【００６７】
そして、図１８に示すように、ＲＩＥ法により、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をドライエッチングして、コンタクトホール２１を形成する。
【００６８】
最後に、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１上とコンタクトホール２１内に、ポリシリコンである導電層１７とタングステンシリサイドＷＳｉである導電層１８を形成して、前記コンタクトホール２１を介して、導電層１７と１８をＰ型シリコン基板１に形成されたＮ+型拡散層８と電気的に接続して、図１９に示される半導体装置が形成される。
【００６９】
以上説明したように、この実施の形態３における半導体装置およびその製造方法によれば、セルフアライン開口方式を基本にしているので、アスペクト比の高くないエッチングで、周辺回路領域において導電層がゲート電極と短絡することがなく、低抵抗なコンタクトホールが得られる。また、前記実施の形態１では、図５に示すように、第１絶縁膜層の上層１０であるシリコン窒化膜をマスクとして、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をＲＩＥ法でドライエッチングして、コンタクトホール１６を形成する時に、サイドウォールスペーサ１４も多少エッチングされて、サイドウォールスペーサ１４と第１絶縁膜層の上層１０であるシリコン窒化膜との境界部分に段差が発生することがあるが、この実施の形態３では、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の内側壁とに渡ってサイドウォールスペーサ１４を形成して、第１絶縁膜層の上層１０がサイドウォールスペーサ１４の内側壁に露出しないようにしたので、コンタクトホール２１は、シリコン基板部から上層部に渡って開口径が滑らかに大きくなる順テーパ状になり、前記実施の形態１におけるコンタクトホール１６よりも、ステップカバリッジが良好になるとともに、写真製版の解像度よりも小さなコンタクトホールを、導電層１７、１８が記憶素子領域においてもゲート電極４と短絡することがなく、所望の大きさに安定して形成できる。
【００７０】
また、上記実施の形態３では、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が３００Åの場合について説明したが、この膜厚は５０〜５００Åであれば、どんな膜厚でもよい。また、シリコン窒化膜である、第１絶縁膜層の上層１０の膜厚が８００Åの場合について説明したが、この膜厚は１００〜１０００Åであれば、どんな膜厚でもよい。さらに、ゲート電極４は、ここに説明した不純物を含有させたポリシリコン以外に、シリサイドや金属膜であっても、またそれらの積層膜であってもよい。
【００７１】
また、絶縁膜５はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であってもよい。さらに、サイドウォールスペーサ７はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であっても、また、形成しなくてもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯＳの積層膜であってもよい。また、サイドウォールスペーサ１４は、ＴＥＯＳ以外にポリシリコンで形成してもよい。なお、絶縁膜５と第１絶縁膜層の下層９は形成しなくとも、２層以上の積層膜であってもよく、上記実施の形態３と同様の効果を奏する。
【００７２】
また、この実施の形態３では、第２絶縁膜層１１の有する孔がその下層のゲート電極と重なる場合について述べたが、下層のゲート電極の間隔が広くて、第２絶縁膜層１１の有する孔がその下層のゲート電極と重ならない場合でも、従来のセルフアライン開口方式と比較して、コンタクトホールを形成する時のアライメント余裕が向上するという効果がある。
【００７３】
実施の形態４．
次ぎに、図２０を用いて、この発明の実施の形態４について説明する。図２０は、この実施の形態４における半導体装置を示す断面図である。
【００７４】
図２０を参照して、図１４に示される前記実施の形態３における半導体装置と異なるのは、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔が、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔よりも大きく形成されていることである。それ以外の構造に関しては、図１４に示される実施の形態３と同様である。
【００７５】
次ぎに、図２１から図２５を用いて、上記の半導体装置の製造方法について説明する。
図２１から図２５は、図２０に示される半導体装置の製造工程の第１工程から第５工程を示す断面図である。
【００７６】
まず図２１を参照して、前記実施の形態１の場合と同様の工程を経て、コンタクトホール１３を形成する。そして図２２に示すように、レジストを除去してから、熱りん酸でウエットエッチングしてコンタクトホール２２を開口する。この時、シリコン窒化膜である反射防止膜１２も同時に除去される。この様なウエットエッチングを行うと、ドライエッチングにおけるプラズマダメージが発生せず、また、第２絶縁膜層１１や第１絶縁膜層の下層９であるシリコン酸化膜に対してエッチング選択比を大きくとれるという利点がある。
【００７７】
次に、図２３を参照して、ＴＥＯＳを１５００Ａ堆積して全面エッチバックすることにより、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の内側壁とに渡ってサイドウォールスペーサ１４を形成する。この時、サイドウォールスペーサ１４を絶縁膜で形成すれば、たとえゲート電極４が前工程で露出するようなことがあっても、その露出部分はこのサイドウォールスペーサ１４で覆われることになるので、この後コンタクトホール内に形成される導電層とこのゲート電極４とが、電気的に短絡することはない。
【００７８】
そして、図２４に示すように、希弗酸で、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をウエットエッチングして、コンタクトホール２３を形成する。
【００７９】
最後に、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１上と前記コンタクトホール２３内に、ポリシリコンである導電層１７とタングステンシリサイドＷＳｉである導電層１８を形成して、前記コンタクトホール２３を介して、導電層１７と１８をＰ型シリコン基板１に形成されたＮ+ 型拡散層８と電気的に接続して、図２５に示される半導体装置が形成される。
【００８０】
以上説明したように、この実施の形態４における半導体装置およびその製造方法によれば、セルフアライン開口方式を基本にしているので、アスペクト比の高くないエッチングで、周辺回路領域において導電層がゲート電極と短絡することがなく、低抵抗なコンタクトホールが得られる。また、第１絶縁膜層の上層１０をウエットエッチングで形成したので、ドライエッチングにおけるプラズマダメージが発生しないのみならず、第２絶縁膜層１１や第１絶縁膜層の下層９であるシリコン酸化膜に対してエッチング選択比を大きくとることができる。
【００８１】
さらに、前記実施の形態１では、図５に示すように、第１絶縁膜層の上層１０であるシリコン窒化膜をマスクとして、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９をＲＩＥ法でドライエッチングして、コンタクトホール１６を形成する時に、サイドウォールスペーサ１４も多少エッチングされて、サイドウォールスペーサ１４と第１絶縁膜層の上層１０であるシリコン窒化膜との境界部分に段差が発生することがあるが、この実施の形態４では、ＴＥＯＳなどのシリコン酸化膜の第２絶縁膜層１１の有する孔の内側壁と、シリコン窒化膜である、第１絶縁膜層の上層１０の有する孔の内側壁とに渡ってサイドウォールスペーサ１４を形成して、第１絶縁膜層の上層１０がサイドウォールスペーサ１４の内側壁に露出しないようにしたので、コンコンタクトホール２１は、シリコン基板部から上層部に渡って開口径が滑らかに大きくなる順テーパ状になり、前記実施の形態１におけるコンタクトホール１６よりも、ステップカバリッジが良好になるとともに、写真製版の解像度よりも小さなコンタクトホールを、導電層１７、１８が記憶素子領域においてもゲート電極４と短絡することがなく、所望の大きさに安定して形成できる。
【００８２】
また、上記実施の形態４では、ＴＥＯＳなどのシリコン酸化膜の、第１絶縁膜層の下層９の膜厚が３００Åの場合について説明したが、この膜厚は５０〜５００Åであれば、どんな膜厚でもよい。また、シリコン窒化膜である、第１絶縁膜層の上層１０の膜厚が８００Åの場合について説明したが、この膜厚は１００〜１０００Åであれば、どんな膜厚でもよい。さらに、ゲート電極４は、ここに説明した不純物を含有させたポリシリコン以外に、シリサイドや金属膜であっても、またそれらの積層膜であってもよい。
【００８３】
また、絶縁膜５はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であってもよい。さらに、サイドウォールスペーサ７はシリコン酸化膜以外に、シリコン窒化膜やシリコンオキシナイトライド膜であっても、またそれらの積層膜であっても、また、形成しなくてもよい。さらに、第２絶縁膜層１１は、ＴＥＯＳ以外にＢＰＴＥＯＳであっても、またＴＥＯＳとＢＰＴＥＯＳの積層膜であってもよい。また、サイドウォールスペーサ１４は、ＴＥＯＳ以外にポリシリコンで形成してもよい。なお、絶縁膜５と第１絶縁膜層の下層９は形成しなくとも、２層以上の積層膜であってもよく、上記実施の形態４と同様の効果を奏する。
【００８４】
また、この実施の形態４では、第２絶縁膜層１１の有する孔がその下層のゲート電極と重なる場合について述べたが、下層のゲート電極の間隔が広くて、第２絶縁膜層１１の有する孔がその下層のゲート電極と重ならない場合でも、従来のセルフアライン開口方式と比較して、コンタクトホールを形成する時のアライメント余裕が向上するという効果がある。
【００８５】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００８６】
セルフアライン開口方式を基本にしているので、アスペクト比の高くないエッチングで、周辺回路領域において導電層がゲート電極と短絡することがなく、低抵抗なコンタクトホールが得られる。また、第２絶縁膜層の有する孔の内側壁にサイドウォールスペーサを形成したので、写真製版の解像度よりも小さなコンタクトホールを、導電層が記憶素子領域においてもゲート電極と短絡することがなく、所望の大きさに安定して形成できるとともに、コンタクトホールにおいてステップカバリッジの良好な高集積度の半導体装置を実現できる。
【００８７】
また、コンタクトホールにおいてサイドウォールスペーサを最終的に除去しているので、最終的にサイドウォールスペーサを残した場合よりも低抵抗となる。
【００８８】
さらに、第２絶縁膜層の有する孔の内側壁と、第１絶縁膜層の上層の有する孔の内側壁とに渡ってサイドウォールスペーサを形成したので、コンタクトホールは、シリコン基板部から上層部に渡って開口径が滑らかに大きくなる順テーパ状になり、ステップカバリッジが良好になる
【００８９】
また、下層のゲート電極の間隔が広くて、第２絶縁膜層の有する孔がその下層のゲート電極と重ならない場合でも、従来のセルフアライン開口方式と比較して、コンタクトホールを形成する時のアライメント余裕が向上する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１における半導体装置を示す断面図である。
【図２】 この発明の実施の形態１における半導体装置の製造工程の第１工程を示す断面図である。
【図３】 この発明の実施の形態１における半導体装置の製造工程の第２工程を示す断面図である。
【図４】 この発明の実施の形態１における半導体装置の製造工程の第３工程を示す断面図である。
【図５】 この発明の実施の形態１における半導体装置の製造工程の第４工程を示す断面図である。
【図６】 この発明の実施の形態１における半導体装置の製造工程の第５工程を示す断面図である。
【図７】 この発明の実施の形態２における半導体装置を示す断面図である。
【図８】 この発明の実施の形態２における半導体装置の製造工程の第１工程を示す断面図である。
【図９】 この発明の実施の形態２における半導体装置の製造工程の第２工程を示す断面図である。
【図１０】 この発明の実施の形態２における半導体装置の製造工程の第３工程を示す断面図である。
【図１１】 この発明の実施の形態２における半導体装置の製造工程の第４工程を示す断面図である。
【図１２】 この発明の実施の形態２における半導体装置の製造工程の第５工程を示す断面図である。
【図１３】 この発明の実施の形態２における半導体装置の製造工程の第６工程を示す断面図である。
【図１４】 この発明の実施の形態３における半導体装置を示す断面図である。
【図１５】 この発明の実施の形態３における半導体装置の製造工程の第１工程を示す断面図である。
【図１６】 この発明の実施の形態３における半導体装置の製造工程の第２工程を示す断面図である。
【図１７】 この発明の実施の形態３における半導体装置の製造工程の第３工程を示す断面図である。
【図１８】 この発明の実施の形態３における半導体装置の製造工程の第４工程を示す断面図である。
【図１９】 この発明の実施の形態３における半導体装置の製造工程の第５工程を示す断面図である。
【図２０】 この発明の実施の形態４における半導体装置を示す断面図である。
【図２１】 この発明の実施の形態４における半導体装置の製造工程の第１工程を示す断面図である。
【図２２】 この発明の実施の形態４における半導体装置の製造工程の第２工程を示す断面図である。
【図２３】 この発明の実施の形態４における半導体装置の製造工程の第３工程を示す断面図である。
【図２４】 この発明の実施の形態４における半導体装置の製造工程の第４工程を示す断面図である。
【図２５】 この発明の実施の形態４における半導体装置の製造工程の第５工程を示す断面図である。
【図２６】 ポリシリコンマスク開口方式で開口した従来の半導体装置を示す断面図である。
【図２７】 ポリシリコンマスク開口方式で開口した従来の半導体装置の製造工程の第１工程を示す断面図である。
【図２８】 ポリシリコンマスク開口方式で開口した従来の半導体装置の製造工程の第２工程を示す断面図である。
【図２９】 ポリシリコンマスク開口方式で開口した従来の半導体装置の製造工程の第３工程を示す断面図である。
【図３０】 ポリシリコンマスク開口方式で開口した従来の半導体装置の製造工程の第４工程を示す断面図である。
【図３１】 ポリシリコンマスク開口方式で開口した従来の半導体装置の問題点を説明するための断面図である。
【図３２】 セルフアライン開口方式で開口した従来の半導体装置を示す断面図である。
【図３３】 セルフアライン開口方式で開口した従来の半導体装置の製造工程の第１工程を示す断面図である。
【図３４】 セルフアライン開口方式で開口した従来の半導体装置の製造工程の第２工程を示す断面図である。
【図３５】 セルフアライン開口方式で開口した従来の半導体装置の製造工程の第３工程を示す断面図である。
【図３６】 セルフアライン開口方式で開口した従来の半導体装置の製造工程の第４工程を示す断面図である。
【図３７】 セルフアライン開口方式で開口した従来の半導体装置の他の例を示す断面図である。
【図３８】 セルフアライン開口方式で開口した従来の半導体装置の他の例を示す断面図である。
【図３９】 セルフアライン開口方式で開口した従来の半導体装置の問題点を説明するための断面図である。
【符号の説明】
１ 半導体基板
４ 配線層
９ 第１の絶縁膜層
１０ 第１の絶縁膜層
１１ 第２の絶縁膜層
１４ サイドウォールスペーサ
１６ 孔
１７ 導電層
１８ 導電層
１９ 孔
２１ 孔
２３ 孔
Claims (11)
- 半導体基板の主表面の上部に形成された配線層と、
前記配線層の上部に形成され、前記半導体基板の前記主表面に達する孔を有する第１の絶縁膜層としてのシリコン窒化膜と、
前記第１の絶縁膜層の上部に形成され、前記第１の絶縁膜層の孔に達する孔を有する、前記第１の絶縁膜層に対してエッチング選択比の大きな第２の絶縁膜層と、
前記第２の絶縁膜層の有する前記孔の内側壁に形成され、絶縁膜で構成されるサイドウォールスペーサと、
前記第１の絶縁膜層の有する前記孔内と、前記第２の絶縁膜層の有する前記孔内とに形成されて、前記半導体基板とは電気的に接続され、前記配線層とは電気的に絶縁された導電層と
を備えた半導体装置。 - サイドウォールスペーサが、第１の絶縁膜層に対してエッチング選択比の大きいことを特徴とする、請求項１に記載の半導体装置。
- 半導体基板の主表面の上部に形成された配線層と、
前記配線層の上部に形成され、前記半導体基板の前記主表面に達する孔を有する、２層以上の第１の絶縁膜層と、
前記第１の絶縁膜層の上部に形成され、前記第１の絶縁膜層の孔に達する孔を有する、前記第１の絶縁膜層の最上層に対してエッチング選択比の大きな第２の絶縁膜層と、
少なくとも前記第２の絶縁膜層の有する前記孔の内側壁に形成されたサイドウォールスペーサと、
前記第１の絶縁膜層の有する前記孔内と、前記第２の絶縁膜層の有する前記孔内とに形成されて、前記半導体基板とは電気的に接続され、前記配線層とは電気的に絶縁された導電層と
を備えた半導体装置。 - サイドウォールスペーサが、第１の絶縁膜層の最上層に対してエッチング選択比の大きいことを特徴とする、請求項３に記載の半導体装置。
- 第１の絶縁膜層の最上層が、サイドウォールスペーサの内側壁に露出していないことを特徴とする、請求項３または請求項４に記載の半導体装置。
- 第１の絶縁膜層の最上層の有する孔が、第２の絶縁膜層の有する孔よりも大きいことを特徴とする、請求項５に記載の半導体装置。
- 半導体基板の主表面の上部に形成された配線層と、
前記配線層の上部に形成され、前記半導体基板の前記主表面に達する孔を有する、２層以上の第１の絶縁膜層と、
前記第１の絶縁膜層の上部に形成され、前記第１の絶縁膜層の最上層の有する孔よりも大きくかつ前記第１の絶縁膜層の孔に達する孔を有する、前記第１の絶縁膜層の最上層に対してエッチング選択比の大きな第２の絶縁膜層と、
前記第１の絶縁膜層の有する前記孔内と、前記第２の絶縁膜層の有する前記孔内とに形成されて、前記半導体基板とは電気的に接続され、前記配線層とは電気的に絶縁された導電層と
を備えた半導体装置。 - 第２の絶縁膜層の有する孔の内側壁に形成され、かつ第１の絶縁膜層の最上層に対してエッチング選択比の大きいサイドウォールスペーサを有することを特徴とする、請求項７に記載の半導体装置。
- 半導体基板の主表面上に配線層を形成する工程と、
前記半導体基板の前記主表面上と前記配線層上とに、２層以上の第１の絶縁膜層を形成する工程と、
前記第１の絶縁膜層上に、前記第１の絶縁膜層の最上層に対してエッチング選択比の大きな第２の絶縁膜層を形成する工程と、
前記第２の絶縁膜層に、前記第１の絶縁膜層に達する孔を形成する工程と、
前記第２の絶縁膜層上と前記第２の絶縁膜層の前記孔内とに、第３の絶縁膜層を形成する工程と、
前記第３の絶縁膜層にその上面から厚みを減じる処理を施すことにより、前記第２の絶縁膜層の前記孔内にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサをマスクとして、前記第１の絶縁膜層の最上層に、前記第１の絶縁膜層の残りの層に達する孔を形成する工程と、
前記第１の絶縁膜層の最上層をマスクとして、前記第１の絶縁膜層の前記残りの層に、前記半導体基板の前記主表面の一部に達する孔を形成する工程と、
前記第１の絶縁膜層に形成された前記孔内と、前記第２の絶縁膜層に形成された前記孔内とに、前記半導体基板とは電気的に接続され、前記配線層とは電気的に絶縁された導電層を形成する工程と
を備えた半導体装置の製造方法。 - 半導体基板の主表面上に配線層を形成する工程と、
前記半導体基板の前記主表面上と前記配線層上とに、２層以上の第１の絶縁膜層を形成する工程と、
前記第１の絶縁膜層上に、前記第１の絶縁膜層の最上層に対してエッチング選択比の大きな第２の絶縁膜層を形成する工程と、
前記第２の絶縁膜層に、前記第１の絶縁膜層に達する孔を形成する工程と、
前記第１の絶縁膜層の少なくとも最上層に、前記第１の絶縁膜層の残りの層に達する孔を形成する工程と、
前記第２の絶縁膜層上と、前記第２の絶縁膜層の前記孔内と、前記第１の絶縁膜層の最上層に形成された前記孔内とに、第３の絶縁膜層を形成する工程と、
前記第３の絶縁膜層にその上面から厚みを減じる処理を施すことにより、前記第２の絶縁膜層の前記孔内と、前記第１の絶縁膜層の最上層に形成された前記孔内とに、サイドウォールスペーサを形成する工程と、
前記第１の絶縁膜層の前記残りの層に、前記半導体基板の前記主表面の一部に達する孔を形成する工程と、
前記第１の絶縁膜層に形成された前記孔内と、前記第２の絶縁膜層に形成された前記孔内とに、前記半導体基板とは電気的に接続され、前記配線層とは電気的に絶縁された導電層を形成する工程と
を備えた半導体装置の製造方法。 - 半導体基板の主表面上に配線層を形成する工程と、
前記半導体基板の前記主表面上と前記配線層上に、２層以上の第１の絶縁膜層を形成する工程と、
前記第１の絶縁膜層上に、前記第１の絶縁膜層の最上層に対してエッチング選択比の大きな第２の絶縁膜層を形成する工程と、
前記第２の絶縁膜層に、前記第１の絶縁膜層に達する孔を形成する工程と、
前記第２の絶縁膜層上と前記第２の絶縁膜層の前記孔内とに、前記第１の絶縁膜層の最上層に対してエッチング選択比が大きく、かつ前記第２の絶縁膜層に対してエッチング速度の異なる第３の絶縁膜層を形成する工程と、
前記第３の絶縁膜層にその上面から厚みを減じる処理を施すことにより、前記第２の絶縁膜層の前記孔内にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサをマスクとして、前記第１の絶縁膜層の少なくとも最上層に、前記第１の絶縁膜層の残りの層に達する孔を形成する工程と、
前記サイドウォールスペーサを除去する工程と、
前記第１の絶縁膜層の最上層をエッチングマスクとして、前記第１の絶縁膜層の前記残りの層に、前記半導体基板の前記主表面の一部に達する孔を形成する工程と、
前記第１の絶縁膜層に形成された前記孔内と、前記第２の絶縁膜層に形成された前記孔内とに、前記半導体基板と電気的に接続するとともに、前記配線層と電気的に絶縁された導電層を形成する工程と
を備えた半導体装置の製造方法。
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