KR0168403B1 - 반도체 장치의 커패시터 제조방법 - Google Patents

반도체 장치의 커패시터 제조방법 Download PDF

Info

Publication number
KR0168403B1
KR0168403B1 KR1019950050682A KR19950050682A KR0168403B1 KR 0168403 B1 KR0168403 B1 KR 0168403B1 KR 1019950050682 A KR1019950050682 A KR 1019950050682A KR 19950050682 A KR19950050682 A KR 19950050682A KR 0168403 B1 KR0168403 B1 KR 0168403B1
Authority
KR
South Korea
Prior art keywords
layer pattern
pattern
forming
etch stop
conductive
Prior art date
Application number
KR1019950050682A
Other languages
English (en)
Other versions
KR970054008A (ko
Inventor
홍순철
신윤승
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950050682A priority Critical patent/KR0168403B1/ko
Publication of KR970054008A publication Critical patent/KR970054008A/ko
Application granted granted Critical
Publication of KR0168403B1 publication Critical patent/KR0168403B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

셀 어드레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀 커패시턴스를 증대시킬 수 있는 원통형 구조의 하부전극을 가지는 커패시터 제조방법이 개시되었다. 본 발명은 반도체 기판의 소정 영역을 노출시키는 평탄화층 패턴 및 제1 식각 저지층 패턴이 형성된 기판 전면에 도전막을 형성하고 상기 콘택홀의 상부에 형성된 도전막의 상의 소정 영역에 제2 식각 저지층 패턴을 형성하는 단계, 상기 제2 식각 저지층을 식각 마스크로하여 도전막 패턴을 형성하는 단계, 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 변형된 도전막 패텬을 형성하는 단계, 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계, 및 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다. 본 발명에 의하면 넓은 유효 커패시터 면적을 가지는 원통형 하부 전극을 형성하므로써 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하여 후속 공정 시의 패턴불량 및 단차 도포성을 좋게하는 동시에 셀 커패시턴스를 증대시킬 수 있다.

Description

반도체 장치의 커패시터 제조방법
제1도 내지 제3도는 종래 기술에 의한 커패시터 제조방법을 설명하기 위한 단면도들이다.
제4도 내지 제11도는 본 발명의 실시예 1에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
제12도 내지 제18도는 본 발명의 실시예 2에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 셀어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀 커패시턴스를 증대시킬 수 있는 원통형 구조의 하부전극을 가지는 커패시터 제조방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 DRAM(dynamic random access memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서는 상기 셀 커패시턴스의 감소는 반드시 해결되어야 하는 문제이다.
최근에는 3차원적 구조의 커패시터를 제안하여 셀 커패시턴스의 증가를 도모하고 있다.
제1도 내지 제3도는 종래 기술에 의한 박스(box)구조의 하부전극을 가지는 커패시터 제조방법을 설명하기 위한 단면도들이다.
제1도는 평탄화층(20) 및 식각 저지층(30)을 형성하는 단계를 설명하기 위한 단면도로서, 반도체 기판(10)상에 평탄화층(20) 및 식각 저지층(30)을 순차적으로 형성한다. 여기서 상기 평탄화층(20)은 BPSG(borophosphosilicate glass )로 형성하고, 상기 식각 저지층(30)은 실리콘 질화막(Si3N4)으로 형성한다.
제2도는 평탄화층 패턴(20a), 식각 저지층 패턴(30a), 및 도전층(40)을형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 식각 저지층(30) 및 평탄화층(20)을 패터닝하여 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택홀을 갖는 식각 저지층 패턴(30a) 및 평탄화층 패턴(20a)을 형성한다. 이어서 상기 식각 저지층 패턴(30a) 및 평탄화층 패턴(20a)이 형성된 기판 전면에 도전막(40), 예컨대 다결정 실리콘층을 형성한다.
제3도는 하부 전극(40a), 유전막(50) 및 상부 전극(60)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 콘택홀의 상부에 형성된 도전막을 덮는 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서 상기 포토레지스트 패턴을 식각 마스크로하여 상기 도전막(40)을 식각함으로써 상기 식각 저지층 패턴(30a)을 노출시키는 하부 전극(40a)을 형성한다. 이어서 상기 하부 전극(40a)이 형성된 기판 전면에 유전막(50), 예컨대 ONO(SiO2/Si3N4/SiO2)막을 형성한다. 다음에 상기 유전막(50)이 형성된 기판 전면에 상부 전극(60)을 형성한다.
상술한 종래의 커패시터 제조방법에 의하면, 동일한 면적에서 셀 커패시턴스를 증대시키기 위해서는 상기 하부전극(40a)의 두께를 증가시켜야 한다. 이는 상기 하부 전극(40a)의 면적을 증가시키기 위해서이다. 따라서 셀 어레이 영역과 주변회로 영역과의 단차가 증가하여 금속배선공정과 같은 후속공정 시에 패턴 불량 및 단차도포성(step coverage)문제가 발생한다.
따라서 본 발명의 목적은 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀 커패시턴스를 증대시킬 수 있는 원통형 하부전극을 가지는 커패시터의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예 1에 의하면 본 발명은,
반도체 기판 상에 순차적으로 형성된 평탄화층 및 제1 식각 저지층을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 가지는 평탄화층 패턴 및 제1 식각 저지층 패턴을 형성하는 단계;
상기 평탄화층 패턴 및 제1 식각 저지층 패턴이 형성된 기판 전면에 도전막을 형성하는 단계;
상기 콘택홀의 상부에 형성된 도전막 상의 소정 영역에 제2식각 저지층 패턴을 형성하는 단계;
상기 제2 식각 저지층을 식각 마스크로하여 상기 도전막을 식각함으로써 상기 제1 식각 저지층 패턴을 노출시키는 도전막 패턴을 형성하는 단계;
상기 도전막 패턴이 형성된 기판 전면에 절연막을 형성하고 상기 절연막 및 상기 제2 식각 저지층 패턴을 순차적으로 식각하여 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계;
상기 절연막 패턴을 식각 마스크로하여 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 상기 도전막 패턴을 식각함으로써 변형된 도전막 패턴을 형성하는 단계;
상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및
상기 스페이서 및 절연막 패턴을 식각 마스크로하여 상기 제1식각 저지층 패턴을 노출시키지 않도록 상기 변형된 도전막 패턴을 식각함으로써 원통형의 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.
상기 목적을 달성하기 위한 본 발명의 실시예 2에 의하면 본 발명은,
반도체 기판 상에 순차적으로 형성된 평탄화층, 제1 식각 저지층 및 언더컷용 절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 가지는 평탄화층 패턴, 제1 식각 저지층 패턴 및 언더컷용 절연막 패턴을 형성하는 단계;
상기 평탄화층 패턴, 제1 식각 저지층 패턴 및 언더컷용 절연막 패턴이 형성된 기판 전면에 도전막을 형성하는 단계;
상기 콘택홀의 상부에 형성된 도전막 상의 소정 영역에 제2 식각 저지층 패턴을 형성하는 단계;
상기 제2 식각 저지층 패턴을 식각 마스크로하여 상기 도전막을 식각함으로써 상기 언더컷용 절연막 패턴을 노출시키는 도전막 패턴을 형성하는 단계;
상기 도전막 패턴이 형성된 기판 전면에 절연막을 형성하고 상기 절연막 및 제2 식각 저지층 패턴을 순차적으로 식각하여 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계;
상기 절연막 패턴을 식각 마스크로하여 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 상기 도전막 패턴을 식각함으로써 변형된 도전막 패턴을 형성하는 단계;
상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및
상기 스페이서 및 상기 절연막 패턴을 식각 마스크로하여 상기 언더컷용 절연막 패턴이 노출되지 않도록 상기 변형된 도전막 패턴을 식각함으로써 원통형의 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.
이하 본 발명의 바람직한 실시예들을 첨부한 도면들을 참조하여 상세히 설명하고자 한다.
[실시예 1]
제4도 내지 제11도는 본 발명의 실시예 1에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
제4도는 평탄화층(21) 및 제1 식각 저지층(31)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 반도체 기판(11)상에 평탄화층(21) 및 제1 식각 저지층(31)을 순차적으로 형성한다. 여기서 상기 평탄화층(21)은 BPSG(borophosphosilicate glass)로 형성하고, 상기 제1 식각 저지층(31)은 100∼200Å정도의 두께를 가지는 SiN 또는 SiON로 형성한다.
제5도는 평탄화층 패턴(21a), 제1 식각 저지층 패턴(31a) 및 도전막 패턴(41)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 제1 식각 저지층(31) 및 평탄화층(21)을 패터닝하여 상기 반도체 기판(11)의 소정 영역을 노출시키는 콘택홀을 갖는 제1 식각 저지층 패턴(31a) 및 평탄화층 패턴(21a)을 형성한다. 이어서 상기 제1 식각 저지층 패턴(31a) 및 평탄화층 패턴(21a)이 형성된 기판 전면에 도전막(101), 예컨대 다결정 실리콘층을 LPCVD 방법으로 형성한다.
제6도는 도전막 패턴(41a), 제2 식각 저지층 패턴(51) 및 제1 절연막(61)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 도전막(41)이 형성된 기판 전면에 산화저지층(도시되지 않음), 예컨대 실리콘 질화물(Si3N4)을 형성한다. 이어서 상기 산화저지층을 패터닝하여 상기 콘택홀의 상부에 형성된 도전막을 노출시키는 산화저지층 패턴(도시되지 않음)을 형성한다. 다음에 상기 노출된 도전막 상에 제2 식각 저지층 패턴(51), 예컨대 실리콘 산화막 패턴을 형성한다.
계속해서 상기 산화저지층 패턴을 제거한 후에 상기 제2 식각 저지층 패턴(51)을 식각 마스크로하여 상기 도전막(41)을 식각함으로써 상기 제1 식각 저지층 패턴(31a)을 노출시키는 도전막 패턴(41a)을 형성한다. 여기서 상기 도전막(41)에 포토레지스트 패턴을 형성하여 상기 도전막 패턴(41a)을 형성할수도 있다. 그러나 상기 산화저지층 및 제2 식각 저지층 패턴(51)을 이용하여 상기 도전막 패턴(41a)을 형성하는 것이 인접한 커패시터 하부 전극과의 거리를 보다 가깝게 유지할 수 있어 유효 커패시터의 면적을 넓게 할 수 있다. 이어서 상기 도전막 패턴(41a)이 형성된 기판 전면에 제1 절연막(61)을 형성한다.
제7도는 제1절연막 패턴(61a)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1 절연막(61) 및 상기 제2 식각 저지층 패턴(51)을 순차적으로 식각함으로써 상기 도전막 패턴(41a)을 노출시키는 제1 절연막 패턴(61a)을 형성한다. 여기서 상기 제1 절연막 패턴(61a)은 상기 도전막 패턴(41a)과 반드시 같은 두께를 가질 필요는 없으며 상기 도전막 패턴(41a)보다 작은 두께를 가져도 무방하다.
제8도는 변형된 도전막 패턴(41b)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1 절연막 패턴(61a)을 식각 마스크로하여 상기 제1절연막 패턴(61a) 보다 작은 두께를 갖도록 상기 도전막 패턴(41a)을 식각함으로써 변형된 도전막 패턴(41b)을 형성한다.
제9도는 스페이서(71)를 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 변형된 도전막 패턴(41b)이 형성된 기판 전면에 제2 절연막, 예컨대 실리콘 산화막을 형성한다. 이어서 상기 제2 절연막을 이방성 식각함으로써 상기 제1 절연막 패턴(61a)의 측벽에 상기 제2 절연막으로 이루어진 스페이서(71)를 형성한다.
제10도는 하부전극(41c) 및 변형된 제1 절연막 패턴(61b)를 형성하는 단계를 설명하기 위한 단면도로서, 상기 스페이서(71) 및 상기 제1 절연막 패턴(61a)을 식각 마스크로하여 상기 제1 식각 저지층 패턴(31a)을 노출시키지 않도록 상기 변형된 도전막 패턴(41b)을 식각함으로써 하부전극(41c)을 형성한다. 이어서 상기 제1 식각 저지층 패턴(31a)을 노출시키지 않도록 상기 스페이서(71) 및 제1 절연막 패턴(61a)을 건식 또는 습식식각 방법으로 식각하여 변형된 제1 절연막 패텬(61b)을 형성한다. 이 경우 상기 제1 절연막 패턴(61a)을 완전히 제거함으로써 상기 제1 식각 저지층 패턴(31a)을 노출시킬 수도 있다(참조도면 제11도).
[실시예 2]
제12도 내지 제18도는 본 발명의 실시예 2에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
제12도는 평탄화층(22), 제1 식각 저지층(32) 및 언더컷용 절연막(102)를 형성하는 단계를 설명하기 위한 단면도로서, 먼저 제4도에서 설명한 본 발명의 실시예 1과 동일한 방법으로 상기 평탄화층(22) 및 제1 식각 저지층(32)을 순차적으로 형성한다. 이어서 상기 제1 식각 저지층(32)상에 언더컷용 절연막(102), 예컨대 실리콘 산화막을 1000∼2000Å정도의 두께로 형성한다.
제13도는 평탄화층 패턴(22a), 제1 식각 저지층 패턴(32a), 언더컷용 절연막 패턴(102a) 및 도전막(42)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 언더컷용 절연막(102), 제1 식각 저지층(32), 평탄화층(22)을 패터닝하여 상기 반도체 기판(12)의 소정 영역을 노출시키는 콘택홀을 갖는 언더컷용 절연막 패턴(102a), 제1 식각 저지층 패턴(32a) 및 평탄화층 패턴(22a)을 형성한다. 이어서 상기 언더컷용 절연막 패턴(102a), 제1 식각 저지층 패턴(32a) 및 평탄화층 패턴(22a)이 형성된 기판 전면에 도전막(32a), 예컨대 다결정 실리콘층을 형성한다.
제14도 내지 제16도는 도전막 패턴(42a), 제2 식각 저지층 패턴(52), 제1 절연막(62), 제1 절연막 패턴(62a), 변형된 도전막 패턴(42b) 및 제2 절연막으로 이루어진 스페이서(72)를 형성하는 단계를 설명하기 위한 단면도이다.
이 경우 제6도 내지 제9도에서 설명한 본 발명의 실시예 1에서 도전막 패턴(41a), 제2 식각 저지층 패턴(51), 제1 절연막(61), 제1 절연막 패턴(61a), 변형된 도전막 패턴(41b) 및 스페이서(71)를 형성하는 방법과 동일한 방법으로 상기 도전막 패턴(42a), 제2 식각 저지층 패턴(52), 제1 절연막(62), 제1 절연막 패턴(62a), 변형된 도전막 패턴(42b) 및 제2 절연막으로 이루어진 스페이서(72)를 형성한다.
제17도는 하부전극(42c) 및 변형된 언더컷용 절연막 패턴(102b)를 형성하는 단계를 설명하기 위한 단면도이다. 상기 스페이서(72) 및 제1절연막 패턴(62a)을 식각 마스크로하여 상기 언더컷용 절연막 패턴(102a)이 노출되지 않도록 상기 변형된 도전막 패턴(42b)을 식각함으로써 하부전극(42c)을 형성한다. 이어서 상기 스페이서(72) 및 제1 절연막 패턴(62a)을 건식 또는 습식식각 방법으로 제거한다. 이 경우 상기 언더컷용 절연막의 소정 두께를 제거하여 상기 하부전극(42c)의 아래부분을 노출시키는 변형된 언더컷용 절연막 패턴(102b)을 형성함으로써 커패시터의 유효면적을 증가시킨다. 따라서 상술한 본 발명의 실시예 1에 의하여 형성된 커패시터보다 높은 커패시턴스를 가진다. 물론 경우에 따라서 상기 언더컷용 절연막(102a)을 완전히 제거하여 상기 제1 식각 저지층 패턴(32a)을 노출시킬 수도 있다(참조도면 제18도). 이 경우는 상기 변형된 언더컷용 절연막 패턴(102b)을 형성하는 경우보다 커패시터의 유효면적이 더욱 증가한다.
이상 상술한 바와 같이 본 발명의 실시예들에 의하면, 넓은 유효 커패시터 면적을 가지는 원통형 하부 전극을 형성함으로써 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하여 후속 공정 시의 패턴불량 및 단차 도포성(step coverage)을 좋게하는 동시에 셀 커패시턴스를 증대시킬 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (14)

  1. 반도체 기판 상에 순차적으로 형성된 평탄화층 및 제1 식각 저지층을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 가지는 평탄화층 패턴 및 제1 식각 저지층 패턴을 형성하는 단계; 상기 평탄화층 패턴 및 제1 식각 저지층 패턴이 형성된 기판 전면에 도전막을 형성하는 단계; 상기 콘택홀의 상부에 형성된 도전막 상의 소정 영역에 제2 식각 저지층 패턴을 형성하는 단계; 상기 제2 식각 저지층을 식각 마스크로하여 상기 도전막을 식각함으로써 상기 제1 식각 저지층 패턴을 노출시키는 도전막 패턴을 형성하는 단계; 상기 도전막 패턴이 형성된 기판 전면에 절연막을 형성하고 상기 절연막 및 상기 제2 식각 저지층 패턴을 순차적으로 식각하연 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴을 식각 마스크로하여 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 상기 도전막 패턴을 식각함으로써 변형된 도전막 패턴을 형성하는 단계; 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서 및 절연막 패턴을 식각 마스크로하여 상기 제1 식각 저지층 패턴을 노출시키지 않도록 상기 변형된 도전막 패턴을 식각함으로써 원통형의 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 제2 식각 저지층 패턴을 형성하는 단계는 상기 도전막이 형성된 기판 전면에 산화저지층을 형성하는 단계; 상기 산화저지층을 패터닝하여 상기 콘택홀의 상부에 형성된 도전막을 노출시키는 산화저지층 패턴을 형성하는 단계; 상기 노출된 도전막 상에 제2 식각 저지층 패턴을 형성하는 단계; 및 상기 산화저지층 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 절연막 패턴은 상기 도전막 패턴의 표면과 같은 높이를 갖거나 낮은 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 하부전극을 형성하는 단계 이후에 상기 스페이서 및 절연막 패턴을 식각함으로써 상기 제1 식각 저지층 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  5. 제1항에 있어서, 상기 하부전극을 형성하는 단계 이후에 상기 스페이서 및 절연막 패턴을 식각하되 상기 절연막 패턴의 일부를 남김으로써 상기 제1 식각 저지층 패턴을 노출시키지 않는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  6. 제1항에 있어서, 상기 제2 식각 저지층 패턴은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  7. 제2항에 있어서, 상기 산화저지층은 실리콘 질화물(Si3N4)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  8. 반도체 기판 상에 순차적으로 형성된 평탄화층, 제1 식각 저지층 및 언더컷용 절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 가지는 평탄화층 패턴, 제1 식각 저지층 패턴 및 언더컷용 절연막 패턴을 형성하는 단계; 상기 평탄화층 패턴, 제1 식각 저지층 패턴 및 언더컷용 절연막 패턴이 형성된 기판 전면에 도전막을 형성하는 단계; 상기 콘택홀의 상부에 형성된 도전막 상의 소정 영역에 제2 식각 저지층 패턴을 형성하는 단계; 상기 제2 식각 저지층 패턴을 식각 마스크로하여 상기 도전막을 식각함으로써 상기 언더컷용 절연막 패턴을 노출시키는 도전막 패턴을 형성하는 단계; 상기 도전막 패턴이 형성된 기판 전면에 절연막을 형성하고 상기 절연막 및 제2 식각 저지층 패턴을 순차적으로 식각하여 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴을 식각 마스크로하여 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 상기 도전막 패턴을 식각함으로써 변형된 도전막 패턴을 형성하는 단계; 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서 및 상기 절연막 패턴을 식각 마스크로하여 상기 언더컷용 절연막 패턴이 노출되지 않도록 상기 변형된 도전막 패턴을 식각함으로써 원통형의 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  9. 제8항에 있어서, 상기 제2 식각 저지층 패턴을 형성하는 단계는 상기 도전막이 형성된 기판 전면에 산화저지층을 형성하는 단계; 상기 산화저지층을 패터닝하여 상기 콘택홀의 상부에 형성된 도전막을 노출시키는 산화저지층 패턴을 형성하는 단계; 상기 노출된 도전막 상에 제2 식각 저지층 패턴을 형성하는 단계; 및 상기 산화저지층 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  10. 제8항에 있어서, 상기 절연막 패턴은 상기 도전막 패턴의 표면과 같은 높이를 갖거나 낮은 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  11. 제8항에 있어서, 상기 하부전극을 형성하는 단계 이후에 상기 스페이서 및 절연막 패턴을 식각함으로써 상기 언더컷용 절연막 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  12. 제8항에 있어서, 상기 하부전극을 형성하는 단계 이후에 상기 스페이서 및 절연막 패턴을 식각하되 상기 절연막 패턴의 일부를 남김으로써 상기 언더컷용 절연막 패턴을 노출시키지 않는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  13. 제8항에 있어서, 상기 제2 식각 저지층 패턴은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  14. 제9항에 있어서, 상기 산화저지층은 실리콘 질화물(Si3N4)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
KR1019950050682A 1995-12-15 1995-12-15 반도체 장치의 커패시터 제조방법 KR0168403B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950050682A KR0168403B1 (ko) 1995-12-15 1995-12-15 반도체 장치의 커패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950050682A KR0168403B1 (ko) 1995-12-15 1995-12-15 반도체 장치의 커패시터 제조방법

Publications (2)

Publication Number Publication Date
KR970054008A KR970054008A (ko) 1997-07-31
KR0168403B1 true KR0168403B1 (ko) 1998-12-15

Family

ID=19440584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950050682A KR0168403B1 (ko) 1995-12-15 1995-12-15 반도체 장치의 커패시터 제조방법

Country Status (1)

Country Link
KR (1) KR0168403B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100917057B1 (ko) * 2002-12-26 2009-09-10 매그나칩 반도체 유한회사 반도체 소자의 커패시터 형성방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100328824B1 (ko) * 1999-07-09 2002-03-14 박종섭 커패시터 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100917057B1 (ko) * 2002-12-26 2009-09-10 매그나칩 반도체 유한회사 반도체 소자의 커패시터 형성방법

Also Published As

Publication number Publication date
KR970054008A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
KR100219483B1 (ko) 반도체 장치의 커패시터 제조방법
KR100301038B1 (ko) 씨오비(cob)를구비한반도체메모리장치및그제조방법
KR100207462B1 (ko) 반도체 장치의 커패시터 제조방법
KR0168403B1 (ko) 반도체 장치의 커패시터 제조방법
KR100207466B1 (ko) 반도체 장치의 커패시터 제조방법
KR100244305B1 (ko) 반도체 메모리장치의 제조방법
KR0183728B1 (ko) 반도체장치의 캐패시터 및 그 제조방법
KR19990005450A (ko) 반도체 메모리 장치 제조 방법
KR0166492B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100213211B1 (ko) 고집적 메모리장치의 제조방법
KR0166495B1 (ko) 반도체소자의 저장전극 제조방법
KR0140476B1 (ko) 반도체 소자의 저장전극 제조방법
KR950008248B1 (ko) 반도체 소자의 캐패시터 제조방법
KR0168402B1 (ko) 반도체 장치의 커패시터 제조방법
KR0168336B1 (ko) 반도체 메모리장치의 제조방법
KR0166029B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100224680B1 (ko) 원통형 커패시터의 제조방법
KR0168340B1 (ko) 반도체 장치의 커패시터 제조방법
KR100277883B1 (ko) 반도체 소자의 제조 방법
KR100252887B1 (ko) 반도체소자의 제조방법
KR920010756B1 (ko) 자기정렬콘택 형성방법
KR100419748B1 (ko) 반도체소자의제조방법
KR100235952B1 (ko) 반도체 장치의 캐패시터 제조방법
CN115440668A (zh) 半导体结构及其形成方法
KR100505592B1 (ko) 셀캐패시터의제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050909

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee