KR100313506B1 - 고유전막을 이용한 반도체 소자의 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 및 그 제조방법에 관한 것으로, 표면에 불순물층(11)이 형성된 반도체 기판(10)과, 상기 불순물층(11)과 연결되고 도전성 물질로 충진된 콘택홀(13)을 포함하도록 상기 반도체 기판(10) 상에 형성된 층간절연막(12)에서, 상기 콘택홀(13)이 노출되고, 제1산화막(14)과 질화막(15)의 일부가 노출되도록 상기 층간절연막(12) 상에 제1산화막(14)과 질화막(15)과 제2산화막(17)을 차례로 형성하는 공정과; 상기 제2산화막(17)의 상면과 측면, 상기 질화막(15)의 상면과 측면, 상기 제1산화막(14)의 측면, 그리고 상기 콘택홀(13)의 상면에 확산방지막(19)을 형성하는 공정과; 상기 확산방지막(19) 상에 하부전극(20b)을 형성하는 공정과; 상기 제2산화막(17) 상부의 확산방지막(19)과 하부전극(20b)을 제거하는 공정과; 상기 제2산화막(17)의 상면과 상기 확산방지막(19)의 상면, 그리고 상기 하부전극(20b) 상에 고유전막(21)을 형성하는 공정과; 상기 고유전막(21) 상에 상부전극(22)을 형성하는 공정을 순차적으로 실시하는 것을 특징으로 하여 본 발명에 따른 고유전막을 이용한 반도체 소자의 커패시터를 제조함으로써, 공정마진을 향상시키고, 안정한 콘택의 커패시터를 제공하고자 한다.
Description
본 발명은 반도체 소자의 커패시터에 관한 것으로, 특히 고유전막을 이용한 반도체 소자의 커패시터 및 그 제조방법에 관한 것이다.
디램(DRAM) 셀(cell)을 구성하는 커패시터에서는 디램 분야에서의 고집적도 추세에 맞추어 커패시터의 단위면적당 저장용량을 증가시키기 위해, 지금까지 일반적으로 사용되어온 실리콘 계열의 유전물질에 비해 높은 유전상수를 갖는 물질로 이루어진 고유전막을 이용한다.
종래 제조되어 온 고유전막을 이용한 반도체 소자의 커패시터의 일례가 도1a에 도시되어 있다. 도1a에 도시된 바와 같은 종래 고유전막을 이용한 반도체 소자의 커패시터는 다음과 같은 방법으로 제조된다. 표면에 불순물층(2)이 형성된 반도체 기판(1)과, 상기 불순물층(2)과 연결되고 도전성 물질로 충진된 콘택홀(4)을 내부에 포함하도록 상기 반도체 기판(1) 상에 형성된 층간절연막(3)에서, 상기 콘택홀(4)과 연결되도록 노드콘택(5)을 형성하고, 상기 노드콘택(5)의 내부를 다결정 실리콘으로 채운다. 상기 노드콘택(5)을 포함하여 상기 층간절연막(3) 상의 소정영역에 확산방지막(6)과 하부전극(7)을 형성하고, 상기 하부전극(7)의 상면과 측면, 그리고 상기 확산방지막(6)의 측면을 포함하여 상기 층간절연막(3) 상에 고유전막(8)을 형성하고, 상기 고유전막(8) 상에 상부전극(9)을 형성함으로써 커패지터의 제조가 완료된다.
상기한 바와 같은 종래 고유전막을 이용한 반도체 소자의 커패시터에서, 확산방지막(6)의 역할은 백금과 같은 물질로 하부전극(7)을 형성할 때 상기 하부전극(7)과 다결정 실리콘으로 이루어진 노드콘택(5)과의 반응을 방지하는 것이다. 또한, 상기 확산방지막(6)은 고유전막(8)을 형성할 때의 산화분위기에서 상기 다결정 실리콘으로 이루어진 노드콘택(5)이 산화되지 않도록 하는 역할을 한다. 따라서, 확산방지막(6)은 고온에서의 우수한 내산화성이 요구된다.
그러나, 도1a에 도시된 바와 같은 종래 고유전막을 이용한 반도체 소자의 커패시터에서는, 확산방지막(6)의 측벽이 외부로 노출되어 있으므로 고유전막(8)을 형성할 때의 산화분위기에 직접 노출되고, 산소가 이 측벽을 따라 거리 d만큼 확산되어 다결정 실리콘으로 이루어진 노드콘택(5)이 산화되어 버리는 문제점이 있었다. 이러한 문제점을 보완하기 위하여, 확산방지막을 노드콘택의 내부로 함몰시켜 형성하기도 하며, 이러한 구조의 커패시터가 도1b에 도시되어 있다.
그러나, 도1b에 도시된 함몰된 구조의 확산방지막을 갖는 커패시터에서도, 하부전극(7')의 측벽으로부터 확산방지막(6')까지의 거리 d'는 일반적으로 500Å 이하로 도1a에 도시된 커패시터에서의 산소 확산거리 d와 비슷하므로, 결과적으로 노드콘택(5')의 산화를 방지하지 못한다.
또한, 도1a에 도시된 종래 고유전막을 이용한 반도체 소자의 커패시터에서, 확산방지막(6)과 그 상면에 형성된 하부전극(7)이 노드콘택(5)의 중심축으로부터 빗나가서 비대칭적으로 형성된 경우, 즉 미스얼라인(mis-align)된 경우, 상기 확산방지막(6)과 노드콘택(5)의 계면을 중심으로 도시한 단면도가 도1c에 도시되어 있다. 도1c에 도시된 바와 같이 확산방지막(6)과 하부전극(7)이 미스-얼라인되면 노드콘택(5)이 외부로 노출되고 여기에 고유전막이 형성되어 접촉불량 또는 누설전류의 증가를 일으키는 등 소자에 치명적인 악영향을 끼치는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점들을 해결하기 위하여 안출된 것으로, 그 목적은 하부전극의 위치에 대한 공정마진을 향상시키고, 안정한 콘택의 커패시터를 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에 따라 제조된 고유전막을 이용한 반도체 소자의 커패시터는, 표면에 불순물층이 형성된 반도체 기판과, 상기 불순물층과 연결되고 도전성 물질로 충진된 콘택홀을 포함하도록 상기 반도체 기판 상에 형성된 층간절연막에서, 상기 층간절연막의 상면에 형성된 제1산화막과; 상기 제1산화막의 상면에 형성된 질화막과; 상기 질화막의 소정영역 상에 형성된 패터닝된 제2산화막과; 상기 제2산화막의 측면과, 상기 제2산화막이 형성되지 않은 질화막의 상면과 측면, 상기 제1산화막의 측면, 그리고 상기 콘택홀의 상면에 형성된 확산방지막과; 상기 확산방지막 상에 형성된 하부전극과; 상기 제2산화막의 상면과 상기 확산방지막의 상면, 그리고 상기 하부전극 상에 형성된 고유전막과; 상기 고유전막 상에 형성된 상부전극으로 이루어지는 것을 특징으로 하여 구성된다.
또한, 상기한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 고유전막을 이용한 반도체 소자의 커패시터의 제조방법은, 표면에 불순물층이 형성된 반도체 기판과, 상기 불순물층과 연결되고 도전성 물질로 충진된 콘택홀을 포함하도록 상기 반도체 기판 상에 형성된 층간절연막에서, 상기 콘택홀이 노출되고, 질화막과 제1산화막의 일부가 노출되도록 상기 층간절연막 상에 제1산화막과 질화막과 제2산화막을 차례로 형성하는 공정과; 상기 제2산화막의 상면과 측면, 상기 질화막의 상면과 측면, 상기 제1산화막의 측면, 그리고 상기 콘택홀의 상면에 확산방지막을 형성하는 공정과; 상기 확산방지막 상에 하부전극을 형성하는 공정과; 상기 제2산화막 상부의 확산방지막과 하부전극을 제거하는 공정과; 상기 제2산화막의 상면과 상기 확산방지막의 상면, 그리고 상기 하부전극 상에 고유전막을 형성하는 공정과; 상기 고유전막 상에 상부전극을 형성하는 공정을 순차적으로 실시하는 것을 특징으로 하여 이루어진다.
도1a는 종래 고유전막을 이용한 반도체 소자의 커패시터의 일실시예를 도시한 단면도.
도1b는 종래 고유전막을 이용한 반도체 소자의 커패시터의 다른 실시예를 도시한 단면도.
도1c는 도1a에서 확산방지막과 하부전극이 미스-얼라인(mis-align)된 경우, 확산방지막과 노드콘택의 계면을 중심으로 도시한 단면도.
도2a∼2f는 본 발명에 따른 고유전막을 이용한 반도체 소자의 커패시터의 제조과정을 순차적으로 도시한 공정단면도.
도3은 미스-얼라인된 제2마스크를 이용하여 제2산화막과 제1산화막을 식각함으로써 도2c에서 제2산화막과 제1산화막이 미스-얼라인된 경우를 도시한 단면도.
*도면의 주요부분에 대한 부호설명*
10 : 반도체 기판 11 : 불순물층
12 : 층간절연막 13 : 콘택홀
14 : 제1산화막 15 : 질화막
16 : 제1마스크 17 : 제2산화막
18 : 제2마스크 19 : 확산방지막
20 : 백금막 20a : 노드콘택
20b : 하부전극 21 : 고유전막
22 : 상부전극
본 발명에 따른 고유전막을 이용한 반도체 소자의 커패시터의 제조방법을 도2a∼2f를 참조하여 설명하면 다음과 같다.
먼저, 도2a에는 표면에 불순물층(11)이 형성되어 있는 반도체 기판(10) 상에 형성된 층간절연막(12)이 도시되어 있다. 상기 층간절연막(12)의 내부에는 상기 불순물층(11)과 연결된 콘택홀(13)이 있으며, 상기 콘택홀(13)은 도전성 물질로 충진되어 있다. 도2a에 도시된 바와 같이, 상기 콘택홀(13)을 포함하여 상기 층간절연막(12) 상에 화학기상증착법(CVD)으로 제1산화막(14)을 형성한다. 상기 제1산화막(14) 상에 질화막(15)을 형성한 후, 상기 질화막(15) 상에 상기 콘택홀(13)의 상부에 해당하는 영역의 질화막이 노출되도록 제1마스크(16)를 형성한다.
다음, 상기 제1마스크(16)를 이용하여 도2b에 도시된 바와 같이 상기 콘택홀(13)의상부에 해당하는 영역의 질화막(15)을 식각함으로써 그 하부의 제1산화막(14)이 노출되도록 한다. 이러한 질화막 식각에 의해 형성된 질화막(15) 내의 홀의 크기가 후속공정을 통해 노드콘택(20a)의 폭이 된다. 상기 질화막(15)과 노출된 제1산화막(14)의 상부에 화학기상증착법으로 제2산화막(17)을 형성한 후, 상기 제2산화막(17) 상에 제2마스크(18)를 형성한다. 이 때, 상기 제2마스크(18)가 가지는 홀의 중심위치는 상기 콘택홀(13)의 중심위치와 일치하도록 하고, 그 크기는 콘택홀(13)의 크기보다 크도록 하며, 이러한 상기 제2마스크(18)가 가지는 홀의 크기가 후속공정을 통해 하부전극(20b)의 폭이 된다.
이어서, 상기 제2마스크(18)를 이용하여 도2c에 도시된 바와 같이 상기 제2산화막(17)과 상기 제1산화막(14)을 차례로 식각한다. 이 때의 식각조건은 질화막(15)은 식각하지 않고 산화막만을 선택적으로 식각하는 조건으로 한다. 상기 제2산화막(17)이 먼저 식각되면, 식각된 제2산화막(17)의 영역은 하부전극(20b)을 위한 영역이 되며, 제2산화막(17)이 식각됨으로써 노출된 질화막(15)은 그 하부의 제1산화막(14)의 식각시 마스크의 역할을 한다. 따라서 상기 하부전극(20b)을 위한 영역보다 좁은 폭으로 식각된 제1산화막(14)의 영역은 노드콘택(20a)을 위한 영역이 된다.
다음, 도2d에 도시된 바와 같이, 도2c 구조의 표면 전반에 걸쳐서, 즉 제2산화막(17)의 상면과 측면, 노출된 질화막(15)의 상면과 측면, 제1산화막(14)의 측면, 그리고 콘택홀(13)의 상면에 티타늄(Ti) 또는 질화티타늄(TiN)으로 이루어진 확산방지막(19)을 형성한다. 상기 확산방지막(19)은 도2c 구조의 표면을 따라 형성되어 도2c 구조의 표면형상과 같은 형상을 가지도록 균일한 두께로 형성된다. 상기 확산방지막(19)을 이루는 물질은 상기한 바와 같은 Ti과 TiN 뿐만 아니라 루데늄(Ru), 이리듐(Ir) 등과 같은 물질을 포함한다.
다음, 도2e에 도시된 바와 같이, 상기 확산방지막(19) 상에 화학기상증착법으로 백금(Pt)막(20)을 형성하여 노드콘택(20a)과 하부전극(20b)을 동시에 형성하는 자기정렬(self-align) 공정을 실시한다. 상기 백금막(20)은 확산방지막(19)의 표면을 따라 형성되고 이 때, 상기 제1산화막(14)의 홀 내벽, 즉 제1산화막(14)의 측면 상부와 콘택홀(13) 상부의 백금막(20)은 노드콘택(20a)에 해당하는 영역이며, 이보다 더 넓은 폭의 제2산화막(17)의 홀 내벽, 즉 제2산화막(17)의 측면 상부와 질화막(15) 상부의 백금막(20)은 하부전극(20b)에 해당하는 영역이다. 따라서, 하부전극(20b)과 노드콘택(20a)을 별도의 공정으로 형성하는 것이 아니고, 일회의 증착공정으로 형성된 백금막(20)이 하부전극(20b)과 노드콘택(20a)의 영역을 포함하고 있기 때문에 자기정렬 공정이라 한다. 상기 노드콘택(20a)과 하부전극(20b)을 이루는 물질은 상기한 바와 같은 백금 뿐만 아니라, 산화루데늄(RuO2), 산화이리듐(IrO2), Ru, Ir 등과 같은 물질을 포함한다.
다음, 도2f에 도시된 바와 같이, 에치백 공정을 통하여 상기 제2산화막(17)의 상면 상에 형성된 백금막(20)과 확산방지막(19)을 식각하여 하부전극(20b)을 이웃한 셀로부터 분리시켜 하나의 셀에 대해 하나의 독립된 하부전극으로 형성한다.
이어서, 상기 에치백 공정에 의해 노출된 제2산화막(17)의 상면과 확산방지막(19)의 상면, 그리고 상기 하부전극(20b)의 상면에 비에스티(BST : (Ba,Sr)T2O3)로 이루어진 고유전막(21)을 형성한다. 상기 고유전막(21)을 이루는 물질은 상기한 바와 같은 비에스티 뿐만 아니라, 산화탄탈륨(Ta2O5), 피지티(PZT : Pb(Zr,Ti)O3) 등과 같은 물질을 포함하여 종래 일반적으로 사용되어온 실리콘 계열의 유전물질보다 유전상수가 높은 물질이면 된다. 상기 고유전막(21) 상에 상부전극(22)을 형성함으로써 커패시터의 제조가 완료된다.
상기한 바와 같은 본 발명에 따른 고유전막을 이용한 반도체 소자의 커패시터의 제조과정 중 도2b에서, 제2마스크(18)가 가지는 홀의 중심위치가 상기 콘택홀(13)의 중심위치로부터 빗나가서 배열되었을 경우, 즉 미스-얼라인되었을 경우가 도3에 도시되어 있다. 도3은 미스-얼라인된 제2마스크(18)를 이용하여 그 하부의 제2산화막(17)과 제1산화막(14)을 차례로 식각한 단면도로서 도2c의 구조와 비교된다. 도3과 같은 구조 상에 도2d∼2f와 같은 공정을 순차적으로 실시하여 제조되는 커패시터에서는 하부전극이 콘택홀 상에 비대칭적으로 형성되나 이 경우에도, 확산방지막의 하부에 있는 콘택홀이 노출되는 일은 없다. 따라서, 하부전극 위치의 오차를 고려해 그에 대한 여유분으로 주었던 공정상의 마진을 종래 고유전막을 이용한 반도체 소자의 커패시터 제조공정에서보다 더 작게 주어도 된다.
상기한 바와 같이, 본 발명에 따라 제조된 고유전막을 이용한 커패시터에서는 확산방지막이 콘택홀과 노드콘택의 계면에 형성되고 따라서 상기 확산방지막 상에는 백금막 등으로 이루어진 노드콘택과 하부전극이 형성되어 있으므로, 고유전막을 형성할 때의 산화분위기에 확산방지막이 노출되지 않는다. 그러므로, 확산방지막의 내산화성이 월등히 향상되는 효과가 있다. 또한, 종래의 커패시터에서 하부전극과 확산방지막의 하부에 있던 노드콘택이 노출되어 산화됨으로 인해 발생하였던 접촉불량과 누설전류의 증가와 같은 문제점이 해소되는 효과가 있다.
또한, 앞에서 언급한 바와 같이, 하부전극이 미스-얼라인되는 오차에 대해 공정상 여유분을 확보할 수 있어서 종래에 비해 공정상 마진이 크게 향상되는 효과가 있다.
Claims (6)
- 표면에 불순물층이 형성된 반도체 기판과, 상기 불순물층과 연결되고 도전성 물질로 충진된 콘택홀을 포함하도록 상기 반도체 기판 상에 형성된 층간절연막에서, 상기 층간절연막의 상면에 상기 콘택홀이 노출되도록 패터닝 형성된 제1산화막과;상기 제1산화막의 상면에 상기 콘택홀이 노출되도록 패터닝 형성된 질화막과;상기 질화막의 소정영역 상에 상기 콘택홀의 중심위치와 중심위치가 일치하면서 그 콘택홀보다 더 넓은 폭의 홀을 가지도록 패터닝 형성된 제2산화막과;상기 제2산화막의 측면과, 상기 제2산화막이 형성되지 않은 질화막의 상면과 측면, 상기 제1산화막의 측면, 그리고 상기 콘택홀의 상면에 형성된 확산방지막과;상기 확산방지막 상에 형성된 하부전극과;상기 제2산화막의 상면과 상기 확산방지막의 상면, 그리고 상기 하부전극 상에 형성된 고유전막과;상기 고유전막 상에 형성된 상부전극으로 이루어지는 것을 특징으로 하는 고유전막을 이용한 반도체 소자의 커패시터.
- 제1항에 있어서, 상기 확산방지막은 티타늄(Ti), 질화티타늄(TiN), 루데늄(Ru), 이리듐(Ir) 중의 한 물질로 이루어지고, 상기 하부전극과 상부전극은 백금(Pt), 산화루데늄(RuO2), 산화이리듐(IrO2), 루데늄(Ru), 이리듐(Ir) 중의 한 물질로 이루어지며, 상기 고유전막은 비에스티(BST : (Ba,Sr)T2O3), 산화탄탈륨(Ta2O5), 피지티(PZT : Pb(Zr,Ti)O3) 를 포함하여 실리콘 계열의 유전물질보다 유전상수가 높은 물질로 이루어지는 것을 특징으로 하는 고유전막을 이용한 반도체 소자의 커패시터.
- 표면에 불순물층이 형성된 반도체 기판과, 상기 불순물층과 연결되고 도전성 물질로 충진된 콘택홀을 포함하도록 상기 반도체 기판 상에 형성된 층간절연막에서, 상기 층간절연막 상에 제1산화막을 형성하고 상기 제1산화막의 상면에 질화막을 형성한 후, 상기 질화막의 소정영역을 식각하여 상기 제1산화막을 노출시키고, 상기 질화막과 상기 노출된 제1산화막 상에 제2산화막을 형성한 다음, 상기 제2산화막 및 제1산화막을 식각하여 상기 콘택홀과 상기 질화막 및 제1산화막의 일부를 노출시키는 공정과;상기 제2산화막의 상면과 측면, 상기 질화막의 상면과 측면, 상기 제1산화막의 측면, 그리고 상기 콘택홀의 상면에 확산방지막을 형성하는 공정과;상기 확산방지막 상에 하부전극을 형성하는 공정과;상기 제2산화막 상부의 확산방지막과 하부전극을 제거하는 공정과;상기 제2산화막의 상면과 상기 확산방지막의 상면, 그리고 상기 하부전극 상에 고유전막을 형성하는 공정과;상기 고유전막 상에 상부전극을 형성하는 공정을 순차적으로 실시하는 것을 특징으로 하는 고유전막을 이용한 반도체 소자의 커패시터의 제조방법.
- 제5항에 있어서, 상기 질화막의 소정영역을 식각하여 상기 제1산화막을 노출시키는 공정은, 상기 콘택홀의 상부에 해당하는 영역의 질화막이 노출되도록 상기 질화막의 상면에 제1마스크를 형성하고, 상기 제1마스크를 이용하여 상기 질화막을 식각함으로써 상기 콘택홀의 상부에 해당하는 영역의 제1산화막을 노출시키고;상기 제2산화막 및 제1산화막을 식각하여 상기 콘택홀과 상기 제1산화막 및 절연막의 일부을 노출시키는 공정은, 상기 제2산화막의 상면에 상기 콘택홀보다 더 넓은 폭의 홀을 가지는 제2마스크를 형성하고, 상기 제2마스크를 이용하여 상기 제2산화막과 제1산화막을 차례로 식각하여 상기 콘택홀을 노출시키는 것을 특징으로 하는 고유전막을 이용한 반도체 소자의 커패시터의 제조방법.
- 제8항에 있어서, 상기 제2산화막 및 제1산화막을 식각할 때에는, 질화막은 식각하지 않고 산화막만을 선택적으로 식각하는 조건으로 하고, 상기 제2마스크가 가지는 홀의 중심위치는 상기 콘택홀의 중심위치와 일치하도록 하는 것을 특징으로 하는 고유전막을 이용한 반도체 소자의 커패시터의 제조방법.
- 제5항에 있어서, 상기 제2산화막 상부의 확산방지막과 하부전극을 제거하는 공정에서는, 상기 하부전극을 포함하여 상기 제2산화막 상부의 확산방지막까지 에치백 공정으로 식각함으로써 상기 하부전극을 이웃하는 셀과 분리하는 것을 특징으로 하는 고유전막을 이용한 반도체 소자의 커패시터의 제조방법.
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| KR100390849B1 (ko) * | 2001-06-30 | 2003-07-12 | 주식회사 하이닉스반도체 | 하프늄산화막을 구비하는 캐패시터의 제조 방법 |
| TW508808B (en) * | 2001-09-14 | 2002-11-01 | Winbond Electronics Corp | Stacked type capacitor structure and its manufacturing method |
| KR100438673B1 (ko) * | 2001-12-29 | 2004-07-03 | 주식회사 하이닉스반도체 | 무전해도금법을 이용한 백금막의 형성 방법 및 그를이용한 캐패시터의 제조 방법 |
| US6900106B2 (en) * | 2002-03-06 | 2005-05-31 | Micron Technology, Inc. | Methods of forming capacitor constructions |
| KR20040008587A (ko) * | 2002-07-19 | 2004-01-31 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| TWI271872B (en) * | 2002-12-30 | 2007-01-21 | Hynix Semiconductor Inc | Capacitor and method for fabricating the same |
| KR100673895B1 (ko) | 2004-06-30 | 2007-01-26 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100712502B1 (ko) * | 2004-11-30 | 2007-05-02 | 삼성전자주식회사 | 금속-유전막-금속 캐패시터 및 그 제조방법 |
| KR100668833B1 (ko) * | 2004-12-17 | 2007-01-16 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| JP2008072132A (ja) * | 2007-10-05 | 2008-03-27 | Nec Electronics Corp | 半導体記憶装置及びその製造方法 |
| US10650978B2 (en) * | 2017-12-15 | 2020-05-12 | Micron Technology, Inc. | Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb |
| JP6798730B2 (ja) * | 2018-12-13 | 2020-12-09 | ウルトラメモリ株式会社 | 半導体モジュール及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH1093045A (ja) * | 1996-09-13 | 1998-04-10 | Toshiba Corp | キャパシタ及びその製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950392B2 (ja) | 1992-07-23 | 1999-09-20 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH0685187A (ja) * | 1992-09-07 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
| US5539612A (en) * | 1992-09-08 | 1996-07-23 | Texas Instruments Incorporated | Intermediate structure for forming a storage capacitor |
| US5381302A (en) * | 1993-04-02 | 1995-01-10 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| US5585300A (en) * | 1994-08-01 | 1996-12-17 | Texas Instruments Incorporated | Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes |
| US5691219A (en) * | 1994-09-17 | 1997-11-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device |
| JPH0964179A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| TW359868B (en) * | 1997-08-21 | 1999-06-01 | United Microelectronics Corp | DRAM capacitors and production process therefor |
| US5854119A (en) * | 1998-04-13 | 1998-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Robust method of forming a cylinder capacitor for DRAM circuits |
| TW383494B (en) * | 1998-04-21 | 2000-03-01 | United Microelectronics Corp | Structure and manufacturing method for capacitors |
| US6037213A (en) * | 1998-06-03 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making cylinder-shaped capacitors for dynamic random access memory |
| US6346454B1 (en) * | 1999-01-12 | 2002-02-12 | Agere Systems Guardian Corp. | Method of making dual damascene interconnect structure and metal electrode capacitor |
| KR100313506B1 (ko) * | 1999-03-16 | 2001-11-07 | 김영환 | 고유전막을 이용한 반도체 소자의 커패시터 및 그 제조방법 |
| US6136695A (en) * | 1999-08-04 | 2000-10-24 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a self-aligned contact |
| US6228711B1 (en) * | 1999-11-30 | 2001-05-08 | United Microelectronics Corp. | Method of fabricating dynamic random access memory |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH1093045A (ja) * | 1996-09-13 | 1998-04-10 | Toshiba Corp | キャパシタ及びその製造方法 |
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