KR100724568B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

반도체 메모리 소자를 제공한다. 상기 반도체 메모리 소자는 반도체 기판을 구비한다. 상기 기판 상에 배치되는 층간 절연막이 제공된다. 상기 층간 절연막 상에 배치되는 비트라인이 제공된다. 상기 비트라인의 측벽을 덮고 보론 및 카본 중 적어도 하나를 함유한 질화막으로 이루어지는 비트라인 스페이서를 구비한다. 상기 반도체 메모리 소자의 제조방법 또한 제공한다.
비트라인 스페이서, 비트라인 콘택홀 스페이서, SiBN막, SiBCN막, SiCN막, BCN막

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor memory device and method of fabricating the same}
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자를 설명하기 위한 레이 아웃도이다.
도 2a 내지 도 15a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ' 선에 따라 취해진 단면도들이다.
도 2b 내지 도 15b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ' 선에 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 제조공정중에 사용되는 절연물질중 LPCVD법(Low Pressure Chemical Vapor Deposition)으로 증착된 실리콘 나이트라이드막(SiNx)은 실리콘 산화막에 대한 RIE(reactive ion etching) 및 습식식각에 대한 우수한 선택비, 내마모성과 내산화성 및 확산 배리어로서의 특성 때문에 광범위하게 사용되어 왔다. 그러나, 이 러한 SiNx 막은 비교적 높은 7의 유전상수를 갖기 때문에, 소자의 크기가 축소됨에 따라 기생 캐패시턴스가 증가하여 전달지연(propagation delay)을 유발하는 문제점이 있었다.
최근, 반도체 소자의 절연막으로 LPCVD SiNx 막 보다 낮은 유전상수를 갖는 보론 나이트라이드막(BN)이 사용되었다. 상기 BN 막은 원자층 증착법(atomic layer deposition)을 이용하여 200 내지 550℃의 저온에서 증착하므로써, 컨포멀한 보론 나이트라이드막(conformal stoichiometric boron nitride)을 형성할 수 있었다.
ALD 방법으로 증착된 BN막은 증착조건에 따라 2.2 내지 5 정도의 낮은 유전율을 가지므로, 유전율이 7인 SiNx 막에 비하여 기생 캐패시턴스를 감소시켜 전달지연을 감소시킬 수 있었다.
그러나, ALD 방법으로 증착된 BN 막은 공기중의 수분에 의해서도 쉽게 가수분해되고, 황산 베이스(H2SO4 base)의 고온 습식 케미칼에 쉽게 식각되는 특성을 갖으며, 또한 내산화성(oxidation resistance) 등이 좋지 않은 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 기생 커패시턴스를 억제하는 데 적합한 반도체 메모리 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 기생 커패시턴스를 억제하는 데 적합한 반도체 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 기생 커패시턴스를 억제하는 데 적합한 반도체 메모리 소자를 제공한다. 상기 반도체 메모리 소자는 반도체 기판을 포함한다. 상기 기판 상에 배치되는 층간 절연막이 제공된다. 상기 층간 절연막 상에 배치되는 비트라인이 제공된다. 상기 비트라인의 측벽을 덮고 보론 및 카본 중 적어도 하나를 함유한 질화막으로 이루어지는 비트라인 스페이서를 구비한다.
본 발명의 일 양태에 따른 몇몇 실시예들에 있어, 상기 질화막은 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 있어, 상기 층간 절연막은 상부 및 하부 층간 절연막을 포함하되, 상기 상부 층간 절연막을 관통하는 도전성 패턴이 제공된다. 상기 도전성 패턴의 측벽을 둘러싸는 콘택 스페이서를 포함하되, 상기 콘택 스페이서는 보론 및 카본 중 적어도 하나를 함유한 질화막일 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 질화막은 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 양태에 따르면, 기생 커패시턴스를 억제하는 데 적합한 반도체 메모리 소자를 제공한다. 상기 반도체 메모리 소자는 반도체 기판을 포함한다. 상기 기판 상에 배치되는 층간 절연막이 제공된다. 상기 층간 절연막 상에 배치되고, 차례로 적층된 비트라인 도전막 패턴 및 비트라인 캐핑막 패턴을 구비하는 비트라인 패턴이 제공된다. 상기 비트라인 패턴의 측벽을 덮고 보론 및 카본 중 적어도 하나를 함유한 질화막으로 이루어지는 비트라인 스페이서를 구비한다.
본 발명의 다른 양태에 따른 몇몇 실시예들에 있어, 상기 비트라인 캐핑막 패턴 및 상기 비트라인 스페이서 중 적어도 하나는 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나일 수 있다.
본 발명의 다른 실시예에 있어, 상기 층간 절연막 내에 배치되고, 차례로 적층된 게이트 도전막 패턴 및 게이트 캐핑막 패턴을 구비하는 게이트 패턴이 제공된다. 상기 게이트 패턴의 측벽을 덮는 게이트 스페이서를 포함하되, 상기 게이트 캐핑막 패턴 및 상기 게이트 스페이서 중 적어도 하나는 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나일 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 층간 절연막은 상부 및 하부 층간 절연막을 포함하되, 상기 상부 층간 절연막을 관통하는 제1 도전성 패턴이 제공된다. 상기 제1 도전성 패턴의 측벽을 둘러싸는 콘택 스페이서를 포함하되, 상기 콘택 스페이서는 보론 및 카본 중 적어도 하나를 함유한 질화막일 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 질화막은 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 층간 절연막 상에 배치되는 스토리지 노드가 제공된다. 상기 층간 절연막을 관통하는 제2 도전성 패턴을 포함하되, 상기 스토리지 노드는 상기 제2 도전성 패턴에 전기적으로 접속될 수 있다.
본 발명의 또 다른 양태에 따르면, 기생 커패시턴스를 억제하는 데 적합한 반도체 메모리 소자의 제조방법을 제공한다. 상기 반도체 메모리 소자의 제종방법은 반도체 기판을 준비하는 것을 포함한다. 상기 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막 상에 비트라인 도전막 패턴 및 비트라인 캐핑막 패턴을 차례로 적층하여 비트라인 패턴을 형성한다. 상기 비트라인 패턴의 측벽을 덮도록 보론 및 카본 중 적어도 하나를 함유한 질화막으로 이루어진 비트라인 스페이서를 형성한다.
본 발명의 다른 양태에 따른 몇몇 실시예들에 있어, 상기 비트라인 캐핑막 패턴 및 상기 비트라인 스페이서 중 적어도 하나는 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나로 형성될 수 있다.
본 발명의 다른 실시예에 있어, 상기 비트라인 캐핑막 패턴 및 상기 비트라인 스페이서를 형성하는 것은 원자층 증착법을 이용하여 수행될 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 원자층 증착법을 이용하는 공정은 상기 기판이 400℃ 내지 800℃의 온도를 갖고 0.1torr 내지 3torr의 압력 하에서 진행될 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 층간 절연막 내에 게이트 도전막 패턴 및 게이트 캐핑막 패턴을 차례로 적층하여 게이트 패턴을 형성한다. 상기 게이트 패턴의 측벽을 덮는 게이트 스페이서를 형성하는 것을 포함하되, 상기 게이트 캐핑막 패턴 및 상기 게이트 스페이서 중 적어도 하나는 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나로 형성될 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 층간 절연막을 형성하는 것은 하부 및 상부 층간 절연막을 차례로 형성하는 것을 포함하되, 상기 상부 층간 절연막을 관통하는 제1 도전성 패턴을 형성한다. 상기 제1 도전성 패턴의 측벽을 덮는 콘택 스페이서를 형성하되, 상기 콘택 스페이서는 보론 및 카본 중 적어도 하나를 함유한 질화막으로 형성할 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 질화막은 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나로 형성될 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 콘택 스페이서를 형성하는 것은 원자층 증착법을 이용하여 수행될 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 층간 절연막 상에 스토리지를 형성한다. 상기 층간 절연막을 관통하는 제2 도전성 패턴을 형성하는 것을 포함하되, 상기 스토리지 노드와 상기 제2 도전성 패턴이 전기적으로 접속되도록 형성될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시에들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다. 또한, "층" 상에 있다고 언급되어지는 경우에 그것은 다른 층에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자를 설명하기 위한 레이 아웃도이다. 도 2a 내지 도 15a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ' 선에 따라 취해진 단면도들이다. 도 2b 내지 도 15b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하 기 위하여 도 1의 Ⅱ-Ⅱ' 선에 따라 취해진 단면도들이다.
도 1을 참조하면, 반도체 기판의 소정 영역에 활성영역들(12)이 2차원적으로 배치된다. 상기 활성영역들(12)을 가로지르는 워드라인들(14)이 서로 나란하게 배치된다. 이 경우에, 상기 활성영역들(12) 각각은 한 쌍의 워드라인들(14)과 교차한다. 그 결과, 상기 활성영역들(12) 각각은 상기 한 쌍의 워드라인들(14)에 의해 3개의 영역들로 나뉘어진다. 즉, 상기 한 쌍의 워드라인들(14) 사이의 활성영역은 공통 드레인 영역 역할을 하고, 상기 공통 드레인 영역의 양측에 위치한 활성영역은 소오스 영역 역할을 한다. 상기 워드라인들(14)을 가로지르는 비트라인들(16)이 서로 나란하게 배치된다. 상기 비트라인들(16)은 이와 교차하는 비트라인 콘택 플러그들(18)을 통해 전기적으로 접속된다. 상기 비트라인 콘택 플러그들(18)은 상기 공통 드레인 영역들에 전기적으로 접속된다.
상기 소오스 영역들 상에는 스토리지 노드들(20)이 위치한다. 상기 스토리지 노드들(20)은 스토리지 노드 콘택 플러그들(22)을 통해 상기 소오스 영역들과 전기적으로 접속된다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(24)을 준비한다. 상기 반도체 기판(24)의 소정영역에 형성되어 상기 활성영역들(12)을 한정하는 소자분리막들(26)이 배치된다. 상기 활성영역(12) 상에 게이트 절연막이 형성된다. 상기 게이트 절연막을 갖는 기판의 전면 상에 게이트 도전막이 형성된다. 상기 게이트 도전막 및 상기 게이트 절연막을 차례로 패터닝한다. 그 결과, 게이트 절연막(28) 상에 게이트 라인이 형성된다. 상기 게이트 라인은 상기 워드라인(14) 역할을 한다.
상기 게이트 절연막(28)은 실리콘 산화막 또는 고유전막으로 형성될 수 있다. 상기 고유전막은 상기 실리콘 산화막 보다 유전 상수가 큰 유전막을 의미한다. 상기 게이트 도전막은 폴리실리콘막 또는 금속막으로 형성될 수 있다. 상기 게이트 도전막이 폴리실리콘막인 경우에, 상기 폴리실리콘막의 도전성 향상을 위하여 상기 폴리실리콘막 상에 금속 실리사이드막이 형성될 수 있다. 상기 게이트 도전막을 패터닝하는 경우에, 상기 게이트 도전막을 보호하기 위하여 캐핑 절연막이 형성될 수 있다. 그 결과, 상기 워드라인들(14) 상에 캐핑 절연막 패턴(30)이 형성될 수 있다. 상기 캐핑 절연막 패턴(30)은 보론 및 카본 중 적어도 하나를 함유한 질화막으로 형성될 수 있다. 이 경우에, 상기 보론 및 카본 중 적어도 하나를 함유한 질화막은 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다. 상기 보론 및 카본 중 적어도 하나를 함유한 질화막은 SiBN막, SiBCN막, SiCN막 또는 BCN막으로 형성될 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 상기 워드라인들(14)의 측벽들을 감싸는 게이트 스페이서들(32)이 형성될 수 있다. 상기 게이트 스페이서들(32)은 보론 및 카본 중 적어도 하나를 함유한 질화막으로 형성될 수 있다. 이 경우에, 상기 보론 및 카본 중 적어도 하나를 함유한 질화막은 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다. 상기 보론 및 카본 중 적어도 하나를 함유한 질화막은 SiBN막, SiBCN막, SiCN막 또는 BCN막으로 형성될 수 있다. 상기 캐핑 절연막 패턴(30) 및 상기 게이트 스페이서들(32)을 이온 주입 마스크로 이용하여 상기 활성 영역들(12) 내로 불순물 이온들을 주입하여 공통 드레인 영역들(34d) 및 소오스 영역들(34s)을 형성할 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 워드라인들(14)을 갖는 기판의 전면 상에 제1 층간 절연막(36)을 형성한다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 제1 층간 절연막(36)을 패터닝하여 상기 공통 드레인 영역들(34d) 및 상기 소오스 영역들(34s)을 각각 노출시키는 비트라인 패드 콘택홀들(38) 및 스토리지 노드 패드 콘택홀들(40)을 형성한다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 비트라인 패드 콘택홀들(38) 및 상기 스토리지 노드 패드 콘택홀들(40)을 갖는 기판의 전면 상에 도전막을 형성한다. 상기 도전막은 폴리실리콘막 또는 금속막으로 형성될 수 있다. 상기 도전막을 평탄화하여 상기 비트라인 패드 콘택홀들(38) 및 상기 스토리지 노드 패드 콘택홀들(40) 각각을 채우는 비트라인 패드들(42) 및 스토리지 노드 패드들(44)을 형성한다. 상기 비트라인 패드들(42)은 상기 공통 드레인 영역들(34d)에 전기적으로 접속된다. 이와 마찬가지로, 상기 스토리지 노드 패드들(44)은 상기 소오스 영역들(34s)에 전기적으로 접속된다.
도 1, 도 7a 및 도 7b를 참조하면, 상기 비트라인 패드들(42) 및 상기 스토리지 노드 패드들(44)을 갖는 기판의 전면 상에 제2 층간 절연막(46)을 형성한다. 상기 제2 층간 절연막(46)을 패터닝하여 상기 비트라인 패드들(42)을 노출시키는 비트라인 콘택홀들(48)을 형성한다.
도 1, 도 8a 및 도 8b를 참조하면, 상기 비트라인 콘택홀들(48)을 갖는 기판의 전면 상에 보론 및 카본 중 적어도 하나를 함유한 질화막(50)을 형성한다. 즉, 상기 비트라인 콘택홀들(48)을 채우는 상기 보론 및 카본 중 하나가 함유된 질화막(50)을 형성한다. 이 경우에, 상기 보론 및 카본 중 적어도 하나를 함유한 질화막은 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다. 상기 보론 및 카본 중 적어도 하나를 함유한 질화막(50)은 SiBN막, SiBCN막, SiCN막 또는 BCN막으로 형성될 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 상기 보론 및 카본 중 적어도 하나를 함유한 질화막(50)을 에치백 공정을 이용하여 식각한다. 그 결과, 상기 비트라인 콘택홀들(48)의 측벽들을 덮는 비트라인 콘택홀 스페이서들(50')이 형성된다. 상기 비트라인 콘택홀 스페이서들(50')이 형성되는 동안에, 상기 비트라인 콘택 패드들(42)의 상부면들을 노출시키는 관통홀들(52)이 형성된다. 즉, 상기 비트라인 콘택홀 스페이서들(50') 내에 상기 관통홀들(52)이 형성된다.
도 1, 도 10a 및 도 10b를 참조하면, 상기 관통홀들(52) 및 상기 비트라인 콘택홀 스페이서들(50')을 갖는 기판의 전면 상에 도전막을 형성한다. 상기 도전막은 폴리실리콘막 또는 금속막으로 형성될 수 있다. 상기 도전막을 평탄화하여 상기 관통홀들(52)을 채우는 비트라인 콘택 플러그들(54)을 형성한다. 그 결과, 상기 비트라인 콘택홀 스페이서들(50')은 상기 비트라인 콘택 플러그들(54)의 측벽들을 덮도록 형성된다. 이 경우에, 상기 비트라인 콘택 플러그들(54)은 상기 비트라인 콘택 패드들(42)과 전기적으로 접속되도록 형성될 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 상기 비트라인 콘택 플러그들(54)을 갖는 기판의 전면 상에 장벽 금속막(barrier metal layer) 및 도전막을 차례로 형성한다. 상기 장벽 금속막은 타이타늄(Ti) 막 또는 타이타늄 질화막(TiN)으로 형성될 수 있다. 상기 도전막은 폴리실리콘막 또는 금속막으로 형성될 수 있다. 상기 금속막은 텅스텐막으로 형성될 수 있다. 상기 도전막 및 상기 장벽 금속막을 차례로 패터닝하여 장벽 금속막 패턴들(56) 및 도전막 패턴들(58)이 차례로 적층된 비트라인들(16)을 형성한다. 상기 비트라인들(16)은 상기 비트라인 콘택 플러그들(54)과 전기적으로 접속될 수 있다. 이 경우에, 상기 비트라인들(16) 상에 비트라인 캐핑막들(60)이 형성될 수 있다. 상기 비트라인 캐핑막들(60)은 SiBN막, SiBCN막, SiCN막 또는 BCN막으로 형성될 수 있다. 상기 비트라인들(16) 및 상기 비트라인 캐핑막들(60)을 갖는 기판의 전면 상에 보론 및 카본 중 적어도 하나를 함유한 질화막(62)을 형성한다. 이 경우에, 상기 보론 및 카본 중 적어도 하나를 함유한 질화막은 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다. 상기 보론 및 카본 중 적어도 하나를 함유한 질화막은 SiBN막, SiBCN막, SiCN막 또는 BCN막으로 형성될 수 있다.
도 1, 도 12a 및 도 12b를 참조하면, 상기 보론 및 카본 중 적어도 하나를 함유한 질화막(62)을 에치백 공정을 이용하여 식각하여 상기 비트라인들(16)의 측벽들을 덮는 비트라인 스페이서들(62')을 형성한다.
이 경우에, 상기 비트라인들(16)은 다마신 공정을 이용하여 형성할 수도 있다. 즉, 상기 비트라인 콘택 플러그들(54)을 갖는 기판의 전면 상에 층간 절연막을 형성할 수도 있다. 상기 층간 절연막을 패터닝하여 상기 비트라인 콘택 플러그들(54)을 노출시키는 개구부들(미도시)을 형성할 수도 있다. 상기 개구부들을 채우는 장벽 금속막 및 도전막을 차례로 형성하여 비트라인들을 형성할 수도 있다.
도 1, 도 13a 및 도 13b를 참조하면, 상기 비트라인들(16) 및 상기 비트라인 스페이서들(62')을 갖는 기판의 전면 상에 제3 층간 절연막(64)을 형성할 수 있다.
도 1, 도 14a 및 도 14b를 참조하면, 상기 제3 층간 절연막(64) 및 상기 제2 층간 절연막(46)을 차례로 패터닝하여 상기 스토리지 노드 패드들(44)을 노출시키는 개구부들(66)을 형성할 수 있다.
도 1, 도 15a 및 도 15b를 참조하면, 상기 개구부들(66)을 갖는 기판의 전면 상에 도전막을 형성할 수 있다. 상기 도전막은 폴리실리콘막 또는 금속막으로 형성될 수 있다. 상기 도전막을 평탄화하여 상기 개구부들(66)을 채우는 스토리 노드 콘택 플러그들(68)을 형성할 수 있다. 이 경우에, 상기 스토리지 노드 콘택 플러그들(68)은 상기 스토리지 노드 패드들(44)과 전기적으로 접속되도록 형성될 수 있다. 상기 스토리지 노드 콘택 플러그들(68)과 전기적으로 접속되는 스토리지 노드들(70)을 형성할 수 있다.
이하, 상기 보론 및 카본 중 적어도 하나를 함유한 질화막을 원자층 증착(ALD) 공정을 이용하여 형성하는 방법을 설명하기로 한다. 상기 보론 및 카본 중 적어도 하나를 함유한 질화막은 SiBN막, SiBCN막, SiCN막 또는 BCN막으로 형성될 수 있다. 상기 보론 및 카본 중 적어도 하나를 함유한 질화막은 실리콘 질화막에 비해 낮은 유전 상수를 갖는다. 이들 중 SiBN막을 예를 들어 설명하기로 한다. 상기 SiBN막은 약 4.4의 유전상수를 갖는다. 상기 SiBN막의 특성 및 장점들은 미국 특허 제6,815,350호에서 소개한 바 있다.
먼저, 내부의 압력을 대기압 이하로 유지할 수 있도록 펌프를 구비한 챔버(도면상에는 도시되지 않음)내에 SiBN 막이 증착될 웨이퍼, 예를 들면 단결정 실리콘 기판을 로딩하고 400℃ 내지 800℃의 온도로 가열하여, SiBN 막을 증착하기 위한 사이클을 일정횟수만큼 진행한다.
먼저, 제1 단계로, 소오스 개스로서 일정분압의 제1 개스와 제2 개스를 일정시간동안 챔버로 주입하여, 웨이퍼 표면상에 제1 개스와 제2 개스가 충분히 흡착되어 포화되도록 한다. 이때, 제1 개스는 BCl3, BBr3, B2H6 또는 BF3 중 하나이고, 제2 개스는 dichlorosilane(DCS, SiH2Cl2), hexa-chlorosilane(HCD, Si2Cl6), SiCl4, SiCl6, 또는 silane(SiH4) 중 하나이다. 이 경우에, 0sccm 내지 100sccm의 가스 주입율(gas flow rate)을 갖는 BCl3와 100sccm 내지 3slm의 가스 주입율을 갖는 DCS(SiH2Cl2)를 주입할 수 있다.
제2 단계로, 제3 개스, 예를 들면 Ar, He 등과 같은 비활성 개스 또는 N2개스를 챔버로 주입하여 챔버내에 반응하지 않고 남아있는 제1 개스 및 제2 개스를 퍼지(purge)시킨다. 이로써, 제1 개스 및 제2 개스의 분압이 낮아진다.
제3 단계로, 일정 분압의 제4 개스, 예를 들면 NH3 또는 N2H2 개스 등과 같은 반응개스를 일정시간동안 챔버로 주입하여 기판표면에 흡착되어 있는 제1 개스 및 제2 개스와 반응시켜 줌으로써, 실리콘원자(Si), 보론원자(B) 및 질소원자(N)로 이루어진 SiBN 의 단원자층(monolayer)을 형성할 수 있다. 이 경우에, 500sccm 내지 3slm의 가스 주입율(gas flow rate)을 갖고 NH3를 주입할 수 있다.
제3 단계에서, ICP(Inductive Coupled Plasma), DC, RF, 마이크로 웨이브 플라즈마를 이용하여 재4 개스를 분해시켜 반응속도를 증가시킬 수도 있다. 이때, 제 4 개스로는 NH3 또는 N2H4 개스 중 하나를 사용하거나 또는 N2, H2, NH3 및 이들의 혼합개스를 래디칼 형태로 사용할 수도 있다.
제4 단계로, 제5 개스, Ar, He 등과 같은 비활성 개스 또는 N2 개스를 챔버로 주입하여 챔버안에 반응하지 않고 남아있는 제4 개스 뿐만 아니라 HCl 등과 같은 반응 부산물을 배기시킨다. 이로써, 챔버내의 제4 개스의 분압이 충분히 낮아진다.
상기한 바와 같이 SiBN 단원자층(monolayer)의 증착공정은 4단계로 이루어지고, 이러한 단원자층을 증착하기 위한 4단계공정을 1사이클로 하여 소정두께를 갖는 SiBN막을 형성한다. 즉, 1사이클당 ALD 방식에 의해 증착되는 SiBN 막의 증착두께는 일정하므로, 원하는 두께의 SiBN 막을 얻기 위해서는 일정횟수의 사이클을 반복 진행한다.
제 2단계와 제 4단계에서 비활성개스 또는 N2개스를 주입하여 반응하지 않고 남아있는 개스 또는 반응 부산물을 퍼지시키는 경우, 본 발명의 실시예에서와 같이 1사이클 내내 비활성개스 또는 N2 개스를 주입하여 퍼지시키거나 또는 제2 단계와 제4 단계에서만 비활성개스 또는 N2 개스를 주입하여 퍼지시킬 수도 있다.
이때, 상기한 바와 같은 방법으로 SiBN 막을 형성하기 위한 챔버의 크기는 약 7리터(liter) 정도이고, 기판의 온도는 대략 400℃ 내지 800℃, 압력은 0.1torr 내지 3torr 일 수 있다.
이하, 본 발명에 따른 반도체 메모리 소자에 대해 설명하기로 한다.
도 1, 도 15a 및 도 15b를 참조하면, 상기 반도체 메모리 소자는 활성영역들(12)을 갖는 반도체 기판(10)을 구비한다. 상기 활성영역들(12)에 소오스 영역(34s) 및 드레인 영역(34d)이 배치된다. 상기 활성영역들(12) 상에 배치되고, 차례로 적층된 게이트 도전막 패턴(14) 및 게이트 캐핑막 패턴(30)을 구비하는 게이트 패턴이 위치한다. 상기 활성영역들(12)과 상기 게이트 도전막 패턴(14) 사이에 게이트 절연막(28)이 위치한다. 상기 드레인 영역(34d)을 노출하는 비트라인 패드 콘택홀(38)을 갖고 상기 게이트 패턴을 덮는 제1 층간 절연막(36)이 배치된다. 상기 비트라인 패드 콘택 홀(38)을 채우는 비트라인 콘택 패드(42)가 배치된다. 상기 비트라인 콘택 패드(42)에 전기적으로 접속되고, 차례로 적층된 비트라인 도전막 패턴(58) 및 비트라인 캐핑막 패턴(60)을 구비하는 비트라인 패턴이 배치된다. 상기 비트라인 도전막 패턴(58)의 하부에 장벽 금속막 패턴(56)이 위치할 수 있다. 상기 비트라인 패턴의 측벽을 덮고 보론 및 카본 중 적어도 하나를 함유한 질화막으로 이루어지는 비트라인 스페이서(62')가 배치된다.
상기 게이트 캐핑막 패턴(30), 상기 비트라인 캐핑막 패턴(60) 또는 상기 비트라인 스페이서(62')는 SiBN막, SiBCN막, SiCN막 또는 BCN막일 수 있다.
상기 제1 층간 절연막(36) 상에 배치되고 상기 비트라인 콘택 패드(42)를 노출하는 비트라인 콘택 홀(48)을 갖는 제2 층간 절연막이 구비될 수 있다. 상기 비트라인 콘택 홀(48)을 채우는 비트라인 플러그(54)가 구비될 수 있다. 상기 비트라인 콘택 홀(48)의 내벽과 상기 비트라인 플러그(54) 사이에 콘택 홀 스페이서(50')가 개재될 수 있다. 상기 콘택 홀 스페이서(50')는 보론 및 카본 중 적어도 하나를 함유한 질화막일 수 있다.
상기 보론 및 카본 중 적어도 하나를 함유한 질화막은 SiBN막, SiBCN막, SiCN막 또는 BCN막일 수 있다.
상기 게이트 패턴의 측벽을 덮는 게이트 스페이서(32)가 배치될 수 있다. 상기 게이트 스페이서(32)는 SiBN막, SiBCN막, SiCN막 또는 BCN막일 수 있다.
상기 제1 층간 절연막(36) 상에 스토리지 노드(70)가 배치될 수 있다. 상기 제1 층간 절연막(36) 내에 상기 소오스 영역(34s)을 노출하는 스토리지 노드 패드 콘택 홀(40)이 배치될 수 있다. 상기 스토리지 노드 패드 콘택 홀(40)을 채우는 스토리지 노드 콘택 패드(44)가 위치할 수 있다. 상기 스토리지 노드 콘택 패드(44)는 상기 스토리지 노드(70)에 전기적으로 접속될 수 있다.
상기한 바와같은 본 발명에 따르면, 반도체 메모리 소자의 절연막으로 SiBN막, SiBCN막, SiCN막 또는 BCN막 원자층 증착법으로 형성하여 줌으로써, 스텝 커버리지와 균일도를 향상시킬 수 있으며, RIE 식각율 및 고온 케미칼에 대한 식각율을 개선시킬 수 있다. 또한, 본 발명은 실리콘 질화막에 비해 저유전율을 갖는 SiBN막, SiBCN막, SiCN막 또는 BCN막을 절연막으로 형성하여 줌으로써, 기생 커패시턴스를 감소시켜 전달지연 특성을 개선시킬 수 있다.

Claims (19)

  1. 반도체 기판;
    상기 기판 상에 배치되는 층간 절연막;
    상기 층간 절연막 상에 배치되는 비트라인: 및
    상기 비트라인의 측벽을 덮고 보론 및 카본 중 적어도 하나를 함유한 질화막으로 이루어지는 비트라인 스페이서를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 질화막은 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 층간 절연막은 상부 및 하부 층간 절연막을 포함하고, 상기 상부 층간 절연막을 관통하는 도전성 패턴 및 상기 도전성 패턴의 측벽을 둘러싸는 콘택 스페이서를 더 포함하되, 상기 콘택 스페이서는 보론 및 카본 중 적어도 하나를 함유한 질화막인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 3 항에 있어서,
    상기 질화막은 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나를 포함하 는 것을 특징으로 하는 반도체 메모리 소자.
  5. 반도체 기판;
    상기 기판 상에 배치되는 층간 절연막;
    상기 층간 절연막 상에 배치되고, 차례로 적층된 비트라인 도전막 패턴 및 비트라인 캐핑막 패턴을 구비하는 비트라인 패턴; 및
    상기 비트라인 패턴의 측벽을 덮고 보론 및 카본 중 적어도 하나를 함유한 질화막으로 이루어지는 비트라인 스페이서를 포함하는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 비트라인 캐핑막 패턴 및 상기 비트라인 스페이서 중 적어도 하나는 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나인 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 5 항에 있어서,
    상기 층간 절연막 내에 배치되고, 차례로 적층된 게이트 도전막 패턴 및 게이트 캐핑막 패턴을 구비하는 게이트 패턴; 및
    상기 게이트 패턴의 측벽을 덮는 게이트 스페이서를 더 포함하되, 상기 게이트 캐핑막 패턴 및 상기 게이트 스페이서 중 적어도 하나는 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 5 항에 있어서,
    상기 층간 절연막은 상부 및 하부 층간 절연막을 포함하고, 상기 상부 층간 절연막을 관통하는 제1 도전성 패턴 및 상기 제1 도전성 패턴의 측벽을 둘러싸는 콘택 스페이서를 더 포함하되, 상기 콘택 스페이서는 보론 및 카본 중 적어도 하나를 함유한 질화막인 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 질화막은 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제 8 항에 있어서,
    상기 층간 절연막 상에 배치되는 스토리지 노드; 및
    상기 층간 절연막을 관통하는 제2 도전성 패턴을 더 포함하되, 상기 스토리지 노드는 상기 제2 도전성 패턴에 전기적으로 접속되는 것을 특징으로 하는 반도체 메모리 소자.
  11. 반도체 기판을 준비하고,
    상기 기판 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상에 비트라인 도전막 패턴 및 비트라인 캐핑막 패턴을 차례로 적층하여 비트라인 패턴을 형성하고, 및
    상기 비트라인 패턴의 측벽을 덮도록 보론 및 카본 중 적어도 하나를 함유한 질화막으로 이루어진 비트라인 스페이서를 형성하는 것을 포함하는 반도체 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 비트라인 캐핑막 패턴 및 상기 비트라인 스페이서 중 적어도 하나는 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 비트라인 캐핑막 패턴 및 상기 비트라인 스페이서를 형성하는 것은
    원자층 증착법을 이용하여 수행되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 원자층 증착법을 이용하는 공정은
    상기 기판이 400℃ 내지 800℃의 온도를 갖고 0.1torr 내지 3torr의 압력 하에서 진행되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 상기 제 11 항에 있어서,
    상기 층간 절연막을 형성하기 전에
    상기 기판 상에 게이트 도전막 패턴 및 게이트 캐핑막 패턴을 차례로 적층하여 게이트 패턴을 형성하고,
    상기 게이트 패턴의 측벽을 덮는 게이트 스페이서를 형성하는 것을 더 포함하되, 상기 게이트 캐핑막 패턴 및 상기 게이트 스페이서 중 적어도 하나는 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제 11 항에 있어서,
    상기 층간 절연막을 형성하는 것은 하부 및 상부 층간 절연막을 차례로 형성하는 것을 포함하며,
    상기 층간 절연막을 형성한 후 상기 상부 층간 절연막을 관통하는 제1 도전성 패턴을 형성하고, 상기 제1 도전성 패턴의 측벽을 덮는 콘택 스페이서를 형성하는 것을 더 포함하되, 상기 콘택 스페이서는 보론 및 카본 중 적어도 하나를 함유한 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 질화막은 SiBN막, SiBCN막, SiCN막 및 BCN막 중 적어도 하나로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 콘택 스페이서를 형성하는 것은 원자층 증착법을 이용하여 수행되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  19. 제 11 항에 있어서,
    상기 층간 절연막을 형성한 후에
    상기 층간 절연막을 관통하는 제2 도전성 패턴을 형성하고, 및
    상기 층간 절연막 상에 스토리지 노드를 형성하는 것을 더 포함하되, 상기 스토리지 노드와 상기 제2 도전성 패턴이 전기적으로 접속되도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050311A (ja) 2008-08-22 2010-03-04 Elpida Memory Inc 半導体装置及びその製造方法
JP5384291B2 (ja) 2008-11-26 2014-01-08 株式会社日立国際電気 半導体装置の製造方法、基板処理方法及び基板処理装置
KR101520380B1 (ko) * 2008-12-09 2015-05-14 삼성전자주식회사 비트라인 솔더 어택이 없는 매립형 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법
US8633534B2 (en) * 2010-12-22 2014-01-21 Intel Corporation Transistor channel mobility using alternate gate dielectric materials
KR20230057484A (ko) * 2011-12-22 2023-04-28 인텔 코포레이션 반도체 구조
US9111746B2 (en) 2012-03-22 2015-08-18 Tokyo Electron Limited Method for reducing damage to low-k gate spacer during etching
KR101994078B1 (ko) 2012-11-13 2019-07-01 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US8932911B2 (en) 2013-02-27 2015-01-13 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with capping layers between metal contacts and interconnects
CN104779248B (zh) * 2014-01-10 2018-07-17 国民技术股份有限公司 一种开关及其制造方法
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9431485B2 (en) 2014-12-23 2016-08-30 GlobalFoundries, Inc. Formation of finFET junction
US9362400B1 (en) * 2015-03-06 2016-06-07 International Business Machines Corporation Semiconductor device including dielectrically isolated finFETs and buried stressor
US9553093B1 (en) * 2015-12-11 2017-01-24 International Business Machines Corporation Spacer for dual epi CMOS devices
JP6787875B2 (ja) * 2017-12-20 2020-11-18 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
KR102444707B1 (ko) 2018-03-26 2022-09-19 에스케이하이닉스 주식회사 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
KR102516879B1 (ko) 2018-08-17 2023-03-31 삼성전자주식회사 다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법
US11462477B2 (en) 2019-10-29 2022-10-04 Samsung Electronics Co., Ltd. Interconnect structure and electronic apparatus including the same
US11424186B2 (en) 2019-10-29 2022-08-23 Samsung Electronics Co., Ltd. Semiconductor memory device and apparatus including the same
US11624127B2 (en) 2019-10-29 2023-04-11 Samsung Electronics Co., Ltd. Boron nitride layer, apparatus including the same, and method of fabricating the boron nitride layer
KR20230022699A (ko) * 2021-08-09 2023-02-16 에스케이하이닉스 주식회사 저유전율 스페이서를 구비한 반도체장치 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308500B1 (ko) 1998-11-12 2001-10-19 박종섭 반도체소자의 콘택홀 형성방법
KR20030079208A (ko) * 2002-04-02 2003-10-10 주식회사 하이닉스반도체 플래시메모리 소자 및 그의 제조 방법
KR20040003168A (ko) * 2002-06-29 2004-01-13 삼성전자주식회사 반도체 소자의 콘택 플러그 형성방법
KR100476690B1 (ko) 2003-01-17 2005-03-18 삼성전자주식회사 반도체 장치 및 그 제조방법

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656732A (en) * 1984-09-26 1987-04-14 Texas Instruments Incorporated Integrated circuit fabrication process
US5248628A (en) * 1989-09-08 1993-09-28 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor memory device
US5292677A (en) * 1992-09-18 1994-03-08 Micron Technology, Inc. Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts
US5381302A (en) * 1993-04-02 1995-01-10 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
JP2803548B2 (ja) * 1993-12-28 1998-09-24 日本電気株式会社 半導体装置の製造方法
US6093615A (en) * 1994-08-15 2000-07-25 Micron Technology, Inc. Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug
KR0138305B1 (ko) * 1994-11-30 1998-06-01 김광호 반도체소자 배선형성방법
KR100215759B1 (ko) * 1994-12-19 1999-08-16 모리시타 요이치 반도체 장치 및 그 제조방법
US6744091B1 (en) * 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
JP3623834B2 (ja) * 1995-01-31 2005-02-23 富士通株式会社 半導体記憶装置及びその製造方法
JPH0964179A (ja) * 1995-08-25 1997-03-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6218237B1 (en) * 1996-01-03 2001-04-17 Micron Technology, Inc. Method of forming a capacitor
JP3638711B2 (ja) * 1996-04-22 2005-04-13 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JPH09321239A (ja) * 1996-05-30 1997-12-12 Hitachi Ltd 半導体集積回路装置の製造方法
US5792687A (en) 1996-08-01 1998-08-11 Vanguard International Semiconductor Corporation Method for fabricating high density integrated circuits using oxide and polysilicon spacers
JP3409984B2 (ja) * 1996-11-14 2003-05-26 東京エレクトロン株式会社 半導体装置及び半導体装置の製造方法
JPH10178160A (ja) 1996-12-17 1998-06-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11121716A (ja) * 1997-10-20 1999-04-30 Fujitsu Ltd 半導体装置及びその製造方法
US6262450B1 (en) * 1998-04-22 2001-07-17 International Business Machines Corporation DRAM stack capacitor with vias and conductive connection extending from above conductive lines to the substrate
US6174767B1 (en) * 1998-05-11 2001-01-16 Vanguard International Semiconductor Corporation Method of fabrication of capacitor and bit-line at same level for 8F2 DRAM cell with minimum bit-line coupling noise
KR100282704B1 (ko) * 1998-06-29 2001-03-02 윤종용 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device)
US6462371B1 (en) * 1998-11-24 2002-10-08 Micron Technology Inc. Films doped with carbon for use in integrated circuit technology
EP1146555B1 (en) * 1999-03-09 2007-12-12 Tokyo Electron Limited Production method for a semiconductor device
KR100325471B1 (ko) * 1999-04-15 2002-03-04 박종섭 디램의 제조 방법
US6365453B1 (en) * 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
US6403442B1 (en) * 1999-09-02 2002-06-11 Micron Technology, Inc. Methods of forming capacitors and resultant capacitor structures
KR100307533B1 (ko) 1999-09-03 2001-11-05 김영환 디램셀 제조 방법
JP4667551B2 (ja) * 1999-10-19 2011-04-13 ルネサスエレクトロニクス株式会社 半導体装置
KR100339683B1 (ko) * 2000-02-03 2002-06-05 윤종용 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
KR100425457B1 (ko) * 2001-08-13 2004-03-30 삼성전자주식회사 자기 정렬 콘택 패드를 구비하는 반도체 소자 및 그 제조방법
US20020056868A1 (en) * 2000-09-26 2002-05-16 United Microelectronics Corp. Method for fabricating self-aligned dram cell with stack capacitor
KR100471403B1 (ko) 2000-12-28 2005-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP4278333B2 (ja) * 2001-03-13 2009-06-10 富士通株式会社 半導体装置及びその製造方法
US6563162B2 (en) * 2001-03-21 2003-05-13 Samsung Electronics Co., Ltd. Semiconductor memory device for reducing parasitic bit line capacitance and method of fabricating the same
US6472266B1 (en) * 2001-06-18 2002-10-29 Taiwan Semiconductor Manufacturing Company Method to reduce bit line capacitance in cub drams
US6951805B2 (en) * 2001-08-01 2005-10-04 Micron Technology, Inc. Method of forming integrated circuitry, method of forming memory circuitry, and method of forming random access memory circuitry
KR100418573B1 (ko) * 2001-09-14 2004-02-11 주식회사 하이닉스반도체 반도체소자의 제조 방법
US6602749B2 (en) * 2001-09-17 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor under bitline (CUB) memory cell structure with reduced parasitic capacitance
KR100548553B1 (ko) * 2002-12-26 2006-02-02 주식회사 하이닉스반도체 캐패시터 형성 방법
KR100505667B1 (ko) * 2003-01-16 2005-08-03 삼성전자주식회사 스토리지 전극과 접촉하기 위해 비트 라인 방향으로확장된 콘택체를 포함하는 반도체 소자 제조 방법
US7129180B2 (en) * 2003-09-12 2006-10-31 Micron Technology, Inc. Masking structure having multiple layers including an amorphous carbon layer
US7132201B2 (en) * 2003-09-12 2006-11-07 Micron Technology, Inc. Transparent amorphous carbon structure in semiconductor devices
KR100672934B1 (ko) 2003-09-25 2007-01-23 삼성전자주식회사 저 유전 물질을 갖는 반도체 소자 및 그 형성 방법
US20050085072A1 (en) * 2003-10-20 2005-04-21 Kim Hyun T. Formation of self-aligned contact plugs
US7368793B2 (en) * 2004-03-22 2008-05-06 Matsushita Electric Industrial Co., Ltd. HEMT transistor semiconductor device
US20060094194A1 (en) * 2004-11-04 2006-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced disposable spacer process by low-temperature high-stress nitride film for sub-90NM CMOS technology
KR100753049B1 (ko) * 2005-11-28 2007-08-30 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택플러그 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308500B1 (ko) 1998-11-12 2001-10-19 박종섭 반도체소자의 콘택홀 형성방법
KR20030079208A (ko) * 2002-04-02 2003-10-10 주식회사 하이닉스반도체 플래시메모리 소자 및 그의 제조 방법
KR20040003168A (ko) * 2002-06-29 2004-01-13 삼성전자주식회사 반도체 소자의 콘택 플러그 형성방법
KR100476690B1 (ko) 2003-01-17 2005-03-18 삼성전자주식회사 반도체 장치 및 그 제조방법

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