JPH0574958A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0574958A JPH0574958A JP3262838A JP26283891A JPH0574958A JP H0574958 A JPH0574958 A JP H0574958A JP 3262838 A JP3262838 A JP 3262838A JP 26283891 A JP26283891 A JP 26283891A JP H0574958 A JPH0574958 A JP H0574958A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 高集積化に伴うコンタクトホールの高アスペ
クト比化を抑制し、配線材料、パッシベーション膜のカ
バレッジを改善する。 【構成】 シリコン基板１０１上のフィールド絶縁層１
０２で囲まれた領域内にトランジスタ等の機能素子を形
成した後、その上に第１酸化シリコン層１０６、第１Ｂ
ＰＳＧ層１０７、第１導体層１０８、第２酸化シリコン
層１０９、窒化シリコン層１１０、第２ＢＰＳＧ膜１１
１を設ける。コンタクトホール形成個所に開口を有する
フォトレジスト１１２を用い、第２ＢＰＳＧ膜１１１に
等方性エッチングを施し（このとき窒化シリコン層はエ
ッチングストッパとして働く）、続いて異方性ドライエ
ッチングにより、第２酸化シリコン層１０９に垂直な開
口を形成する。形成されたコンタクトホールを介してｎ
+ 拡散層と接触する第２導体層１１３およびパッシベー
ション層１１４を形成する。
クト比化を抑制し、配線材料、パッシベーション膜のカ
バレッジを改善する。 【構成】 シリコン基板１０１上のフィールド絶縁層１
０２で囲まれた領域内にトランジスタ等の機能素子を形
成した後、その上に第１酸化シリコン層１０６、第１Ｂ
ＰＳＧ層１０７、第１導体層１０８、第２酸化シリコン
層１０９、窒化シリコン層１１０、第２ＢＰＳＧ膜１１
１を設ける。コンタクトホール形成個所に開口を有する
フォトレジスト１１２を用い、第２ＢＰＳＧ膜１１１に
等方性エッチングを施し（このとき窒化シリコン層はエ
ッチングストッパとして働く）、続いて異方性ドライエ
ッチングにより、第２酸化シリコン層１０９に垂直な開
口を形成する。形成されたコンタクトホールを介してｎ
+ 拡散層と接触する第２導体層１１３およびパッシベー
ション層１１４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にその配線間絶縁層とコンタクトホ
ールの構造およびその製造方法に関する。
製造方法に関し、特にその配線間絶縁層とコンタクトホ
ールの構造およびその製造方法に関する。
【０００２】
【従来の技術】図３は従来のコンタクトホールの構造を
示す断面図である。この従来例は次のように製造される
ものである。まず、シリコン基板３０１の表面にフィー
ルド絶縁層３０２を形成し、このフィールド絶縁層に囲
まれた領域内にゲート絶縁層３０３、ゲート電極３０
４、ソース・ドレインとなるｎ+ 拡散層３０５で構成さ
れるトランジスタ等の機能素子を形成した後、その上に
ＳｉＯ2 を堆積して第１酸化シリコン層３０６を形成
し、続いてＣＶＤ法によりＢＰＳＧを堆積し、熱処理に
よりフローさせて第１ＢＰＳＧ層３０７を形成する。
示す断面図である。この従来例は次のように製造される
ものである。まず、シリコン基板３０１の表面にフィー
ルド絶縁層３０２を形成し、このフィールド絶縁層に囲
まれた領域内にゲート絶縁層３０３、ゲート電極３０
４、ソース・ドレインとなるｎ+ 拡散層３０５で構成さ
れるトランジスタ等の機能素子を形成した後、その上に
ＳｉＯ2 を堆積して第１酸化シリコン層３０６を形成
し、続いてＣＶＤ法によりＢＰＳＧを堆積し、熱処理に
よりフローさせて第１ＢＰＳＧ層３０７を形成する。
【０００３】次に、スパッタ法によりＷＳｉ2 を堆積
し、フォトリソグラフィにより所望の形状にパターニン
グして第１導体層３０８を得、続いて、ＣＶＤ法により
ＳｉＯ2 を堆積して、第２酸化シリコン層３０９を形成
し、ＣＶＤ法によりＢＰＳＧを堆積し、熱処理を行っ
て、第２ＢＰＳＧ層３１１を形成する。
し、フォトリソグラフィにより所望の形状にパターニン
グして第１導体層３０８を得、続いて、ＣＶＤ法により
ＳｉＯ2 を堆積して、第２酸化シリコン層３０９を形成
し、ＣＶＤ法によりＢＰＳＧを堆積し、熱処理を行っ
て、第２ＢＰＳＧ層３１１を形成する。
【０００４】その上にフォトレジストマスクを設け、ウ
ェットエッチングにより第２ＢＰＳＧ層３１１の１部を
除去し、引き続きそのフォトレジストマスクを用いて異
方性ドライエッチングを行ってｎ+ 拡散層３０５の表面
を露出させるコンタクトホールを形成する。
ェットエッチングにより第２ＢＰＳＧ層３１１の１部を
除去し、引き続きそのフォトレジストマスクを用いて異
方性ドライエッチングを行ってｎ+ 拡散層３０５の表面
を露出させるコンタクトホールを形成する。
【０００５】続いて、スパッタ法によりＡｌ−Ｓｉを堆
積し、フォトリソグラフィにより所望の形状にパターニ
ングして第２導体層３１３を形成し、その後ＣＶＤ法に
よりパッシベーション層３１４を形成し、図３に示す半
導体装置を得る。
積し、フォトリソグラフィにより所望の形状にパターニ
ングして第２導体層３１３を形成し、その後ＣＶＤ法に
よりパッシベーション層３１４を形成し、図３に示す半
導体装置を得る。
【０００６】
【発明が解決しようとする課題】この従来の技術による
配線間絶縁層およびコンタクトホールの構造では下記の
問題点があった。コンタクトホール開孔工程で、第２Ｂ
ＰＳＧ層３１１の１部をウェットエッチングにより等方
的に除去し、残った絶縁層を異方性ドライエッチングに
より除去していたが、このとき、第２導体層３１３のコ
ンタクトホール部でのステップカバレッジをよくするた
めには、ウェットエッチングによる開口をできるだけ大
きくしかつ異方性ドライエッチングにより開孔する深さ
を浅くするようにする必要がある。
配線間絶縁層およびコンタクトホールの構造では下記の
問題点があった。コンタクトホール開孔工程で、第２Ｂ
ＰＳＧ層３１１の１部をウェットエッチングにより等方
的に除去し、残った絶縁層を異方性ドライエッチングに
より除去していたが、このとき、第２導体層３１３のコ
ンタクトホール部でのステップカバレッジをよくするた
めには、ウェットエッチングによる開口をできるだけ大
きくしかつ異方性ドライエッチングにより開孔する深さ
を浅くするようにする必要がある。
【０００７】しかしながら、ウェットエッチングによる
開口径は、第２導体層３１３と第１導体層３０８との電
気的絶縁を確保できる範囲内にとどめることが必要であ
るので、高集積化に伴い第１導体層３０８とコンタクト
ホールの間隔を狭くすると、ＢＰＳＧ層３１１の開口径
を拡げる余地は必然的に少なくなってしまう。それに加
えて、回路動作を考えると、配線間容量をできるだけ小
さくする必要があり、そのため、配線間絶縁層を厚くし
なければならないので、近年コンタクトホールの形状は
益々開口径の微細化、アスペクト比の増大の傾向を強め
ている。
開口径は、第２導体層３１３と第１導体層３０８との電
気的絶縁を確保できる範囲内にとどめることが必要であ
るので、高集積化に伴い第１導体層３０８とコンタクト
ホールの間隔を狭くすると、ＢＰＳＧ層３１１の開口径
を拡げる余地は必然的に少なくなってしまう。それに加
えて、回路動作を考えると、配線間容量をできるだけ小
さくする必要があり、そのため、配線間絶縁層を厚くし
なければならないので、近年コンタクトホールの形状は
益々開口径の微細化、アスペクト比の増大の傾向を強め
ている。
【０００８】従って、第２導体層３１３のコンタクトホ
ール部でのステップカバレッジは悪化する一方であり、
そのため第２導体層３１３の材料としてアルミニウムを
使用した場合、配線はエレクトロマイグレーション、ス
トレスマイグレーションによってコンタクトホールにお
いて簡単に切断されるようになってきた。
ール部でのステップカバレッジは悪化する一方であり、
そのため第２導体層３１３の材料としてアルミニウムを
使用した場合、配線はエレクトロマイグレーション、ス
トレスマイグレーションによってコンタクトホールにお
いて簡単に切断されるようになってきた。
【０００９】また、ウェットエッチングによる開口径が
小さい場合、アルミニウム堆積後のコンタクトホール部
のアスペクト比は非常に大きくなり、パッシベーション
層３１４がコンタクトホール内のアルミニウム表面にほ
とんど堆積されない状態となるので、耐湿性の低下を招
いていた。
小さい場合、アルミニウム堆積後のコンタクトホール部
のアスペクト比は非常に大きくなり、パッシベーション
層３１４がコンタクトホール内のアルミニウム表面にほ
とんど堆積されない状態となるので、耐湿性の低下を招
いていた。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
下層導電体層と、前記下層導電体層上の絶縁膜上に設け
られた中間配線層と、前記中間配線層上に設けられた配
線間絶縁層と、前記下層導電体層と接続された上層配線
層と、を有するものであり、そして前記配線間絶縁層
が、大面積の開口が形成された上層絶縁膜と、前記大面
積の開口を形成するときにエッチングストッパとして機
能する中間絶縁膜と、前記大面積の開口の下に、前記上
層配線を前記下層導電体層に接続する小面積の開口を有
している下層絶縁膜と、を備えていることを特徴として
いる。ここで、上層絶縁膜には例えばＢＰＳＧ膜が用い
られ、また中間絶縁膜には窒化シリコン膜が用いられ
る。
下層導電体層と、前記下層導電体層上の絶縁膜上に設け
られた中間配線層と、前記中間配線層上に設けられた配
線間絶縁層と、前記下層導電体層と接続された上層配線
層と、を有するものであり、そして前記配線間絶縁層
が、大面積の開口が形成された上層絶縁膜と、前記大面
積の開口を形成するときにエッチングストッパとして機
能する中間絶縁膜と、前記大面積の開口の下に、前記上
層配線を前記下層導電体層に接続する小面積の開口を有
している下層絶縁膜と、を備えていることを特徴として
いる。ここで、上層絶縁膜には例えばＢＰＳＧ膜が用い
られ、また中間絶縁膜には窒化シリコン膜が用いられ
る。
【００１１】また、その製造方法は、半導体基板の表面
領域内または半導体基板上に下層導電体層を形成する工
程と、前記下層導電体層上の絶縁膜上に中間配線層を形
成する工程と、前記中間配線層上に、下層絶縁膜、中間
絶縁膜および上層絶縁膜を有する配線間絶縁層を形成す
る工程と、前記中間絶縁膜をエッチングストッパとして
前記上層絶縁膜に選択的にエッチングを施して前記上層
絶縁膜にテーパのある開口を形成する工程と、前記下層
絶縁膜に異方性のあるエッチングを施してテーパを有し
ない開口を形成する工程と、前記テーパを有しない開口
および前記テーパのある開口内に形成された導電体によ
り前記下層導電体層と接続された上層配線層を形成する
工程と、を具備している。
領域内または半導体基板上に下層導電体層を形成する工
程と、前記下層導電体層上の絶縁膜上に中間配線層を形
成する工程と、前記中間配線層上に、下層絶縁膜、中間
絶縁膜および上層絶縁膜を有する配線間絶縁層を形成す
る工程と、前記中間絶縁膜をエッチングストッパとして
前記上層絶縁膜に選択的にエッチングを施して前記上層
絶縁膜にテーパのある開口を形成する工程と、前記下層
絶縁膜に異方性のあるエッチングを施してテーパを有し
ない開口を形成する工程と、前記テーパを有しない開口
および前記テーパのある開口内に形成された導電体によ
り前記下層導電体層と接続された上層配線層を形成する
工程と、を具備している。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｃ）は、本発明の第１の
実施例の製造工程を示す工程断面図である。フィールド
絶縁層１０２およびゲート絶縁層１０３、ゲート電極１
０４、ｎ+拡散層１０５で構成されたトランジスタ等の
機能素子が形成されているシリコン基板１０１上にＣＶ
Ｄ法によりＳｉＯ2 を堆積して第１酸化シリコン層１０
６を形成し、次いで、ＣＶＤ法によりＢＰＳＧを堆積し
て熱処理を行い、第１ＢＰＳＧ層１０７を形成する。
て説明する。図１の（ａ）〜（ｃ）は、本発明の第１の
実施例の製造工程を示す工程断面図である。フィールド
絶縁層１０２およびゲート絶縁層１０３、ゲート電極１
０４、ｎ+拡散層１０５で構成されたトランジスタ等の
機能素子が形成されているシリコン基板１０１上にＣＶ
Ｄ法によりＳｉＯ2 を堆積して第１酸化シリコン層１０
６を形成し、次いで、ＣＶＤ法によりＢＰＳＧを堆積し
て熱処理を行い、第１ＢＰＳＧ層１０７を形成する。
【００１３】次に、スパッタ法でＷＳｉ2 を堆積し、フ
ォトリソグラフィ法により所望の形状にパターニングし
て、第１導体層１０８を形成する。次いで、ＣＶＤ法に
よりＳｉＯ2 を堆積して第２酸化シリコン層１０９を形
成し、続いてＣＶＤ法により窒化シリコン層１１０を形
成する［図１の（ａ）］。
ォトリソグラフィ法により所望の形状にパターニングし
て、第１導体層１０８を形成する。次いで、ＣＶＤ法に
よりＳｉＯ2 を堆積して第２酸化シリコン層１０９を形
成し、続いてＣＶＤ法により窒化シリコン層１１０を形
成する［図１の（ａ）］。
【００１４】次に、ＣＶＤ法によりＢＰＳＧを堆積し、
熱処理を行って第２ＢＰＳＧ層１１１を形成する。続い
て、フォトリソグラフィにより所定の形状のフォトレジ
スト１１２を設け、ふっ酸系のエッチング液により、第
２ＢＰＳＧ層１１１を選択的にエッチング除去する。こ
のとき、下層に窒化シリコン層１１０があるため深さ方
向のエッチングは窒化シリコン層１１０が露出したとこ
ろで停止し、その後は横方向にだけエッチングが進む
［図１のｂ］。
熱処理を行って第２ＢＰＳＧ層１１１を形成する。続い
て、フォトリソグラフィにより所定の形状のフォトレジ
スト１１２を設け、ふっ酸系のエッチング液により、第
２ＢＰＳＧ層１１１を選択的にエッチング除去する。こ
のとき、下層に窒化シリコン層１１０があるため深さ方
向のエッチングは窒化シリコン層１１０が露出したとこ
ろで停止し、その後は横方向にだけエッチングが進む
［図１のｂ］。
【００１５】続いて、異方性ドライエッチングにより、
他の絶縁層を選択的に除去してｎ+拡散層１０５の表面
を露出させた後、フォトレジスト１１２を剥離し、窒化
シリコン膜１１０の露出している領域をドライエッチン
グにより除去する。次に、スパッタ法によりＡｌ−Ｓｉ
を堆積し、所望の形状にパターニングして第２導体層１
１３を形成し、最後にＣＶＤ法によりＳｉＯＮを堆積し
てパッシベーション膜１１４とする［図１の（ｃ）］。
他の絶縁層を選択的に除去してｎ+拡散層１０５の表面
を露出させた後、フォトレジスト１１２を剥離し、窒化
シリコン膜１１０の露出している領域をドライエッチン
グにより除去する。次に、スパッタ法によりＡｌ−Ｓｉ
を堆積し、所望の形状にパターニングして第２導体層１
１３を形成し、最後にＣＶＤ法によりＳｉＯＮを堆積し
てパッシベーション膜１１４とする［図１の（ｃ）］。
【００１６】図１の（ｂ）に示すエッチング工程におい
て、窒化シリコン層１１０がエッチングストッパとして
機能するため、図１の（ｃ）に示されるように、第１の
導体層１０８と第２の導体層１１３の間には必ず第２酸
化シリコン層１０９の厚み分の絶縁膜が確保される。従
って、ウェットエッチ量は、第１導体層１０８とコンタ
クトホールとの間隔に左右されることなく、十分に大き
く設定することできる。そしてコンタクトホールの垂直
部分の厚さが薄くなったことにより、この部分でのアス
ペクト比が低くなり、第２導体層およびパッシベーショ
ン膜のステップカバレッジは大幅に改善される。
て、窒化シリコン層１１０がエッチングストッパとして
機能するため、図１の（ｃ）に示されるように、第１の
導体層１０８と第２の導体層１１３の間には必ず第２酸
化シリコン層１０９の厚み分の絶縁膜が確保される。従
って、ウェットエッチ量は、第１導体層１０８とコンタ
クトホールとの間隔に左右されることなく、十分に大き
く設定することできる。そしてコンタクトホールの垂直
部分の厚さが薄くなったことにより、この部分でのアス
ペクト比が低くなり、第２導体層およびパッシベーショ
ン膜のステップカバレッジは大幅に改善される。
【００１７】図２の（ａ）〜（ｃ）は、本発明の第２の
実施例の製造工程を示す工程断面図である。第１の実施
例の場合と同様に、フィールド絶縁層２０２およびトラ
ンジスタ等の機能素子が形成されたシリコン基板２０１
上にＣＶＤ法により第１酸化シリコン層２０６を形成
し、続いて、ＣＶＤ法により第１窒化シリコン層２１０
ａを形成する。
実施例の製造工程を示す工程断面図である。第１の実施
例の場合と同様に、フィールド絶縁層２０２およびトラ
ンジスタ等の機能素子が形成されたシリコン基板２０１
上にＣＶＤ法により第１酸化シリコン層２０６を形成
し、続いて、ＣＶＤ法により第１窒化シリコン層２１０
ａを形成する。
【００１８】次に、ＣＶＤ法によりＢＰＳＧを堆積し、
熱処理を行って、第１ＢＰＳＧ層２０７を形成し、続い
て、この上にフォトリソグラフィにより所望の形状のフ
ォトレジスト２１２を設け、これをマスクとして、第１
ＢＰＳＧ層２０７をふっ酸系のエッチング液で選択的に
除去する。このとき、第１ＢＰＳＧ層２０７の下層には
窒化シリコン層２１０ａがあるので深さ方向のエッチン
グはそこで停止する［図２の（ａ）］。
熱処理を行って、第１ＢＰＳＧ層２０７を形成し、続い
て、この上にフォトリソグラフィにより所望の形状のフ
ォトレジスト２１２を設け、これをマスクとして、第１
ＢＰＳＧ層２０７をふっ酸系のエッチング液で選択的に
除去する。このとき、第１ＢＰＳＧ層２０７の下層には
窒化シリコン層２１０ａがあるので深さ方向のエッチン
グはそこで停止する［図２の（ａ）］。
【００１９】フォトレジストを剥離して熱処理を行い、
第１ＢＰＳＧ層２０７をリフローさせた後、スパッタ法
によりＷＳｉ2 を堆積し、所望の形状にパターニングし
て第１導体層２０８を形成する。続いて、ＣＶＤ法によ
り第２酸化シリコン層２０９と第２窒化シリコン層２１
０ｂとを形成する［図２の（ｂ）］。
第１ＢＰＳＧ層２０７をリフローさせた後、スパッタ法
によりＷＳｉ2 を堆積し、所望の形状にパターニングし
て第１導体層２０８を形成する。続いて、ＣＶＤ法によ
り第２酸化シリコン層２０９と第２窒化シリコン層２１
０ｂとを形成する［図２の（ｂ）］。
【００２０】次に、ＣＶＤ法により第２ＢＰＳＧ層２１
１を形成し、フォトリソグラフィ、等方性ウェットエッ
チングおよび異方性ドライエッチングによりコンタクト
ホールを開孔した後、スパッタ法によりＡｌ−Ｓｉを堆
積し、これを所望の形状にパターニングして第２導体層
２１３を形成する［図２の（ｃ）］。
１を形成し、フォトリソグラフィ、等方性ウェットエッ
チングおよび異方性ドライエッチングによりコンタクト
ホールを開孔した後、スパッタ法によりＡｌ−Ｓｉを堆
積し、これを所望の形状にパターニングして第２導体層
２１３を形成する［図２の（ｃ）］。
【００２１】この実施例は、コンタクトホールの異方性
ドライエッチングにより開孔される部分の垂直段差を減
少させてコンタクトホールのアスペクト比を改善した例
である。この種半導体装置においては第１ＢＰＳＧ層２
０７の必要膜厚は、下地に形成した機能素子群による段
差の程度および配線間の寄生容量により決定されるが、
これらの項目がチップ全体で一様なことは特殊な場合に
限られ、通常は厚い配線間絶縁層を必要とする個所は、
特定の領域に限定できる。
ドライエッチングにより開孔される部分の垂直段差を減
少させてコンタクトホールのアスペクト比を改善した例
である。この種半導体装置においては第１ＢＰＳＧ層２
０７の必要膜厚は、下地に形成した機能素子群による段
差の程度および配線間の寄生容量により決定されるが、
これらの項目がチップ全体で一様なことは特殊な場合に
限られ、通常は厚い配線間絶縁層を必要とする個所は、
特定の領域に限定できる。
【００２２】そこで、本実施例では厚い層間絶縁膜を使
用する部分を特定領域に限定し、他の領域では配線間絶
縁層の膜厚を最小限にとどめ、コンタクトホールの高ア
スペクト比化を防止したものである。そして、厚い第１
ＢＰＳＧ層２０７の部分的除去の際に第１窒化シリコン
層２１０ａがエッチングストッパとして機能するので中
間配線層（この場合はゲート電極２０４）上の絶縁層の
膜厚を一定値以上に確保することができる。また、第２
ＢＰＳＧ層２１１のエッチング時には第２窒化シリコン
層２１０ｂがエッチングストッパとなるので、コンタク
トホールと第１導体層迄の距離を考慮に入れることなく
十分に大きい開口を形成することができる。
用する部分を特定領域に限定し、他の領域では配線間絶
縁層の膜厚を最小限にとどめ、コンタクトホールの高ア
スペクト比化を防止したものである。そして、厚い第１
ＢＰＳＧ層２０７の部分的除去の際に第１窒化シリコン
層２１０ａがエッチングストッパとして機能するので中
間配線層（この場合はゲート電極２０４）上の絶縁層の
膜厚を一定値以上に確保することができる。また、第２
ＢＰＳＧ層２１１のエッチング時には第２窒化シリコン
層２１０ｂがエッチングストッパとなるので、コンタク
トホールと第１導体層迄の距離を考慮に入れることなく
十分に大きい開口を形成することができる。
【００２３】もっとも、本実施例では、コンタクトホー
ル形成部での全絶縁層の膜厚が薄くなっているので、本
実施例に、第２窒化シリコン層２１０ｂの使用を止め、
代わりに第２ＢＰＳＧ層２１１のウェットエッチ開口部
での口径があまり大きくならないようにしかつ第２酸化
シリコン層２０９にウェットエッチによる開口部が到達
しないようにする変更を加えてもよい。そのようにして
も、異方性エッチング開口部でのアスペクト比は従来例
に対し大幅に改善されているので、第２導体層およびパ
ッシベーション膜のステップカバレッジを良好に維持す
ることができる。
ル形成部での全絶縁層の膜厚が薄くなっているので、本
実施例に、第２窒化シリコン層２１０ｂの使用を止め、
代わりに第２ＢＰＳＧ層２１１のウェットエッチ開口部
での口径があまり大きくならないようにしかつ第２酸化
シリコン層２０９にウェットエッチによる開口部が到達
しないようにする変更を加えてもよい。そのようにして
も、異方性エッチング開口部でのアスペクト比は従来例
に対し大幅に改善されているので、第２導体層およびパ
ッシベーション膜のステップカバレッジを良好に維持す
ることができる。
【００２４】以上の実施例では、半導体基板表面の拡散
層と第２導体層との間を接続するためのコンタクトホー
ルについて説明したが、本発明はこれに限定されるもの
ではなく、配線層間のコンタクトホールについても適用
しうるものである。また層間絶縁膜を構成する絶縁層も
酸化シリコン層、窒化シリコン層、ＢＰＳＧ層以外の組
み合わせであってもよい。
層と第２導体層との間を接続するためのコンタクトホー
ルについて説明したが、本発明はこれに限定されるもの
ではなく、配線層間のコンタクトホールについても適用
しうるものである。また層間絶縁膜を構成する絶縁層も
酸化シリコン層、窒化シリコン層、ＢＰＳＧ層以外の組
み合わせであってもよい。
【００２５】
【発明の効果】以上説明したように、本発明は、中間配
線層上に設ける配線間絶縁層を大面積の開口の形成され
た上層絶縁膜と、上記大面積の開口を形成する際にエッ
チングストッパとなる中間絶縁膜と、上層配線を下層導
電体層と接続するための小面積の開口が形成された下層
絶縁膜とによって構成したものであるので、本発明によ
れば、大面積の開口を形成する際に、中間配線層の表面
を露出させる恐れがなくなり、この配線層と開口迄の距
離を考慮に入れないで開口を大面積化することができる
ようになり、また、この開口部分で上層絶縁膜を完全に
除去することができるようになる。よって、本発明によ
れば、小面積の開口の深さを浅くできるので、半導体装
置が高集積化された場合であっても、小面積の開口のア
スペクト比を低く抑えることができ、ここでの上層配線
層およびパッシベーション層のステップカバレッジを改
善することができる。
線層上に設ける配線間絶縁層を大面積の開口の形成され
た上層絶縁膜と、上記大面積の開口を形成する際にエッ
チングストッパとなる中間絶縁膜と、上層配線を下層導
電体層と接続するための小面積の開口が形成された下層
絶縁膜とによって構成したものであるので、本発明によ
れば、大面積の開口を形成する際に、中間配線層の表面
を露出させる恐れがなくなり、この配線層と開口迄の距
離を考慮に入れないで開口を大面積化することができる
ようになり、また、この開口部分で上層絶縁膜を完全に
除去することができるようになる。よって、本発明によ
れば、小面積の開口の深さを浅くできるので、半導体装
置が高集積化された場合であっても、小面積の開口のア
スペクト比を低く抑えることができ、ここでの上層配線
層およびパッシベーション層のステップカバレッジを改
善することができる。
【図１】 本発明の第１の実施例の製造工程を示す工程
断面図。
断面図。
【図２】 本発明の第２の実施例の製造工程を示す工程
断面図。
断面図。
【図３】 従来例の断面図。
１０１、２０１、３０１ シリコン基板 １０２、２０２、３０２ フィールド絶縁層 １０３、２０３、３０３ ゲート絶縁層 １０４、２０４、３０４ ゲート電極 １０５、２０５、３０５ ｎ+ 拡散層 １０６、２０６、３０６ 第１酸化シリコン層 １０７、２０７、３０７ 第１ＢＰＳＧ層 １０８、２０８、３０８ 第１導体層 １０９、２０９、３０９ 第２酸化シリコン層 １１０ 窒化シリコン層 ２１０ａ 第１窒化シリコン層 ２１０ｂ 第２窒化シリコン層 １１１、２１１、３１１ 第２ＢＰＳＧ層 １１２、２１２ フォトレジスト １１３、２１３、３１３ 第２導体層 １１４、３１４ パッシベーション層
Claims (3)
- 【請求項１】 下層導電体層と、前記下層導電体層上の
絶縁膜上に設けられた中間配線層と、前記中間配線層上
に設けられた配線間絶縁層と、前記下層導電体層と接続
された上層配線層と、を有する半導体装置において、 前記配線間絶縁層が、大面積の開口が形成された上層絶
縁膜と、前記大面積の開口を形成するときにエッチング
ストッパとして機能する中間絶縁膜と、前記大面積の開
口の下に、前記上層配線を前記下層導電体層に接続する
小面積の開口を有している下層絶縁膜と、を備えている
ことを特徴とする半導体装置。 - 【請求項２】 前記上層絶縁膜がＢＰＳＧ膜であり前記
中間絶縁膜が窒化シリコン膜である請求項１記載の半導
体装置。 - 【請求項３】 半導体基板の表面領域内または半導体基
板上に下層導電体層を形成する工程と、前記下層導電体
層上の絶縁膜上に中間配線層を形成する工程と、前記中
間配線層上に、下層絶縁膜、中間絶縁膜および上層絶縁
膜を有する配線間絶縁層を形成する工程と、前記中間絶
縁膜をエッチングストッパとして前記上層絶縁膜に選択
的にエッチングを施して前記上層絶縁膜にテーパのある
開口を形成する工程と、前記下層絶縁膜に異方性のある
エッチングを施してテーパを有しない開口を形成する工
程と、前記テーパを有しない開口および前記テーパのあ
る開口内に形成された導電体により前記下層導電体層と
接続された上層配線層を形成する工程と、を具備する半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262838A JPH0574958A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置およびその製造方法 |
| US07/943,473 US5332924A (en) | 1991-09-13 | 1992-09-11 | Semiconductor device and production method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262838A JPH0574958A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574958A true JPH0574958A (ja) | 1993-03-26 |
Family
ID=17381324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3262838A Pending JPH0574958A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5332924A (ja) |
| JP (1) | JPH0574958A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660392A1 (en) * | 1993-12-17 | 1995-06-28 | STMicroelectronics, Inc. | Method and interlevel dielectric structure for improved metal step coverage |
| US5633534A (en) * | 1993-12-06 | 1997-05-27 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with enhanced planarization |
| US5793114A (en) * | 1993-12-17 | 1998-08-11 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| KR100237343B1 (ko) * | 1996-11-07 | 2000-01-15 | 전주범 | 박막형 광로 조절 장치의 제조 방법 |
| KR100237604B1 (ko) * | 1996-10-29 | 2000-01-15 | 전주범 | 박막형 광로 조절 장치의 제조 방법 |
| US6051864A (en) * | 1993-12-17 | 2000-04-18 | Stmicroelectronics, Inc. | Memory masking for periphery salicidation of active regions |
| KR100439477B1 (ko) * | 2001-12-21 | 2004-07-09 | 동부전자 주식회사 | 반도체 소자의 텅스텐 플러그 형성방법 |
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|---|---|---|---|---|
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| US5756397A (en) * | 1993-12-28 | 1998-05-26 | Lg Semicon Co., Ltd. | Method of fabricating a wiring in a semiconductor device |
| DE4400032C1 (de) * | 1994-01-03 | 1995-08-31 | Gold Star Electronics | Halbleitereinrichtung und Verfahren zu deren Herstellung |
| KR0140646B1 (ko) * | 1994-01-12 | 1998-07-15 | 문정환 | 반도체장치의 제조방법 |
| DE69417211T2 (de) * | 1994-04-12 | 1999-07-08 | St Microelectronics Srl | Planariezierungsverfahren für die Herstellung von integrierten Schaltkreisen, insbesondere für nichtflüssige Halbleiterspeicheranordnungen |
| US5508234A (en) * | 1994-10-31 | 1996-04-16 | International Business Machines Corporation | Microcavity structures, fabrication processes, and applications thereof |
| US6495470B2 (en) * | 1994-11-18 | 2002-12-17 | Intel Corporation | Contact and via fabrication technologies |
| JPH0964179A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| JPH0325930A (ja) * | 1989-06-23 | 1991-02-04 | Sharp Corp | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4451326A (en) * | 1983-09-07 | 1984-05-29 | Advanced Micro Devices, Inc. | Method for interconnecting metallic layers |
| US5200808A (en) * | 1989-11-29 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having smooth contact holes formed through multi-layer insulators of different etching speeds |
-
1991
- 1991-09-13 JP JP3262838A patent/JPH0574958A/ja active Pending
-
1992
- 1992-09-11 US US07/943,473 patent/US5332924A/en not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5332924A (en) | 1994-07-26 |
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