KR101001633B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택홀 형성방법을 개시한다. 개시된 본 발명의 방법은, 기판 상의 셀지역과 주변회로지역 각각에 하드마스크를 구비한 게이트를 형성하는 단계와, 상기 게이트를 덮도록 기판 상에 상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상에 식각정지막을 형성하는 단계와, 상기 식각정지막을 식각하여 셀지역에 형성된 게이트들 사이의 제1층간절연막 부분 및 이에 인접한 제1층간절연막 부분을 노출시키는 단계와, 상기 제1층간절연막 부분을 식각하여 T자형 제1콘택홀을 형성하는 단계와, 상기 T자형 제1콘택홀 내에 도전막을 매립시켜 T자형 랜딩플러그를 형성하는 단계와, 상기 랜딩플러그를 포함한 식각정지막 상에 제2층간절연막을 형성하는 단계 및 상기 제2층간절연막의 소정 부분들을 식각하여 랜딩플러그를 노출시키는 제2콘택홀과 주변회로지역의 게이트 및 기판을 각각 노출시키는 제3 및 제4콘택홀을 동시에 형성하는 단계를 포함한다. 본 발명은 SAC(Self Aligned Contact hole) 공정 대신에 단일 공정으로 랜딩플러그를 형성함과 동시에 상기 랜딩플러그를 상부 폭이 하부 폭 보다 큰 T자형으로 형성함으로써, 상기 T자형의 랜딩플러그는 후속하는 비트라인용 콘택홀 형성시의 공정 마진을 확보할 수 있으므로, 셀 지역 및 주변회로 지역들 각각에서의 비트라인용 콘택홀들의 형성시, 상기 셀 지역과 주변회로 지역의 해당 영역들 모두를 동시에 식각할 수 있다.

Description

반도체 소자의 콘택홀 형성방법{Method for forming contact hole of semiconductor device}
도 1은 종래의 반도체 소자의 콘택홀 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21: 반도체 기판 22: 게이트 폴리막
23: 텅스텐실리사이드 24: 질화막
25: 게이트 26: 제1층간절연막
27: 식각정지막 28: 제1콘택홀
29: 랜딩플러그 30: 제2층간절연막
31: 제2콘택홀 32: 제3콘택홀
33: 제4콘택홀
본 발명은 반도체 소자의 콘택홀 형성방법에 관한것으로, 보다 상세하게는 공정 단순화를 얻기위한 방법에 관한 것이다.
최근의 반도체 소자는 소자의 집적도가 증가함에 따라 메모리 셀 크기가 점점 감소 되면서 워드라인과 캐패시터 콘택, 비트라인과 캐패시터 콘택의 마진이 점점 작아져 캐패시터 콘택을 더욱 작게 형성해야만 한다.
또한, 반도체 집적회로가 고집적화 됨에 따라 다수의 배선층 또는 콘택홀 사이의 얼라인 마진(Align Margin)이 점점 줄어들고 있다. 더욱이, 반도체 메모리 셀과 같이 디자인 룰에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 콘택홀을 자기정렬(Self-Aligned) 방식으로 형성함으로써 메모리셀의 면적을 축소시키는 방법이 개발 되었다. 이는 주변 구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각방법 등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미세화 되는 반도체 소자의 구현에 적합한 방법으로 사용된다.
그런데, 셀(Cell) 지역과 주변회로(Periphery) 지역의 비트라인 콘택홀의 연결부위가 각각 다르므로, 식각 정도도 달라져야 한다.
도 1에 도시된 바와 같이, 셀 지역에서는 자기정렬적 방식을 사용하여 제1콘택홀(18)을 하부의 랜딩플러그와의 연결과정에서 게이트의 하드마스크막 물질인 질화막(14)이 전혀 식각되지 않아야 한다. 반면, 주변회로 지역에서는 제2콘택홀(19)을 하드마스크막 물질인 질화막(14)을 식각하여 그 아래 텅스텐실리사이드(13)와 연결시켜야 한다. 또한, 제3콘택홀(20)은 제2층간절연막(17) 및 제1층간절연막(15)을 식각하여 하부의 기판(11)과 연결 시켜야 한다.
결국, 주변회로 지역과 달리 셀 지역은 자기정렬적 방식을 사용하기 때문에 비트라인 콘택홀 식각시 얼라인 마진이 확보되지 않아 원치 않는 트렌치가 생길 수가 있다.
이에따라, 비트라인 콘택홀의 형성은 얼라인 마진을 확보하기 위해 셀 지역과 주변회로 지역의 비트라인 콘택홀을 나누어 공정을 진행할 수 밖에 없고, 마스크 스텝수 증가 등 공정수 증가로 인한 원가 상승을 초래한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 콘택홀 형성 공정을 단순화시킬 수 있는 반도체 소자의 콘택홀 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 기판의 셀지역과 주변회로지역 각각에 게이트 도전막 및 하드마스크막이 적층된 구조의 게이트들을 형성하는 단계와, 상기 게이트들을 덮도록 상기 기판 상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상에 식각정지막을 형성하는 단계와, 상기 식각정지막을 패터닝하여 상기 셀지역의 게이트들 사이의 영역 및 이에 인접한 영역에 형성된 제1층간절연막을 노출하는 트렌치를 형성하는 단계와, 상기 트렌치 하부 상기 셀지역의 게이트들 사이의 영역에 형성된 제1층간절연막을 식각하여 상기 트렌치보다 작은 선폭을 가지며 상기 셀지역의 게이트들 사이의 기판을 노출하는 제1콘택홀을 형성하는 단계와, 상기 제1콘택홀 및 트렌치로 이루어진 T자형 홈 내부에 도전막을 매립하여 T자형 랜딩플러그를 형성하는 단계와, 상기 랜딩플러그를 포함한 식각정지막 상에 제2층간절연막을 형성하는 단계 및 상기 제2층간절연막 및 상기 게이트의 하드마스크막을 패터닝하여 상기 셀지역의 랜딩플러그를 노출시키는 제2콘택홀과 상기 주변회로지역의 기판 및 상기 주변회로지역의 게이트 도전막을 각각 노출시키는 제3 및 제4콘택홀을 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1콘택홀은, 상기 제1층간절연막을 경사 식각하여 형성하는 것을 특징으로 한다. 그리고, 상기 랜딩플러그는, 상기 제1콘택홀 및 트렌치를 포함한 전면에 도전막을 형성하여 상기 제1콘택홀 및 트렌치를 매립하는 단계 및 상기 제1콘택홀 및 트렌치 외부에 형성된 도전막이 제거되도록 상기 도전막을 에치백하는 단계를 포함하여 형성하는 것을 특징으로 한다.
본 발명에 따르면, 얼라인 마진 및 CD 마진이 좋은 T자형 랜딩플러그를 형성함으로써, 자기정렬방식을 사용하지 않고 일공정으로 셀과 주변회로 지역에 비트라인 콘택홀을 동시에 형성할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 단면도이다. 이를 설명하면, 다음과 같다.
도 2a를 참조하면, 기판(21)상에 게이트폴리막(22)과 텅스텐실리사이드(23) 및 하드마스크(24)를 차례로 증착한 후, 이를 식각하여 게이트(25)를 형성한다. 그런다음, 상기 게이트(25)를 덮도록 기판상에 제1층간절연막(26)을 형성하고, 이어서, 상기 제1층간절연막(26) 상에 식각정지막(27)을 형성한다.
도 2b를 참조하면, 상기 식각정지막(27)을 식각하여 셀 지역에 형성된 게이트(25)들 사이의 영역 및 이에 인접한 영역에 형성된 제1층간절연막(26)을 노출하는 트렌치(28A)를 형성한다. 여기서, 상기 트렌치(28A)의 선폭은 하부의 게이트와 게이트 사이의 간격보다 넓게 하여 형성한다.
도 2c를 참조하면, 트렌치(28A)에 의해 노출된 제1층간절연막(26)을 패터닝하여 셀 지역의 게이트(25)들 사이의 기판(21)을 노출하는 제1콘택홀(28B) 형성한다. 상기 비아홀(28B) 형성시, 비아홀(28B)의 선폭이 트렌치(28A)의 선폭보다 좁게 되도록 한다. 이때, 도면상에 구체적으로 도시하지는 않았지만 비아홀(28B) 형성시 경사 식각(slope etch) 방식을 사용하여 비아홀(28B)이 측면 슬로프를 갖도록 한다. 이로써, 트렌치(28A) 및 비아홀(28B)로 이루어진 T자형 홈이 형성된다.
도 2d를 참조하면, 트렌치(28A) 및 비아홀(28B)로 이루어진 T자형 홈이 매립되도록 트렌치(28A) 및 비아홀(28B)을 포함한 전면 상에 도전막, 예컨데, 폴리실리콘막을 증착한 후, 이를 에치백(Etch Back)하여 T자형 랜딩플러그(29)를 형성한다.
여기서, T자형 랜딩플러그(29)는 후속공정의 비하홀 형성시 얼라인 마진을 확보하기 위한 것이다.
도 2e를 참조하면, 상기 T자형 랜딩플러그(29)를 포함한 식각정지막(27) 상에 제2층간절연막(30)을 형성한다. 그런다음, 상기 제2층간절연막(30)을 일부를 식각하여 상기 T자형 랜딩플러그(29)를 노출시키는 제2콘택홀(31)과 주변회로 지역의 텅스텐실리사이드(23) 및 기판(21)을 각각 노출시키는 제3콘택홀(32) 및 제4콘택홀(33)을 동시에 형성하여, 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 제공한다.
여기까지에서, 랜딩플러그 형성시 SAC(Self Aligned Contact hole) 방식을 사용하지 않고, 상기 랜딩플러그 탑 부분의 CD를 최대한 넓게 하여, T자형의 랜딩플러그를 형성하였다. 따라서, 비트라인 콘택홀과의 오버레이 마진을 확보할 수 있다.
따라서, 셀지역과 주변회로 지역의 비트라인 식각을 동시에 진행할 수 있다.
이상에서와 같이, 본 발명은 SAC 공정 대신에 단일 공정으로 랜딩플러그를 형성함과 동시에 상기 랜딩플러그를 상부 폭이 하부 폭 보다 큰 T자형으로 형성한다. 이에 따라, 상기 T자형의 랜딩플러그는 후속하는 비트라인용 콘택홀 형성시의 공정 마진을 확보할 수 있으므로, 셀 지역 및 주변회로 지역들 각각에서의 비트라인용 콘택홀들의 형성시, 상기 셀 지역과 주변회로 지역의 해당 영역들 모두를 동시에 식각할 수 있고, 이에 따라, 비트라인 콘택 공정의 단순화를 얻을 수 있음은 물론, 생산성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 기판의 셀지역과 주변회로지역 각각에 게이트 도전막 및 하드마스크막이 적층된 구조의 게이트들을 형성하는 단계;
    상기 게이트들을 덮도록 상기 기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 식각정지막을 형성하는 단계;
    상기 식각정지막을 패터닝하여 상기 셀지역의 게이트들 사이의 영역 및 이에 인접한 영역에 형성된 제1층간절연막을 노출하는 트렌치를 형성하는 단계;
    상기 트렌치 하부 상기 셀지역의 게이트들 사이의 영역에 형성된 제1층간절연막을 식각하여 상기 트렌치보다 작은 선폭을 가지며 상기 셀지역의 게이트들 사이의 기판을 노출하는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀 및 트렌치로 이루어진 T자형 홈 내부에 도전막을 매립하여 T자형 랜딩플러그를 형성하는 단계;
    상기 랜딩플러그를 포함한 식각정지막 상에 제2층간절연막을 형성하는 단계; 및
    상기 제2층간절연막 및 상기 게이트의 하드마스크막을 패터닝하여 상기 셀지역의 랜딩플러그를 노출시키는 제2콘택홀과 상기 주변회로지역의 기판 및 상기 주변회로지역의 게이트 도전막을 각각 노출시키는 제3 및 제4콘택홀을 동시에 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서, 상기 제1콘택홀은, 상기 제1층간절연막을 경사 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서, 상기 랜딩플러그는,
    상기 제1콘택홀 및 트렌치를 포함한 전면에 도전막을 형성하여 상기 제1콘택홀 및 트렌치를 매립하는 단계;및
    상기 제1콘택홀 및 트렌치 외부에 형성된 도전막이 제거되도록 상기 도전막을 에치백하는 단계;
    를 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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