KR960042765A - 반도체 메모리장치의 메모리 셀 테스트 제어회로 및 방법 - Google Patents

반도체 메모리장치의 메모리 셀 테스트 제어회로 및 방법 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치의 테스트 회로 및 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
리던던시 메모리 셀과 노말 메모리 셀을 테스트를 할 수 있는 테스트 제어회로 및 그 방법을제공한다.
3. 발명의 해결방법의 요지
노말 셀들과 리던던시 셀들을 포함하는 메모리 셀 어레이와, 로우 카럼 리던던시 퓨즈 박스을 가지는 메모리 장치의테스트 회로는 상기 노말 셀의 테스트 모드와 동일한 테스트 모드하에서 상기 리던던시 셀의 테스트를 수행하기 위한마스터 클러을 상기 테스트 신호에 응답하여 발생하는 리던던시 셀 테스트 신호 발생수단과, 상기 마스터 클럭 및 인가되는 테스트용 어드레스 신호의 논리상태에 응답하여 상기 로우 및 칼럼 리던던시 퓨즈 박스들에 상기 퓨즈소자를퓨징하지 않기 위한 디스에이스블 신호를 각기 제공하고 디코더에 워드라인 및 비트라인 인에이블 신호를 제공하는 테스트 제어수단을 가진다.
4. 발명의 중요한 용도
리던던시 메모리 셀과 노말 메모리 셀을 함께 테스트를 할 수 있는 분야에 유효 적합하게 사용된다.

Description

반도체 메모리장치의 메모리 셀 테스트 제어회로 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 테스트 제어회로를 포함하는 반도체 메모리장치의 블록도.

Claims (4)

  1. 단일의 반도체 기판상에 데이타를 저장하기 위한 다수개의 노말 셀들과 상기 노말 셀들의 결함을 구제하기 위한 다수개의 리던던시 셀들을 포함하는 메모리 셀 어레이와, 상기 리던던시 셀들의 행 및 열을 각기 선택하는 로우및 칼럼 리던던시 디코더를 인에이블 시키기 위해 전기적으로 퓨징가능한 퓨즈소자 들을 각기 구비하는 로우 및 칼럼 리던던시 퓨즈 박스들을 가지는 반도체 메모리 장치의 메모리 셀 테스트 회로에 있어서;인가되는 테스트 신호를 수신하기 위한 어드레스 패드를 포함하며, 상기 노말 셀의 테스트 모드와 동일한 테스트 모드하에서 상기 리던던시 셀의 테스트를 수행하기 위한 마스터 클럭을 상기 테스트 신호에 응답하여 발생하는 리던던시 셀 테스트 신호 발생수단과; 상기 리던던시 셀 테스트시 상기 마스터 클럭 및 인가되는 테스트용 어드레스 신호의 논리상태에 응답하여 상기 로우 및 칼럼 리던던시 퓨즈 박스들에 상기 퓨즈 소자를 퓨징하기 위한 인에이블 신호를 각기 제공하며, 상기 노말 셀 테스트시 상기 퓨즈 소자를 퓨징하지 않기위한 디스에이블 신호를 각기 제공하고 상기 노말셀을 선택하기 위한 로우 및 칼럼 디코더에 워드라인 및 비트라인 인에이블 신호를 제공하는 테스트 제어수단 가짐을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 테스트 제어수단은 마스터 클럭에 의해 인에이블 되며, 설정된 어드레스 버스를 통하여 상기 테스트용 어드레스 신호를 입력하고 상기 리던던시 셀 테스트에 필요한 로우 및 칼럼 선택 구동신호를 출력하는 제2로우및 칼럼 어드레스 버퍼를 적어도 포함하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 테스트 용 어드레스 신호는 상기 반도체 메모리 장치가 64메가인 경우 14번째의 어드레스가 인가되는 최상위 비트 패드를 통해 인가되는 것임을 특징으로 하는 회로.
  4. 단일의 반도체 기판상에 데이타를 저장하기 위한 다수개의 노말 셀들과 상기 노말 셀들의 결함을 구제하기 위한 다수개의 리던던시 셀들을 포함하는 메모리 셀 어레이와, 상기 리던던시 셀들의 행 및 열을각기 선택하는 로우및 칼럼 리던던시 디코더를 인에이블 시키기 위해 전기적으로 퓨징가능한 퓨즈소자 들을 각기 구비하는 로우 및 칼럼 리던던시 퓨즈 박스들을 가지는 반도체 메모리 장치의 메모리 셀 테스트 방법에 있어서; 상기 노말 셀의 테스트 모드와 동일한 테스트 모드하에서 상기 리던던시 셀의 테스트를 수행하기 위한 마스터 클럭을 어드레스 테스트 패드를 통해 수신된테스트 신호로부터 발생하는 단계와 상기 리던던시 셀 테스트시 상기 마스터 클럭 및 인가되는 테스트용 어드레스 신호의논리상태에 대응하여 상기 로우 및 칼럼 리던던시 퓨즈 박스들에 상기 퓨즈 소자를 퓨징하기 위한 인에이블 신호를 각기제공하는 단계와 상기 노말 셀 테스트시 상기 퓨즈 소자를 퓨징하지 않기 위한 디스에이블 신호를 각기 제공하고, 상기노말셀을 선택하기 위한 로우 및 칼럼 디코더에 워드라인 및 비트라인 인에이블 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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JP8124474A JP2738526B2 (ja) 1995-05-20 1996-05-20 メモリセルテストのテスト制御回路及び方法

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100278723B1 (ko) * 1997-11-27 2001-01-15 윤종용 개선된레이아웃을가지는반도체메모리장치
KR20030093410A (ko) * 2002-06-03 2003-12-11 삼성전자주식회사 반도체 메모리 장치에서의 리던던시 메모리 셀의 번인제어 회로 및 그 제어 방법
KR100520218B1 (ko) * 1999-03-09 2005-10-12 삼성전자주식회사 반도체 메모리 장치의 웨이퍼 테스트 방법 및 그 시스템

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3361018B2 (ja) * 1996-11-11 2003-01-07 株式会社東芝 半導体記憶装置
US6137157A (en) * 1997-06-02 2000-10-24 Townsend And Townsend And Crew Llp Semiconductor memory array having shared column redundancy programming
US5946214A (en) * 1997-07-11 1999-08-31 Advanced Micro Devices Computer implemented method for estimating fabrication yield for semiconductor integrated circuit including memory blocks with redundant rows and/or columns
US5835431A (en) * 1997-09-05 1998-11-10 Integrated Device Technology, Inc. Method and apparatus for wafer test of redundant circuitry
US6111800A (en) * 1997-12-05 2000-08-29 Cypress Semiconductor Corporation Parallel test for asynchronous memory
JPH11250691A (ja) 1998-02-27 1999-09-17 Toshiba Corp 半導体記憶装置
KR100621265B1 (ko) * 1998-04-17 2006-09-13 인피니언 테크놀로지스 아게 리던던트 기억 셀을 갖는 메모리 장치 및 리던던트 기억 셀에 액세스하기 위한 방법
KR20010008437A (ko) * 1998-12-30 2001-02-05 김영환 메모리장치의 로우 리던던시 회로
KR100334531B1 (ko) * 1999-04-03 2002-05-02 박종섭 반도체 메모리 장치
DE19924244B4 (de) * 1999-05-27 2006-03-09 Infineon Technologies Ag Integrierter Speicher mit redundanten Einheiten von Speicherzellen und Testverfahren für seine redundanten Einheiten
DE10026993B4 (de) * 1999-06-03 2014-04-03 Samsung Electronics Co., Ltd. Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung
JP2000348498A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体試験装置
DE10005618A1 (de) * 2000-02-09 2001-08-30 Infineon Technologies Ag Integrierter Halbleiterspeicher mit redundanter Einheit von Speicherzellen
DE10011180B4 (de) * 2000-03-08 2006-02-23 Infineon Technologies Ag Digitale Speicherschaltung
JP4808856B2 (ja) * 2001-04-06 2011-11-02 富士通セミコンダクター株式会社 半導体記憶装置
US6625081B2 (en) * 2001-08-13 2003-09-23 Micron Technology, Inc. Synchronous flash memory with virtual segment architecture
JP3944380B2 (ja) * 2001-11-08 2007-07-11 日本テキサス・インスツルメンツ株式会社 誤り訂正回路を備えた半導体記憶装置
US6915467B2 (en) * 2001-12-11 2005-07-05 International Business Machines Corporation System and method for testing a column redundancy of an integrated circuit memory
KR100919575B1 (ko) * 2001-12-21 2009-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 병렬 테스트회로
US7111193B1 (en) * 2002-07-30 2006-09-19 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor memory having re-configurable fuse set for redundancy repair
DE10311373B4 (de) * 2003-03-14 2005-02-24 Infineon Technologies Ag Integrierter Speicher mit redundanten Einheiten von Speicherzellen und Verfahren zum Test eines integrierten Speichers
EP1542234A3 (fr) * 2003-12-12 2008-08-27 STMicroelectronics S.A. Procédé de réalisation d'un plan mémoire étendu au moyen d'une pluralité de mémoires série
US7116590B2 (en) * 2004-08-23 2006-10-03 Micron Technology, Inc. Memory address repair without enable fuses
KR100907000B1 (ko) * 2007-06-11 2009-07-08 주식회사 하이닉스반도체 리던던시 회로
KR100936809B1 (ko) * 2008-01-18 2010-01-14 주식회사 하이닉스반도체 결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체메모리 장치
KR100909807B1 (ko) * 2008-03-03 2009-07-28 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 병렬 테스트방법
KR101048891B1 (ko) * 2008-12-05 2011-07-13 주식회사 하이닉스반도체 테스트인에이블신호 생성회로 및 이를 이용한 반도체 메모리 장치
JP5737003B2 (ja) * 2011-06-27 2015-06-17 富士通セミコンダクター株式会社 半導体メモリ、システムおよび半導体メモリの製造方法
KR101944936B1 (ko) * 2012-01-12 2019-02-07 에스케이하이닉스 주식회사 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2773271B2 (ja) * 1989-07-26 1998-07-09 日本電気株式会社 半導体記憶装置
JPH05189996A (ja) * 1991-09-05 1993-07-30 Hitachi Ltd 半導体記憶装置
US5343429A (en) * 1991-12-06 1994-08-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein
JP2567180B2 (ja) * 1992-03-23 1996-12-25 株式会社東芝 半導体メモリ
KR950015041B1 (ko) * 1992-11-23 1995-12-21 삼성전자주식회사 로우리던던시회로를 가지는 고집적 반도체 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100278723B1 (ko) * 1997-11-27 2001-01-15 윤종용 개선된레이아웃을가지는반도체메모리장치
KR100520218B1 (ko) * 1999-03-09 2005-10-12 삼성전자주식회사 반도체 메모리 장치의 웨이퍼 테스트 방법 및 그 시스템
KR20030093410A (ko) * 2002-06-03 2003-12-11 삼성전자주식회사 반도체 메모리 장치에서의 리던던시 메모리 셀의 번인제어 회로 및 그 제어 방법

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US5732029A (en) 1998-03-24
JP2738526B2 (ja) 1998-04-08
JPH08321200A (ja) 1996-12-03

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