JP2567180B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は特に冗長メモリセルを
有する半導体記憶装置に関し、不良メモリを救済する手
段の改良に適用される。
有する半導体記憶装置に関し、不良メモリを救済する手
段の改良に適用される。
【０００２】
【従来の技術】従来、半導体メモリ装置において、通常
アクセスされるメモリセルの他に、冗長的にメモリセル
を置き換えることにより、不良メモリセルの救済が行わ
れてきた。
アクセスされるメモリセルの他に、冗長的にメモリセル
を置き換えることにより、不良メモリセルの救済が行わ
れてきた。
【０００３】図８は上述した冗長メモリセルを有する従
来の半導体メモリの構成を示すブロック図である。メモ
リは４つのメモリセルアレイMCA に分割されている。そ
れぞれのメモリセルアレイには列デコーダ CD と行デコ
ーダ RD とセンスアンプ SAに加えて一列の冗長メモリ
セル RM が設けられている。Ｘは行デコーダ RD に入力
される行アドレス、Ｙは列デコーダ CD に入力される列
アドレスを意味する。
来の半導体メモリの構成を示すブロック図である。メモ
リは４つのメモリセルアレイMCA に分割されている。そ
れぞれのメモリセルアレイには列デコーダ CD と行デコ
ーダ RD とセンスアンプ SAに加えて一列の冗長メモリ
セル RM が設けられている。Ｘは行デコーダ RD に入力
される行アドレス、Ｙは列デコーダ CD に入力される列
アドレスを意味する。
【０００４】この場合、不良メモリセルと、上記冗長メ
モリセルとの置き換えの手段は、それぞれのメモリセル
アレイに設けられたプログラマブルデコーダ PDC に、
不良メモリセルの列アドレスをプログラムすることによ
り行われる。
モリセルとの置き換えの手段は、それぞれのメモリセル
アレイに設けられたプログラマブルデコーダ PDC に、
不良メモリセルの列アドレスをプログラムすることによ
り行われる。
【０００５】図９は図８中の破線で囲まれた１個のプロ
グラマブルデコーダ PDC の例を示す回路図である。フ
ューズ F0,F1,F2,F3によってNANDゲート 200,201,202,2
03の一方入力は予め不良セルのアドレス情報に応じて制
御される。NANDゲートの他方入力には列アドレス線が接
続される。NANDゲート 200,201,202,203それぞれの出力
は４入力の ANDゲート205 に供給され、不良メモリセル
の列アドレスが入力されると、通常のメモリセルの選択
が禁止され、冗長メモリセルが選択される信号RSLが冗
長メモリセル選択線（図示せず）に出力される。
グラマブルデコーダ PDC の例を示す回路図である。フ
ューズ F0,F1,F2,F3によってNANDゲート 200,201,202,2
03の一方入力は予め不良セルのアドレス情報に応じて制
御される。NANDゲートの他方入力には列アドレス線が接
続される。NANDゲート 200,201,202,203それぞれの出力
は４入力の ANDゲート205 に供給され、不良メモリセル
の列アドレスが入力されると、通常のメモリセルの選択
が禁止され、冗長メモリセルが選択される信号RSLが冗
長メモリセル選択線（図示せず）に出力される。
【０００６】近年、メモリデバイスの高集積化が進み、
メモリセルアレイの分割数が多くなる傾向にある。この
場合、上記図８に示すようなメモリセルアレイの構成を
採っていたのでは集積度は上がらない。その対策として
列デコーダまたは行デコーダまたはその両方を複数のメ
モリセルアレイで共有化する構成が採用されている。
メモリセルアレイの分割数が多くなる傾向にある。この
場合、上記図８に示すようなメモリセルアレイの構成を
採っていたのでは集積度は上がらない。その対策として
列デコーダまたは行デコーダまたはその両方を複数のメ
モリセルアレイで共有化する構成が採用されている。
【０００７】図１０は上述の一例であり、列デコーダを
複数のメモリセルアレイで共有化する従来の半導体メモ
リの構成を示す回路図である。この例では、それぞれの
メモリセルアレイ MCAには行デコーダ RD とセンスアン
プ SA と一列の冗長メモリセル RM が設けられており、
すべてのメモリセルアレイで１つの列デコーダ CD が共
有化されている。
複数のメモリセルアレイで共有化する従来の半導体メモ
リの構成を示す回路図である。この例では、それぞれの
メモリセルアレイ MCAには行デコーダ RD とセンスアン
プ SA と一列の冗長メモリセル RM が設けられており、
すべてのメモリセルアレイで１つの列デコーダ CD が共
有化されている。
【０００８】この場合、不良メモリセルと冗長メモリセ
ルとの置き換えの手段は、前述の場合と同様にプログラ
マブルデコーダ PD に予め不良メモリセルの列アドレス
をプログラムすることにより行われる。プログラマブル
デコーダ PD の構成は図９と同様である。すなわち、プ
ログラマブルデコーダには列アドレス線が接続されてお
り、不良メモリセルの列アドレスが入力されると、通常
のメモリセルの選択が禁止され、冗長メモリセルが選択
される信号が出力される。
ルとの置き換えの手段は、前述の場合と同様にプログラ
マブルデコーダ PD に予め不良メモリセルの列アドレス
をプログラムすることにより行われる。プログラマブル
デコーダ PD の構成は図９と同様である。すなわち、プ
ログラマブルデコーダには列アドレス線が接続されてお
り、不良メモリセルの列アドレスが入力されると、通常
のメモリセルの選択が禁止され、冗長メモリセルが選択
される信号が出力される。
【０００９】しかし、図１０の構成の場合、図８のよう
な構成の不良メモリの救済に比べて、高い救済率が望め
ない。例えば、それぞれのメモリセルアレイで互いに異
なる列アドレスのメモリセルが不良である場合を考え
る。
な構成の不良メモリの救済に比べて、高い救済率が望め
ない。例えば、それぞれのメモリセルアレイで互いに異
なる列アドレスのメモリセルが不良である場合を考え
る。
【００１０】図８の構成では不良メモリを救済する手段
として、それぞれのメモリセルアレイに設けられたプロ
グラマブルデコーダPDC にそれぞれの不良メモリセルの
列アドレスをプログラムすることで、それぞれの不良メ
モリセルを救済することが可能である。これに対し、図
１０の構成では、不良メモリセルの列アドレスを記憶す
るプログラマブルデコーダPDC が１つしかなく、上記し
たような不良を救済することはできない。
として、それぞれのメモリセルアレイに設けられたプロ
グラマブルデコーダPDC にそれぞれの不良メモリセルの
列アドレスをプログラムすることで、それぞれの不良メ
モリセルを救済することが可能である。これに対し、図
１０の構成では、不良メモリセルの列アドレスを記憶す
るプログラマブルデコーダPDC が１つしかなく、上記し
たような不良を救済することはできない。
【００１１】このように、列デコーダを各セルアレイで
共有化した場合、プログラマブルデコーダに１つの不良
メモリセルの列アドレスしかプログラムできないため
に、不良メモリ救済率が低下することになる。この対策
として複数のプログラマブルデコーダを用意し、それら
のプログラマブルデコーダの出力とメモリセルアレイ選
択信号の論理演算を行うことによって、それぞれのメモ
リセルアレイに存在する互いに列アドレスが異なる不良
メモリセルの救済を可能にする方法が考えられる。
共有化した場合、プログラマブルデコーダに１つの不良
メモリセルの列アドレスしかプログラムできないため
に、不良メモリ救済率が低下することになる。この対策
として複数のプログラマブルデコーダを用意し、それら
のプログラマブルデコーダの出力とメモリセルアレイ選
択信号の論理演算を行うことによって、それぞれのメモ
リセルアレイに存在する互いに列アドレスが異なる不良
メモリセルの救済を可能にする方法が考えられる。
【００１２】図１１は上述の一例であり、４つのプログ
ラマブルデコーダ PD0,PD1,PD2,PD3を備え、このプログ
ラマブルデコーダの出力と行アドレスの一部を接続し
て、それぞれのメモリセルアレイに存在する互いに列ア
ドレスが異なる不良メモリセルの救済が可能になるよう
に構成されている。
ラマブルデコーダ PD0,PD1,PD2,PD3を備え、このプログ
ラマブルデコーダの出力と行アドレスの一部を接続し
て、それぞれのメモリセルアレイに存在する互いに列ア
ドレスが異なる不良メモリセルの救済が可能になるよう
に構成されている。
【００１３】図１１のメモリアクセス構成は４ビットの
行アドレス（Ｘ0,Ｘ1,Ｘ2,Ｘ3 ）と２ビットの列アドレ
ス（Ｙ0 ，Ｙ1 ）が入力され、これにより１つのメモリ
セルがアクセスされると仮定する。
行アドレス（Ｘ0,Ｘ1,Ｘ2,Ｘ3 ）と２ビットの列アドレ
ス（Ｙ0 ，Ｙ1 ）が入力され、これにより１つのメモリ
セルがアクセスされると仮定する。
【００１４】この図１１の半導体メモリは４つのメモリ
セルアレイ MCA0,MCA1,MCA2,MCA3に分割され、アクセス
すべきメモリセルアレイを選択するために２ビットの行
アドレス（Ｘ2 ，Ｘ3 ）が使用される。残りの２ビット
の行アドレス（Ｘ0 ，Ｘ1 ）は、それぞれのメモリセル
アレイに設けられた行デコーダRD0,RD1,RD2,RD3 に接続
され、メモリセルアレイ内の行選択線を選択するために
用いられる。また、列アドレス（Ｙ0 ，Ｙ1 ）は列デコ
ーダ CD に接続され、列選択線を選択するために用いら
れる。
セルアレイ MCA0,MCA1,MCA2,MCA3に分割され、アクセス
すべきメモリセルアレイを選択するために２ビットの行
アドレス（Ｘ2 ，Ｘ3 ）が使用される。残りの２ビット
の行アドレス（Ｘ0 ，Ｘ1 ）は、それぞれのメモリセル
アレイに設けられた行デコーダRD0,RD1,RD2,RD3 に接続
され、メモリセルアレイ内の行選択線を選択するために
用いられる。また、列アドレス（Ｙ0 ，Ｙ1 ）は列デコ
ーダ CD に接続され、列選択線を選択するために用いら
れる。
【００１５】図１２は上記図１１の破線で囲まれた PD
0,PD1,PD2,PD3の４個のプログラマブルデコーダの接続
構成を示す回路図である。前記図９と同様の構成のプロ
グラマブルデコーダの出力が、それぞれ３入力の ANDゲ
ート300,301,302,303 それぞれの１入力として接続され
ている。また、この ANDゲート300,301,302,303 はそれ
ぞれ所定の演算がなされるように上記２ビットの行アド
レス（Ｘ2 ，Ｘ3 ）を用いて論理が組まれて、その出力
は４入力のＯＲゲート305 に接続され、ＯＲゲート305
の出力は冗長メモリセル選択信号 RSLとなり、列デコー
ダ内の図示しない冗長メモリセル選択線に接続される。
0,PD1,PD2,PD3の４個のプログラマブルデコーダの接続
構成を示す回路図である。前記図９と同様の構成のプロ
グラマブルデコーダの出力が、それぞれ３入力の ANDゲ
ート300,301,302,303 それぞれの１入力として接続され
ている。また、この ANDゲート300,301,302,303 はそれ
ぞれ所定の演算がなされるように上記２ビットの行アド
レス（Ｘ2 ，Ｘ3 ）を用いて論理が組まれて、その出力
は４入力のＯＲゲート305 に接続され、ＯＲゲート305
の出力は冗長メモリセル選択信号 RSLとなり、列デコー
ダ内の図示しない冗長メモリセル選択線に接続される。
【００１６】各プログラマブルデコーダ PD0,PD1,PD2,P
D3には列アドレス（Ｙ0 ，Ｙ1 ）とメモリセルアレイを
選択するために用いられる行アドレス（Ｘ2 ，Ｘ3 ）が
入力される。これにより、それぞれのプログラマブルデ
コーダには対応するそれぞれのメモリセルアレイに存在
する不良メモリセルの列アドレスがプログラムされる。
D3には列アドレス（Ｙ0 ，Ｙ1 ）とメモリセルアレイを
選択するために用いられる行アドレス（Ｘ2 ，Ｘ3 ）が
入力される。これにより、それぞれのプログラマブルデ
コーダには対応するそれぞれのメモリセルアレイに存在
する不良メモリセルの列アドレスがプログラムされる。
【００１７】ここでは、それぞれのメモリセルアレイに
対し、不良メモリセルの列アドレスとして、 MCA0 では
１、 MCA1 では２、 MCA2 では３、 MCA3 では０である
場合を考える。これにより、プログラマブルデコーダPD
0 には１、PD1 には２、PD2には３、そしてPD3 には０
がプログラムされる。このプログラムは、それぞれのプ
ログラマブルデコーダに設けられている各フューズ F0,
F1,F2,F3を切断することにより達成される。この場合の
各フューズの切断箇所を図１３に示す。
対し、不良メモリセルの列アドレスとして、 MCA0 では
１、 MCA1 では２、 MCA2 では３、 MCA3 では０である
場合を考える。これにより、プログラマブルデコーダPD
0 には１、PD1 には２、PD2には３、そしてPD3 には０
がプログラムされる。このプログラムは、それぞれのプ
ログラマブルデコーダに設けられている各フューズ F0,
F1,F2,F3を切断することにより達成される。この場合の
各フューズの切断箇所を図１３に示す。
【００１８】図１４は上記図１２の構成による不良メモ
リ救済の信号経路を示す概略図である。プログラマブル
デコーダそれぞれには列アドレス（Ｙ）が入力されてい
る。ＤＲＡＭ等アドレスがマルチプレクスされている半
導体メモリの場合、一般的に行アドレス（Ｘ）が先に入
力され、列アドレス（Ｙ）が後に入力される。
リ救済の信号経路を示す概略図である。プログラマブル
デコーダそれぞれには列アドレス（Ｙ）が入力されてい
る。ＤＲＡＭ等アドレスがマルチプレクスされている半
導体メモリの場合、一般的に行アドレス（Ｘ）が先に入
力され、列アドレス（Ｙ）が後に入力される。
【００１９】従って、アドレスが入力されてから、冗長
メモリセル選択信号 RSLが得られるまでのクリティカル
パスは、図１４の破線で示されるようにプログラマブル
デコーダ PDCから論理演算回路 LOPを介する信号経路と
なる。
メモリセル選択信号 RSLが得られるまでのクリティカル
パスは、図１４の破線で示されるようにプログラマブル
デコーダ PDCから論理演算回路 LOPを介する信号経路と
なる。
【００２０】すなわち、図１２の構成では、複数のプロ
グラマブルデコーダから出力される信号の論理演算を行
うために、列アドレスの入力から冗長メモリセル選択線
の選択を決定するまでの時間が遅れることになる。メモ
リセルの分割数が増加するにしたがって、この遅れは無
視できないものとなる。
グラマブルデコーダから出力される信号の論理演算を行
うために、列アドレスの入力から冗長メモリセル選択線
の選択を決定するまでの時間が遅れることになる。メモ
リセルの分割数が増加するにしたがって、この遅れは無
視できないものとなる。
【００２１】上記各従来例の他にもプログラマブルデコ
ーダの具体的構成方法は種々考えられるが、問題はこれ
らプログラマブルデコーダの入力に列アドレスが接続さ
れているために、列アドレスの入力からプログラマブル
デコーダを経てそれらの論理演算を行い最終的に冗長メ
モリセル選択信号が得られるまでに遅延が生じることに
ある。
ーダの具体的構成方法は種々考えられるが、問題はこれ
らプログラマブルデコーダの入力に列アドレスが接続さ
れているために、列アドレスの入力からプログラマブル
デコーダを経てそれらの論理演算を行い最終的に冗長メ
モリセル選択信号が得られるまでに遅延が生じることに
ある。
【００２２】また、プログラマブルデコーダの出力の論
理演算をカスケード接続で構成するなどの対策も考えら
れるが、この場合においても、プログラマブルデコーダ
の増加に伴い、カスケード接続された節点の寄生容量が
増大することになる。よって、プログラマブルデコーダ
の出力の論理回路をカスケード接続で構成するという対
策は、列アドレスの入力から冗長メモリセル選択信号の
出力までの時間の短縮に対して本質的な対策とはならな
い。
理演算をカスケード接続で構成するなどの対策も考えら
れるが、この場合においても、プログラマブルデコーダ
の増加に伴い、カスケード接続された節点の寄生容量が
増大することになる。よって、プログラマブルデコーダ
の出力の論理回路をカスケード接続で構成するという対
策は、列アドレスの入力から冗長メモリセル選択信号の
出力までの時間の短縮に対して本質的な対策とはならな
い。
【００２３】
【発明が解決しようとする課題】このように、従来の半
導体メモリでは集積化を進めるなか、不良メモリセルの
救済率の高い回路構成は複雑になり、メモリセルの分割
数が増加するにしたがって、冗長メモリセル選択信号の
出力までの時間が増大するという欠点がある。
導体メモリでは集積化を進めるなか、不良メモリセルの
救済率の高い回路構成は複雑になり、メモリセルの分割
数が増加するにしたがって、冗長メモリセル選択信号の
出力までの時間が増大するという欠点がある。
【００２４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、複数のメモリセルアレ
イに分割された構成であっても、不良メモリセルに対
し、救済動作に遅延を生じることなく、かつ高い救済率
が得られる半導体メモリを提供することにある。
されたものであり、その目的は、複数のメモリセルアレ
イに分割された構成であっても、不良メモリセルに対
し、救済動作に遅延を生じることなく、かつ高い救済率
が得られる半導体メモリを提供することにある。
【００２５】
【課題を解決するための手段】この発明の半導体メモリ
は、行アドレスが先、列アドレスが後にマルチプレクス
されるメモリアドレスの入力体系を有し、メモリアドレ
スのうちの列アドレスをデコードする列デコーダまたは
行アドレスをデコードする行デコーダまたはその両デコ
ーダを共有化し、共有化したデコーダによる共通のデコ
ード信号の伝送が行われて１つのメモリセルが選択され
る複数に分割されたメモリセルアレイと、前記メモリセ
ルアレイそれぞれの列方向または行方向またはその両方
向に設けられた冗長メモリセルと、行アドレスまたは行
アドレスから求められる信号が入力され、プログラム機
能を有する複数のプログラマ回路と、前記複数のプログ
ラマ回路の出力信号と列アドレスまたは列アドレスから
求められる信号を入力とし、前記プログラマ回路の出力
信号に応じて列アドレスのデコード状態が変化するプロ
グラマブルデコーダとを具備し、前記プログラマブルデ
コーダの出力に従って前記複数のメモリセルアレイのう
ち選択されたメモリセルアレイの中の特定のメモリセル
と前記列方向の冗長メモリセルとの置き換えをするか否
かを決定することを特徴とする。
は、行アドレスが先、列アドレスが後にマルチプレクス
されるメモリアドレスの入力体系を有し、メモリアドレ
スのうちの列アドレスをデコードする列デコーダまたは
行アドレスをデコードする行デコーダまたはその両デコ
ーダを共有化し、共有化したデコーダによる共通のデコ
ード信号の伝送が行われて１つのメモリセルが選択され
る複数に分割されたメモリセルアレイと、前記メモリセ
ルアレイそれぞれの列方向または行方向またはその両方
向に設けられた冗長メモリセルと、行アドレスまたは行
アドレスから求められる信号が入力され、プログラム機
能を有する複数のプログラマ回路と、前記複数のプログ
ラマ回路の出力信号と列アドレスまたは列アドレスから
求められる信号を入力とし、前記プログラマ回路の出力
信号に応じて列アドレスのデコード状態が変化するプロ
グラマブルデコーダとを具備し、前記プログラマブルデ
コーダの出力に従って前記複数のメモリセルアレイのう
ち選択されたメモリセルアレイの中の特定のメモリセル
と前記列方向の冗長メモリセルとの置き換えをするか否
かを決定することを特徴とする。
【００２６】
【作用】この発明では、メモリアドレスがマルチプレク
スされていることを利用する。列アドレスより先に行ア
ドレスが入力されるものでは、列方向の不良メモリ救済
を行う場合、先に入力される行アドレスを用いてプログ
ラマ回路が動作する。プログラマ回路の入力に列アドレ
スが接続されていないため、その出力は列アドレスが入
力される前に決定される。このため、この出力を受けて
デコード状態が変化するプログラマブルデコーダは、列
アドレスの入力から少ない時間で冗長メモリセルを選択
するか否かの信号を出力する。
スされていることを利用する。列アドレスより先に行ア
ドレスが入力されるものでは、列方向の不良メモリ救済
を行う場合、先に入力される行アドレスを用いてプログ
ラマ回路が動作する。プログラマ回路の入力に列アドレ
スが接続されていないため、その出力は列アドレスが入
力される前に決定される。このため、この出力を受けて
デコード状態が変化するプログラマブルデコーダは、列
アドレスの入力から少ない時間で冗長メモリセルを選択
するか否かの信号を出力する。
【００２７】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００２８】図１はこの発明の一実施例を示す回路ブロ
ック図である。この実施例が用いる半導体メモリは前記
図８で述べた構成と同様である。すなわち、４つのメモ
リセルアレイ MCA0,MCA1,MCA2,MCA3に分割され、１つの
列デコーダ CD が複数のメモリセルアレイで共有化され
ており、メモリセルアレイそれぞれに冗長メモリセルRM
を備えている。SA0,SA1,SA2,SA3 は４つのメモリセル
アレイに対するセンスアンプである。メモリアクセス
は、行アドレス（Ｘ）と列アドレス（Ｙ）によって１つ
のメモリセルがアクセスされる構成となっている。
ック図である。この実施例が用いる半導体メモリは前記
図８で述べた構成と同様である。すなわち、４つのメモ
リセルアレイ MCA0,MCA1,MCA2,MCA3に分割され、１つの
列デコーダ CD が複数のメモリセルアレイで共有化され
ており、メモリセルアレイそれぞれに冗長メモリセルRM
を備えている。SA0,SA1,SA2,SA3 は４つのメモリセル
アレイに対するセンスアンプである。メモリアクセス
は、行アドレス（Ｘ）と列アドレス（Ｙ）によって１つ
のメモリセルがアクセスされる構成となっている。
【００２９】上記行アドレスは４ビット（Ｘ0,Ｘ1,Ｘ2,
Ｘ3 ）で構成されており、そのうち、上位の２ビット
（Ｘ2 ，Ｘ3 ）は４つあるメモリセルアレイのうちの一
つを選択するために使用されており、下位の２ビット
（Ｘ0 ，Ｘ1 ）はそれぞれメモリセルアレイに設けられ
た行デコーダ RD0,RD1,RD2,RD3に接続され、メモリセル
アレイ内の行選択線（図示せず）の選択に使用されてい
る。また、前記列アドレスは２ビット（Ｙ0 ，Ｙ1 ）で
構成されており、列デコーダ CD に接続され、列選択線
を選択するために使用されている。
Ｘ3 ）で構成されており、そのうち、上位の２ビット
（Ｘ2 ，Ｘ3 ）は４つあるメモリセルアレイのうちの一
つを選択するために使用されており、下位の２ビット
（Ｘ0 ，Ｘ1 ）はそれぞれメモリセルアレイに設けられ
た行デコーダ RD0,RD1,RD2,RD3に接続され、メモリセル
アレイ内の行選択線（図示せず）の選択に使用されてい
る。また、前記列アドレスは２ビット（Ｙ0 ，Ｙ1 ）で
構成されており、列デコーダ CD に接続され、列選択線
を選択するために使用されている。
【００３０】この実施例における不良メモリセルの救済
に係る構成はブロック11で示される。行アドレス（Ｘ）
が接続される４つのプログラマ回路 PC0,PC1,PC2,PC3が
設けられている。さらに、列アドレス（Ｙ）が接続され
るプログラマブルデコーダ PD が設けられている。プロ
グラマブルデコーダはこれらプログラマ回路の出力であ
るプログラム信号 P0,P1,P2,P3によってデコード状態を
変化させる構成となっている。これにより、プログラマ
ブルデコーダは冗長メモリセルを選択するか否かの信
号、冗長メモリセル選択信号 RSLを列デコーダ CD 内の
冗長メモリセル選択線に出力する。
に係る構成はブロック11で示される。行アドレス（Ｘ）
が接続される４つのプログラマ回路 PC0,PC1,PC2,PC3が
設けられている。さらに、列アドレス（Ｙ）が接続され
るプログラマブルデコーダ PD が設けられている。プロ
グラマブルデコーダはこれらプログラマ回路の出力であ
るプログラム信号 P0,P1,P2,P3によってデコード状態を
変化させる構成となっている。これにより、プログラマ
ブルデコーダは冗長メモリセルを選択するか否かの信
号、冗長メモリセル選択信号 RSLを列デコーダ CD 内の
冗長メモリセル選択線に出力する。
【００３１】上記構成によれば、プログラマ回路には列
アドレス（Ｙ）が接続されておらず、行アドレス（Ｘ）
が接続されている。そのために行アドレスが入力されれ
ば、列アドレスが入力される前にプログラム信号線が決
定され、次段のプログラマブルデコーダ PD のデコード
状態を決定することができる。
アドレス（Ｙ）が接続されておらず、行アドレス（Ｘ）
が接続されている。そのために行アドレスが入力されれ
ば、列アドレスが入力される前にプログラム信号線が決
定され、次段のプログラマブルデコーダ PD のデコード
状態を決定することができる。
【００３２】図２はこの発明の要部を示す第１の実施例
を示す回路図であり、図１のブロック11の構成を示す不
良メモリ救済に係る回路図である。プログラマ回路 PC
0,PC1,PC2,PC3それぞれは、３入力のNANDゲート10,11,1
2,13及びこれらNANDゲートの各出力を入力とする４入力
のNANDゲート20からなる。フューズ F0,F1,F2,F3によ
り、NANDゲート10,11,12,13 各々の第１入力は予め不良
セルのアドレス情報に応じて制御される。すなわち、フ
ューズ F0,F1,F2,F3それぞれの一方端は電源電圧に、他
方端は抵抗 R0,R1,R2,R3を介して接地されている。
を示す回路図であり、図１のブロック11の構成を示す不
良メモリ救済に係る回路図である。プログラマ回路 PC
0,PC1,PC2,PC3それぞれは、３入力のNANDゲート10,11,1
2,13及びこれらNANDゲートの各出力を入力とする４入力
のNANDゲート20からなる。フューズ F0,F1,F2,F3によ
り、NANDゲート10,11,12,13 各々の第１入力は予め不良
セルのアドレス情報に応じて制御される。すなわち、フ
ューズ F0,F1,F2,F3それぞれの一方端は電源電圧に、他
方端は抵抗 R0,R1,R2,R3を介して接地されている。
【００３３】NANDゲート10,11,12,13 各々の第２、第３
入力は，それぞれ図２に示されるように、メモリセルア
レイの選択に用いられる上記行アドレスのうちの上位ア
ドレス（Ｘ2 ，Ｘ3 ）またはその反転信号が接続され
る。このような構成により、プログラマ回路 PC0,PC1,P
C2,PC3それぞれにおける４入力のNANDゲート20からは各
プログラム信号 P0,P1,P2,P3が出力され、プログラマブ
ルデコーダ PD 内に供給される。
入力は，それぞれ図２に示されるように、メモリセルア
レイの選択に用いられる上記行アドレスのうちの上位ア
ドレス（Ｘ2 ，Ｘ3 ）またはその反転信号が接続され
る。このような構成により、プログラマ回路 PC0,PC1,P
C2,PC3それぞれにおける４入力のNANDゲート20からは各
プログラム信号 P0,P1,P2,P3が出力され、プログラマブ
ルデコーダ PD 内に供給される。
【００３４】プログラマブルデコーダ PD は、一方入力
端に列アドレス（Ｙ0 ，Ｙ1 ）またはその反転信号がそ
れぞれ入力される各NANDゲート30,31,32,33 とその各出
力を受ける ANDゲート35からなる。上記プログラム信号
P0,P1,P2,P3は各NANDゲート30,31,32,33 の他方の入力
端にそれぞれ接続される。 ANDゲート35からは、冗長メ
モリセルを選択するか否か決定される冗長メモリセル選
択信号 RSLが出力される。
端に列アドレス（Ｙ0 ，Ｙ1 ）またはその反転信号がそ
れぞれ入力される各NANDゲート30,31,32,33 とその各出
力を受ける ANDゲート35からなる。上記プログラム信号
P0,P1,P2,P3は各NANDゲート30,31,32,33 の他方の入力
端にそれぞれ接続される。 ANDゲート35からは、冗長メ
モリセルを選択するか否か決定される冗長メモリセル選
択信号 RSLが出力される。
【００３５】上記図２の構成を用いてこの発明に係る不
良メモリセル救済の動作を具体的に説明する。まず、図
１におけるそれぞれのメモリセルアレイ毎に不良メモリ
セルの列アドレスを求める。ここでは、不良メモリセル
状況を従来例で述べたと同様に、列アドレスがそれぞれ
のメモリセルアレイ MCA0,MCA1,MCA2,MCA3ごとに異なっ
ており、MCA0では１、MCA1では２、MCA2では３、MCA3で
は０であると仮定する。
良メモリセル救済の動作を具体的に説明する。まず、図
１におけるそれぞれのメモリセルアレイ毎に不良メモリ
セルの列アドレスを求める。ここでは、不良メモリセル
状況を従来例で述べたと同様に、列アドレスがそれぞれ
のメモリセルアレイ MCA0,MCA1,MCA2,MCA3ごとに異なっ
ており、MCA0では１、MCA1では２、MCA2では３、MCA3で
は０であると仮定する。
【００３６】アクセスされるメモリセルが不良である場
合に、次段のプログラマブルデコーダ PD が真の値を出
力するように、上記不良メモリセルの列アドレスにした
がって４つのプログラマ回路 PC0,PC1,PC2,PC3にプログ
ラムすることになる。この場合のプログラマ回路のプロ
グラム、つまり、フューズ F0,F1,F2,F3の切断状態を図
３に示す。
合に、次段のプログラマブルデコーダ PD が真の値を出
力するように、上記不良メモリセルの列アドレスにした
がって４つのプログラマ回路 PC0,PC1,PC2,PC3にプログ
ラムすることになる。この場合のプログラマ回路のプロ
グラム、つまり、フューズ F0,F1,F2,F3の切断状態を図
３に示す。
【００３７】図３におけるフューズ F0,F1,F2,F3の切断
状態は前記従来の図１３のそれと比べると、切断状態が
転置されたような状態となっている。つまり、従来手法
では、フューズはメモリセルアレイ毎にまとめられてい
るのに対して、この発明では、列アドレスの各ビット毎
にまとめられている。
状態は前記従来の図１３のそれと比べると、切断状態が
転置されたような状態となっている。つまり、従来手法
では、フューズはメモリセルアレイ毎にまとめられてい
るのに対して、この発明では、列アドレスの各ビット毎
にまとめられている。
【００３８】ここで、フューズの切断について説明す
る。行アドレスが入力され、メモリセルアレイ MCA0 中
のメモリセルが選択されたと仮定する。 MCA0 中では列
アドレスが１であるメモリセルは不良であるので、後に
入力される列アドレスが１の場合に列デコーダ CD 内の
冗長メモリセル選択線が“Ｈ”に、それ以外の場合には
“Ｌ”が出力されるように、プログラマブルデコーダ P
D のデコード状態を決める必要がある。つまり、図２の
プログラマブルデコーダ PD を前記図１２におけるPD0
のプログラマブルデコーダと同様なデコード状態となる
ようにプログラムする必要がある。
る。行アドレスが入力され、メモリセルアレイ MCA0 中
のメモリセルが選択されたと仮定する。 MCA0 中では列
アドレスが１であるメモリセルは不良であるので、後に
入力される列アドレスが１の場合に列デコーダ CD 内の
冗長メモリセル選択線が“Ｈ”に、それ以外の場合には
“Ｌ”が出力されるように、プログラマブルデコーダ P
D のデコード状態を決める必要がある。つまり、図２の
プログラマブルデコーダ PD を前記図１２におけるPD0
のプログラマブルデコーダと同様なデコード状態となる
ようにプログラムする必要がある。
【００３９】前記図１２の従来例において、フューズを
切断することは、図２のプログラム信号を“Ｌ”にする
ことに相当する。従って、図２のプログラム信号がそれ
ぞれP0 は“Ｈ”、 P1 は“Ｌ”、 P2 は“Ｌ”、 P3
は“Ｈ”となるようにプログラマ回路 PC0,PC1,PC2,PC3
をプログラムする。
切断することは、図２のプログラム信号を“Ｌ”にする
ことに相当する。従って、図２のプログラム信号がそれ
ぞれP0 は“Ｈ”、 P1 は“Ｌ”、 P2 は“Ｌ”、 P3
は“Ｈ”となるようにプログラマ回路 PC0,PC1,PC2,PC3
をプログラムする。
【００４０】そこで、それぞれのプログラマ回路 PC0,P
C1,PC2,PC3には４つのメモリセルアレイに対応して４つ
のフューズ F0,F1,F2,F3がそれぞれ設けられている。メ
モリセルアレイ MCA0 についてのプログラムは各プログ
ラマ回路に設けられたフューズ F0 を切断することによ
り行われる。従って、前述のようなプログラム信号を得
るためにはプログラマ回路 PC1のフューズ F0 と PC2の
フューズ F0 を切断すれば良い。
C1,PC2,PC3には４つのメモリセルアレイに対応して４つ
のフューズ F0,F1,F2,F3がそれぞれ設けられている。メ
モリセルアレイ MCA0 についてのプログラムは各プログ
ラマ回路に設けられたフューズ F0 を切断することによ
り行われる。従って、前述のようなプログラム信号を得
るためにはプログラマ回路 PC1のフューズ F0 と PC2の
フューズ F0 を切断すれば良い。
【００４１】このようにして、メモリセルアレイ MCA0
中の不良メモリセルの列アドレスのプログラムは、プロ
グラム回路それぞれに設けられたフューズ F0 を切断す
ることによって行われる。同様に MCA1 中についてはフ
ューズ F1 、 MCA2 中については F2 、 MCA3 中につい
ては F3 の切断によってプログラムが行われる。
中の不良メモリセルの列アドレスのプログラムは、プロ
グラム回路それぞれに設けられたフューズ F0 を切断す
ることによって行われる。同様に MCA1 中についてはフ
ューズ F1 、 MCA2 中については F2 、 MCA3 中につい
ては F3 の切断によってプログラムが行われる。
【００４２】従って、上述のようにプログラムされたプ
ログラマ回路 PC0,PC1,PC2,PC3にメモリセルアレイ MCA
0 中のメモリセルがアクセスされた場合、その出力であ
るプログラム信号 P0,P1,P2,P3はそれぞれ“Ｈ”，
“Ｌ”，“Ｌ”，“Ｈ”となる。このプログラム信号を
受けて次段のプログラマブルデコーダ PD の出力である
冗長メモリセル選択信号 RSLは列アドレスが１の場合は
“Ｈ”、それ以外は“Ｌ”となる。
ログラマ回路 PC0,PC1,PC2,PC3にメモリセルアレイ MCA
0 中のメモリセルがアクセスされた場合、その出力であ
るプログラム信号 P0,P1,P2,P3はそれぞれ“Ｈ”，
“Ｌ”，“Ｌ”，“Ｈ”となる。このプログラム信号を
受けて次段のプログラマブルデコーダ PD の出力である
冗長メモリセル選択信号 RSLは列アドレスが１の場合は
“Ｈ”、それ以外は“Ｌ”となる。
【００４３】また、メモリセルアレイ MCA1 中のメモリ
セルがアクセスされた場合、プログラマ回路 PC0,PC1,P
C2,PC3の出力であるプログラム信号 P0,P1,P2,P3はそれ
ぞれ“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”となる。このプロ
グラム信号を受けて次段のプログラマブルデコーダ PD
の出力である冗長メモリセル選択信号 RSLは列アドレス
が２の場合は“Ｈ”、それ以外は“Ｌ”となる。
セルがアクセスされた場合、プログラマ回路 PC0,PC1,P
C2,PC3の出力であるプログラム信号 P0,P1,P2,P3はそれ
ぞれ“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”となる。このプロ
グラム信号を受けて次段のプログラマブルデコーダ PD
の出力である冗長メモリセル選択信号 RSLは列アドレス
が２の場合は“Ｈ”、それ以外は“Ｌ”となる。
【００４４】同様に、メモリセルアレイ MCA2 中のメモ
リセルがアクセスされた場合、プログラム信号 P0,P1,P
2,P3はそれぞれ“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”にな
り、冗長メモリセル選択信号 RSLは列アドレスが３の場
合は“Ｈ”、それ以外は“Ｌ”となる。
リセルがアクセスされた場合、プログラム信号 P0,P1,P
2,P3はそれぞれ“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”にな
り、冗長メモリセル選択信号 RSLは列アドレスが３の場
合は“Ｈ”、それ以外は“Ｌ”となる。
【００４５】同様に、メモリセルアレイ MCA3 中のメモ
リセルがアクセスされた場合、プログラム信号 P0,P1,P
2,P3はそれぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”にな
り、冗長メモリセル選択信号 RSLは列アドレスが０の場
合は“Ｈ”、それ以外は“Ｌ”になる。
リセルがアクセスされた場合、プログラム信号 P0,P1,P
2,P3はそれぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”にな
り、冗長メモリセル選択信号 RSLは列アドレスが０の場
合は“Ｈ”、それ以外は“Ｌ”になる。
【００４６】上記実施例では、行アドレスが４ビット、
列アドレスが２ビットで構成される非常に小さな半導体
メモリに対する不良メモリ救済手段について述べたが、
一般の半導体メモリ（行アドレス十数ビット、列アドレ
ス十数ビット）についても、同様の不良メモリセル救済
手段が構成できる。
列アドレスが２ビットで構成される非常に小さな半導体
メモリに対する不良メモリ救済手段について述べたが、
一般の半導体メモリ（行アドレス十数ビット、列アドレ
ス十数ビット）についても、同様の不良メモリセル救済
手段が構成できる。
【００４７】図４はこの発明の構成における不良メモリ
救済の信号経路を示す概略図である。このように、上記
構成によれば、プログラマ回路 PC には行アドレス
（Ｘ）が接続され、列アドレス（Ｙ）が接続されないた
めに、行アドレスが入力されると、列アドレスが入力さ
れる前にそれぞれのプログラマ回路の出力であるプログ
ラム信号 P は決定され、これを受けているプログラマ
ブルデコーダ PD のデコード状態は決定される。このた
め、プログラマブルデコーダは列アドレスの入力から少
ない遅延時間で冗長メモリ選択信号を出力することがで
きる。従って、アドレスが入力されてから冗長メモリセ
ル選択信号 RSLが得られるまでのクリティカルパスは破
線 4で示したようになり、従来例の図１４のそれに比べ
て大幅に短縮される。
救済の信号経路を示す概略図である。このように、上記
構成によれば、プログラマ回路 PC には行アドレス
（Ｘ）が接続され、列アドレス（Ｙ）が接続されないた
めに、行アドレスが入力されると、列アドレスが入力さ
れる前にそれぞれのプログラマ回路の出力であるプログ
ラム信号 P は決定され、これを受けているプログラマ
ブルデコーダ PD のデコード状態は決定される。このた
め、プログラマブルデコーダは列アドレスの入力から少
ない遅延時間で冗長メモリ選択信号を出力することがで
きる。従って、アドレスが入力されてから冗長メモリセ
ル選択信号 RSLが得られるまでのクリティカルパスは破
線 4で示したようになり、従来例の図１４のそれに比べ
て大幅に短縮される。
【００４８】ただし、メモリセルアレイの分割数が増加
するにしたがって、プログラマ回路それぞれに設けられ
たフューズの数が増加し、列アドレスの増加にしたがっ
てプログラマ回路の数が増加することになる。
するにしたがって、プログラマ回路それぞれに設けられ
たフューズの数が増加し、列アドレスの増加にしたがっ
てプログラマ回路の数が増加することになる。
【００４９】図５はこの発明の要部を示す第２の実施例
を示す回路図であり、図１のブロック11の構成を示す不
良メモリ救済に係る回路図である。プログラマ回路 PC2
0,PC21,PC22,PC23各々は次のように構成されている。そ
れぞれフューズ F0,F1,F2,F3の一方端にドレインが接続
されているＮチャネルＭＯＳトランジスタ 50,51,52,53
が設けられている。これらＭＯＳトランジスタ50,51,5
2,53 のゲートには、メモリセルアレイ選択信号 A0,A1,
A2,A3がそれぞれ入力される。メモリセルアレイ選択信
号A0,A1,A2,A3 は行アドレスのうちの上位アドレス（Ｘ
2 ，Ｘ3 ）またはその反転信号を ANDゲート40,41,42,4
3 によってプリデコードして得るようになっている。
を示す回路図であり、図１のブロック11の構成を示す不
良メモリ救済に係る回路図である。プログラマ回路 PC2
0,PC21,PC22,PC23各々は次のように構成されている。そ
れぞれフューズ F0,F1,F2,F3の一方端にドレインが接続
されているＮチャネルＭＯＳトランジスタ 50,51,52,53
が設けられている。これらＭＯＳトランジスタ50,51,5
2,53 のゲートには、メモリセルアレイ選択信号 A0,A1,
A2,A3がそれぞれ入力される。メモリセルアレイ選択信
号A0,A1,A2,A3 は行アドレスのうちの上位アドレス（Ｘ
2 ，Ｘ3 ）またはその反転信号を ANDゲート40,41,42,4
3 によってプリデコードして得るようになっている。
【００５０】フューズ F0,F1,F2,F3の他端側には電源を
供給するＰチャネルＭＯＳトランジスタ55,56 それぞれ
のドレインが接続されている。このＭＯＳトランジスタ
55のゲートには行アドレスが確定したことを示す信号Ｘ
prchが入力される。ＭＯＳトランジスタ56のドレイン，
ゲート間にはプログラム信号を出力するインバータ60が
接続されている。このような構成によりプログラマ回路
PC20,PC21,PC22,PC23それぞれにおけるインバータ60か
らはそれぞれプログラム信号 P0,P1,P2,P3が出力され
る。
供給するＰチャネルＭＯＳトランジスタ55,56 それぞれ
のドレインが接続されている。このＭＯＳトランジスタ
55のゲートには行アドレスが確定したことを示す信号Ｘ
prchが入力される。ＭＯＳトランジスタ56のドレイン，
ゲート間にはプログラム信号を出力するインバータ60が
接続されている。このような構成によりプログラマ回路
PC20,PC21,PC22,PC23それぞれにおけるインバータ60か
らはそれぞれプログラム信号 P0,P1,P2,P3が出力され
る。
【００５１】プログラマブルデコーダ PD20 は各プログ
ラム信号 P0,P1,P2,P3を受けるそれぞれのＮチャネルＭ
ＯＳトランジスタ70,71,72,73 と、このトランジスタそ
れぞれのソースに１個づつ接続されたＮチャネルＭＯＳ
トランジスタ80,81,82,83 と、これらトランジスタ（70
〜73，80〜83）に電源を供給するＰチャネルＭＯＳトラ
ンジスタ85，86と、ＭＯＳトランジスタ86のドレイン，
ゲート間に接続されたインバータ90からなる。
ラム信号 P0,P1,P2,P3を受けるそれぞれのＮチャネルＭ
ＯＳトランジスタ70,71,72,73 と、このトランジスタそ
れぞれのソースに１個づつ接続されたＮチャネルＭＯＳ
トランジスタ80,81,82,83 と、これらトランジスタ（70
〜73，80〜83）に電源を供給するＰチャネルＭＯＳトラ
ンジスタ85，86と、ＭＯＳトランジスタ86のドレイン，
ゲート間に接続されたインバータ90からなる。
【００５２】上記ＭＯＳトランジスタ85のゲートには列
アドレスが確定したことを示す信号Ｙprchが入力され
る。冗長メモリセル選択信号 RSLはインバータ90の出力
からさらにインバータ91を介して列デコーダ内の冗長メ
モリセル選択線に出力される。
アドレスが確定したことを示す信号Ｙprchが入力され
る。冗長メモリセル選択信号 RSLはインバータ90の出力
からさらにインバータ91を介して列デコーダ内の冗長メ
モリセル選択線に出力される。
【００５３】上記図５の実施例によれば、前記図２の構
成と同様の効果が得られる。すなわち、プログラマ回路
PC20,PC21,PC22,PC23に列アドレスが接続されていなけ
れば、プログラマ回路の出力を列アドレスが入力される
前に決定することが可能である。このため、プログラマ
回路の出力をデコード状態が変化するプログラマブルデ
コーダ PD20 は、列アドレスの入力から少ない遅延時間
で冗長メモリセル選択信号 RSLを出力することができ
る。
成と同様の効果が得られる。すなわち、プログラマ回路
PC20,PC21,PC22,PC23に列アドレスが接続されていなけ
れば、プログラマ回路の出力を列アドレスが入力される
前に決定することが可能である。このため、プログラマ
回路の出力をデコード状態が変化するプログラマブルデ
コーダ PD20 は、列アドレスの入力から少ない遅延時間
で冗長メモリセル選択信号 RSLを出力することができ
る。
【００５４】図６はこの発明の要部を示す第３の実施例
を示す回路図であり、図１のブロック11の構成を示す不
良メモリ救済に係る回路図である。プログラマ回路 PC3
0,PC31,PC32,PC33各々は次のように構成されている。そ
れぞれフューズ F0,F1,F2,F3の一方端にドレインが接続
されているＮチャネルＭＯＳトランジスタ100,101,102,
103 が設けられ、これらのトランジスタの各ソースにＮ
チャネルＭＯＳトランジスタ110,111,112,113 が各１個
づつそのソースを接続している。
を示す回路図であり、図１のブロック11の構成を示す不
良メモリ救済に係る回路図である。プログラマ回路 PC3
0,PC31,PC32,PC33各々は次のように構成されている。そ
れぞれフューズ F0,F1,F2,F3の一方端にドレインが接続
されているＮチャネルＭＯＳトランジスタ100,101,102,
103 が設けられ、これらのトランジスタの各ソースにＮ
チャネルＭＯＳトランジスタ110,111,112,113 が各１個
づつそのソースを接続している。
【００５５】これらＭＯＳトランジスタ100 〜103 ，11
0 〜113 のゲートには行アドレスのうちの上位アドレス
（Ｘ2 ，Ｘ3 ）またはその反転信号が図６に示されるよ
うにそれぞれ入力される。
0 〜113 のゲートには行アドレスのうちの上位アドレス
（Ｘ2 ，Ｘ3 ）またはその反転信号が図６に示されるよ
うにそれぞれ入力される。
【００５６】フューズ F0,F1,F2,F3の他端側には電源を
供給するＰチャネルＭＯＳトランジスタ115,116 のそれ
ぞれのドレインが接続されている。このＭＯＳトランジ
スタ115 のゲートには行アドレスが確定したことを示す
信号Ｘprchが入力される。また、ＭＯＳトランジスタ11
6 のドレイン，ゲート間にはプログラム信号を出力する
インバータ120 が接続されている。このような構成によ
って、プログラマ回路PC30,PC31,PC32,PC33 それぞれに
おけるインバータ120 からは各プログラム信号P0,P1,P
2,P3 が出力される。
供給するＰチャネルＭＯＳトランジスタ115,116 のそれ
ぞれのドレインが接続されている。このＭＯＳトランジ
スタ115 のゲートには行アドレスが確定したことを示す
信号Ｘprchが入力される。また、ＭＯＳトランジスタ11
6 のドレイン，ゲート間にはプログラム信号を出力する
インバータ120 が接続されている。このような構成によ
って、プログラマ回路PC30,PC31,PC32,PC33 それぞれに
おけるインバータ120 からは各プログラム信号P0,P1,P
2,P3 が出力される。
【００５７】プログラム信号 P0,P1,P2,P3を入力するプ
ログラマブルデコーダ PD30 は前記図５のプログラマブ
ルデコーダ PD20 と同様の構成であるので同一符号を付
して説明は省略する。
ログラマブルデコーダ PD30 は前記図５のプログラマブ
ルデコーダ PD20 と同様の構成であるので同一符号を付
して説明は省略する。
【００５８】上記図６の実施例でも、前記図５と同様の
効果が得られる。このように、プログラマ回路の構成は
種々考えられるが、どのような構成においても、プログ
ラマ回路の入力に列アドレスが接続されていないなら、
プログラマ回路の出力を列アドレスが入力される前に決
定することができる。このため、この出力を受けてデコ
ード状態が変化するプログラマブルデコーダは、列アド
レスの入力から少ない時間で冗長メモリセル選択信号を
出力することができる。
効果が得られる。このように、プログラマ回路の構成は
種々考えられるが、どのような構成においても、プログ
ラマ回路の入力に列アドレスが接続されていないなら、
プログラマ回路の出力を列アドレスが入力される前に決
定することができる。このため、この出力を受けてデコ
ード状態が変化するプログラマブルデコーダは、列アド
レスの入力から少ない時間で冗長メモリセル選択信号を
出力することができる。
【００５９】図７はこの発明の要部を示す第４の実施例
を示す回路図であり、図１のブロック11の構成を示す不
良メモリ救済に係る回路図である。プログラマ回路 PC4
0,PC41,PC42,PC43各々は次のように構成されている。そ
れぞれフューズ F0,F1を介してドレインが接続されてい
るＮチャネルＭＯＳトランジスタ130,131 が設けられて
いる。これらトランジスタ130,131 にはそれぞれ行アド
レスのうちの上位アドレスの一部（Ｘ3 ）とその反転信
号がそれぞれ入力される。
を示す回路図であり、図１のブロック11の構成を示す不
良メモリ救済に係る回路図である。プログラマ回路 PC4
0,PC41,PC42,PC43各々は次のように構成されている。そ
れぞれフューズ F0,F1を介してドレインが接続されてい
るＮチャネルＭＯＳトランジスタ130,131 が設けられて
いる。これらトランジスタ130,131 にはそれぞれ行アド
レスのうちの上位アドレスの一部（Ｘ3 ）とその反転信
号がそれぞれ入力される。
【００６０】フューズ F0,F1の他端側には、電源を供給
するＰチャネルＭＯＳトランジスタ135,136 それぞれの
ドレインが接続されている。このＭＯＳトランジスタ13
5 のゲートには，行アドレスが確定したことを示す信号
Ｘprchが入力されるようになっている。また、ＭＯＳト
ランジスタ136 のドレイン，ゲート間には、プログラム
信号を出力するインバータ140 が接続されている。この
ような構成によって、プログラマ回路 PC40,PC41,PC42,
PC43それぞれにおけるインバータ140 からは各プログラ
ム信号 P0,P1,P2,P3が出力される。
するＰチャネルＭＯＳトランジスタ135,136 それぞれの
ドレインが接続されている。このＭＯＳトランジスタ13
5 のゲートには，行アドレスが確定したことを示す信号
Ｘprchが入力されるようになっている。また、ＭＯＳト
ランジスタ136 のドレイン，ゲート間には、プログラム
信号を出力するインバータ140 が接続されている。この
ような構成によって、プログラマ回路 PC40,PC41,PC42,
PC43それぞれにおけるインバータ140 からは各プログラ
ム信号 P0,P1,P2,P3が出力される。
【００６１】プログラム信号 P0,P1,P2,P3を入力するプ
ログラマブルデコーダ PD40 も前記図５のプログラマブ
ルデコーダ PD20 と同様の構成であるので同一符号を付
して説明は省略する。
ログラマブルデコーダ PD40 も前記図５のプログラマブ
ルデコーダ PD20 と同様の構成であるので同一符号を付
して説明は省略する。
【００６２】上記図７の実施例では、プログラマ回路 P
C40,PC41,PC42,PC43は行アドレスの上位１ビット（Ｘ3
）だけが入力される構成である。これにより、不良メ
モリセルの列アドレスをメモリセルアレイ毎にプログラ
ムすることはできず、不良メモリセルの救済率は低下す
るが、プログラマ回路それぞれに設けられるフューズの
数を減らすことができる。この実施例の場合、図５や図
６で示した実施例に比べて不良メモリ救済率が約１／２
に低下し、必要なフューズの数が１／２になる。
C40,PC41,PC42,PC43は行アドレスの上位１ビット（Ｘ3
）だけが入力される構成である。これにより、不良メ
モリセルの列アドレスをメモリセルアレイ毎にプログラ
ムすることはできず、不良メモリセルの救済率は低下す
るが、プログラマ回路それぞれに設けられるフューズの
数を減らすことができる。この実施例の場合、図５や図
６で示した実施例に比べて不良メモリ救済率が約１／２
に低下し、必要なフューズの数が１／２になる。
【００６３】なお、上記各実施例では、列方向の不良救
済について説明を限定したが、これに限定されるもので
はなく、行方向についても同じことがいえる。この発明
は、メモリセルアレイが分割されて、かつ複数のメモリ
セルアレイで列デコーダまたは行デコーダまたはその両
方が共有化されているメモリの不良救済に関するもので
あり、メモリアクセス体系に応じて様々な構成が考えら
れる。この結果、アドレスの入力から冗長メモリセルの
選択信号の出力までの時間短縮が可能となる。
済について説明を限定したが、これに限定されるもので
はなく、行方向についても同じことがいえる。この発明
は、メモリセルアレイが分割されて、かつ複数のメモリ
セルアレイで列デコーダまたは行デコーダまたはその両
方が共有化されているメモリの不良救済に関するもので
あり、メモリアクセス体系に応じて様々な構成が考えら
れる。この結果、アドレスの入力から冗長メモリセルの
選択信号の出力までの時間短縮が可能となる。
【００６４】
【発明の効果】以上説明したようにこの発明によれば、
先に入力されるアドレスを用いてプログラマ回路が動作
し、それに応じて次段のプログラマブルデコーダのデコ
ード状態を変化させるので、プログラマブルデコーダに
入力されるアドレスの入力から極めて少ない時間で冗長
メモリセルを選択するか否かの信号を出力できる半導体
メモリが提供できる。
先に入力されるアドレスを用いてプログラマ回路が動作
し、それに応じて次段のプログラマブルデコーダのデコ
ード状態を変化させるので、プログラマブルデコーダに
入力されるアドレスの入力から極めて少ない時間で冗長
メモリセルを選択するか否かの信号を出力できる半導体
メモリが提供できる。
【図１】 この発明の一実施例を示す回路ブロック図。
【図２】 この発明の要部を示す第１の実施例を示す回
路図。
路図。
【図３】 図２の回路中のフューズの切断状態の一例を
表す状態図。
表す状態図。
【図４】 この発明の不良メモリ救済手段の信号経路を
示す概略図。
示す概略図。
【図５】 この発明の要部を示す第２の実施例を示す回
路図。
路図。
【図６】 この発明の要部を示す第３の実施例を示す回
路図。
路図。
【図７】 この発明の要部を示す第４の実施例を示す回
路図。
路図。
【図８】 冗長メモリセルを有する従来の半導体メモリ
の構成を示す第１の回路図。
の構成を示す第１の回路図。
【図９】 図８中の一部の回路図。
【図１０】 冗長メモリセルを有する従来の半導体メモ
リの構成を示す第２の回路図。
リの構成を示す第２の回路図。
【図１１】 冗長メモリセルを有する従来の半導体メモ
リの構成を示す第３の回路図。
リの構成を示す第３の回路図。
【図１２】 図１２中の一部の回路図。
【図１３】 図１２の回路中のフューズの切断状態の一
例を表す状態図。
例を表す状態図。
【図１４】 従来の不良メモリ救済手段の信号経路を示
す概略図。
す概略図。
PC0,PC1,PC2,PC3 …プログラマ回路、 PD …プログラマ
ブルデコーダ、 CD …列デコーダ、MCA0,MCA1,MCA2,MCA
3 …メモリセルアレイ、RD0,RD1,RD2,RD3 …行デコー
ダ、SA0,SA1,SA2,SA3 …センスアンプ、 RM …冗長メモ
リセル。
ブルデコーダ、 CD …列デコーダ、MCA0,MCA1,MCA2,MCA
3 …メモリセルアレイ、RD0,RD1,RD2,RD3 …行デコー
ダ、SA0,SA1,SA2,SA3 …センスアンプ、 RM …冗長メモ
リセル。
Claims (2)
- 【請求項１】 行アドレスが先、列アドレスが後にマル
チプレクスされるメモリアドレスの入力体系を有し、メ
モリアドレスのうちの列アドレスをデコードする列デコ
ーダまたは行アドレスをデコードする行デコーダまたは
その両デコーダを共有化し、共有化したデコーダによる
共通のデコード信号の伝送が行われて１つのメモリセル
が選択される複数に分割されたメモリセルアレイと、 前記メモリセルアレイそれぞれの列方向または行方向ま
たはその両方向に設けられた冗長メモリセルと、 行アドレスまたは行アドレスから求められる信号が入力
され、プログラム機能を有する複数のプログラマ回路
と、 前記複数のプログラマ回路の出力信号と列アドレスまた
は列アドレスから求められる信号を入力とし、前記プロ
グラマ回路の出力信号に応じて列アドレスのデコード状
態が変化するプログラマブルデコーダとを具備し、 前記プログラマブルデコーダの出力に従って前記複数の
メモリセルアレイのうち選択されたメモリセルアレイの
中の特定のメモリセルと前記列方向の冗長メモリセルと
の置き換えをするか否かを決定することを特徴とする半
導体メモリ。 - 【請求項２】 列アドレスが先、行アドレスが後にマル
チプレクスされるメモリアドレスの入力体系を有し、メ
モリアドレスのうちの列アドレスをデコードする列デコ
ーダまたは行アドレスをデコードする行デコーダまたは
その両デコーダを共有化し、共有化したデコーダによる
共通のデコード信号の伝送が行われて１つのメモリセル
が選択される複数に分割されたメモリセルアレイと、 前記メモリセルアレイそれぞれの列方向または行方向ま
たはその両方向に設けられた冗長メモリセルと、 列アドレスまたは列アドレスから求められる信号が入力
され、プログラム機能を有する複数のプログラマ回路
と、 前記複数のプログラマ回路の出力信号と行アドレスまた
は行アドレスから求められる信号を入力とし、前記プロ
グラマ回路の出力信号に応じて行アドレスのデコード状
態が変化するプログラマブルデコーダとを具備し、 前記プログラマブルデコーダの出力に従って前記複数の
メモリセルアレイのうち選択されたメモリセルアレイの
中の特定のメモリセルと前記行方向の冗長メモリセルと
の置き換えをするか否かを決定することを特徴とする半
導体メモリ。
Priority Applications (5)
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| KR100834443B1 (ko) | 2007-02-27 | 2008-06-04 | 삼성전자주식회사 | 비디오 코덱을 위한 메모리 구조 및 메모리 액세스 방법 |
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1992
- 1992-03-23 JP JP4064979A patent/JP2567180B2/ja not_active Expired - Lifetime
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- 1993-03-20 KR KR1019930004326A patent/KR960005899B1/ko not_active IP Right Cessation
- 1993-03-22 US US08/035,196 patent/US5357470A/en not_active Expired - Lifetime
- 1993-03-23 DE DE69330505T patent/DE69330505T2/de not_active Expired - Fee Related
- 1993-03-23 EP EP93104756A patent/EP0562548B1/en not_active Expired - Lifetime
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