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Die
Erfindung betrifft einen integrierten Speicher mit redundanten Einheiten
von Speicherzellen und ein Testverfahren für seine redundanten Einheiten.
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Ein
Speicher mit redundanten Spalten ist beispielsweise in der
US 4,485,459 A beschrieben.
Dabei dienen die redundanten Spalten einem adressenmäßigen Ersetzen
einer regulären
Spalte des Speichers. Die Adresse der jeweils zu ersetzenden normalen
Spalte wird dabei mittels programmierbarer Elemente in Form von
auftrennbaren elektrischen Verbindungen (Fusible Links beziehungsweise
Fuses) gespeichert. Wird die zu ersetzende reguläre Spalte anschließend adressiert,
wird eine der redundanten Spalten anstelle der zu ersetzenden regulären Spalte
ausgewählt.
Auf diese Weise lassen sich Defekte in den regulären Spalten reparieren.
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Es
ist sinnvoll, bei einem Speicher auch die Speicherzellen der redundanten
Einheiten (Spalten beziehungsweise Zeilen des Speichers) zu prüfen, bevor
ein Ersetzen regulärer
Einheiten durch die redundanten Einheiten durchgeführt wird.
Andernfalls kann es passieren, daß bei Durchführung der
Reparatur eine defekte redundante Einheit eingesetzt wird. Allerdings
ist ein Testen der redundanten Einheiten dadurch erschwert, daß die programmierbaren
Elemente, die meist als Fuses ausgeführt werden, nur einmal programmierbar
sind. Sie können also
nicht bereits vor dem Durchführen
einer Redundanzreparatur programmiert werden, um die zugehörigen redundanten
Einheiten zu testen. Andererseits sind in der Regel allen redundanten
Einheiten programmierbare Elemente zugeordnet, die sich im selben
Programmierzustand befinden. Das bedeutet, daß die verwendeten Fuses alle
intakt und nicht aufgetrennt sind.
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Dies
führt bei
manchen Realisierungen dazu, dass bei Anlegen einer bestimmten Adresse
(z. B. die Adresse 0) alle redundanten Einheiten auf einmal angesprochen
werden. Dies bedeutet, dass diesen redundanten Einheiten im nicht
programmierten Zustand ihrer programmierbaren Elemente jeweils dieselbe Adresse
zugeordnet ist. Zum Testen jeder einzelnen redundanten Einheit ist
es jedoch erforderlich, jede redundante Einheit einzeln adressieren
zu können. Ansonsten
kann nicht festgestellt werden, welche der getesteten redundanten
Einheiten defekt ist und welche nicht.
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Aus
der
US 5,732,029 ist
ein integrierter Speicher bekannt, bei dem normale Speicherzellen über Adressen
einer Breite von m Bit adressierbar sind. Redundante Speicherzellen
dienen einem adressenmäßigen Ersetzen
jeweils einer der normalen Speicherzellen. Einer redundanten Speicherzelle sind
dabei jeweils folgende Elemente zugeordnet: m programmierbare Elemente
zum Speichern der Adresse einer zu ersetzenden normalen Speicherzelle,
m Vergleichseinheiten zum Vergleichen der von den programmierbaren
Elementen gespeicherten Adresse mit einer dem Speicher zugeführten Adresse,
eine Logikeinheit zur Durchführung
einer UND-Verknüpfung
mit m Eingängen,
die ein Aktivierungssignal für
die jeweilige redundante Speicherzelle erzeugt, und eine Test-Aktivierungseinheit.
Damit sind bei diesem integrierten Speicher redundante Speicherzellen
auch im nicht programmierten Zustand seiner den redundanten Speicherzellen
zugeordneten programmierbaren Elemente einzeln adressierbar. Der
bekannte Speicher weist auch den redundanten Speicherzellen individuelle
Adressen zu, indem eine zusätzliche
Adressleitung mit einer weiteren Adressleitung zu einem Aktivierungssignal
für eine
der redundanten Speicherzellen verknüpft wird.
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Der
Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher
mit redundanten Einheiten von Speicherzellen anzugeben, die auch
im nicht programmierten Zustand seiner den redundanten Einheiten
zugeordneten programmierbaren Elemente einzeln adressierbar sind.
Außerdem
soll ein Testverfahren für
seine redundanten Einheiten angegeben werden.
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Diese
Aufgabe wird mit einem integrierten Speicher gemäß Anspruch 1, 2 oder 3 bzw.
mit dem Testverfahren gemäß Anspruch
4 bzw. 5 gelöst.
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Beim
erfindungsgemäßen integrierten
Speicher sind den redundanten Einheiten von Speicherzellen jeweils
programmierbare Elemente zum Speichern einer Adresse, Vergleichseinheiten
zum Vergleichen der gespeicherten Adresse mit einer dem Speicher
zugeführten
Adresse, eine Umcodiereinheit, eine Logikeinheit zur Durchführung einer UND-Verknüpfung und
ein Multiplexer zugeordnet. Die Umcodiereinheit codiert n<m der m Bits der
dem Speicher zugeführten
Adresse um, wobei die Art der Umcodierung für jede redundante Einheit unterschiedlich
ist. Die Logikeinheit erzeugt an ihrem Ausgang ein Aktivierungssignal
für die
jeweilige redundante Einheit. Der Multiplexer hat zwei Schaltzustände. Im
ersten Schaltzustand sind alle Vergleichseinheiten ausgangsseitig
mit entsprechenden Eingängen
der Logikeinheit verbunden. Im zweiten Schaltzustand sind nur n-m
der Vergleichseinheiten mit der Logikeinheit verbunden, während der
Multiplexer die Ausgänge
der Umcodiereinheit mit den restlichen n Eingängen der Logikeinheit verbindet.
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Der
erste Schaltzustand der Multiplexer eignet sich für einen
Normalbetrieb des Speichers, bei dem die programmierbaren Elemente
bereits programmiert sind, so daß die redundanten Einheiten adressenmäßig bestimmten
normalen Einheiten von Speicherzellen zugeordnet sind. In diesem
Fall ist jeder redundanten Einheit eine andere Adresse zugeordnet,
die mittels ihrer programmierbaren Elemente gespeichert wurde. Daraus
folgt, daß bei
Zuführung einer
bestimmten Adresse höchstens
eine der redundanten Einheiten ausgewählt wird. Der zweite Schaltzustand
der Multiplexer kann vorteilhafterweise dazu dienen, im nicht programmierten
Zustand der programmierbaren Elemente, in dem diese den zugehörigen redundanten
Einheiten jeweils dieselbe Adresse zuweisen, trotzdem eine individuelle
Adressierung der redundanten Einheiten durchzuführen. Dies ist insbesondere
für ein
Testen der redundanten Einheiten, das vor einer Programmierung der
programmierbaren Elemente durchzuführen ist, notwendig. Die den
redundanten Einheiten zugeordneten Umcodiereinheiten sorgen dafür, daß den zugehörigen Logikeinheiten
beim zweiten Schaltzustand der Multiplexer gleichzeitig jeweils
unterschiedliche n Bits zugeführt
werden. Da jede Umcodiereinheit eine unterschiedliche Umcodierung
durchführt,
sind für
jede dem Speicher zugeführte
Adresse höchstens
bei einer der Umcodiereinheiten die von ihr an ihrem Ausgang erzeugten
n Bits alle logische Einsen. Da diese anschließend der UND-Verknüpfung zugeführt werden,
kann im zweiten Schaltzustand der Multiplexer höchstens eine der redundanten
Einheiten gleichzeitig angesprochen werden.
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Die
Erfindung wird im folgenden anhand der Figuren näher erläutert. Es zeigen:
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1 ein
Ausführungsbeispiel
der einer redundanten Einheit des erfindungsgemäßen Speichers zugeordneten
Komponenten,
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2 und 3 Ausführungsbeispiele
einer in 1 dargestellten Umcodiereinheit,
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4 das
Speicherzellenfeld eines Ausführungsbeispiels
des erfindungsgemäßen Speichers, und
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5 und 6 alternative
Ausführungen der
einer redundanten Einheit des Speichers zugeordneten Komponenten.
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4 zeigt
ein Ausführungsbeispiel
des erfindungsgemäßen integrierten
Speichers, dessen Speicherzellen MC in Kreuzungspunkten von normalen
Bitleitungen BL beziehungsweise redundanten Bitleitungen RBL mit
Wortleitungen WL in einem Speicherzellenfeld B angeordnet sind.
Der integrierte Speicher kann beispielsweise ein DRAM (Dynamic Random
Access Memory) sein. Obwohl die redundanten Einheiten dieses Ausführungsbeispiels
redundante Bitleitungen sind, ist die Erfindung ebensogut auf redundante
Wortleitungen anwendbar.
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Die
normalen Bitleitungen BL in 4 sind über einen
Spaltendecoder CDEC auswählbar.
Die redundanten Bitleitungen RBL sind über einen Redundanzdecoder
RDEC auswählbar.
Dem Spaltendecoder CDEC und dem Redundanzdecoder RDEC werden eine
Spaltenadresse CADR der Breite m Bit zugeführt. Im Redundanzfall wird
der Redundanzdecoder RDEC so programmiert, daß bei einer bestimmten Spaltenadresse
CADR eine der redundanten Bitleitungen RBL anstatt einer der normalen
Bitleitungen BL ausgewählt
wird. Zu diesem Zweck wird die entsprechende Adresse im Redundanzdecoder RDEC
gespeichert. Wird diese Adresse dem Speicher anschließend zugeführt, erkennt
dies der Redundanzdecoder RDEC und deaktiviert den Spaltendecoder
CDEC, so daß eine
Auswahl der entsprechenden normalen Bitleitung BL unterbleibt.
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1 zeigt
einen Ausschnitt des Redundanzdecoders RDEC aus 4.
Jeder redundanten Bitleitung RBL sind jeweils die in 1 gezeigten Komponenten
zugeordnet. Dabei handelt es sich um programmierbare Elemente F
in Form von auftrennbaren elektrischen Verbindungen (Fusible Links
beziehungsweise Fuses), erste Vergleichseinheiten CMP1, zweite Vergleichseinheiten
CMP2, ein Multiplexer MUX, eine Umcodiereinheit Ci und eine Logikeinheit
AND zur Durchführung
einer UND-Verknüpfung.
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Jeder
redundanten Bitleitung RBL sind m der Fuses F zugeordnet. Diese
dienen zum Speichern derjenigen Adresse, die der jeweils zu ersetzenden normalen
Bitleitung BL zugeordnet ist. Der Programmierzustand jeder Fuse
bestimmt, ob eine logische Null oder eine logische Eins durch die
Fuse gespeichert ist. Im nicht programmierten Zustand sind alle Fuses
intakt, was bei diesem Ausführungsbeispiel dem
Speichern einer logischen Null entspricht. Da dies für alle redundanten
Bitleitungen RBL gilt, speichern die Fuses F aller redundanten Bitleitungen
im nicht programmierten Zustand jeweils dieselbe Adresse, nämlich die
Adresse Null.
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Jeder
Fuse F ist eine der Vergleichseinheiten CMP1, CMP2 zugeordnet. Jede
Vergleichseinheit vergleicht den von der zugeordneten Fuse F gespeicherten
logischen Zustand mit einem der m Bits der dem Speicher zugeführten Spaltenadresse
CADR. Es sind n<m
erste Vergleichseinheit CMP1 und m-n zweite Vergleichseinheiten
CMP2 vorhanden. Die Ausgänge
der zweiten Vergleichseinheiten CMP2 sind mit entsprechenden Eingängen der
Logikeinheit AND verbunden.
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Die
Ausgänge
der ersten Vergleichseinheiten CMP1 sind über den Multiplexer MUX mit
entsprechenden Eingängen
der Logikeinheit AND verbunden. Am Ausgang der Logikeinheit AND
erzeugt diese ein Aktivierungssignal REN, das bei Übereinstimmung
der von den Fuses F gespeicherten Adresse mit der jeweils anliegenden
Spaltenadresse CADR einen hohen Pegel aufweist. Hierdurch wird der
Spaltendecoder CDEC deaktiviert und die der jeweiligen Logikeinheit
AND zugehörige
redundante Bitleitung RBL ausgewählt.
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Der
Umcodiereinheit Ci werden n der m Bits der Spaltenadresse CADR als
eine Teiladresse zugeführt.
Sie führt
eine Umcodierung dieser n Bits durch. Die Umcodiereinheiten Ci sind
für jede
redundante Bitleitung RBL jeweils unterschiedlich aufgebaut, so daß sie die
n Bits der Spaltenadresse CADR in jeweils unterschiedlicher Weise
umcodieren.
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2 zeigt
die Umcodiereinheit C1 einer der redundanten Bitleitungen RBL. Diese
weist zwischen ihren Eingängen
und ihren Ausgängen
jeweils einen Inverter I auf, der das entsprechende Adreßbit A0
bis A2 der n Bit breiten Teiladresse der Spaltenadresse CADR invertiert.
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3 zeigt
die Umcodiereinheit C2 einer anderen der redundanten Bitleitungen
RBL aus 4. Diese unterscheidet sich
von der Umcodiereinheit C1 aus 2 darin,
daß das
erste Adreßbit
A0 über
zwei in Reihe geschaltete Inverter I geführt wird, so daß es am
entsprechenden Ausgang der Umcodiereinheit C2 wieder nicht invertiert
vorliegt.
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Die
Ausgänge
der Umcodiereinheit Ci in 1 sind mit
dem Multiplexer MUX verbunden. Der Multiplexer MUX hat zwei Schaltzustände. Diese werden
durch ein ihm zugeführtes
Betriebsartsignal MODE ausgewählt.
Im ersten Schaltzustand des Multiplexers MUX verbindet dieser die
Ausgänge
der n ersten Vergleichseinheiten CMP1 mit den entsprechenden Eingängen der
Logikeinheit AND. Im zweiten Schaltzustand verbindet er die Ausgänge der Umcodiereinheit
Ci mit diesen Eingängen
der Logikeinheit AND. Der Multiplexer MUX nimmt den ersten Schaltzustand
während
einer Normalbetriebsart des Speichers ein. Dies ist insbesondere
der Fall, während
die Fuses F bereits programmiert sind. Der Multiplexer MUX nimmt
seinen zweiten Schaltzustand ein, wenn sich der Speicher in einer
Testbetriebsart befindet, in der die redundanten Bitleitungen RBL zu Testzwecken
einzeln angesprochen werden sollen, während die Fuses F noch nicht
programmiert sind.
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Solange
die Fuses F noch nicht programmiert (also nicht zerstört) sind,
speichern sie, wie bereits erwähnt,
alle eine logische Null. Werden den zweiten Vergleichseinheiten
CMP2 dann entsprechende Nullen der Spaltenadresse CADR zugeführt, ergeben
sich an den Ausgängen
aller Vergleichseinheiten CMP1, CMP2 logische Einsen. Befindet sich dann
der Multiplexer MUX im ersten Schaltzustand, werden allen Logikeinheiten
AND ausschließlich
logische Einsen zugeführt,
so daß die
Aktivierungssignale REN aller redundanten Bitleitungen RBL einen
hohen Pegel annehmen. Wird dem Speicher dagegen eine andere Adresse
als die Adresse Null zugeführt, ergibt
der Vergleich durch die Vergleichseinheiten CMP1, CMP2 für alle redundanten
Bitleitungen RBL für
mindestens ein Bit eine Abweichung, so daß die entsprechende Vergleichseinheit
eine logische Null erzeugt. Folglich weist dann keines der Aktivierungssignale
REN einen hohen Pegel auf, so daß keine der redundanten Bitleitungen
RBL selektiert wird.
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Wird
dagegen der Multiplexer MUX im nicht programmierten Zustand der
Fuses F über
das Betriebsartsignal MODE in seinen zweiten Schaltzustand versetzt,
werden den Logikeinheiten AND aller redundanten Bitleitungen RBL
für jede
dem Speicher zugeführte
Spaltenadresse CADR jeweils unterschiedliche Eingangssignale zugeführt. Dies
liegt daran, daß jede
Umcodiereinheit Ci unterschiedlich aufgebaut ist und eine unterschiedliche
Umcodierung der ihr zugeführten
n Bits der Spaltenadresse CADR durchführt.
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Beispielhaft
soll angenommen werden, daß die
Spaltenadresse CADR eine Breite von m=8 Bit aufweist und daß acht redundante
Bitleitungen RBL vorhanden sind. Es wird n=3 gewählt, da mit diesen drei Bit
die acht redundanten Bitleitungen RBL individuell angesprochen werden
können.
Im zweiten Schaltzustand des Multiplexers MUX wird die redundante
Bitleitung, der die in 2 gezeigte Umcodiereinheit C1
zugeordnet ist, durch die Spaltenadresse 00000000 aktiviert. Die
redundante Bitleitung RBL, der die in 3 dargestellte
Umcodiereinheit C2 zugeordnet ist, wird im zweiten Schaltzustand
ihres Multiplexers MUX durch die Spaltenadresse CADR 00000001 ausgewählt. Auf
diese Weise ist es möglich,
jeder redundanten Bitleitung RBL im nicht programmierten Zustand
ihrer Fuses F jeweils eine unterschiedliche Adresse zuzuweisen.
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Beim
hier betrachteten Ausführungsbeispiel sind
die n=3 Bits der Teiladresse der Spaltenadresse CADR, die den Umcodiereinheiten
Ci zugeführt
werden, die niedrigwertigsten Bits (Least Significant Bits) der
Spaltenadresse CADR. Daher können
die acht redundanten Bitleitungen RBL über die acht niedrigsten Adressen
der Spaltenadresse CADR angesprochen werden. Bei anderen Ausführungsbeispielen der
Erfindung kann die n-Bit-Teiladresse
jedoch auch durch beliebige andere der m Bits der Spaltenadresse
CADR gebildet sein.
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5 zeigt
ein anderes Ausführungsbeispiel des
der 1 entsprechenden Teils des Redundanzdecoders RDEC
aus 4. Dieses unterscheidet sich von der 1 darin,
daß die
Umcodiereinheit Ci und der Multiplexer MUX zwischen n der Fuses
F und den zugehörigen
ersten Vergleichseinheiten CMP1 angeordnet sind. Im ersten Schaltzustand
des Multiplexers MUX werden diese n Fuses direkt über den Multiplexer
MUX mit den Eingängen
der ersten Vergleichseinheiten CMP1 verbunden. Im zweiten Schaltzustand
des Multiplexers MUX werden die n Ausgangssignale der Umcodiereinheit
Ci über
den Multiplexer MUX mit den Eingängen
der n ersten Vergleichseinheiten CMP1 verbunden. Den n Eingängen der
Umcodiereinheit Ci werden die Ausgangssignale der n Fuses zugeführt, die
mit den ersten Vergleichseinheiten CMP1 verbunden sind.
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Die
Umcodiereinheiten Ci in 5 können ebenso aufgebaut sein
wie die in 2 und 3 gezeigten.
Auch hier gilt wieder, daß jeder
redundanten Bitleitung RBL jeweils die in 5 gezeigten Komponenten
zugeordnet sind, wobei sich lediglich der Aufbau der Umcodiereinheiten
Ci von redundanter Bitleitung zu redundanter Bitleitung unterscheidet. Obwohl
auch bei dem in 5 gezeigten Ausführungsbeispiel
die Fuses F im nicht programmierten Zustand alle eine logische Null
speichern, kann im zweiten Schaltzustand des Multiplexers MUX dank des
unterschiedlichen Aufbaus der Umcodiereinheiten Ci jeder redundanten
Bitleitung RBL eine unterschiedliche Spaltenadresse CADR zugewiesen
werden.
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6 zeigt
eine weitere alternative Form der Realisierung des Redundanzdecoders
RDEC aus 4. Dargestellt sind wiederum
die den 1 und 5 entsprechenden
Komponenten, die jeweils einer der redundanten Bitleitungen RBL
zugeordnet sind. Bei diesem Ausführungsbeispiel
sind die Umcodiereinheiten Ci und die Multiplexer MUX zwischen n der
m Bits der Spaltenadresse CADR und den n ersten Vergleichseinheiten
CMP1 angeordnet. m-n der m Adreßbits
sind direkt mit jeweils einer der zweiten Vergleichseinheiten CMP2
verbunden. Im ersten Schaltzustand des Multiplexers MUX werden die
n Bits der aus der Spaltenadresse CADR gebildeten Teiladresse den
ersten Vergleichseinheiten CMP1 direkt zugeführt. Im zweiten Schaltzustand
des Multiplexers MUX führt
dieser die n Ausgangssignale der Umcodiereinheit Ci den ersten Vergleichseinheiten CMP1
zu.
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Auch
beim Ausführungsbeispiel
gemäß 6 erfolgt
im nicht programmierten Zustand der Fuses F eine Auswahl der redundanten
Bitleitungen RBL bei jeweils unterschiedlichen Spaltenadressen CADR.
Dies liegt daran, daß durch
den unterschiedlichen Aufbau der Umcodiereinheiten Ci an den Eingängen der
ersten Vergleichseinheiten CMP1 für jeweils unterschiedliche
n-Bit-Teiladressen
der Spaltenadressen CADR ausschließlich logische Nullen anliegen.