JP2001035194A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001035194A JP2001035194A JP11204658A JP20465899A JP2001035194A JP 2001035194 A JP2001035194 A JP 2001035194A JP 11204658 A JP11204658 A JP 11204658A JP 20465899 A JP20465899 A JP 20465899A JP 2001035194 A JP2001035194 A JP 2001035194A
- Authority
- JP
- Japan
- Prior art keywords
- column selection
- potential
- circuit
- signal
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 バーインテスト期間中において、隣接する列
選択線間に電圧ストレスを印加することが可能な半導体
記憶装置を提供する。 【解決手段】 半導体記憶装置１０００においては、列
デコーダ１００から出力される列選択信号ＣＳＬ［０］
〜ＣＳＬ［ｎ］をメモリセルブロックＭＣＢｉに伝達す
るトランスファーゲートＭ１は、ＷＢＩパッド４０から
与えられる信号が非活性状態において導通状態となる。
一方、偶数番目の列選択線ＣＳＬ０、ＣＳＬ２等は、ト
ランスファーゲートＭ２を介して、偶数ＣＳＬパッド５
０と接続し、奇数番目の列選択線ＣＳＬ１、ＣＳＬ３等
は、トランスファーゲートＭ２を介して、奇数ＣＳＬパ
ッド５２と接続している。
選択線間に電圧ストレスを印加することが可能な半導体
記憶装置を提供する。 【解決手段】 半導体記憶装置１０００においては、列
デコーダ１００から出力される列選択信号ＣＳＬ［０］
〜ＣＳＬ［ｎ］をメモリセルブロックＭＣＢｉに伝達す
るトランスファーゲートＭ１は、ＷＢＩパッド４０から
与えられる信号が非活性状態において導通状態となる。
一方、偶数番目の列選択線ＣＳＬ０、ＣＳＬ２等は、ト
ランスファーゲートＭ２を介して、偶数ＣＳＬパッド５
０と接続し、奇数番目の列選択線ＣＳＬ１、ＣＳＬ３等
は、トランスファーゲートＭ２を介して、奇数ＣＳＬパ
ッド５２と接続している。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、半導体記憶装置の信頼性向上のためのテス
トを高速に行なう半導体記憶装置の構成に関する。
関し、特に、半導体記憶装置の信頼性向上のためのテス
トを高速に行なう半導体記憶装置の構成に関する。
【０００２】
【従来の技術】半導体記憶装置、たとえば、ダイナミッ
ク型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）
のメモリ容量の大容量化に伴い、半導体記憶装置のテス
トに要する時間も飛躍的に増大している。
ク型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）
のメモリ容量の大容量化に伴い、半導体記憶装置のテス
トに要する時間も飛躍的に増大している。
【０００３】これは、半導体記憶装置の記憶容量が増大
するにつれ、そこに加えるワード線の数も増大するた
め、ワード線を順次選択状態としつつメモリセル情報の
書込および読出動作を行なう時間が格段に長くなったこ
とにより生じる問題である。
するにつれ、そこに加えるワード線の数も増大するた
め、ワード線を順次選択状態としつつメモリセル情報の
書込および読出動作を行なう時間が格段に長くなったこ
とにより生じる問題である。
【０００４】上記の問題は、全数試験であるバーンイン
テストなどの加速試験においては、より深刻である。こ
のバーンインテストにおいては、半導体記憶装置を高温
高電圧の条件下で動作させ、構成要素であるＭＯＳトラ
ンジスタのゲート絶縁膜不良、配線間の層間絶縁膜不
良、配線不良および製造工程時に混入したパーティクル
に起因する不良などの潜在的な初期不良を顕在化させ
て、出荷前の不良品を排除することが行なわれる。
テストなどの加速試験においては、より深刻である。こ
のバーンインテストにおいては、半導体記憶装置を高温
高電圧の条件下で動作させ、構成要素であるＭＯＳトラ
ンジスタのゲート絶縁膜不良、配線間の層間絶縁膜不
良、配線不良および製造工程時に混入したパーティクル
に起因する不良などの潜在的な初期不良を顕在化させ
て、出荷前の不良品を排除することが行なわれる。
【０００５】ここで、一般に、半導体装置に故障が発生
する期間は、３つの期間に大別される。この期間は時間
の経過順に初期故障期間、偶発故障期間、摩耗故障期間
と呼ばれる。
する期間は、３つの期間に大別される。この期間は時間
の経過順に初期故障期間、偶発故障期間、摩耗故障期間
と呼ばれる。
【０００６】初期故障期間は、半導体装置の作製時の欠
陥が故障として現われたもので、使用開始直後に発生す
る初期故障が発生する期間である。この初期故障の割合
は時間とともに急速に減少する。その後は、低い故障率
が一定期間長く続く偶発故障期間となる。やがて、半導
体装置は耐用年数に近づき、急激に故障率が増大する摩
耗故障期間になる。
陥が故障として現われたもので、使用開始直後に発生す
る初期故障が発生する期間である。この初期故障の割合
は時間とともに急速に減少する。その後は、低い故障率
が一定期間長く続く偶発故障期間となる。やがて、半導
体装置は耐用年数に近づき、急激に故障率が増大する摩
耗故障期間になる。
【０００７】半導体装置は、偶発故障期間内で使用する
ことが望ましい。したがって、半導体装置の信頼性を高
めるには、初期故障が発生する半導体装置を予め除去す
る必要がある。このために、半導体装置に一定時間の加
速動作エージングを行ない、不良品を除去するスクリー
ニングを行なう必要がある。スクリーニングを短期間で
効果的に行なうためには、初期故障率が時間に対して急
速に減少し、早く偶発故障期間に入るような試験をする
ことが望ましい。
ことが望ましい。したがって、半導体装置の信頼性を高
めるには、初期故障が発生する半導体装置を予め除去す
る必要がある。このために、半導体装置に一定時間の加
速動作エージングを行ない、不良品を除去するスクリー
ニングを行なう必要がある。スクリーニングを短期間で
効果的に行なうためには、初期故障率が時間に対して急
速に減少し、早く偶発故障期間に入るような試験をする
ことが望ましい。
【０００８】現在、このスクリーニング手法の１つとし
て、上述したような高温動作試験、つまりバーンイン試
験を行なっている。バーンイン試験は、実デバイスを用
いてＭＯＳトランジスタのゲート酸化膜の信頼性を直接
評価し、アルミ配線のマイグレーションをはじめ、あら
ゆる不良要因を高電界かつ高温の動作環境によるストレ
スを印加することにより顕在化させる試験である。
て、上述したような高温動作試験、つまりバーンイン試
験を行なっている。バーンイン試験は、実デバイスを用
いてＭＯＳトランジスタのゲート酸化膜の信頼性を直接
評価し、アルミ配線のマイグレーションをはじめ、あら
ゆる不良要因を高電界かつ高温の動作環境によるストレ
スを印加することにより顕在化させる試験である。
【０００９】したがって、上述のようなバーンインテス
トは、出荷製品の品質維持上必須の試験であり、このテ
ストに要する時間の増大は、半導体記憶装置の製造コス
トの上昇に直接結びつくことになる。
トは、出荷製品の品質維持上必須の試験であり、このテ
ストに要する時間の増大は、半導体記憶装置の製造コス
トの上昇に直接結びつくことになる。
【００１０】
【発明が解決しようとする課題】従来のバーンインテス
トにおいては、モールドパッケージ等の最終アセンブリ
工程完了後の半導体記憶装置に対して、バーンインテス
トを行なっている。しかしながら、このようなバーンイ
ンテストにおいて、初期不良が発見された半導体記憶装
置は、最終的には製品として出荷されないものがあるた
め、このようなチップに対してアセンブリを行なった製
造コストが無駄になってしまう。
トにおいては、モールドパッケージ等の最終アセンブリ
工程完了後の半導体記憶装置に対して、バーンインテス
トを行なっている。しかしながら、このようなバーンイ
ンテストにおいて、初期不良が発見された半導体記憶装
置は、最終的には製品として出荷されないものがあるた
め、このようなチップに対してアセンブリを行なった製
造コストが無駄になってしまう。
【００１１】したがって、このような製造コストの無駄
を省くために、ウェハ状態でのバーンインテスト（以
下、ＷＢＩテスト）が行なわれる場合がある。
を省くために、ウェハ状態でのバーンインテスト（以
下、ＷＢＩテスト）が行なわれる場合がある。
【００１２】このようなＷＢＩテストを行なう場合の半
導体記憶装置の回路構成では、メモリセルバーンインモ
ードと周辺回路バーンインモードの２つのバーンイン動
作により、高温加速試験を行なっていた。
導体記憶装置の回路構成では、メモリセルバーンインモ
ードと周辺回路バーンインモードの２つのバーンイン動
作により、高温加速試験を行なっていた。
【００１３】このような２つのモードにおいて、デコー
ド信号部の配線のストレスは、周辺回路バーンインモー
ドにおいて印加する構成となっていた。
ド信号部の配線のストレスは、周辺回路バーンインモー
ドにおいて印加する構成となっていた。
【００１４】周辺回路バーンインモードの動作として
は、ＤＲＡＭのセルフリフレッシュ動作に入った状態
で、周辺回路をたとえば、外部電源電圧を電源電位とし
て動作させることでバーンイン動作させる場合が多い。
つまり、このウェハ状態でのバーンインテストにおいて
は、スタンバイ状態でウェハバーンインテスト用の専用
のパッド（ＷＢＩパッド）により、外部から電源電圧Ｖ
ｃｃレベルの電位を印加することで、ＤＲＡＭ内部のテ
ストモード検出回路が、ウェハバーンインテストモード
の設定が行なわれたことを検知し、これに応じて、ワー
ド線間のストレス印加を行なう構成となっている。
は、ＤＲＡＭのセルフリフレッシュ動作に入った状態
で、周辺回路をたとえば、外部電源電圧を電源電位とし
て動作させることでバーンイン動作させる場合が多い。
つまり、このウェハ状態でのバーンインテストにおいて
は、スタンバイ状態でウェハバーンインテスト用の専用
のパッド（ＷＢＩパッド）により、外部から電源電圧Ｖ
ｃｃレベルの電位を印加することで、ＤＲＡＭ内部のテ
ストモード検出回路が、ウェハバーンインテストモード
の設定が行なわれたことを検知し、これに応じて、ワー
ド線間のストレス印加を行なう構成となっている。
【００１５】このような動作を行なった場合、ロウ系の
回路でのデコード信号の伝達される経路上には、デュー
ティ比が低いながらもストレスが印加されることにな
る。
回路でのデコード信号の伝達される経路上には、デュー
ティ比が低いながらもストレスが印加されることにな
る。
【００１６】しかしながら、コラム系の回路でのデコー
ド信号はセルフリフレッシュ動作中は活性化されること
がないため、その結果として、コラム系でのデコード信
号の伝達経路、たとえば、列選択線（以下、ＣＳＬ線）
等にはストレス印加ができないという問題が生じる。
ド信号はセルフリフレッシュ動作中は活性化されること
がないため、その結果として、コラム系でのデコード信
号の伝達経路、たとえば、列選択線（以下、ＣＳＬ線）
等にはストレス印加ができないという問題が生じる。
【００１７】したがって、上述したようなウェハ状態で
のバーンインテストでは、不良なしとされたチップにつ
いても、仮に、アセンブリを行なった完成品の状態でバ
ーンインテストを行なったとすれば、不良品となってし
まうチップが存在することになる。このことは、ウェハ
状態でのバーンイン試験による各チップの信頼性保証と
いう観点からは好ましくない。
のバーンインテストでは、不良なしとされたチップにつ
いても、仮に、アセンブリを行なった完成品の状態でバ
ーンインテストを行なったとすれば、不良品となってし
まうチップが存在することになる。このことは、ウェハ
状態でのバーンイン試験による各チップの信頼性保証と
いう観点からは好ましくない。
【００１８】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、列選択線間
でもストレス印加を行なうことが可能で、列選択線間の
ショート不良の顕在化を行なうことが可能な半導体記憶
装置を提供することである。
ためになされたものであって、その目的は、列選択線間
でもストレス印加を行なうことが可能で、列選択線間の
ショート不良の顕在化を行なうことが可能な半導体記憶
装置を提供することである。
【００１９】この発明の他の目的は、列選択線と他の隣
接配線とのショート不良の顕在化を行なうことが可能な
半導体記憶装置を提供することである。
接配線とのショート不良の顕在化を行なうことが可能な
半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行列状に配置される複数のメモリセルを含む
メモリセルアレイと、行アドレス信号に応じてメモリセ
ルアレイの行を選択する行選択回路と、メモリセルアレ
イの列を選択するための複数の列選択線と、列アドレス
信号に応じて複数の列選択線のうちの少なくとも１つを
選択的に活性化するための信号を生成する列選択回路
と、複数の列選択線のうち、活性化された列選択線に対
応するメモリセル列との間で記憶データを授受するため
のデータ入出力回路と、テストモードにおいて、複数の
列選択線のうち所定の列選択線にストレス電位を選択的
に供給するためのストレス印加回路とを備える。
憶装置は、行列状に配置される複数のメモリセルを含む
メモリセルアレイと、行アドレス信号に応じてメモリセ
ルアレイの行を選択する行選択回路と、メモリセルアレ
イの列を選択するための複数の列選択線と、列アドレス
信号に応じて複数の列選択線のうちの少なくとも１つを
選択的に活性化するための信号を生成する列選択回路
と、複数の列選択線のうち、活性化された列選択線に対
応するメモリセル列との間で記憶データを授受するため
のデータ入出力回路と、テストモードにおいて、複数の
列選択線のうち所定の列選択線にストレス電位を選択的
に供給するためのストレス印加回路とを備える。
【００２１】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、ストレス印加
回路は、テストモードにおいて、列選択回路による列選
択線の選択動作を不能化するための列選択不能化回路
と、テストモードにおいて、列選択線に印加するストレ
ス電位を生成するためのテスト電位生成回路と、テスト
モードにおいて、複数の列選択線のうち所定の列選択線
にストレス電位を選択的に供給するための電位供給回路
とを含む。
１記載の半導体記憶装置の構成に加えて、ストレス印加
回路は、テストモードにおいて、列選択回路による列選
択線の選択動作を不能化するための列選択不能化回路
と、テストモードにおいて、列選択線に印加するストレ
ス電位を生成するためのテスト電位生成回路と、テスト
モードにおいて、複数の列選択線のうち所定の列選択線
にストレス電位を選択的に供給するための電位供給回路
とを含む。
【００２２】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、列選択不能化
回路は、列選択回路と複数の列選択線との間に設けら
れ、テストモードが指定されることに応じて遮断状態と
なる複数の第１のスイッチ回路を含み、テスト電位生成
回路は、半導体記憶装置の外部から、第１のテスト電位
を受けるための第１の電位入力パッドと、半導体記憶装
置の外部から、第２のテスト電位を受けるための第２の
電位入力パッドとを含み、電位供給回路は、第１の電位
入力パッドからの第１のテスト電位を伝達するための第
１の電位供給配線と、第１の電位供給配線と複数の列選
択線のうち偶数番目の列選択線との間にそれぞれ設けら
れ、テストモードが指定されることに応じて導通状態と
なる複数の第２のスイッチ回路と、第２の電位入力パッ
ドからの第２のテスト電位を伝達するための第２の電位
供給配線と、第２の電位供給配線と複数の列選択線のう
ち奇数番目の列選択線との間にそれぞれ設けられ、テス
トモードが指定されることに応じて導通状態となる複数
の第３のスイッチ回路とを含む。
２記載の半導体記憶装置の構成に加えて、列選択不能化
回路は、列選択回路と複数の列選択線との間に設けら
れ、テストモードが指定されることに応じて遮断状態と
なる複数の第１のスイッチ回路を含み、テスト電位生成
回路は、半導体記憶装置の外部から、第１のテスト電位
を受けるための第１の電位入力パッドと、半導体記憶装
置の外部から、第２のテスト電位を受けるための第２の
電位入力パッドとを含み、電位供給回路は、第１の電位
入力パッドからの第１のテスト電位を伝達するための第
１の電位供給配線と、第１の電位供給配線と複数の列選
択線のうち偶数番目の列選択線との間にそれぞれ設けら
れ、テストモードが指定されることに応じて導通状態と
なる複数の第２のスイッチ回路と、第２の電位入力パッ
ドからの第２のテスト電位を伝達するための第２の電位
供給配線と、第２の電位供給配線と複数の列選択線のう
ち奇数番目の列選択線との間にそれぞれ設けられ、テス
トモードが指定されることに応じて導通状態となる複数
の第３のスイッチ回路とを含む。
【００２３】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、メモリセルア
レイは、複数のメモリセルブロックに分割され、複数の
列選択線のうち少なくとも２つの列選択線間に設けら
れ、複数のメモリセルブロックに共通に電源電位を供給
するための電源配線をさらに備え、列選択不能化回路
は、列選択回路と複数の列選択線との間に設けられ、テ
ストモードが指定されることに応じて遮断状態となる複
数の第１のスイッチ回路を含み、テスト電位生成回路
は、半導体記憶装置の外部から、テスト電位を受けるた
めの電位入力パッドを含み、電位供給回路は、電位入力
パッドからのテスト電位を伝達するための電位供給配線
と、第電位供給配線と複数の列選択線との間にそれぞれ
設けられ、テストモードが指定されることに応じて導通
状態となる複数の第２のスイッチ回路とを含む。
２記載の半導体記憶装置の構成に加えて、メモリセルア
レイは、複数のメモリセルブロックに分割され、複数の
列選択線のうち少なくとも２つの列選択線間に設けら
れ、複数のメモリセルブロックに共通に電源電位を供給
するための電源配線をさらに備え、列選択不能化回路
は、列選択回路と複数の列選択線との間に設けられ、テ
ストモードが指定されることに応じて遮断状態となる複
数の第１のスイッチ回路を含み、テスト電位生成回路
は、半導体記憶装置の外部から、テスト電位を受けるた
めの電位入力パッドを含み、電位供給回路は、電位入力
パッドからのテスト電位を伝達するための電位供給配線
と、第電位供給配線と複数の列選択線との間にそれぞれ
設けられ、テストモードが指定されることに応じて導通
状態となる複数の第２のスイッチ回路とを含む。
【００２４】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、テスト電位生
成回路は、半導体記憶装置の外部から与えられる制御信
号に応じて、テストモードが指定されることを検出し、
第１および第２のテスト電位を生成するテストモード判
定回路を含み、列選択不能化回路は、列選択回路と複数
の列選択線との間に設けられ、テストモードが指定され
ることに応じて遮断状態となる複数の第１のスイッチ回
路を含み、電位供給回路は、第１のテスト電位を伝達す
るための第１の電位供給配線と、第１の電位供給配線と
複数の列選択線のうち偶数番目の列選択線との間にそれ
ぞれ設けられ、テストモードが指定されることに応じて
導通状態となる複数の第２のスイッチ回路と、第２のテ
スト電位を伝達するための第２の電位供給配線と、第２
の電位供給配線と複数の列選択線のうち奇数番目の列選
択線との間にそれぞれ設けられ、テストモードが指定さ
れることに応じて導通状態となる複数の第３のスイッチ
回路とを含む。
２記載の半導体記憶装置の構成に加えて、テスト電位生
成回路は、半導体記憶装置の外部から与えられる制御信
号に応じて、テストモードが指定されることを検出し、
第１および第２のテスト電位を生成するテストモード判
定回路を含み、列選択不能化回路は、列選択回路と複数
の列選択線との間に設けられ、テストモードが指定され
ることに応じて遮断状態となる複数の第１のスイッチ回
路を含み、電位供給回路は、第１のテスト電位を伝達す
るための第１の電位供給配線と、第１の電位供給配線と
複数の列選択線のうち偶数番目の列選択線との間にそれ
ぞれ設けられ、テストモードが指定されることに応じて
導通状態となる複数の第２のスイッチ回路と、第２のテ
スト電位を伝達するための第２の電位供給配線と、第２
の電位供給配線と複数の列選択線のうち奇数番目の列選
択線との間にそれぞれ設けられ、テストモードが指定さ
れることに応じて導通状態となる複数の第３のスイッチ
回路とを含む。
【００２５】請求項６記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、半導体記憶装
置の外部から第１の指示信号を受け、電位供給回路に伝
達するための第１の電位入力パッドと、半導体記憶装置
の外部から、第２の指示信号を受けるための第２の電位
入力パッドとをさらに備え、列選択回路は、テストモー
ドにおいて、列選択回路から複数の列選択線にそれぞれ
出力される列選択信号のレベルを所定電位とし、列選択
回路による列選択線の選択動作を不能化するための列選
択不能化回路を含み、ストレス印加回路は、テストモー
ドにおいて、複数の列選択線のうち所定の列選択線にス
トレス電位を選択的に供給するための電位供給回路とを
含み、電位供給回路は、複数の列選択線のうち偶数番目
の列選択線に対応してそれぞれ設けられ、列選択回路か
らの列選択信号と第１の指示信号とを受け、第１の指示
信号が活性状態となることに応じて、対応する列選択線
の電位をストレス電位とする複数の第１の駆動回路と、
複数の列選択線のうち奇数番目の列選択線に対応してそ
れぞれ設けられ、列選択回路からの列選択信号と第２の
指示信号とを受け、第２の指示信号が活性状態となるこ
とに応じて、対応する列選択線の電位をストレス電位と
する複数の第２の駆動回路とを有する。
１記載の半導体記憶装置の構成に加えて、半導体記憶装
置の外部から第１の指示信号を受け、電位供給回路に伝
達するための第１の電位入力パッドと、半導体記憶装置
の外部から、第２の指示信号を受けるための第２の電位
入力パッドとをさらに備え、列選択回路は、テストモー
ドにおいて、列選択回路から複数の列選択線にそれぞれ
出力される列選択信号のレベルを所定電位とし、列選択
回路による列選択線の選択動作を不能化するための列選
択不能化回路を含み、ストレス印加回路は、テストモー
ドにおいて、複数の列選択線のうち所定の列選択線にス
トレス電位を選択的に供給するための電位供給回路とを
含み、電位供給回路は、複数の列選択線のうち偶数番目
の列選択線に対応してそれぞれ設けられ、列選択回路か
らの列選択信号と第１の指示信号とを受け、第１の指示
信号が活性状態となることに応じて、対応する列選択線
の電位をストレス電位とする複数の第１の駆動回路と、
複数の列選択線のうち奇数番目の列選択線に対応してそ
れぞれ設けられ、列選択回路からの列選択信号と第２の
指示信号とを受け、第２の指示信号が活性状態となるこ
とに応じて、対応する列選択線の電位をストレス電位と
する複数の第２の駆動回路とを有する。
【００２６】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体記憶装置１０００の構成を示す
概略ブロック図である。
の実施の形態１の半導体記憶装置１０００の構成を示す
概略ブロック図である。
【００２７】図１を参照して、半導体記憶装置１０００
は、外部から外部ロウアドレスストローブ信号ｅｘｔ．
／ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔ．
／ＣＡＳ、外部ライトイネーブル信号ｅｘｔ．／ＷＥ等
の制御信号をそれぞれ受ける制御信号入力端子群２、
４、６と、アドレス入力端子群８と、データ信号を授受
するためのデータ入出力端子群９と、接地電位Ｖｓｓが
与えられる接地端子１２と、電源電位ｅｘｔ．Ｖｃｃが
与えられる電源端子１０とを備える。
は、外部から外部ロウアドレスストローブ信号ｅｘｔ．
／ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔ．
／ＣＡＳ、外部ライトイネーブル信号ｅｘｔ．／ＷＥ等
の制御信号をそれぞれ受ける制御信号入力端子群２、
４、６と、アドレス入力端子群８と、データ信号を授受
するためのデータ入出力端子群９と、接地電位Ｖｓｓが
与えられる接地端子１２と、電源電位ｅｘｔ．Ｖｃｃが
与えられる電源端子１０とを備える。
【００２８】半導体記憶装置１０００は、さらに、制御
信号を受けて、半導体記憶装置１０００の内部動作を制
御するための内部制御信号を生成するクロック発生回路
２２と、外部からのアドレス信号を受けて内部アドレス
信号を生成する行および列アドレスバッファ２４と、行
および列アドレスバッファ２４からの信号を受けて、行
選択を行なうための信号を生成する行プリデコーダ２６
と、行および列アドレスバッファ２４からの信号を受け
て、列選択を行なうための信号を生成する列プリデコー
ダ２８と、センスアンプ＋入出力制御回路３０と、メモ
リセルアレイ３２と、データ入出力バッファ３４とを備
える。
信号を受けて、半導体記憶装置１０００の内部動作を制
御するための内部制御信号を生成するクロック発生回路
２２と、外部からのアドレス信号を受けて内部アドレス
信号を生成する行および列アドレスバッファ２４と、行
および列アドレスバッファ２４からの信号を受けて、行
選択を行なうための信号を生成する行プリデコーダ２６
と、行および列アドレスバッファ２４からの信号を受け
て、列選択を行なうための信号を生成する列プリデコー
ダ２８と、センスアンプ＋入出力制御回路３０と、メモ
リセルアレイ３２と、データ入出力バッファ３４とを備
える。
【００２９】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。ゲート回路１８は、クロック発生
回路２２からの出力と外部ライトイネーブル信号Ｅｘ
ｔ．／ＷＥとを受けて、書込み動作および読出動作にお
けるデータ入出力バッファ３４の動作を制御する信号を
生成する。
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。ゲート回路１８は、クロック発生
回路２２からの出力と外部ライトイネーブル信号Ｅｘ
ｔ．／ＷＥとを受けて、書込み動作および読出動作にお
けるデータ入出力バッファ３４の動作を制御する信号を
生成する。
【００３０】行および列アドレスバッファ回路２４は、
外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然
数）に基づいて生成した内部アドレス信号を行プリデコ
ーダ２６および列プリデコーダ２８に与える。
外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然
数）に基づいて生成した内部アドレス信号を行プリデコ
ーダ２６および列プリデコーダ２８に与える。
【００３１】メモリセルアレイアは、複数のメモリセル
ブロックＭＣＢ０〜ＭＣＢｎに分割されている。各メモ
リセルブロックには、行プリデコーダ２６からの行プリ
デコード信号に基づいて、対応するメモリセルブロック
内の行（ワード線）を選択する行デコーダ２７と、列プ
リデコーダ２８からの列プリデコード信号に基づいて、
対応するメモリセルブロック内の列（ビット線対）を選
択する列デコーダ１００と、各ビット線対に対応して設
けられ、選択されたメモリセルの記憶データの増幅を行
なうセンスアンプＳＡおよび列デコーダ１００により選
択されるビット線対からのデータをデータ入出力バッフ
ァ３４に選択的に伝達するためのＩ／Ｏ回路とが設けら
れる。図１においては、便宜上、列デコーダ（ＹＤ）１
００、センスアンプおよびＩ／Ｏ回路３０とは、まとめ
てひとつのブロックで表してある。
ブロックＭＣＢ０〜ＭＣＢｎに分割されている。各メモ
リセルブロックには、行プリデコーダ２６からの行プリ
デコード信号に基づいて、対応するメモリセルブロック
内の行（ワード線）を選択する行デコーダ２７と、列プ
リデコーダ２８からの列プリデコード信号に基づいて、
対応するメモリセルブロック内の列（ビット線対）を選
択する列デコーダ１００と、各ビット線対に対応して設
けられ、選択されたメモリセルの記憶データの増幅を行
なうセンスアンプＳＡおよび列デコーダ１００により選
択されるビット線対からのデータをデータ入出力バッフ
ァ３４に選択的に伝達するためのＩ／Ｏ回路とが設けら
れる。図１においては、便宜上、列デコーダ（ＹＤ）１
００、センスアンプおよびＩ／Ｏ回路３０とは、まとめ
てひとつのブロックで表してある。
【００３２】つまり、行デコーダ２７と列デコーダ１０
０とによって指定されたメモリセルアレイ３２中のメモ
リセルは、センスアンプ＋Ｉ／Ｏ回路３０とデータ入出
力バッファ３４を介して、入出力端子群９を通じて外部
とデータのやり取りを行なう。
０とによって指定されたメモリセルアレイ３２中のメモ
リセルは、センスアンプ＋Ｉ／Ｏ回路３０とデータ入出
力バッファ３４を介して、入出力端子群９を通じて外部
とデータのやり取りを行なう。
【００３３】半導体記憶装置１０００は、さらに、ＷＢ
Ｉパッドから与えられる信号ＷＢＩに基づいて、バーン
インテストモードにおいて、テスト動作を制御するため
の信号ＷＢＩおよび信号ＷＢＩの反転信号の信号ＺＷＢ
Ｉを出力するテスト制御回路３６と、外部からバーンイ
ンテストモード時において、所定の電源電位レベルを与
えるための電位供給パッド５０および５２とを含む。
Ｉパッドから与えられる信号ＷＢＩに基づいて、バーン
インテストモードにおいて、テスト動作を制御するため
の信号ＷＢＩおよび信号ＷＢＩの反転信号の信号ＺＷＢ
Ｉを出力するテスト制御回路３６と、外部からバーンイ
ンテストモード時において、所定の電源電位レベルを与
えるための電位供給パッド５０および５２とを含む。
【００３４】半導体記憶装置１０００は、さらに、外部
電源電位Ｅｘｔ．Ｖｃｃおよび接地電位Ｖｓｓとを受け
て、内部電源電位Ｖｃｃを生成する電圧降下回路３８を
備える。電圧降下回路３８は、たとえば、信号ＷＢＩに
より制御されて、バーンインテストモード中は、降圧動
作を停止し、外部電源電位Ｅｘｔ．Ｖｃｃをそのまま、
内部電源電位Ｖｃｃとして半導体記憶装置１０００の内
部に供給する。
電源電位Ｅｘｔ．Ｖｃｃおよび接地電位Ｖｓｓとを受け
て、内部電源電位Ｖｃｃを生成する電圧降下回路３８を
備える。電圧降下回路３８は、たとえば、信号ＷＢＩに
より制御されて、バーンインテストモード中は、降圧動
作を停止し、外部電源電位Ｅｘｔ．Ｖｃｃをそのまま、
内部電源電位Ｖｃｃとして半導体記憶装置１０００の内
部に供給する。
【００３５】なお、図１に示した半導体記憶装置１００
０の構成は、その代表的な一例にすぎず、本願は、より
一般的に、ダイナミック型半導体記憶装置の他の構成に
も適用可能なものである。たとえば、メモリセルアレイ
の分割の仕方は、とくに図１の例に限定されるものでは
なく、また、半導体記憶装置１０００自体は、１チップ
上に他の回路とともに集積化される構成であってもよ
い。
０の構成は、その代表的な一例にすぎず、本願は、より
一般的に、ダイナミック型半導体記憶装置の他の構成に
も適用可能なものである。たとえば、メモリセルアレイ
の分割の仕方は、とくに図１の例に限定されるものでは
なく、また、半導体記憶装置１０００自体は、１チップ
上に他の回路とともに集積化される構成であってもよ
い。
【００３６】図２は、本発明の実施の形態１の半導体記
憶装置１０００の構成において、１つのメモリセルブロ
ックＭＣＢｉ（ｉ：自然数）に対応する部分の構成を抜
き出して示す概略ブロック図である。
憶装置１０００の構成において、１つのメモリセルブロ
ックＭＣＢｉ（ｉ：自然数）に対応する部分の構成を抜
き出して示す概略ブロック図である。
【００３７】すなわち、アドレスバッファ回路２４から
与えられた内部アドレス信号を列プリデコーダ２８がさ
らにプリデコードした信号を受けて、列デコーダ１００
は、対応するメモリセルブロックＭＣＢｉ中のメモリセ
ル列を選択するために、列選択信号ＣＳＬ［０］〜ＣＳ
Ｌ［ｎ］（ｎ：自然数）を選択的に活性化する。
与えられた内部アドレス信号を列プリデコーダ２８がさ
らにプリデコードした信号を受けて、列デコーダ１００
は、対応するメモリセルブロックＭＣＢｉ中のメモリセ
ル列を選択するために、列選択信号ＣＳＬ［０］〜ＣＳ
Ｌ［ｎ］（ｎ：自然数）を選択的に活性化する。
【００３８】列デコーダ１００から出力された列選択信
号ＣＳＬ［０］〜ＣＳＬ［ｎ］は、それぞれ列選択線Ｃ
ＳＬ０〜ＣＳＬｎによりメモリセルブロックＭＣＢｉに
伝達される。
号ＣＳＬ［０］〜ＣＳＬ［ｎ］は、それぞれ列選択線Ｃ
ＳＬ０〜ＣＳＬｎによりメモリセルブロックＭＣＢｉに
伝達される。
【００３９】メモリセルブロックＭＣＢｉと列デコーダ
１００との間には、トランスファーゲートＭ１が設けら
れる。トランスファーゲートＭ１は、各列選択線に対応
して、ゲートトランジスタＴＧＭ１１〜ＴＧＭ１ｎを含
む。
１００との間には、トランスファーゲートＭ１が設けら
れる。トランスファーゲートＭ１は、各列選択線に対応
して、ゲートトランジスタＴＧＭ１１〜ＴＧＭ１ｎを含
む。
【００４０】一方、メモリセルブロックＭＣＢｉを挟ん
で、列選択線ＣＳＬ０〜ＣＳＬｎの他端には、トランス
ファーゲートＭ２が設けられる。
で、列選択線ＣＳＬ０〜ＣＳＬｎの他端には、トランス
ファーゲートＭ２が設けられる。
【００４１】トランスファーゲートＭ２も、各列選択線
ＣＳＬ０〜ＣＳＬｎにそれぞれ対応して、ゲートトラン
ジスタＴＧＭ２１〜ＴＧＭ２ｎを含んでいる。
ＣＳＬ０〜ＣＳＬｎにそれぞれ対応して、ゲートトラン
ジスタＴＧＭ２１〜ＴＧＭ２ｎを含んでいる。
【００４２】トランジスタＴＧＭ１１〜ＴＧＭ１ｎのゲ
ートは、ＷＢＩパッド４０に与えられる信号を、テスト
制御回路３６中のインバータ４２が反転した信号ＺＷＢ
Ｉが共通に与えられ、ゲートトランジスタＴＧＭ２１〜
ＴＧＭ２ｎのゲートには、テスト制御回路３６中のイン
バータ４２の出力をインバータ４４が反転した信号ＷＢ
Ｉが共通に与えられる。
ートは、ＷＢＩパッド４０に与えられる信号を、テスト
制御回路３６中のインバータ４２が反転した信号ＺＷＢ
Ｉが共通に与えられ、ゲートトランジスタＴＧＭ２１〜
ＴＧＭ２ｎのゲートには、テスト制御回路３６中のイン
バータ４２の出力をインバータ４４が反転した信号ＷＢ
Ｉが共通に与えられる。
【００４３】偶数番目の列選択線ＣＳＬ０、ＣＳＬ２等
は、トランスファーゲートＭ２を介して、偶数ＣＳＬパ
ッド５０と接続し、奇数番目の列選択線ＣＳＬ１、ＣＳ
Ｌ３等は、トランスファーゲートＭ２を介して、奇数Ｃ
ＳＬパッド５２と接続している。バーンインテスト期間
中においては、これらパッド５０および５２から、列選
択線にストレス電圧が印加される。
は、トランスファーゲートＭ２を介して、偶数ＣＳＬパ
ッド５０と接続し、奇数番目の列選択線ＣＳＬ１、ＣＳ
Ｌ３等は、トランスファーゲートＭ２を介して、奇数Ｃ
ＳＬパッド５２と接続している。バーンインテスト期間
中においては、これらパッド５０および５２から、列選
択線にストレス電圧が印加される。
【００４４】図３は、列デコーダ１００の構成を説明す
るための概略ブロック図である。列デコーダ１００は、
各列プリデコード信号Ｙ［０］〜Ｙ［ｎ］に対応して、
それぞれ列選択信号ＣＳＬ［０］〜ＣＳＬ［ｎ］を生成
する列選択信号生成部１０２．０〜１０２．ｎを備え
る。
るための概略ブロック図である。列デコーダ１００は、
各列プリデコード信号Ｙ［０］〜Ｙ［ｎ］に対応して、
それぞれ列選択信号ＣＳＬ［０］〜ＣＳＬ［ｎ］を生成
する列選択信号生成部１０２．０〜１０２．ｎを備え
る。
【００４５】列選択信号生成部１０２．０は、メモリセ
ルブロックＭＣＢｉが選択されたことを示すＣＳＬブロ
ック選択信号ＣＢＳｉをゲートに受け、接地電位Ｖｓｓ
と内部ノードｎ０との間に接続されるトランジスタＴＣ
０と、内部ノードｎ０と内部電源電位Ｖｃｃとの間に直
列に接続され、それぞれゲートに列アドレスプリデコー
ド信号ＹＩ［０］を受けるＰチャネルＭＯＳトランジス
タＴＰ０１およびＮチャネルＭＯＳトランジスタＴＮ０
１と、信号ＣＢＳｉをゲートに受け、電源電位Ｖｃｃと
トランジスタＴＰ０１とＴＮ０１との接続ノードとの間
に接続されるＰチャネルＭＯＳトランジスタＴＰ０２
と、トランジスタＴＰ０１およびＴＮ０１の接続ノード
の電位を入力として受け、列選択信号ＣＳＬ［０］を出
力するインバータＩＮＶ０１とを含む。
ルブロックＭＣＢｉが選択されたことを示すＣＳＬブロ
ック選択信号ＣＢＳｉをゲートに受け、接地電位Ｖｓｓ
と内部ノードｎ０との間に接続されるトランジスタＴＣ
０と、内部ノードｎ０と内部電源電位Ｖｃｃとの間に直
列に接続され、それぞれゲートに列アドレスプリデコー
ド信号ＹＩ［０］を受けるＰチャネルＭＯＳトランジス
タＴＰ０１およびＮチャネルＭＯＳトランジスタＴＮ０
１と、信号ＣＢＳｉをゲートに受け、電源電位Ｖｃｃと
トランジスタＴＰ０１とＴＮ０１との接続ノードとの間
に接続されるＰチャネルＭＯＳトランジスタＴＰ０２
と、トランジスタＴＰ０１およびＴＮ０１の接続ノード
の電位を入力として受け、列選択信号ＣＳＬ［０］を出
力するインバータＩＮＶ０１とを含む。
【００４６】列デコーダ１００は、列プリデコード信号
ＹＩ［１］、…、ＹＩ［ｎ］のそれぞれに対応して設け
られる列選択信号生成部１０２．１〜１０２．ｎも、基
本的には、列アドレスプリデコード信号ＹＩ［０］に対
応する列選択信号生成部１０２．０と同様の構成を有す
る。
ＹＩ［１］、…、ＹＩ［ｎ］のそれぞれに対応して設け
られる列選択信号生成部１０２．１〜１０２．ｎも、基
本的には、列アドレスプリデコード信号ＹＩ［０］に対
応する列選択信号生成部１０２．０と同様の構成を有す
る。
【００４７】すなわち、信号ＣＢＳｉが活性状態となる
ことに応じて、トランジスタＴＣ０、ＴＣ１〜ＴＣｎが
導通状態となると、トランジスタＴＰ０２、ＴＰ１２、
〜ＴＰｎ２はすべて非導通状態となる。したがって、た
とえば、列選択信号生成部１０２．０においては、トラ
ンジスタＴＰ０１およびＴＮ０１により構成されるイン
バータは、列アドレスプリデコード信号ＹＩ［０］のレ
ベルに応じて、インバータＩＮＶ０の入力レベルを駆動
する。
ことに応じて、トランジスタＴＣ０、ＴＣ１〜ＴＣｎが
導通状態となると、トランジスタＴＰ０２、ＴＰ１２、
〜ＴＰｎ２はすべて非導通状態となる。したがって、た
とえば、列選択信号生成部１０２．０においては、トラ
ンジスタＴＰ０１およびＴＮ０１により構成されるイン
バータは、列アドレスプリデコード信号ＹＩ［０］のレ
ベルに応じて、インバータＩＮＶ０の入力レベルを駆動
する。
【００４８】他の列アドレスプリデコード信号に対応し
て設けられている列選択信号生成部１０２．１〜１０
２．ｎにおいても同様である。
て設けられている列選択信号生成部１０２．１〜１０
２．ｎにおいても同様である。
【００４９】一方、ＣＳＬブロック選択信号ＣＢＳｉが
不活性である状態（“Ｌ”のとき）においては、トラン
ジスタＴＰ０２等は導通状態となって、インバータＩＮ
Ｖ０等から出力される列選択信号ＣＳＬ［０］〜ＣＳＬ
［ｎ］は、いずれも“Ｌ”レベルとなる。
不活性である状態（“Ｌ”のとき）においては、トラン
ジスタＴＰ０２等は導通状態となって、インバータＩＮ
Ｖ０等から出力される列選択信号ＣＳＬ［０］〜ＣＳＬ
［ｎ］は、いずれも“Ｌ”レベルとなる。
【００５０】図４は、実施の形態１の半導体記憶装置１
０００の動作を説明するためのタイミングチャートであ
る。
０００の動作を説明するためのタイミングチャートであ
る。
【００５１】時刻ｔ１において、外部電源電位Ｖｃｃが
電源投入により所定電位レベル（たとえば、３．３Ｖ）
まで立上がる。
電源投入により所定電位レベル（たとえば、３．３Ｖ）
まで立上がる。
【００５２】時刻ｔ２において、ＷＢＩパッド４０にウ
ェハレベルバーンインテストに入ることを指示するため
の活性レベルの信号が印加されると、これに応じてイン
バータ４２から出力される信号ＺＷＢＩは“Ｌ”レベル
となり、時刻ｔ４において、インバータ４４から出力さ
れる信号ＷＢＩは“Ｈ”レベルへと変化する。
ェハレベルバーンインテストに入ることを指示するため
の活性レベルの信号が印加されると、これに応じてイン
バータ４２から出力される信号ＺＷＢＩは“Ｌ”レベル
となり、時刻ｔ４において、インバータ４４から出力さ
れる信号ＷＢＩは“Ｈ”レベルへと変化する。
【００５３】続いて、時刻ｔ５において、たとえば、偶
数用ＣＳＬパッド５０に対して、電源電位Ｅｘｔ．Ｖｃ
ｃを印加し、奇数ＣＳＬパッド５２に接地電位Ｖｓｓを
印加することで、ウェハバーンインテストモード期間中
における時刻ｔ５から時刻ｔ６までの間は、偶数番目の
列選択線と奇数番目の列選択線との間に電圧ストレスが
印加されることになる。
数用ＣＳＬパッド５０に対して、電源電位Ｅｘｔ．Ｖｃ
ｃを印加し、奇数ＣＳＬパッド５２に接地電位Ｖｓｓを
印加することで、ウェハバーンインテストモード期間中
における時刻ｔ５から時刻ｔ６までの間は、偶数番目の
列選択線と奇数番目の列選択線との間に電圧ストレスが
印加されることになる。
【００５４】このような構成とすることで、隣接する列
選択線間に任意の電圧ストレスを印加することが可能
で、初期不良を顕在化させ、このような不良を有するチ
ップをスクリーニングすることが可能となる。
選択線間に任意の電圧ストレスを印加することが可能
で、初期不良を顕在化させ、このような不良を有するチ
ップをスクリーニングすることが可能となる。
【００５５】また、信号ＷＢＩが活性状態である期間
は、列デコーダ１００を、トランスファーゲートＭ１に
より、列選択線から切離す構成とするため、列選択線に
余分な負荷容量が存在しないので、列選択線間に十分な
ストレスを印加することが可能となる。
は、列デコーダ１００を、トランスファーゲートＭ１に
より、列選択線から切離す構成とするため、列選択線に
余分な負荷容量が存在しないので、列選択線間に十分な
ストレスを印加することが可能となる。
【００５６】しかも、１チップあたりに最小限の個数の
パッドの電位を外部から制御することで、上述のような
バーンインテストを行なうことが可能である。
パッドの電位を外部から制御することで、上述のような
バーンインテストを行なうことが可能である。
【００５７】［実施の形態２］図５は、本発明の実施の
形態２の半導体記憶装置のメモリセルブロックＭＣＢｉ
に相当する部分の構成を抜き出して示す概略ブロック図
であり、実施の形態１の図２と対応する図である。
形態２の半導体記憶装置のメモリセルブロックＭＣＢｉ
に相当する部分の構成を抜き出して示す概略ブロック図
であり、実施の形態１の図２と対応する図である。
【００５８】実施の形態１の半導体記憶装置１０００の
構成と異なる点は、メモリセルブロックごとに配置され
たセンスアンプ等へ接地電位Ｖｓｓを供給するための電
源配線が、各列選択線ＣＳＬ０〜ＣＳＬｎと交互に配置
されるいわゆるメッシュ型電源配線の構成となっている
ことである。
構成と異なる点は、メモリセルブロックごとに配置され
たセンスアンプ等へ接地電位Ｖｓｓを供給するための電
源配線が、各列選択線ＣＳＬ０〜ＣＳＬｎと交互に配置
されるいわゆるメッシュ型電源配線の構成となっている
ことである。
【００５９】これに応じて、さらに、すべての列選択線
ＣＳＬ０〜ＣＳＬｎは、トランスファーゲートＭ２を介
して、Ｖｃｃ用ＣＳＬパッド５４と接続する構成となっ
ている。
ＣＳＬ０〜ＣＳＬｎは、トランスファーゲートＭ２を介
して、Ｖｃｃ用ＣＳＬパッド５４と接続する構成となっ
ている。
【００６０】このような構成とすることで、ＷＢＩパッ
ド４０に与えられる信号が活性レベル（“Ｈ”レベル）
となっている期間中は、トランスファーゲートＭ２を介
して、メモリセルブロックＭＣＢｉ中のすべての列選択
線ＣＳＬ０〜ＣＳＬｎに、ＶＣＣ用ＣＳＬパッド５４か
ら任意の電位、たとえば電源電位Ｅｘｔ．Ｖｃｃを印加
することが可能な構成となっている。
ド４０に与えられる信号が活性レベル（“Ｈ”レベル）
となっている期間中は、トランスファーゲートＭ２を介
して、メモリセルブロックＭＣＢｉ中のすべての列選択
線ＣＳＬ０〜ＣＳＬｎに、ＶＣＣ用ＣＳＬパッド５４か
ら任意の電位、たとえば電源電位Ｅｘｔ．Ｖｃｃを印加
することが可能な構成となっている。
【００６１】したがって、ウェハレベルバーンインテス
ト中に列選択線と接地電源配線との間に電圧ストレスを
印加することが可能となる。
ト中に列選択線と接地電源配線との間に電圧ストレスを
印加することが可能となる。
【００６２】図６は、本発明の実施の形態２の半導体記
憶装置の動作を説明するためのタイミングチャートであ
る。
憶装置の動作を説明するためのタイミングチャートであ
る。
【００６３】時刻ｔ１において、外部電源電位Ｅｘｔ．
Ｖｃｃが所定の電位レベル（たとえば、３．３Ｖ）まで
上昇する。
Ｖｃｃが所定の電位レベル（たとえば、３．３Ｖ）まで
上昇する。
【００６４】時刻ｔ２において、信号ＷＢＩが活性状態
（“Ｈ”レベル）となることに応じて、インバータ４２
から出力される信号ＺＷＢＩが時刻ｔ３において“Ｌ”
レベルとなり、これに応じて、インバータ４４から出力
される信号ＷＢＩが時刻ｔ４において“Ｈ”レベルに立
上がる。
（“Ｈ”レベル）となることに応じて、インバータ４２
から出力される信号ＺＷＢＩが時刻ｔ３において“Ｌ”
レベルとなり、これに応じて、インバータ４４から出力
される信号ＷＢＩが時刻ｔ４において“Ｈ”レベルに立
上がる。
【００６５】この結果、トランスファーゲートＭ２が導
通状態となる。時刻ｔ５において、ＶＣＣ用ＣＳＬパッ
ド５４に電源電位Ｅｘｔ．Ｖｃｃを印加することで、上
述のとおりウェハバーンインテスト期間中の時刻ｔ５〜
時刻ｔ６において、列選択線と接地電源配線との間に電
圧ストレスを印加することが可能である。
通状態となる。時刻ｔ５において、ＶＣＣ用ＣＳＬパッ
ド５４に電源電位Ｅｘｔ．Ｖｃｃを印加することで、上
述のとおりウェハバーンインテスト期間中の時刻ｔ５〜
時刻ｔ６において、列選択線と接地電源配線との間に電
圧ストレスを印加することが可能である。
【００６６】したがって、接地電源配線と列選択線との
間に潜在化しているショート不良等の初期不良を有する
メモリチップをスクリーニングすることが可能となる。
間に潜在化しているショート不良等の初期不良を有する
メモリチップをスクリーニングすることが可能となる。
【００６７】［実施の形態３］図７は、本発明の実施の
形態３の半導体記憶装置のメモリセルブロックＭＣＢｉ
に対応する部分の構成を抜き出した示す概略ブロック図
であり、実施の形態２の図５と対比される図である。
形態３の半導体記憶装置のメモリセルブロックＭＣＢｉ
に対応する部分の構成を抜き出した示す概略ブロック図
であり、実施の形態２の図５と対比される図である。
【００６８】実施の形態２の半導体記憶装置の構成と異
なる点は、メモリセルブロックごとに配置されたセンス
アンプ等へ電源電位Ｖｃｃを供給するための電源配線
が、各列選択線ＣＳＬ０〜ＣＳＬｎと交互に配置される
メッシュ型電源配線の構成となっていることである。さ
らに、すべての列選択線ＣＳＬ０〜ＣＳＬｎは、トラン
スファーゲートＭ２を介して、Ｖｓｓ用ＣＳＬパッド５
６と接続する構成となっている。
なる点は、メモリセルブロックごとに配置されたセンス
アンプ等へ電源電位Ｖｃｃを供給するための電源配線
が、各列選択線ＣＳＬ０〜ＣＳＬｎと交互に配置される
メッシュ型電源配線の構成となっていることである。さ
らに、すべての列選択線ＣＳＬ０〜ＣＳＬｎは、トラン
スファーゲートＭ２を介して、Ｖｓｓ用ＣＳＬパッド５
６と接続する構成となっている。
【００６９】このような構成とすることで、ＷＢＩパッ
ド４０に与えられる信号が活性レベル（“Ｈ”レベル）
となっている期間中は、トランスファーゲートＭ２を介
して、メモリセルブロックＭＣＢｉ中のすべての列選択
線ＣＳＬ０〜ＣＳＬｎに、Ｖｓｓ用ＣＳＬパッド５６か
ら任意の電位、たとえば接地電位Ｖｓｓを印加すること
が可能な構成となっている。
ド４０に与えられる信号が活性レベル（“Ｈ”レベル）
となっている期間中は、トランスファーゲートＭ２を介
して、メモリセルブロックＭＣＢｉ中のすべての列選択
線ＣＳＬ０〜ＣＳＬｎに、Ｖｓｓ用ＣＳＬパッド５６か
ら任意の電位、たとえば接地電位Ｖｓｓを印加すること
が可能な構成となっている。
【００７０】したがって、ウェハレベルバーンインテス
ト中に列選択線と電源配線との間に電圧ストレスを印加
することが可能となる。
ト中に列選択線と電源配線との間に電圧ストレスを印加
することが可能となる。
【００７１】図８は、本発明の実施の形態３の半導体記
憶装置の動作を説明するためのタイミングチャートであ
る。
憶装置の動作を説明するためのタイミングチャートであ
る。
【００７２】時刻ｔ１において、外部電源電位Ｅｘｔ．
Ｖｃｃが所定の電位レベル（たとえば、３．３Ｖ）まで
上昇する。
Ｖｃｃが所定の電位レベル（たとえば、３．３Ｖ）まで
上昇する。
【００７３】時刻ｔ２において、信号ＷＢＩが活性状態
（“Ｈ”レベル）となることに応じて、インバータ４２
から出力される信号ＺＷＢＩが時刻ｔ３において“Ｌ”
レベルとなり、これに応じて、インバータ４４から出力
される信号ＷＢＩが時刻ｔ４において“Ｈ”レベルに立
上がる。この結果、トランスファーゲートＭ２が導通状
態となる。
（“Ｈ”レベル）となることに応じて、インバータ４２
から出力される信号ＺＷＢＩが時刻ｔ３において“Ｌ”
レベルとなり、これに応じて、インバータ４４から出力
される信号ＷＢＩが時刻ｔ４において“Ｈ”レベルに立
上がる。この結果、トランスファーゲートＭ２が導通状
態となる。
【００７４】時刻ｔ５において、Ｖｓｓ用ＣＳＬパッド
５６に接地電位Ｖｓｓを印加することで、上述のとおり
ウェハバーンインテスト期間中の時刻ｔ５〜時刻ｔ６に
おいて、列選択線と接地電源配線との間に電圧ストレス
を印加することが可能である。
５６に接地電位Ｖｓｓを印加することで、上述のとおり
ウェハバーンインテスト期間中の時刻ｔ５〜時刻ｔ６に
おいて、列選択線と接地電源配線との間に電圧ストレス
を印加することが可能である。
【００７５】したがって、電源配線と列選択線との間に
潜在化しているショート不良等の初期不良を有するメモ
リチップをスクリーニングすることが可能となる。
潜在化しているショート不良等の初期不良を有するメモ
リチップをスクリーニングすることが可能となる。
【００７６】［実施の形態４］図９は、本発明の実施の
形態４の半導体記憶装置の構成のうち、バーンインテス
トモードが指定されたことを検知するためのバーンイン
テストモード判定回路３６およびメモリセルブロックＭ
ＣＢｉに対応する部分の構成を抜き出して示す概略ブロ
ック図である。
形態４の半導体記憶装置の構成のうち、バーンインテス
トモードが指定されたことを検知するためのバーンイン
テストモード判定回路３６およびメモリセルブロックＭ
ＣＢｉに対応する部分の構成を抜き出して示す概略ブロ
ック図である。
【００７７】実施の形態１〜実施の形態３の半導体記憶
装置は、ウェハ状態でのストレス印加を行なうための構
成を説明したが、実施の形態４の半導体記憶装置におい
ては、アセンブリ後の完成品においてストレス印加を行
なう構成を示す。
装置は、ウェハ状態でのストレス印加を行なうための構
成を説明したが、実施の形態４の半導体記憶装置におい
ては、アセンブリ後の完成品においてストレス印加を行
なう構成を示す。
【００７８】図９を参照して、テスト制御回路３６中の
バーンインテストモード判定回路４６は、外部制御信号
ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥ
ならびにアドレス信号等の所定の組合せにより、バーン
インテストモードが指定されたことを検出し、後に説明
するように、バーンインテストモード時の動作を制御す
るための内部制御信号ＷＢＩＯ、信号ＷＢＩＥおよび信
号ＷＢＩを生成する。
バーンインテストモード判定回路４６は、外部制御信号
ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥ
ならびにアドレス信号等の所定の組合せにより、バーン
インテストモードが指定されたことを検出し、後に説明
するように、バーンインテストモード時の動作を制御す
るための内部制御信号ＷＢＩＯ、信号ＷＢＩＥおよび信
号ＷＢＩを生成する。
【００７９】テスト制御回路３６中のインバータ４２
は、実施の形態１のようにＷＢＩパッドから与えられる
信号ではなく、バーンインテストモード判定回路４６か
ら与えられる信号を受けて、トランスファーゲートＭ１
を制御するための信号ＺＷＢＩを出力し、インバータ４
４は、インバータ４２の出力を受けてトランスファーゲ
ートＭ２を制御するための信号ＷＢＩを生成する。
は、実施の形態１のようにＷＢＩパッドから与えられる
信号ではなく、バーンインテストモード判定回路４６か
ら与えられる信号を受けて、トランスファーゲートＭ１
を制御するための信号ＺＷＢＩを出力し、インバータ４
４は、インバータ４２の出力を受けてトランスファーゲ
ートＭ２を制御するための信号ＷＢＩを生成する。
【００８０】信号ＷＢＩＥは、トランスファーゲートＭ
２を介して偶数番目の列選択線に与えられ、信号ＷＢＩ
Ｏは、トランスファーゲートＭ２を介して奇数番目の列
選択線に与えられる。
２を介して偶数番目の列選択線に与えられ、信号ＷＢＩ
Ｏは、トランスファーゲートＭ２を介して奇数番目の列
選択線に与えられる。
【００８１】図１０〜図１２は、それぞれ、バーンイン
テストモード判定回路３６中に含まれるＷＢＩ生成回路
２００、ＷＢＩＥ生成回路２１０、ＷＢＩＯ生成回路２
２２の構成をそれぞれ示す回路図である。
テストモード判定回路３６中に含まれるＷＢＩ生成回路
２００、ＷＢＩＥ生成回路２１０、ＷＢＩＯ生成回路２
２２の構成をそれぞれ示す回路図である。
【００８２】まず、図１０を参照して、信号ＷＢＩを生
成するためのＷＢＩ生成回路２００は、外部制御信号ｅ
ｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳ、信号ｅｘｔ．
／ＷＥのそれぞれの反転信号を生成するためのインバー
タＩＮＶ２０１，ＩＮＶ２０２、ＩＮＶ２０３と、イン
バータＩＮＶ２０１〜２０３の出力の否定論理積演算結
果を出力するためのゲート回路２０２と、ＷＢＩテスト
モードを指定する際に用いられるアドレス信号のうちの
所定のビットの信号ＡＸを受けるインバータ２０４と、
ゲート回路２０２の出力とインバータ２０４の出力とを
受けて、信号ＷＢＩを出力するＮＯＲ回路２０６とを含
む。
成するためのＷＢＩ生成回路２００は、外部制御信号ｅ
ｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳ、信号ｅｘｔ．
／ＷＥのそれぞれの反転信号を生成するためのインバー
タＩＮＶ２０１，ＩＮＶ２０２、ＩＮＶ２０３と、イン
バータＩＮＶ２０１〜２０３の出力の否定論理積演算結
果を出力するためのゲート回路２０２と、ＷＢＩテスト
モードを指定する際に用いられるアドレス信号のうちの
所定のビットの信号ＡＸを受けるインバータ２０４と、
ゲート回路２０２の出力とインバータ２０４の出力とを
受けて、信号ＷＢＩを出力するＮＯＲ回路２０６とを含
む。
【００８３】すなわち、たとえば、信号ｅｘｔ．／ＷＥ
が活性状態（“Ｌ”レベル）となった後に、信号ｅｘ
ｔ．／ＲＡＳおよび信号ｅｘｔ．／ＣＡＳをともに
“Ｌ”レベルとすることで、ゲート回路２０２の出力レ
ベルが“Ｌ”レベルとなる。
が活性状態（“Ｌ”レベル）となった後に、信号ｅｘ
ｔ．／ＲＡＳおよび信号ｅｘｔ．／ＣＡＳをともに
“Ｌ”レベルとすることで、ゲート回路２０２の出力レ
ベルが“Ｌ”レベルとなる。
【００８４】この時点で、アドレス信号ビットＡｘが
“Ｈ”レベルとなっていれバーンインバータ２０４から
の出力レベルも“Ｌ”レベルとなって、ＮＯＲ回路２０
６から出力される信号ＷＢＩは“Ｈ”レベルとなる。
“Ｈ”レベルとなっていれバーンインバータ２０４から
の出力レベルも“Ｌ”レベルとなって、ＮＯＲ回路２０
６から出力される信号ＷＢＩは“Ｈ”レベルとなる。
【００８５】つぎに、図１１を参照して、信号ＷＢＩＥ
を生成するためのＷＢＩＥ生成回路２１０は、外部制御
信号ｅｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳ、信号ｅ
ｘｔ．／ＷＥのそれぞれの反転信号を生成するためのイ
ンバータＩＮＶ２１１，ＩＮＶ２１２、ＩＮＶ２１３
と、インバータＩＮＶ２１１〜２１３の出力の否定論理
積演算結果を出力するためのゲート回路２１２と、ＷＢ
Ｉテストモードを指定する際に用いられるアドレス信号
のうちの所定のビットの信号Ａｙを受けるインバータ２
１４と、ゲート回路２１２の出力とインバータ２１４の
出力とを受けて、信号ＷＢＩＥを出力するＮＯＲ回路２
１６とを含む。
を生成するためのＷＢＩＥ生成回路２１０は、外部制御
信号ｅｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳ、信号ｅ
ｘｔ．／ＷＥのそれぞれの反転信号を生成するためのイ
ンバータＩＮＶ２１１，ＩＮＶ２１２、ＩＮＶ２１３
と、インバータＩＮＶ２１１〜２１３の出力の否定論理
積演算結果を出力するためのゲート回路２１２と、ＷＢ
Ｉテストモードを指定する際に用いられるアドレス信号
のうちの所定のビットの信号Ａｙを受けるインバータ２
１４と、ゲート回路２１２の出力とインバータ２１４の
出力とを受けて、信号ＷＢＩＥを出力するＮＯＲ回路２
１６とを含む。
【００８６】すなわち、ＷＢＩＥ生成回路２１０におい
ても、信号ｅｘｔ．／ＷＥが活性状態（“Ｌ”レベル）
となった後に、信号ｅｘｔ．／ＲＡＳおよび信号ｅｘ
ｔ．／ＣＡＳをともに“Ｌ”レベルとすることで、ゲー
ト回路２１２の出力レベルが“Ｌ”レベルとなる。この
時点で、アドレス信号ビットＡｙが“Ｈ”レベルとなっ
ていれバーンインバータ２１４からの出力レベルも
“Ｌ”レベルとなって、ＮＯＲ回路２１６から出力され
る信号ＷＢＩＥは“Ｈ”レベルとなる。
ても、信号ｅｘｔ．／ＷＥが活性状態（“Ｌ”レベル）
となった後に、信号ｅｘｔ．／ＲＡＳおよび信号ｅｘ
ｔ．／ＣＡＳをともに“Ｌ”レベルとすることで、ゲー
ト回路２１２の出力レベルが“Ｌ”レベルとなる。この
時点で、アドレス信号ビットＡｙが“Ｈ”レベルとなっ
ていれバーンインバータ２１４からの出力レベルも
“Ｌ”レベルとなって、ＮＯＲ回路２１６から出力され
る信号ＷＢＩＥは“Ｈ”レベルとなる。
【００８７】さらに、図１２を参照して、信号ＷＢＩＥ
を生成するためのＷＢＩＥ生成回路２２０は、外部制御
信号ｅｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳ、信号ｅ
ｘｔ．／ＷＥのそれぞれの反転信号を生成するためのイ
ンバータＩＮＶ２２１，ＩＮＶ２２２、ＩＮＶ２２３
と、インバータＩＮＶ２２１〜２２３の出力の否定論理
積演算結果を出力するためのゲート回路２２２と、ＷＢ
Ｉテストモードを指定する際に用いられるアドレス信号
のうちの所定のビットの信号Ａｚを受けるインバータ２
２４と、ゲート回路２２２の出力とインバータ２２４の
出力とを受けて、信号ＷＢＩＯを出力するＮＯＲ回路２
２６とを含む。
を生成するためのＷＢＩＥ生成回路２２０は、外部制御
信号ｅｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳ、信号ｅ
ｘｔ．／ＷＥのそれぞれの反転信号を生成するためのイ
ンバータＩＮＶ２２１，ＩＮＶ２２２、ＩＮＶ２２３
と、インバータＩＮＶ２２１〜２２３の出力の否定論理
積演算結果を出力するためのゲート回路２２２と、ＷＢ
Ｉテストモードを指定する際に用いられるアドレス信号
のうちの所定のビットの信号Ａｚを受けるインバータ２
２４と、ゲート回路２２２の出力とインバータ２２４の
出力とを受けて、信号ＷＢＩＯを出力するＮＯＲ回路２
２６とを含む。
【００８８】すなわち、ＷＢＩＥ生成回路２２０におい
ても、信号ｅｘｔ．／ＷＥが活性状態（“Ｌ”レベル）
となった後に、信号ｅｘｔ．／ＲＡＳおよび信号ｅｘ
ｔ．／ＣＡＳをともに“Ｌ”レベルとすることで、ゲー
ト回路２１２の出力レベルが“Ｌ”レベルとなる。この
時点で、アドレス信号ビットＡｚが“Ｈ”レベルとなっ
ていれバーンインバータ２２４からの出力レベルも
“Ｌ”レベルとなって、ＮＯＲ回路２２６から出力され
る信号ＷＢＩＯは“Ｈ”レベルとなる。
ても、信号ｅｘｔ．／ＷＥが活性状態（“Ｌ”レベル）
となった後に、信号ｅｘｔ．／ＲＡＳおよび信号ｅｘ
ｔ．／ＣＡＳをともに“Ｌ”レベルとすることで、ゲー
ト回路２１２の出力レベルが“Ｌ”レベルとなる。この
時点で、アドレス信号ビットＡｚが“Ｈ”レベルとなっ
ていれバーンインバータ２２４からの出力レベルも
“Ｌ”レベルとなって、ＮＯＲ回路２２６から出力され
る信号ＷＢＩＯは“Ｈ”レベルとなる。
【００８９】図１３は、本発明の実施の形態４の半導体
記憶装置の動作を説明するためのタイミングチャートで
ある。
記憶装置の動作を説明するためのタイミングチャートで
ある。
【００９０】時刻ｔ１において、外部電源電位Ｅｘｔ．
Ｖｃｃが所定の電位レベルまで立上がる。
Ｖｃｃが所定の電位レベルまで立上がる。
【００９１】続いて、時刻ｔ２において、信号ｅｘｔ．
／ＷＥの反転信号ＷＥが活性状態となり、かつアドレス
信号ビットＡｘが活性状態となる。さらに、時刻ｔ３に
おいて、信号ｅｘｔ．／ＲＡＳの反転信号ＲＡＳおよび
信号ｅｘｔ．／ＣＡＳの反転信号の信号ＣＡＳが“Ｈ”
レベルとなることに応じて、信号ＷＢＩも活性状態
（“Ｈ”レベルとなる。
／ＷＥの反転信号ＷＥが活性状態となり、かつアドレス
信号ビットＡｘが活性状態となる。さらに、時刻ｔ３に
おいて、信号ｅｘｔ．／ＲＡＳの反転信号ＲＡＳおよび
信号ｅｘｔ．／ＣＡＳの反転信号の信号ＣＡＳが“Ｈ”
レベルとなることに応じて、信号ＷＢＩも活性状態
（“Ｈ”レベルとなる。
【００９２】一方、時刻ｔ２において、アドレス信号ビ
ットＡｙが“Ｈ”レベルとなっていることに応じて、時
刻ｔ３において信号ＷＢＩＥも活性状態（“Ｈ”レベ
ル）となる。
ットＡｙが“Ｈ”レベルとなっていることに応じて、時
刻ｔ３において信号ＷＢＩＥも活性状態（“Ｈ”レベ
ル）となる。
【００９３】これにより時刻ｔ３から時刻ｔ５までのバ
ーンインテスト期間中は、信号ＷＢＩＥが活性状態とな
ることによって、列選択線のうち偶数番目の列選択線Ｃ
ＳＬ０、ＣＳＬ２等に、電圧降下回路３８から出力され
る電源電位Ｅｘｔ．Ｖｃｃと同電位の内部電源電位Ｖｃ
ｃが印加され、奇数番目の列選択線ＣＳＬ１、ＣＳＬ３
等は、信号ＷＢＩ０のレベルが“Ｌ”レベルであること
に応じて、接地電位Ｖｓｓが印加される。
ーンインテスト期間中は、信号ＷＢＩＥが活性状態とな
ることによって、列選択線のうち偶数番目の列選択線Ｃ
ＳＬ０、ＣＳＬ２等に、電圧降下回路３８から出力され
る電源電位Ｅｘｔ．Ｖｃｃと同電位の内部電源電位Ｖｃ
ｃが印加され、奇数番目の列選択線ＣＳＬ１、ＣＳＬ３
等は、信号ＷＢＩ０のレベルが“Ｌ”レベルであること
に応じて、接地電位Ｖｓｓが印加される。
【００９４】以上のようにして、バーンインテスト期間
中は、偶数番目の列選択線と奇数番目の列選択線との間
に電圧のストレスを印加することが可能である。
中は、偶数番目の列選択線と奇数番目の列選択線との間
に電圧のストレスを印加することが可能である。
【００９５】なお、バーンインテスト中に列選択線に印
加されるストレス電位は、必ずしも外部電源電圧Ｅｘ
ｔ．Ｖｃｃと同電位である必要はなく、電圧降下回路３
８は、バーンインテスト中も所定の電位レベルの内部電
源電圧を生成する構成としてもよい。
加されるストレス電位は、必ずしも外部電源電圧Ｅｘ
ｔ．Ｖｃｃと同電位である必要はなく、電圧降下回路３
８は、バーンインテスト中も所定の電位レベルの内部電
源電圧を生成する構成としてもよい。
【００９６】［実施の形態５］図１４は、本発明の実施
の形態５の半導体記憶装置のメモリセルブロックＭＣＢ
ｉに対応する構成を抜き出して示す概略ブロック図であ
り、実施の形態１の図２に対応する図である。
の形態５の半導体記憶装置のメモリセルブロックＭＣＢ
ｉに対応する構成を抜き出して示す概略ブロック図であ
り、実施の形態１の図２に対応する図である。
【００９７】実施の形態５の半導体記憶装置において
は、列デコーダ１０１が、偶数ＣＳＬパッド５０から与
えられる信号ＷＢＩＥと、奇数ＣＳＬパッド５２から与
えられる信号ＷＢＩＯを受けて、列選択線ＣＳＬ０〜Ｃ
ＳＬｎを駆動する構成となっている点で、図２の構成と
異なる。
は、列デコーダ１０１が、偶数ＣＳＬパッド５０から与
えられる信号ＷＢＩＥと、奇数ＣＳＬパッド５２から与
えられる信号ＷＢＩＯを受けて、列選択線ＣＳＬ０〜Ｃ
ＳＬｎを駆動する構成となっている点で、図２の構成と
異なる。
【００９８】図１５は、図１４に示した列デコーダ１０
１の構成を説明するための概略ブロック図である。
１の構成を説明するための概略ブロック図である。
【００９９】図３に示した実施の形態１の列デコーダ１
００の構成と異なる点は、図３に示した列デコーダ１０
０の構成に加えて、さらに、信号ＷＢＩＥまたは信号Ｗ
ＢＩＯに制御されて、列選択信号のレベルを制御するス
トレス電位制御回路１０４が設けられる構成となってい
る点である。
００の構成と異なる点は、図３に示した列デコーダ１０
０の構成に加えて、さらに、信号ＷＢＩＥまたは信号Ｗ
ＢＩＯに制御されて、列選択信号のレベルを制御するス
トレス電位制御回路１０４が設けられる構成となってい
る点である。
【０１００】たとえば、０番目の列選択線に出力される
信号ＣＳＬ［０］を生成する構成部分に設けられるスト
レス電位制御回路１０４では、インバータＩＮＶ０１の
出力と、信号ＷＢＩＥとを受けるＮＯＲ回路ＮＯＲ０
と、ＮＯＲ回路ＮＯＲ０の出力を受けて、信号ＣＳＬ
［０］を出力するインバータＩＮＶ０２を含む構成とな
っている。
信号ＣＳＬ［０］を生成する構成部分に設けられるスト
レス電位制御回路１０４では、インバータＩＮＶ０１の
出力と、信号ＷＢＩＥとを受けるＮＯＲ回路ＮＯＲ０
と、ＮＯＲ回路ＮＯＲ０の出力を受けて、信号ＣＳＬ
［０］を出力するインバータＩＮＶ０２を含む構成とな
っている。
【０１０１】一方、１番目の列選択信号ＣＳＬ［１］を
生成する構成部分に設けられるストレス電位制御回路１
０４では、図３の構成に加えて、さらに、インバータＩ
ＮＶ１１の出力と信号ＷＢＩ０とを受けるＮＯＲ回路Ｎ
ＯＲ１と、ＮＯＲ回路ＮＯＲ１の出力を受けて、信号Ｃ
ＳＬ［１］を出力するインバータＩＮＶ１２を含む構成
となっている。
生成する構成部分に設けられるストレス電位制御回路１
０４では、図３の構成に加えて、さらに、インバータＩ
ＮＶ１１の出力と信号ＷＢＩ０とを受けるＮＯＲ回路Ｎ
ＯＲ１と、ＮＯＲ回路ＮＯＲ１の出力を受けて、信号Ｃ
ＳＬ［１］を出力するインバータＩＮＶ１２を含む構成
となっている。
【０１０２】その他の偶数番目の列選択信号を出力する
構成は、列選択信号ＣＳＬ［０］を生成する構成と基本
的に同様であり、その他の奇数番目の列選択信号を出力
する構成は、列選択信号ＣＳＬ［１］を生成する構成と
基本的に同様である。
構成は、列選択信号ＣＳＬ［０］を生成する構成と基本
的に同様であり、その他の奇数番目の列選択信号を出力
する構成は、列選択信号ＣＳＬ［１］を生成する構成と
基本的に同様である。
【０１０３】図１６は、図１４および図１５に示した実
施の形態５の半導体記憶装置の動作を説明するためのタ
イミングチャートである。
施の形態５の半導体記憶装置の動作を説明するためのタ
イミングチャートである。
【０１０４】スタンバイ時において、すなわち外部から
読出動作や書込動作等の特定の動作モードが指定されて
いない期間中は、ブロック選択信号ＣＢＳｉは、常に
“Ｌ”レベルとなっている。
読出動作や書込動作等の特定の動作モードが指定されて
いない期間中は、ブロック選択信号ＣＢＳｉは、常に
“Ｌ”レベルとなっている。
【０１０５】時刻ｔ１において、外部電源電位Ｅｘｔ．
Ｖｃｃが所定の電位レベルに立ち上がる。
Ｖｃｃが所定の電位レベルに立ち上がる。
【０１０６】時刻ｔ２において、偶数用ＣＳＬパッド５
０により、与えられる信号ＷＢＩＥが“Ｈ”レベルであ
ることに応じて、偶数番目の列選択信号ＣＳＬ［０］、
ＣＳＬ［２］等はウェハレベルバーンインテスト中は内
部電源電位Ｖｃｃレベルとなっている。
０により、与えられる信号ＷＢＩＥが“Ｈ”レベルであ
ることに応じて、偶数番目の列選択信号ＣＳＬ［０］、
ＣＳＬ［２］等はウェハレベルバーンインテスト中は内
部電源電位Ｖｃｃレベルとなっている。
【０１０７】これに対して、奇数用ＣＳＬパッド５２か
ら与えられる信号レベルが“Ｌ”レベル（接地電位Ｖｓ
ｓレベル）であることに応じて、信号ＷＢＩ０は“Ｌ”
レベルであるので、奇数番目の列選択信号ＣＳＬ
［１］、ＣＳＬ［３］等は、すべて“Ｌ”レベルを維持
する。
ら与えられる信号レベルが“Ｌ”レベル（接地電位Ｖｓ
ｓレベル）であることに応じて、信号ＷＢＩ０は“Ｌ”
レベルであるので、奇数番目の列選択信号ＣＳＬ
［１］、ＣＳＬ［３］等は、すべて“Ｌ”レベルを維持
する。
【０１０８】したがって、ウェハレベルバーンインテス
ト期間中においては、奇数番目の列選択線と偶数番目の
列選択線に異なる電位レベルが印加されるので、隣接す
る列選択線間に電圧ストレスを印加することが可能とな
る。
ト期間中においては、奇数番目の列選択線と偶数番目の
列選択線に異なる電位レベルが印加されるので、隣接す
る列選択線間に電圧ストレスを印加することが可能とな
る。
【０１０９】つまり、隣接する列選択線間に任意の電圧
ストレスを印加することが可能で、初期不良を顕在化さ
せ、このような不良を有するチップをスクリーニングす
ることが可能となる。
ストレスを印加することが可能で、初期不良を顕在化さ
せ、このような不良を有するチップをスクリーニングす
ることが可能となる。
【０１１０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１１１】
【発明の効果】請求項１および２記載の半導体記憶装置
は、テスト期間中は、複数の列選択線のうち所定の列選
択線にストレス電位を選択的に供給することができ、初
期不良を顕在化させ、このような不良を有するチップを
スクリーニングすることが可能である。
は、テスト期間中は、複数の列選択線のうち所定の列選
択線にストレス電位を選択的に供給することができ、初
期不良を顕在化させ、このような不良を有するチップを
スクリーニングすることが可能である。
【０１１２】請求項３、５および６記載の半導体記憶装
置は、テスト期間中は、偶数番目の列選択線と奇数番目
の列選択線にそれぞれ独立にストレス電位を印加するこ
とができ、列選択線間に潜在する初期不良を顕在化さ
せ、このような不良を有するチップをスクリーニングす
ることが可能である。
置は、テスト期間中は、偶数番目の列選択線と奇数番目
の列選択線にそれぞれ独立にストレス電位を印加するこ
とができ、列選択線間に潜在する初期不良を顕在化さ
せ、このような不良を有するチップをスクリーニングす
ることが可能である。
【０１１３】請求項４記載の半導体記憶装置は、テスト
期間中は、列選択線と電源配線との間にストレス電圧を
印加することができ、列選択線と電源配線との間に潜在
する初期不良を顕在化させ、このような不良を有するチ
ップをスクリーニングすることが可能である。
期間中は、列選択線と電源配線との間にストレス電圧を
印加することができ、列選択線と電源配線との間に潜在
する初期不良を顕在化させ、このような不良を有するチ
ップをスクリーニングすることが可能である。
【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。
００の構成を示す概略ブロック図である。
【図２】 実施の形態１のメモリセルブロックＭＣＢｉ
に対応する構成を示す概略ブロック図である。
に対応する構成を示す概略ブロック図である。
【図３】 列デコーダ１００の構成を説明するための概
略ブロック図である。
略ブロック図である。
【図４】 実施の形態１の半導体記憶装置１０００の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図５】 実施の形態２の半導体記憶装置のメモリセル
ブロックＭＣＢｉに対応する構成を説明するための概略
ブロック図である。
ブロックＭＣＢｉに対応する構成を説明するための概略
ブロック図である。
【図６】 実施の形態２の半導体記憶装置の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図７】 実施の形態３の半導体記憶装置のメモリセル
ブロックＭＣＢｉに対応する構成を示す概略ブロック図
である。
ブロックＭＣＢｉに対応する構成を示す概略ブロック図
である。
【図８】 実施の形態３の半導体記憶装置の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図９】 実施の形態４の半導体記憶装置のメモリセル
ブロックＭＣＢｉに対応する構成を示す概略ブロック図
である。
ブロックＭＣＢｉに対応する構成を示す概略ブロック図
である。
【図１０】 バーンインテストモード判定回路３６中の
ＷＢＩ生成回路２００の構成を説明するための回路図で
ある。
ＷＢＩ生成回路２００の構成を説明するための回路図で
ある。
【図１１】 バーンインテストモード判定回路３６中の
ＷＢＩＥ生成回路２１０の説明するための回路図であ
る。
ＷＢＩＥ生成回路２１０の説明するための回路図であ
る。
【図１２】 バーンインテストモード判定回路３６中の
ＷＢＩＯ生成回路の構成を説明するための回路図であ
る。
ＷＢＩＯ生成回路の構成を説明するための回路図であ
る。
【図１３】 実施の形態４の半導体記憶装置の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図１４】 本発明の実施の形態５の半導体記憶装置の
メモリセルブロックＭＣＢｉに対応する部分の構成を説
明するための概略ブロック図である。
メモリセルブロックＭＣＢｉに対応する部分の構成を説
明するための概略ブロック図である。
【図１５】 実施の形態５の列デコーダ１０１の構成を
説明するための回路図である。
説明するための回路図である。
【図１６】 実施の形態５の半導体記憶装置の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
２,４,６ 制御信号入力端子、８ アドレス信号入力端
子群、９ データ入出力端子群、１０ 電源入力端子、
１２ 接地電位入力端子、１８ ゲート回路、２２ ク
ロック発生回路、２４ 行およびアドレスバッファ、２
６ 行プリデコーダ、２８ 列プリデコーダ、３０ セ
ンスアンプ＋入出力制御回路、３２ メモリセルアレ
イ、３４ データ入出力バッファ、３６ バーンインモ
ード検出回路、１００,１０１ 列デコーダ、１０００
半導体記憶装置。
子群、９ データ入出力端子群、１０ 電源入力端子、
１２ 接地電位入力端子、１８ ゲート回路、２２ ク
ロック発生回路、２４ 行およびアドレスバッファ、２
６ 行プリデコーダ、２８ 列プリデコーダ、３０ セ
ンスアンプ＋入出力制御回路、３２ メモリセルアレ
イ、３４ データ入出力バッファ、３６ バーンインモ
ード検出回路、１００,１０１ 列デコーダ、１０００
半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｆターム(参考） 2G032 AA07 AB02 AD08 AK11 5B018 GA03 HA31 MA32 NA02 PA03 QA13 RA13 5B024 AA03 BA15 BA18 BA21 BA29 CA07 CA15 CA27 EA02 EA04 5B048 AA19 CC06 FF01 FF03 5L106 AA01 DD36 EE01
Claims (6)
- 【請求項１】 半導体記憶装置であって、 行列状に配置される複数のメモリセルを含むメモリセル
アレイと、 行アドレス信号に応じて前記メモリセルアレイの行を選
択する行選択回路と、 前記メモリセルアレイの列を選択するための複数の列選
択線と、 列アドレス信号に応じて前記複数の列選択線のうちの少
なくとも１つを選択的に活性化するための信号を生成す
る列選択回路と、 前記複数の列選択線のうち、活性化された列選択線に対
応するメモリセル列との間で記憶データを授受するため
のデータ入出力回路と、 テストモードにおいて、前記複数の列選択線のうち所定
の列選択線にストレス電位を選択的に供給するためのス
トレス印加回路とを備える、半導体記憶装置。 - 【請求項２】 前記ストレス印加回路は、 前記テストモードにおいて、前記列選択回路による前記
列選択線の選択動作を不能化するための列選択不能化回
路と、 前記テストモードにおいて、前記列選択線に印加する前
記ストレス電位を生成するためのテスト電位生成回路
と、 前記テストモードにおいて、前記複数の列選択線のうち
所定の列選択線に前記ストレス電位を選択的に供給する
ための電位供給回路とを含む、請求項１記載の半導体記
憶装置。 - 【請求項３】 前記列選択不能化回路は、 前記列選択回路と前記複数の列選択線との間に設けら
れ、前記テストモードが指定されることに応じて遮断状
態となる複数の第１のスイッチ回路を含み、 前記テスト電位生成回路は、 前記半導体記憶装置の外部から、第１のテスト電位を受
けるための第１の電位入力パッドと、 前記半導体記憶装置の外部から、第２のテスト電位を受
けるための第２の電位入力パッドとを含み、 前記電位供給回路は、 前記第１の電位入力パッドからの前記第１のテスト電位
を伝達するための第１の電位供給配線と、 前記第１の電位供給配線と前記複数の列選択線のうち偶
数番目の列選択線との間にそれぞれ設けられ、前記テス
トモードが指定されることに応じて導通状態となる複数
の第２のスイッチ回路と、 前記第２の電位入力パッドからの前記第２のテスト電位
を伝達するための第２の電位供給配線と、 前記第２の電位供給配線と前記複数の列選択線のうち奇
数番目の列選択線との間にそれぞれ設けられ、前記テス
トモードが指定されることに応じて導通状態となる複数
の第３のスイッチ回路とを含む、請求項２記載の半導体
記憶装置。 - 【請求項４】 前記メモリセルアレイは、複数のメモリ
セルブロックに分割され、 前記複数の列選択線のうち少なくとも２つの列選択線間
に設けられ、前記複数のメモリセルブロックに共通に電
源電位を供給するための電源配線をさらに備え、 前記列選択不能化回路は、 前記列選択回路と前記複数の列選択線との間に設けら
れ、前記テストモードが指定されることに応じて遮断状
態となる複数の第１のスイッチ回路を含み、 前記テスト電位生成回路は、 前記半導体記憶装置の外部から、テスト電位を受けるた
めの電位入力パッドを含み、 前記電位供給回路は、 前記電位入力パッドからの前記テスト電位を伝達するた
めの電位供給配線と、 前記第電位供給配線と前記複数の列選択線との間にそれ
ぞれ設けられ、前記テストモードが指定されることに応
じて導通状態となる複数の第２のスイッチ回路とを含
む、請求項２記載の半導体記憶装置。 - 【請求項５】 前記テスト電位生成回路は、 前記半導体記憶装置の外部から与えられる制御信号に応
じて、前記テストモードが指定されることを検出し、第
１および第２のテスト電位を生成するテストモード判定
回路を含み、 前記列選択不能化回路は、 前記列選択回路と前記複数の列選択線との間に設けら
れ、前記テストモードが指定されることに応じて遮断状
態となる複数の第１のスイッチ回路を含み、 前記電位供給回路は、 前記第１のテスト電位を伝達するための第１の電位供給
配線と、 前記第１の電位供給配線と前記複数の列選択線のうち偶
数番目の列選択線との間にそれぞれ設けられ、前記テス
トモードが指定されることに応じて導通状態となる複数
の第２のスイッチ回路と、 前記第２のテスト電位を伝達するための第２の電位供給
配線と、 前記第２の電位供給配線と前記複数の列選択線のうち奇
数番目の列選択線との間にそれぞれ設けられ、前記テス
トモードが指定されることに応じて導通状態となる複数
の第３のスイッチ回路とを含む、請求項２記載の半導体
記憶装置。 - 【請求項６】 前記半導体記憶装置の外部から第１の指
示信号を受け、前記電位供給回路に伝達するための第１
の電位入力パッドと、 前記半導体記憶装置の外部から、第２の指示信号を受け
るための第２の電位入力パッドとをさらに備え、 前記列選択回路は、 前記テストモードにおいて、前記列選択回路から前記複
数の列選択線にそれぞれ出力される列選択信号のレベル
を所定電位とし、前記列選択回路による前記列選択線の
選択動作を不能化するための列選択不能化回路を含み、 前記ストレス印加回路は、 前記テストモードにおいて、前記複数の列選択線のうち
所定の列選択線に前記ストレス電位を選択的に供給する
ための電位供給回路とを含み、 前記電位供給回路は、 前記複数の列選択線のうち偶数番目の列選択線に対応し
てそれぞれ設けられ、前記列選択回路からの列選択信号
と前記第１の指示信号とを受け、前記第１の指示信号が
活性状態となることに応じて、前記対応する列選択線の
電位を前記ストレス電位とする複数の第１の駆動回路
と、 前記複数の列選択線のうち奇数番目の列選択線に対応し
てそれぞれ設けられ、前記列選択回路からの列選択信号
と前記第２の指示信号とを受け、前記第２の指示信号が
活性状態となることに応じて、前記対応する列選択線の
電位を前記ストレス電位とする複数の第２の駆動回路と
を有する、請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20465899A JP4266254B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体記憶装置 |
| US09/615,954 US6314035B1 (en) | 1999-07-19 | 2000-07-13 | Semiconductor memory device capable of manifesting a short-circuit failure associated with column select line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20465899A JP4266254B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035194A true JP2001035194A (ja) | 2001-02-09 |
| JP4266254B2 JP4266254B2 (ja) | 2009-05-20 |
Family
ID=16494153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20465899A Expired - Fee Related JP4266254B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6314035B1 (ja) |
| JP (1) | JP4266254B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143497A (ja) * | 1999-11-17 | 2001-05-25 | Hitachi Ltd | 半導体記憶装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10154066B4 (de) * | 2001-11-02 | 2004-02-12 | Infineon Technologies Ag | Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers |
| KR100474510B1 (ko) * | 2002-05-07 | 2005-03-08 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 테스트 회로 |
| JP2004310812A (ja) * | 2003-04-02 | 2004-11-04 | Renesas Technology Corp | 半導体メモリ |
| KR100558475B1 (ko) * | 2003-04-16 | 2006-03-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치 방법 |
| US7046560B2 (en) | 2004-09-02 | 2006-05-16 | Micron Technology, Inc. | Reduction of fusible links and associated circuitry on memory dies |
| US7248511B2 (en) * | 2005-02-24 | 2007-07-24 | Infineon Technologies Ag | Random access memory including selective activation of select line |
| JP2007157282A (ja) * | 2005-12-07 | 2007-06-21 | Elpida Memory Inc | ウェハ・バーンイン・テスト方法、ウェハ・バーンイン・テスト装置及び半導体記憶装置 |
| KR100916009B1 (ko) * | 2007-06-26 | 2009-09-10 | 삼성전자주식회사 | 반도체 메모리 장치의 테스트 회로 및 테스트 방법 |
| KR100909627B1 (ko) * | 2007-10-10 | 2009-07-27 | 주식회사 하이닉스반도체 | 플래시 메모리소자 |
| US11990176B2 (en) * | 2022-06-02 | 2024-05-21 | Micron Technology, Inc. | Pre-decoder circuity |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793427B2 (ja) | 1992-04-08 | 1998-09-03 | 株式会社東芝 | 半導体装置 |
| JP2885597B2 (ja) * | 1993-03-10 | 1999-04-26 | 株式会社東芝 | 半導体メモリ |
| US6094388A (en) * | 1999-07-01 | 2000-07-25 | Micron Technology, Inc. | Methods of identifying defects in an array of memory cells and related integrated circuitry |
-
1999
- 1999-07-19 JP JP20465899A patent/JP4266254B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-13 US US09/615,954 patent/US6314035B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143497A (ja) * | 1999-11-17 | 2001-05-25 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6314035B1 (en) | 2001-11-06 |
| JP4266254B2 (ja) | 2009-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5638331A (en) | Burn-in test circuit and method in semiconductor memory device | |
| KR960000888B1 (ko) | 반도체 기억 장치 | |
| US7697355B2 (en) | Semiconductor memory and system with matching characteristics of signal supplied to a dummy signal line and a real signal line | |
| JP2977385B2 (ja) | ダイナミックメモリ装置 | |
| JPH06333391A (ja) | 同期型半導体記憶装置 | |
| JP4870325B2 (ja) | テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法 | |
| JP2009211796A (ja) | 半導体記憶装置 | |
| JPH04232693A (ja) | スタティック型半導体記憶装置 | |
| JPH0855497A (ja) | 半導体メモリ装置のバーンインテスト回路 | |
| JP3736714B2 (ja) | 半導体メモリのウエハバーンインテスト回路 | |
| JP2829135B2 (ja) | 半導体記憶装置 | |
| JPH09134592A (ja) | 半導体メモリ装置のサブワードラインデコーダ及びその半導体メモリ装置 | |
| JP4266254B2 (ja) | 半導体記憶装置 | |
| JP2829134B2 (ja) | 半導体記憶装置 | |
| JP2012113776A (ja) | 半導体装置 | |
| US6414888B2 (en) | Semiconductor storage device having burn-in mode | |
| JP4819258B2 (ja) | 半導体記憶装置 | |
| US20010026481A1 (en) | Method and apparatus for repairing defective columns of memory cells | |
| JP3762517B2 (ja) | 半導体メモリ装置のバーンインストレス回路 | |
| KR100220950B1 (ko) | 웨이퍼 번인회로 | |
| KR20000077069A (ko) | 반도체메모리장치 | |
| JPH09320296A (ja) | 半導体記憶装置 | |
| US6519193B2 (en) | Semiconductor integrated circuit device having spare word lines | |
| KR0184491B1 (ko) | 다이나믹 타입의 퓨즈박스를 가지는 워드라인 제어용 디코더 | |
| WO2003085671A1 (en) | Method and apparatus for repairing defective columns of memory cells |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060530 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090210 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090216 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140227 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |