KR960035844A - 저저항 폴리사이드 배선 형성방법 - Google Patents
저저항 폴리사이드 배선 형성방법 Download PDFInfo
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Abstract
저저항 폴리사이드 배선의 형성방법에 관하여 개시한다. 본 발명에서 반도체 기판의 절연막 위에 불순물이 포함된 다결정 실리콘층 및 실리사이드를 순차적으로 적층하고, 상기 실리사이드의 일부분을 표면으로부터 산화시켜서 상기 실리사이드 위에 캡핑 레이어로 실리콘 열산화막을 성장한다. 이어서, 상기 실리콘 열산화막을 사진 식각하여 실리콘 열산화막 패턴을 형성하고, 상기 실리콘 열산화막 패턴을 마스크로 이용하여 상기 폴리사이드 및 상기 다결정 실리콘층을 이방성 식각하여 본 발명이 완성된다. 본 발명에 따른 상기 폴리사이드 게이트 배선은 상기 실리사이드를 산화시켜서, 상기 실리사이드 내의 과잉 실리콘을 제거하여 폴리사이드 게이트 배선의 저항을 감소시키는 효과를 가져온다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2E도는 본 발명에 따른 폴리사이드 게이트 배선의 형성 과정을 보여주는 단면도들이다.
Claims (4)
- 반도체 기판의 절연막 위에 불순물이 포함된 다결정 실리콘층 및 실리사이드를 순차적으로 적층하는 단계; 상기 실리사이드의 일부분을 표면으로부터 산화시켜서 상기 실리사이드 위에 실리콘 열산화막을 성장하는 단계; 상기 실리콘 열산화막을 사진 식각하여 실리콘 열산화막 패턴을 형성하는 단계; 및 상기 실리콘 열산화막 패턴을 마스크로 이용하여 상기 실리사이드 및 상기 다결정 실리콘층을 이방성 식각하는 단계들로 구성된 것을 특징으로 하는 폴리사이드 배선 형성방법.
- 제1항에 있어서, 상기 실리사이드가 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 몰리브덴 실리사이드 및 탄탈륨 실리사이드로 이루어진 일군에서 어느 하나를 사용하는 것을 특징으로 하는 폴리사이드 배선 형성방법.
- 제1항에 있어서, 상기 실리콘 열산화막을 성장하는 단계 후에 반도체 기판의 전면에 실리콘 산화막을 적층하는 것을 특징으로 하는 폴리사이드 배선 형성방법.
- 제3항에 있어서, 상기 실리콘 열산화막의 두께를 50~300Å정도로 성장시키는 것을 특징으로 하는 폴리사이드 배선 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950004527A KR960035844A (ko) | 1995-03-06 | 1995-03-06 | 저저항 폴리사이드 배선 형성방법 |
Applications Claiming Priority (1)
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| KR1019950004527A KR960035844A (ko) | 1995-03-06 | 1995-03-06 | 저저항 폴리사이드 배선 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960035844A true KR960035844A (ko) | 1996-10-28 |
Family
ID=66549423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950004527A KR960035844A (ko) | 1995-03-06 | 1995-03-06 | 저저항 폴리사이드 배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960035844A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477826B1 (ko) * | 1997-12-27 | 2005-07-07 | 주식회사 하이닉스반도체 | 폴리사이드구조의전도막형성방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337635A (ja) * | 1986-07-31 | 1988-02-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4782033A (en) * | 1985-11-27 | 1988-11-01 | Siemens Aktiengesellschaft | Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate |
| JPH047824A (ja) * | 1990-04-25 | 1992-01-13 | Fuji Xerox Co Ltd | 半導体装置の製造方法 |
| JPH06275574A (ja) * | 1993-03-18 | 1994-09-30 | Sony Corp | ドライエッチング方法 |
-
1995
- 1995-03-06 KR KR1019950004527A patent/KR960035844A/ko not_active Application Discontinuation
Patent Citations (4)
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| KR100477826B1 (ko) * | 1997-12-27 | 2005-07-07 | 주식회사 하이닉스반도체 | 폴리사이드구조의전도막형성방법 |
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