KR930024158A - 적층 게이트형의 소거 가능한 rom 셀의 제조방법 - Google Patents

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Abstract

본 발명은 적층 게이트형의 소거 가능한 ROM 셀의 제조방법에 관한 것으로 고집적화를 실현하기 위해 비트선의 폭과 워드선의 간격을 질화막 스페이서의 폭인 0.2 내지 0.3㎛로 줄이는 것에 관한 것이다.

Description

적층 게이트형의 소거 가능한 ROM 셀의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 소거 가능한 ROM 셀의 제조 공정도.

Claims (2)

  1. 적층 게이트형의 소지가능한 ROM 셀 제조방법에 있어서, 반도체 기판(1)상에 게이트 산화막을 증착한 후에 폴리실리콘을 증착하고 불순물을 주입하여 부동 게이트(5)를 형성한 다음, 질화막(6), 패트용 폴리실리콘막(7), LTO막(low temperature oxide)(8)를 차례로 증착하여 상기 LTO막(8)를 선택 식각하고 상기 LTO(8)막의 잔류 부분에 질화막 스페이서(9)를 형성하는 제1공정, 상기 제1공정후에 상기 LTO(8)를 식각하고 열산화 공정으로 상기 패드용 폴리실리콘(7)을 열산화막(10)으로 환원시켜 상기 환원된 열산화막(10)을 식각장애물질로 해서 상기 질화막 스페이서(9), 패드용 폴리실리콘(7), 질화막(6), 부동게이트(5), 게이트산화막(4)을 차례로 식각하여 n+불순물을 주입하는 제2공정, 상기 제2공정후에 n+불순물 주입부에 매립된 n+산화막(11)을 성장시키고 질화막(6)을 제거한 후 IPO막(12)을 증착한 다음에 워드선(3) 형성을 위해 폴리실리콘막(13)을 증착하는 제3공정, 및 상기 제3공정후에 LTO막(8)을 증착한 후 선택식각하여 질화막 스페이서(9)를 형성하고 열산화 공정으로 상기 워드선(3)용 폴리실리콘막(13)의 상부를 산화물질로 환원하여 이 환원된 산화물질을 식각 장애물로 하여 상기 질화막 스페이서(9), 상기 질화막 스페이서(9) 바로 밑에 위한 워드선(3)용 폴리실리콘막(13), IPO막(12), 부동게이트(5), 게이트 산화막(4)을 차례로 식각하여 격리 공정을 위해 P+불순물을 상기 반도체 기판에 주입 시키는 제4공정을 구비함을 특징으로 하는 소거 가능한 ROM 제조방법.
  2. 상기 제1항에 있어서, 상기 제1공정 및 제4공정에 상기 질화막 스페이서(9)의 폭은 0.2내지 0.3㎛의 범위중 어느 하나의 값을 크기로 하는 것을 특징으로 하는 소거 가능한 ROM 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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