KR960008736B1 - 모스펫트(mosfet) 및 그 제조방법 - Google Patents
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Abstract
내용없음.
Description
제1a도 내지 제1c도는 종래 기술에 따른 모스펫트의 제조 단계를 도시한 단면도.
제2a도 내지 제2d도는 본 발명에 따른 모스펫트의 제조 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트 산화막
3 : 게이트 전극 4 : 저농도 불순물
5 : LDD 영역 6 : 절연층
6' : 절연층 스페이서 7 : 고농도 불순물
8 : 소오스/드레인 영역 11 : 산화막
12 : 폴리실리콘층 12' : 폴리실리콘 스페이서
13 : 얕은 접합
본 발명은 반도체 소자인 모스 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하, MOSFET라 칭함) 및 그 제조 방법에 관한 것으로, 핫 캐리어(Hot Carrier)의 발생을 억제시키기 위하여 엘.디.디(Lightly Doped Drain; 이하 LDD라 칭함) 영역에 다른 타입의 불순물로 된 얕은 접합을 형성시키는 MOSFET 및 그 제조 방법에 관한 것이다.
MOSFET에 전류가 흐를 때 발생되는 핫 캐리어를 억제하기 위한 종래 기술의 대표적인 것은 소오스/드레인 영역을 LDD 구조로 형성하는 것이다.
LDD 구조를 형성하는 방법을 제1a도 내지 제1c도를 참조하여 설명하면 다음과 같다.
제1a도는 반도체 기판(1) 상부에 게이트 산화막(2)과 폴리실리콘층 패턴으로 된 게이트 전극(3)을 형성하고, 상기 게이트 전극(3) 양측의 반도체 기판(1)에 저농도 불순물(4)을 이온 주입하여 LDD 영역(5)을 형성한 상태를 도시한 단면도이다.
제1b도는 상기 제1a도의 공정후, 전체적으로 산화막 등의 절연층(6)을 형성한 단면도이다.
제1c도는 상기 절연층(6)을 전면 이방성 식각하여 게이트 전극(3)과 게이트 산화막(2)의 측벽에 절연층 스페이서(6')를 형성한 다음, 게이트 전극(3) 양측의 반도체 기판(1)에 고농도 불순물(7)을 이온 주입하여 LDD 영역(5)을 남기면서 소오스/드레인(8)을 형성한 단면도이다.
상기한 LDD 구조는 LDD 접합(Junction)을 이용하여 채널의 전계를 감소시킴으로 MOSFET 소자의 수명을 연장시키는데 사용되었다.
그러나, 반도체 소자가 고집적화됨에 따라 MOSFET의 채널 길이가 감소하면서 일반적으로 문턱 전압(Threshold Voltage) 등의 특성을 고려하여 채널의 불순물 농도가 증가한다.
또한, 채널 길이가 감소됨에 따라 접합의 깊이가 줄어들게 되고, LDD 접합의 깊이도 감소됨으로써 LDD 접합에 의해서 채널 전계는 적게 감소되고, 핫 캐리어 발생을 억제하는 효과가 없어지게 되어 소자의 신뢰성이 떨어지는 문제점이 있다.
따라서, 본 발명은 서브 마이크론(sub-μ) 이하의 작은 채널 길이를 갖는 MOSFET의 LDD 영역에 다른 타입의 저농도 불순물을 얕게 주입시켜 얕은 접합을 형성하여 LDD 영역의 유효 불순물 농도를 농도를 감소시켜 핫 캐리어 발생을 억제하여 소자 동작의 신뢰성을 향상시킬 수 있는 MOSFET 및 그 제조방법을 제공하는데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 2d도는 본 발명의 실시예에 의해 nMOSFET를 제조하는 단계를 도시한 단면도이다.
제2a도는 상기 제1a도와 같은 방법으로 P형 반도체 기판(1)의 상부에 게이트 산화막(2)과 폴리실리콘층 패턴으로 된 게이트 전극(3)을 형성한 다음, n형 저농도 불순물(4)을 주입하여 게이트 전극(3) 양측의 P형 반도체 기판(1)에 LDD 영역(5)을 형성한 상태의 단면도이다.
제2b도는 상기 게이트 전극(3)과 반도체 기판(1)을 열산화(Thermal Oxidation)시켜 산화막(11)을 형성하고, 상기 반도체 기판(1)상의 산화막(11)을 제거하여 게이트 전극(3)의 표면에만 산화막(11)이 남도록 한후, 전체 구조 상부에 폴리실리콘층을 증착하고, P형 불순물(15)인 붕소(Boron)를 폴리실리콘층에 이온주입시킨 상태의 단면도이다.
제2c도는 상기 폴리실리콘층을 전면 이방성 식각하여 상기 게이트 전극(3)을 덮고 있는 산화막(11)의 측벽에 P형 불순물이 도포된 폴리실리콘 스페이서(12')를 형성하고, 어닐링 공정을 실시하여 폴리실리콘 스페이서(12') 저부의 LDD 영역(5)에 P얕은 접합(13)을 형성한 단면도이다. 상기 P얕은 접합(13)이 깊이는 어닐링 시간과 온도에 의하여 조절할 수 있다.
제2d도는 n형 고농도 불순물(7) 반도체 기판(1)로 이온 주입하여 n+접합인 소오스/드레인 영역(8)을 형성한 단면도이다.
본 발명의 얕은 접합 형성방법은 상기한 nMOSFET 대신에 pMOSFET에도 적용할 수 있다. 즉 상기한 공정 방법으로 하되, n형 기판에 p형 LDD 영역을 형성하고, p형 LDD 영역에 n-얕은 접합을 형성하며, n+접합인 소오스/드레인 영역을 형성하면 된다.
상기한 본 발명은 전형적인 LDD 구조의 N접합내에 P얕은 접합이 형성되어 있다. P얕은 접합은 N접합내에 빌트-인(Built-in) 전압에 의한 공핍(Depletion) 영역을 가진다. 따라서, P-N 구조가 형성되어 부분적으로 기판 표면에 수직 방향의 전계가 형성되며 이에 따라 잔류(I)의 흐름은 제2d도와 같이 된다. 따라서 핫 캐리어 발생의 직접적인 원인인 채널내의 수평 전계는 감소하고 전계의 최대점이 기판 표면으로부터 깊은 곳에 존재한다.
핫 캐리어에 의한 소자 수명의 감소는 다음과 같다.
수평 전계에 의해서 가속된 전자의 일부가 실리콘 원자와 충돌하여 전자-홀(Hole)쌍을 만들면 이들중 일부가 기판 표면으로 확산(Diffusion)하여 게이트 산화막에 트랩핑(Trapping)되어 MOSFET의 전기적 특성을 변화시킨다. 따라서 핫 캐리어에 의한 소자 특성의 열화는 수평 전계의 크기 뿐아니라 최대 전계의 위치에 크게 의존한다.
본 발명은 수평 전계의 크기를 줄이고 최대 전계를 P얕은 접합 깊이 이하로 만들수 있기 때문에 소자수명을 일반적인 LDD 구조에 비해서 향상시킬 수 있다.
Claims (5)
- 반도체 기판 상부에 게이트 산화막과 게이트 전극이 형성되고, 게이트 전극 양측의 반도체 기판에 LDD 영역이 형성된 소오스/드레인 영역을 구비하는 모스펫트에 있어서, 상기 게이트 전극의 표면에 형성되어 있는 산화막과, 상기 산화막의 측벽에 형성되어 있는 폴리실리콘 스페이서와 상기 폴리실리콘 스페이서 하부의 LDD 영역내에 상기 LDD 영역과는 반대 도전형의 불순물로 형성되어 있는 얕은 접합을 구비하는 모스펫트.
- 반도체 기판 상부에 게이트 산화막과 게이트 전극을 형성하고, 기판과 다른 타입의 저농도 불순물을 주입하여 LDD 영역을 형성하는 공정과, 상기 게이트 전극에 산화막을 형성하는 공정과, 상기 구조의 전표면에 폴리실리콘층을 증착하고 LDD 영역과는 반대 도전형의 불순물을 폴리실리콘층에 이온 주입하는 공정과, 상기 폴리실리콘층을 전면 이방성 식각하여 산화막 측벽에 폴리실리콘 스페이서를 형성하는 공정과, 어닐링 공정을 실시하여 상기 폴리실리콘 스페이서에 도프된 불순물을 하부의 LDD 영역으로 확산시켜 얕은 접합을 형성하는 공정과, 상기 LDD 영역과 동일 타입의 고농도 불순물을 반도체 기판에 이온 주입하여 소오스/드레인 영역을 형성하는 공정을 포함하는 모스펫트 제조방법.
- 제2항에 있어서, 상기 모스펫트가 nMOSFET일 때 얕은 접합은 얕은 P-접합으로 형성하는 것을 특징으로 하는 모스펫트 제조방법.
- 제2항에 있어서, 상기 모스펫트가 P형 MOSFET일 때 얕은 접합은 얕은 n-접합으로 형성하는 것을 특징으로 하는 모스펫트 제조방법.
- 제2항에 있어서, 상기 얕은 접합의 깊이는 어닐링 공정의 시간과 온도에 의해 조절하는 것을 특징으로 하는 모스펫트 제조방법.
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