JP2537649B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JP2537649B2 JP2537649B2 JP62325698A JP32569887A JP2537649B2 JP 2537649 B2 JP2537649 B2 JP 2537649B2 JP 62325698 A JP62325698 A JP 62325698A JP 32569887 A JP32569887 A JP 32569887A JP 2537649 B2 JP2537649 B2 JP 2537649B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特にMOS型半導体装置の構造お
よび製造方法に関するものである。
よび製造方法に関するものである。
近年、半導体装置はますます微細化、高集積化されて
きている。MOS型トランジスタも同様で、その素子寸法
はサブミクロン領域まで微細化されてきている。しかし
電源電圧を一定のまま微細化を進めているため、ドレイ
ン近傍の電界が強くなり、この領域で発生するホットキ
ャリアのためMOS型トランジスタが劣化するという問題
が生じている。この問題を解決するためLDD（Lightly D
oped Drain）という構造が提案されているが、このLDD
をさらに改良した構造が次の文献１に掲載されている。
（C.−Y.Wei,J.M.Pimbley,Y.Nissan−Cohen,“Buried a
nd Graded/Buried LDD Structures for Improved Hot−
Electron Reliability",IEEE Electron Device Lett.,v
ol.EDL−7,pp380−382,1986）これを第５図を用いて説
明する。第５図において、501はＰ型半導体基板、502は
ゲート酸化膜、503はゲート電極、504は高濃度Ｎ型不純
物層によるソース領域およびドレイン領域、505は低濃
度Ｎ型不純物層によるソース領域およびドレイン領域50
6はサイドウォールである。505の低濃度Ｎ型不純物層に
よるソース領域およびドレイン領域はMOS型トランジス
タのチャンネルより深く、ゲート電極より内側へ張り出
している。この結果、チャンネルを流れる電流経路はド
レイン端で下方へ曲げられ、ホットキャリアの発生地点
も基板内部へ移るので、発生したホットキャリアがゲー
ト酸化膜とチャンネルの界面へ飛び込む数が減少し、ホ
ットキャリアによるMOS型トランジスタの劣化が少なく
なるということが知られていた。
きている。MOS型トランジスタも同様で、その素子寸法
はサブミクロン領域まで微細化されてきている。しかし
電源電圧を一定のまま微細化を進めているため、ドレイ
ン近傍の電界が強くなり、この領域で発生するホットキ
ャリアのためMOS型トランジスタが劣化するという問題
が生じている。この問題を解決するためLDD（Lightly D
oped Drain）という構造が提案されているが、このLDD
をさらに改良した構造が次の文献１に掲載されている。
（C.−Y.Wei,J.M.Pimbley,Y.Nissan−Cohen,“Buried a
nd Graded/Buried LDD Structures for Improved Hot−
Electron Reliability",IEEE Electron Device Lett.,v
ol.EDL−7,pp380−382,1986）これを第５図を用いて説
明する。第５図において、501はＰ型半導体基板、502は
ゲート酸化膜、503はゲート電極、504は高濃度Ｎ型不純
物層によるソース領域およびドレイン領域、505は低濃
度Ｎ型不純物層によるソース領域およびドレイン領域50
6はサイドウォールである。505の低濃度Ｎ型不純物層に
よるソース領域およびドレイン領域はMOS型トランジス
タのチャンネルより深く、ゲート電極より内側へ張り出
している。この結果、チャンネルを流れる電流経路はド
レイン端で下方へ曲げられ、ホットキャリアの発生地点
も基板内部へ移るので、発生したホットキャリアがゲー
ト酸化膜とチャンネルの界面へ飛び込む数が減少し、ホ
ットキャリアによるMOS型トランジスタの劣化が少なく
なるということが知られていた。
次に、従来のLDD型MOSトランジスタの製造方法を説明
する。まず第１導電型の半導体基板、ここではＰ型シリ
コン基板上に第１のシリコン酸化膜を形成する。その
後、Ｐ型シリコン基板と同一導電型の不純物ボロンをイ
オン注入する。このイオン注入はMOSトランジスタのス
レッショルド電圧を調整するものでチャンネルドープと
呼ばれ、普通ボロンのピーク一は前記Ｐ型シリコン基板
と前記シリコン酸化膜の界面付近となるようイオン注入
エネルギーを設定する。次に多結晶シリコン膜を前記シ
リコン酸化膜上に形成した後、写真触刻法により不要部
分を除去してゲート電極を形成する。その後このゲート
電極をマスクに前記Ｐ型シリコン基板と反対導電型の不
純物のリンを、注入エネルギー40Kev〜80Kev、ドーズ量
１×1013cm-2〜５×1013cm-2でイオン注入する。
する。まず第１導電型の半導体基板、ここではＰ型シリ
コン基板上に第１のシリコン酸化膜を形成する。その
後、Ｐ型シリコン基板と同一導電型の不純物ボロンをイ
オン注入する。このイオン注入はMOSトランジスタのス
レッショルド電圧を調整するものでチャンネルドープと
呼ばれ、普通ボロンのピーク一は前記Ｐ型シリコン基板
と前記シリコン酸化膜の界面付近となるようイオン注入
エネルギーを設定する。次に多結晶シリコン膜を前記シ
リコン酸化膜上に形成した後、写真触刻法により不要部
分を除去してゲート電極を形成する。その後このゲート
電極をマスクに前記Ｐ型シリコン基板と反対導電型の不
純物のリンを、注入エネルギー40Kev〜80Kev、ドーズ量
１×1013cm-2〜５×1013cm-2でイオン注入する。
次に前記Ｐ型シリコン基板および前記ゲート電極上に
第２のシリコン酸化膜を形成後、等方性イオンエッチン
グを行うことにより前記ゲート電極に第２のシリコン酸
化膜によるサイドウォールを形成する。
第２のシリコン酸化膜を形成後、等方性イオンエッチン
グを行うことにより前記ゲート電極に第２のシリコン酸
化膜によるサイドウォールを形成する。
次に前記ゲート電極および前記サイドウォールをマス
クに前記Ｐ型シリコン基板と反対導電型の不純物のヒ素
を、注入エネルギー60Kev〜100Kev、ドーズ量１×1015c
m-2〜１×1016cm-2でイオン注入する。
クに前記Ｐ型シリコン基板と反対導電型の不純物のヒ素
を、注入エネルギー60Kev〜100Kev、ドーズ量１×1015c
m-2〜１×1016cm-2でイオン注入する。
しかし、前述の従来技術ではソース領域およびドレイ
ン領域が深くなるため、MOS型トランジスタがパンチス
ルーしやすくMOS型トランジスタの微細化がむずかしい
という欠点を有しており、またMOS型トランジスタのス
レッショルド電圧を合わせ込むため第６図のようにＰ型
不純物606をＰ型シリコン基板601の表面付近に導入する
と、表面付近でアバランシェ現象が起こりやすくなりホ
ットキャリアによるMOS型トランジスタの劣化がかえっ
て大きくなるという欠点も有していた。
ン領域が深くなるため、MOS型トランジスタがパンチス
ルーしやすくMOS型トランジスタの微細化がむずかしい
という欠点を有しており、またMOS型トランジスタのス
レッショルド電圧を合わせ込むため第６図のようにＰ型
不純物606をＰ型シリコン基板601の表面付近に導入する
と、表面付近でアバランシェ現象が起こりやすくなりホ
ットキャリアによるMOS型トランジスタの劣化がかえっ
て大きくなるという欠点も有していた。
そこで本発明は、このような問題点を解決するもの
で、その目的とするところは微細化してもパンチスルー
しにくく、ホットキャリアによる特性劣化の少ないMOS
型トランジスタを提供するところにある。
で、その目的とするところは微細化してもパンチスルー
しにくく、ホットキャリアによる特性劣化の少ないMOS
型トランジスタを提供するところにある。
本発明の半導体装置は、第１導電型の半導体基板上に
設けられた第１の絶縁膜と、前記第１の絶縁膜上に設け
られたゲート電極と、前記半導体基板に帯状に設けられ
た第１導電型の不純物を有する前記半導体基板より不純
物濃度が高い第１の領域と、前記ゲート電極の両側の半
導体基板に設けられた前記第１導電型と反対導電型の第
２導電型の不純物を有する第１のソース領域およびドレ
イン領域と、前記ゲート電極の両側に設けられたサイド
ウォールと、前記サイドウォールの両側の半導体基板に
設けられ、かつ前記第１のソース領域およびドレイン領
域よりも深さの浅い第２導電型の不純物を有する第２の
ソース領域およびドレイン領域と、からなる半導体装置
であって、前記第１のソース領域およびドレイン領域が
前記ゲート電極下方でチャネル領域側に張り出し、前記
第１の領域の不純物濃度のピークの深さが前記第１のソ
ース領域及びドレイン領域の不純物濃度のピークの深さ
よりも深く、かつ前記第１の領域と前記第１のソース領
域及びドレイン領域とが一部重なるように形成されてい
ることを特徴とする。
設けられた第１の絶縁膜と、前記第１の絶縁膜上に設け
られたゲート電極と、前記半導体基板に帯状に設けられ
た第１導電型の不純物を有する前記半導体基板より不純
物濃度が高い第１の領域と、前記ゲート電極の両側の半
導体基板に設けられた前記第１導電型と反対導電型の第
２導電型の不純物を有する第１のソース領域およびドレ
イン領域と、前記ゲート電極の両側に設けられたサイド
ウォールと、前記サイドウォールの両側の半導体基板に
設けられ、かつ前記第１のソース領域およびドレイン領
域よりも深さの浅い第２導電型の不純物を有する第２の
ソース領域およびドレイン領域と、からなる半導体装置
であって、前記第１のソース領域およびドレイン領域が
前記ゲート電極下方でチャネル領域側に張り出し、前記
第１の領域の不純物濃度のピークの深さが前記第１のソ
ース領域及びドレイン領域の不純物濃度のピークの深さ
よりも深く、かつ前記第１の領域と前記第１のソース領
域及びドレイン領域とが一部重なるように形成されてい
ることを特徴とする。
また、本発明の半導体装置の製造方法は、ａ）表面に
第１の絶縁膜を有する第１導電型の半導体基板中に前記
第１導電型の第１の不純物をイオン注入することにより
第１の領域を形成する工程と、 ｂ）前記第１の絶縁膜上にMOS型トランジスタのゲート
電極を形成する工程と、 ｃ）前記ゲート電極をマスクとして前記第１導電型と反
対導電型の第２導電型の第２の不純物を前記半導体基板
中にイオン注入することにより、第１のソース領域およ
びドレイン領域を形成する工程と、 ｄ）前記ゲート電極側壁にサイドウォールを形成する工
程と、 ｅ）前記ゲート電極と前記サイドウォールとをマスクと
して前記第２導電型の第３の不純物を前記半導体基板中
にイオン注入することにより、前記第１のソース領域お
よびドレイン領域よりも深さの浅い第２のソース領域お
よびドレイン領域を形成する工程と、 ｆ）前記第１のソース領域およびドレイン領域と前記第
２のソース領域およびドレイン領域とを活性化する工程
と、を有し、 前記ｃ）工程では、前記第２の不純物が、前記第１のソ
ースおよびドレイン領域の不純物濃度のピークの深さ
が、前記第１の領域の不純物濃度のピークの深さよりも
浅くなり、かつ前記第１のソースおよびドレイン領域と
前記第１の領域とが一部重なるようにイオン注入される
ことを特徴とする。
第１の絶縁膜を有する第１導電型の半導体基板中に前記
第１導電型の第１の不純物をイオン注入することにより
第１の領域を形成する工程と、 ｂ）前記第１の絶縁膜上にMOS型トランジスタのゲート
電極を形成する工程と、 ｃ）前記ゲート電極をマスクとして前記第１導電型と反
対導電型の第２導電型の第２の不純物を前記半導体基板
中にイオン注入することにより、第１のソース領域およ
びドレイン領域を形成する工程と、 ｄ）前記ゲート電極側壁にサイドウォールを形成する工
程と、 ｅ）前記ゲート電極と前記サイドウォールとをマスクと
して前記第２導電型の第３の不純物を前記半導体基板中
にイオン注入することにより、前記第１のソース領域お
よびドレイン領域よりも深さの浅い第２のソース領域お
よびドレイン領域を形成する工程と、 ｆ）前記第１のソース領域およびドレイン領域と前記第
２のソース領域およびドレイン領域とを活性化する工程
と、を有し、 前記ｃ）工程では、前記第２の不純物が、前記第１のソ
ースおよびドレイン領域の不純物濃度のピークの深さ
が、前記第１の領域の不純物濃度のピークの深さよりも
浅くなり、かつ前記第１のソースおよびドレイン領域と
前記第１の領域とが一部重なるようにイオン注入される
ことを特徴とする。
本発明による実施例を第１図を用いて詳しく説明す
る。なお第１図（ｆ）は本発明によるMOS型トランジス
タの最終工程断面図であるが、101はＰ型シリコン基
板、102はシリコン酸化膜、103はシリコン基板より高濃
度のＰ型不純物層、104はゲート電極、105は低濃度Ｎ型
不純物層、106はシリコン酸化膜によるサイドウォー
ル、107は高濃度Ｎ型不純物層である。まず第１図
（ａ）のようにＰ型シリコン基板101上に熱酸化法によ
り200Åのゲート酸化膜102を形成する。次に第１図
（ｂ）のようにＰ型不純物、たとえばボロンを１×1012
cm-2〜１×1014cm-2のドーズ量、60Kev〜300Kevの加速
電圧でイオン注入することにより0.3〜0.4μｍぐらいの
深さにピークがくるように高濃度Ｐ型不純物層103を形
成する。次に第１図（ｃ）のようにCVD法により多結晶
シリコン膜を500Å形成後、写真触刻法により不要部分
を除去しゲート電極104を形成する。次に第１図（ｄ）
のようにゲート電極104をマスクにＮ型不純物たとえば
リンを１×1012cm-2〜１×1015cm-2のドーズ量で60Kev
〜150Kevの加速電圧でイオン注入することによりソー
ス、ドレイン領域の低濃度Ｎ型不純物層105を形成す
る。次に第１図（ｅ）のようにCVD法によりシリコン酸
化膜を6000Å形成後、反応性イオンエッチングを行なう
ことによりシリコン酸化膜によるサイドウォール106を
形成する。次に第１図（ｆ）のようにゲート電極104、
サイドウォール106をマスクにＮ型不純物、たとえばヒ
素を１×1016cm-2のドーズ量で60Kevの加速電圧でイオ
ン注入することによりソース、ドレイン領域の高濃度Ｎ
型不純物層107を形成する。最後にイオン注入層の活性
化を行なうため800℃〜1100℃の熱処理を行なう。この
ようにして形成されたMOS型トランジスタでは、チャン
ネルを流れる電流経路はドレイン端で下方へ曲げられ、
ホットキャリアの発生地点も基板内部へ移るので、発生
したホットキャリアがゲート酸化膜とチャンネルの界面
へ飛び込む数が減少し、ホットキャリアによるMOS型ト
ランジスタの劣化が少ない。
る。なお第１図（ｆ）は本発明によるMOS型トランジス
タの最終工程断面図であるが、101はＰ型シリコン基
板、102はシリコン酸化膜、103はシリコン基板より高濃
度のＰ型不純物層、104はゲート電極、105は低濃度Ｎ型
不純物層、106はシリコン酸化膜によるサイドウォー
ル、107は高濃度Ｎ型不純物層である。まず第１図
（ａ）のようにＰ型シリコン基板101上に熱酸化法によ
り200Åのゲート酸化膜102を形成する。次に第１図
（ｂ）のようにＰ型不純物、たとえばボロンを１×1012
cm-2〜１×1014cm-2のドーズ量、60Kev〜300Kevの加速
電圧でイオン注入することにより0.3〜0.4μｍぐらいの
深さにピークがくるように高濃度Ｐ型不純物層103を形
成する。次に第１図（ｃ）のようにCVD法により多結晶
シリコン膜を500Å形成後、写真触刻法により不要部分
を除去しゲート電極104を形成する。次に第１図（ｄ）
のようにゲート電極104をマスクにＮ型不純物たとえば
リンを１×1012cm-2〜１×1015cm-2のドーズ量で60Kev
〜150Kevの加速電圧でイオン注入することによりソー
ス、ドレイン領域の低濃度Ｎ型不純物層105を形成す
る。次に第１図（ｅ）のようにCVD法によりシリコン酸
化膜を6000Å形成後、反応性イオンエッチングを行なう
ことによりシリコン酸化膜によるサイドウォール106を
形成する。次に第１図（ｆ）のようにゲート電極104、
サイドウォール106をマスクにＮ型不純物、たとえばヒ
素を１×1016cm-2のドーズ量で60Kevの加速電圧でイオ
ン注入することによりソース、ドレイン領域の高濃度Ｎ
型不純物層107を形成する。最後にイオン注入層の活性
化を行なうため800℃〜1100℃の熱処理を行なう。この
ようにして形成されたMOS型トランジスタでは、チャン
ネルを流れる電流経路はドレイン端で下方へ曲げられ、
ホットキャリアの発生地点も基板内部へ移るので、発生
したホットキャリアがゲート酸化膜とチャンネルの界面
へ飛び込む数が減少し、ホットキャリアによるMOS型ト
ランジスタの劣化が少ない。
また、ソース領域およびドレイン領域は深くなっては
いるが、それより深い部分に第１図（ｆ）の高濃度Ｐ型
不純物層103が存在するために空乏層ののびが おさえられパンチスルーしにくく、MOS型トランジスタ
を微細化できる。さらに、MOS型トランジスタのスレッ
ショルド電圧を合わせ込むため第１図（ｆ）の高濃度Ｐ
型不純物層103の濃度を増加してもＰ型シリコン基板表
面付近でのアバランシェ現象はおこりにくく、ホットキ
ャリアによるMOSトランジスタの劣化も小さい。
いるが、それより深い部分に第１図（ｆ）の高濃度Ｐ型
不純物層103が存在するために空乏層ののびが おさえられパンチスルーしにくく、MOS型トランジスタ
を微細化できる。さらに、MOS型トランジスタのスレッ
ショルド電圧を合わせ込むため第１図（ｆ）の高濃度Ｐ
型不純物層103の濃度を増加してもＰ型シリコン基板表
面付近でのアバランシェ現象はおこりにくく、ホットキ
ャリアによるMOSトランジスタの劣化も小さい。
ここでは実施例としてＰ型不純物としてボロンを、低
濃度Ｎ型不純物としてリンを、高濃度Ｎ型不純物として
ヒ素を使用したＮチャンネルLDDトランジスタをあげた
が、Ｐ型不純物としてはアルミニウム、ガリウム、イン
ジウムを用いてもよいし、ボロンとアルミニウムのよう
にこれらの不純物を組み合わせて導入してもよい。ま
た、低濃度Ｎ型不純物、高濃度Ｎ型不純物にはリン、ヒ
素の他にアンチモンを用いてもよいし、リンとヒ素のよ
うにこれらの不純物を組み合わせて導入してもよい。
濃度Ｎ型不純物としてリンを、高濃度Ｎ型不純物として
ヒ素を使用したＮチャンネルLDDトランジスタをあげた
が、Ｐ型不純物としてはアルミニウム、ガリウム、イン
ジウムを用いてもよいし、ボロンとアルミニウムのよう
にこれらの不純物を組み合わせて導入してもよい。ま
た、低濃度Ｎ型不純物、高濃度Ｎ型不純物にはリン、ヒ
素の他にアンチモンを用いてもよいし、リンとヒ素のよ
うにこれらの不純物を組み合わせて導入してもよい。
次に、本実施例および従来例によるMOSトランジスタ
のホットキャリアによるGm劣化の時間依存性のグラフを
第７図に示す。Ａは本実施例、Ｂは従来例のグラフであ
る。このグラフより本実施例によれば従来例と比べてホ
ットキャリアによるGm劣化が約1/5になることがわか
る。さらに本実施例は従来例と比べて約0.15μｍパンチ
スルーしにくく、微細化が可能なことがわかった。
のホットキャリアによるGm劣化の時間依存性のグラフを
第７図に示す。Ａは本実施例、Ｂは従来例のグラフであ
る。このグラフより本実施例によれば従来例と比べてホ
ットキャリアによるGm劣化が約1/5になることがわか
る。さらに本実施例は従来例と比べて約0.15μｍパンチ
スルーしにくく、微細化が可能なことがわかった。
本実施例ではLDD形トランジスタについて記述した
が、第２図のようなシングルドレイントランジスタでも
同様な結果が得られる。また第３図、第４図のようなＰ
チャンネルトランジスタに使用しても同様な結果が得ら
れることは言うまでもない。
が、第２図のようなシングルドレイントランジスタでも
同様な結果が得られる。また第３図、第４図のようなＰ
チャンネルトランジスタに使用しても同様な結果が得ら
れることは言うまでもない。
また、本実施例ではソース、ドレイン下部に高濃度不
純物層13が重なるように設けたが、これによりα線に対
する阻止効果が上がったが、103はゲート下のチャンネ
ル領域だけに存在していても良いのである。
純物層13が重なるように設けたが、これによりα線に対
する阻止効果が上がったが、103はゲート下のチャンネ
ル領域だけに存在していても良いのである。
本発明によればパンチスルー現象が起こりにくいため
MOSトランジスタがサブミクロン領域まで微細化でき、L
SIの高集積化、高速化が可能になるだけでなく、ホット
キャリアによる特性劣化が少なくなるため、LSIの信頼
性向上に大きな役割を果たす効果がある。
MOSトランジスタがサブミクロン領域まで微細化でき、L
SIの高集積化、高速化が可能になるだけでなく、ホット
キャリアによる特性劣化が少なくなるため、LSIの信頼
性向上に大きな役割を果たす効果がある。
また、本発明によればホットキャリアによる電子正孔
対の発生地点がゲート酸化膜から離れたシリコン基板中
にあるため、発生した電子ゲート酸化膜中に飛び込む確
立が低くなりGmの劣化が少なくなるといった効果を有す
る。
対の発生地点がゲート酸化膜から離れたシリコン基板中
にあるため、発生した電子ゲート酸化膜中に飛び込む確
立が低くなりGmの劣化が少なくなるといった効果を有す
る。
また、基板と同じ導電型の高濃度不純物層の不純物濃
度のピークの深さがLDD領域となるソース領域及びドレ
イン領域の不純物濃度のピークの深さよりも深く、かつ
高濃度不純物層とソース領域及びドレイン領域とが一部
重なるように形成されているので、ドレイン電圧を印加
したときの空乏層の開きが抑えられ、短チャネル効果を
抑制する効果も有する。
度のピークの深さがLDD領域となるソース領域及びドレ
イン領域の不純物濃度のピークの深さよりも深く、かつ
高濃度不純物層とソース領域及びドレイン領域とが一部
重なるように形成されているので、ドレイン電圧を印加
したときの空乏層の開きが抑えられ、短チャネル効果を
抑制する効果も有する。
第１図（ａ）〜（ｆ）は本発明の半導体装置の一実施例
を示す工程順断面図。第２図、第３図、第４図は本発明
の他の実施例を示す主要断面図。第５図、第６図は従来
の半導体装置を示す主要断面図、第７図はMOS型トラン
ジスタのホットキャリアによるGm劣化の時間依存性を示
す図であり、Ａは本発明の実施例を示し、Ｂは従来例を
示す。 なお、図において 101、201、501、601……Ｐ型シリコン基板 102、202、502、602……シリコン酸化膜 103、203、606……シリコン基板より高濃度のＰ型不純
物層 104、204、503、603……ゲート電極 105、505、605……低濃度Ｎ型不純物層 106、506、607……シリコン酸化膜 107、205、504、604……高濃度Ｎ型不純物層 301、401……Ｎ型シリコン基板 302、402……シリコン酸化膜 303、403……シリコン基板より高濃度ののＮ型不純物層 304、404……ゲート電極 305……低濃度Ｐ型不純物層 306……シリコン酸化膜 307、405……高濃度Ｐ型不純物層
を示す工程順断面図。第２図、第３図、第４図は本発明
の他の実施例を示す主要断面図。第５図、第６図は従来
の半導体装置を示す主要断面図、第７図はMOS型トラン
ジスタのホットキャリアによるGm劣化の時間依存性を示
す図であり、Ａは本発明の実施例を示し、Ｂは従来例を
示す。 なお、図において 101、201、501、601……Ｐ型シリコン基板 102、202、502、602……シリコン酸化膜 103、203、606……シリコン基板より高濃度のＰ型不純
物層 104、204、503、603……ゲート電極 105、505、605……低濃度Ｎ型不純物層 106、506、607……シリコン酸化膜 107、205、504、604……高濃度Ｎ型不純物層 301、401……Ｎ型シリコン基板 302、402……シリコン酸化膜 303、403……シリコン基板より高濃度ののＮ型不純物層 304、404……ゲート電極 305……低濃度Ｐ型不純物層 306……シリコン酸化膜 307、405……高濃度Ｐ型不純物層
Claims (2)
- 【請求項１】第１導電型の半導体基板上に設けられた第
１の絶縁膜と、前記第１の絶縁膜上に設けられたゲート
電極と、前記半導体基板に帯状に設けられた第１導電型
の不純物を有する前記半導体基板より不純物濃度が高い
第１の領域と、前記ゲート電極の両側の半導体基板に設
けられた前記第１導電型と反対導電型の第２導電型の不
純物を有する第１のソース領域およびドレイン領域と、
前記ゲート電極の両側に設けられたサイドウォールと、
前記サイドウォールの両側の半導体基板に設けられ、か
つ前記第１のソース領域およびドレイン領域よりも深さ
の浅い第２導電型の不純物を有する第２のソース領域お
よびドレイン領域と、からなる半導体装置であって、 前記第１のソース領域およびドレイン領域が前記ゲート
電極下方でチャネル領域側に張り出し、前記第１の領域
の不純物濃度のピークの深さが前記第１のソース領域及
びドレイン領域の不純物濃度のピークの深さよりも深
く、かつ前記第１の領域と前記第１のソース領域及びド
レイン領域とが一部重なるように形成されていることを
特徴とする半導体装置。 - 【請求項２】ａ）表面に第１の絶縁膜を有する第１導電
型の半導体基板中に前記第１導電型の第１の不純物をイ
オン注入することにより第１の領域を形成する工程と、 ｂ）前記第１の絶縁膜上にMOS型トランジスタのゲート
電極を形成する工程と、 ｃ）前記ゲート電極をマスクとして前記第１導電型と反
対導電型の第２導電型の第２の不純物を前記半導体基板
中にイオン注入することにより、第１のソース領域およ
びドレイン領域を形成する工程と、 ｄ）前記ゲート電極側壁にサイドウォールを形成する工
程と、 ｅ）前記ゲート電極と前記サイドウォールとをマスクと
して前記第２導電型の第３の不純物を前記半導体基板中
にイオン注入することにより、前記第１のソース領域お
よびドレイン領域よりも深さの浅い第２のソース領域お
よびドレイン領域を形成する工程と、 ｆ）前記第１のソース領域およびドレイン領域と前記第
２のソース領域およびドレイン領域とを活性化する工程
と、を有し、 前記ｃ）工程では、前記第２の不純物が、前記第１のソ
ースおよびドレイン領域の不純物濃度のピークの深さ
が、前記第１の領域の不純物濃度のピークの深さよりも
浅くなり、かつ前記第１のソースおよびドレイン領域と
前記第１の領域とが一部重なるようにイオン注入される
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325698A JP2537649B2 (ja) | 1987-05-19 | 1987-12-23 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12170287 | 1987-05-19 | ||
| JP62-121702 | 1987-05-19 | ||
| JP62325698A JP2537649B2 (ja) | 1987-05-19 | 1987-12-23 | 半導体装置及び半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7232710A Division JP2591518B2 (ja) | 1995-09-11 | 1995-09-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453461A JPS6453461A (en) | 1989-03-01 |
| JP2537649B2 true JP2537649B2 (ja) | 1996-09-25 |
Family
ID=26458996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325698A Expired - Lifetime JP2537649B2 (ja) | 1987-05-19 | 1987-12-23 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2537649B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330370A (ja) * | 1989-06-27 | 1991-02-08 | Sony Corp | Ｍｉｓ型半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638499B2 (ja) * | 1985-06-26 | 1994-05-18 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JPS6223168A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | 半導体装置 |
| JPS6266678A (ja) * | 1985-09-19 | 1987-03-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63263767A (ja) * | 1987-04-22 | 1988-10-31 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-12-23 JP JP62325698A patent/JP2537649B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453461A (en) | 1989-03-01 |
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