JPH04259258A - Ｍｉｓ電界効果形半導体装置の製造方法 - Google Patents
Ｍｉｓ電界効果形半導体装置の製造方法Info
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- JPH04259258A JPH04259258A JP3021061A JP2106191A JPH04259258A JP H04259258 A JPH04259258 A JP H04259258A JP 3021061 A JP3021061 A JP 3021061A JP 2106191 A JP2106191 A JP 2106191A JP H04259258 A JPH04259258 A JP H04259258A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するＭＩＳ電
界効果形半導体装置の製造方法に関する。
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するＭＩＳ電
界効果形半導体装置の製造方法に関する。
【０００２】
【従来技術】ＭＩＳ電界効果形半導体装置より構成され
る集積回路は、バイポーラ素子により構成される集積回
路に比較して高度に集積化することが可能である。この
ため、ＭＩＳ電界効果形半導体装置が広く電子回路に利
用されている。
る集積回路は、バイポーラ素子により構成される集積回
路に比較して高度に集積化することが可能である。この
ため、ＭＩＳ電界効果形半導体装置が広く電子回路に利
用されている。
【０００３】しかしながら、このようなＭＩＳ電界効果
形半導体装置の微細化を進めていくと、ドレイン近傍に
電界が集中するために、電界が集中した部分にホットキ
ャリアが多数形成され、このホットキャリアがゲート絶
縁膜に捕獲されてしまう。このため、ドレイン領域およ
びチャネル領域の電気伝導度が変化して、ドレイン電流
の低下したり、スレッショルド（Ｔｈｒｅｓｈｏｌｄ
）電圧のシフトする等ＭＩＳ電界効果形半導体装置の電
気特性の低下が発生してしまう。
形半導体装置の微細化を進めていくと、ドレイン近傍に
電界が集中するために、電界が集中した部分にホットキ
ャリアが多数形成され、このホットキャリアがゲート絶
縁膜に捕獲されてしまう。このため、ドレイン領域およ
びチャネル領域の電気伝導度が変化して、ドレイン電流
の低下したり、スレッショルド（Ｔｈｒｅｓｈｏｌｄ
）電圧のシフトする等ＭＩＳ電界効果形半導体装置の電
気特性の低下が発生してしまう。
【０００４】上記のごとき欠点を解決するために、ＬＤ
Ｄ構造のＭＩＳ電界効果形半導体装置が提案されてきた
。この半導体装置は、ドレイン近傍における電界集中を
緩和するために、ソースおよびドレイン領域のチャネル
領域に接する部分にソースおよびドレイン領域よりも低
濃度の不純物領域を設けたものである。
Ｄ構造のＭＩＳ電界効果形半導体装置が提案されてきた
。この半導体装置は、ドレイン近傍における電界集中を
緩和するために、ソースおよびドレイン領域のチャネル
領域に接する部分にソースおよびドレイン領域よりも低
濃度の不純物領域を設けたものである。
【０００５】しかし、更に微細化を進め、ソース領域と
ドレイン領域との間の実質的な距離（実効チャネル長）
が狭くなってくると、ショートチャネル効果が発生した
り、やパンチスルー等が起きるなどの問題が発生してく
る。
ドレイン領域との間の実質的な距離（実効チャネル長）
が狭くなってくると、ショートチャネル効果が発生した
り、やパンチスルー等が起きるなどの問題が発生してく
る。
【０００６】これらの欠点を改善するために、図８に示
したような埋め込みゲート型の半導体装置が従来提案さ
れていた。（例えば、「１９８８ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ ＥｌｅｃｔｒｏｎＤｅｖａｉｃｅｓ Ｍｅｅ
ｔｉｎｇ ［ＩＥＭＤ８８］」 予稿集ｐｐ．２２６
−２２９等を参照）なお、図８は従来の埋め込みゲート
型のＭＩＳ電界効果形半導体装置の断面構造図である。
したような埋め込みゲート型の半導体装置が従来提案さ
れていた。（例えば、「１９８８ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ ＥｌｅｃｔｒｏｎＤｅｖａｉｃｅｓ Ｍｅｅ
ｔｉｎｇ ［ＩＥＭＤ８８］」 予稿集ｐｐ．２２６
−２２９等を参照）なお、図８は従来の埋め込みゲート
型のＭＩＳ電界効果形半導体装置の断面構造図である。
【０００７】図８において、８００はＰ形半導体基板で
あり、８０２，８０４は電界を緩和するためのＮ−形半
導体領域であり、８０６はドレイン領域を構成している
Ｎ＋形半導体領域であり、８０８はソース領域を構成し
ているＮ＋形半導体領域である。そして、８１０はスレ
ッショルド電圧をコントロールするためにＰ形不純物を
拡散して形成したチャネル領域を構成しているＰ＋形半
導体領域であり、８１２はゲート絶縁膜であり、８１４
はゲート電極である。
あり、８０２，８０４は電界を緩和するためのＮ−形半
導体領域であり、８０６はドレイン領域を構成している
Ｎ＋形半導体領域であり、８０８はソース領域を構成し
ているＮ＋形半導体領域である。そして、８１０はスレ
ッショルド電圧をコントロールするためにＰ形不純物を
拡散して形成したチャネル領域を構成しているＰ＋形半
導体領域であり、８１２はゲート絶縁膜であり、８１４
はゲート電極である。
【０００８】次に、図９〜図１３に基づいて一般的な製
造方法を説明する。なお、図９〜図１３は、夫々従来の
半導体装置の製造方法による各製造工程における半導体
装置の断面図である。
造方法を説明する。なお、図９〜図１３は、夫々従来の
半導体装置の製造方法による各製造工程における半導体
装置の断面図である。
【０００９】１−ａ） 図９に示すように、Ｐ形半導
体基板８００に、Ｎ形不純物をイオン注入し、さらに熱
拡散を行ってＮ−形半導体領域４００を形成する。その
後、凹部を形成するために、例えばＰ形半導体基板８０
０の表面を酸化するなどしてマスク４０１を形成する。
体基板８００に、Ｎ形不純物をイオン注入し、さらに熱
拡散を行ってＮ−形半導体領域４００を形成する。その
後、凹部を形成するために、例えばＰ形半導体基板８０
０の表面を酸化するなどしてマスク４０１を形成する。
【００１０】１−ｂ） 図１０に示すように、異方性
エッチングを用いて、Ｐ形半導体基板８００に凹部を形
成し、Ｎ−形半導体領域４００を分割してＮ− 形半導
体領域８０２，８０４を形成する。そして、マスク４０
１を取り除く。
エッチングを用いて、Ｐ形半導体基板８００に凹部を形
成し、Ｎ−形半導体領域４００を分割してＮ− 形半導
体領域８０２，８０４を形成する。そして、マスク４０
１を取り除く。
【００１１】１−ｃ） 図１１に示すように、Ｐ形半
導体基板８００の表面を酸化して、ゲート絶縁膜８１２
を形成する。 そして、Ｐ形半導体基板８００内のチャネルを形成する
領域に、Ｐ形不純物をイオン注入して熱拡散させてＰ＋
形半導体領域８１０を形成する。
導体基板８００の表面を酸化して、ゲート絶縁膜８１２
を形成する。 そして、Ｐ形半導体基板８００内のチャネルを形成する
領域に、Ｐ形不純物をイオン注入して熱拡散させてＰ＋
形半導体領域８１０を形成する。
【００１２】１−ｄ） 図１２に示すように、ゲート
絶縁膜８１２上に、例えばＣＶＤ法を用いて多結晶シリ
コンよりなるゲート電極８１４を形成する。
絶縁膜８１２上に、例えばＣＶＤ法を用いて多結晶シリ
コンよりなるゲート電極８１４を形成する。
【００１３】１−ｅ） 図１３に示すように、ゲート
電極８１４をマスクとして、Ｎ−形半導体領域８０２，
８０４中に、Ｎ形不純物をイオン注入し、さらに熱拡散
を行ってＮ＋形半導体領域８０６，８０８を形成する。
電極８１４をマスクとして、Ｎ−形半導体領域８０２，
８０４中に、Ｎ形不純物をイオン注入し、さらに熱拡散
を行ってＮ＋形半導体領域８０６，８０８を形成する。
【００１４】
【発明が解決しようとする課題】しかしながら、上記の
ごとき従来の製造方法にあっては、ゲート電極８１４を
マスクとしてＮ＋形半導体領域を形成していたために、
ゲート電極８１４の位置がずれたりした場合、半導体装
置の電気特性の劣化が発生してしまうという問題点があ
った。
ごとき従来の製造方法にあっては、ゲート電極８１４を
マスクとしてＮ＋形半導体領域を形成していたために、
ゲート電極８１４の位置がずれたりした場合、半導体装
置の電気特性の劣化が発生してしまうという問題点があ
った。
【００１５】つまり、ゲート電極８１４が正規の位置よ
り左側（ソース側）にずれてしまった場合、ソース側の
Ｎ−形半導体領域８０４の長さが長くなり、ドレイン側
のＮ−形半導体領域８０２の長さが短くなってしまう。 すると、ソース側では、Ｎ−形半導体領域８０４の抵抗
成分が増大して、相互コンダクタンスが減少してしまう
。
り左側（ソース側）にずれてしまった場合、ソース側の
Ｎ−形半導体領域８０４の長さが長くなり、ドレイン側
のＮ−形半導体領域８０２の長さが短くなってしまう。 すると、ソース側では、Ｎ−形半導体領域８０４の抵抗
成分が増大して、相互コンダクタンスが減少してしまう
。
【００１６】さらに、ドレイン側では、Ｐ＋形半導体領
域８１０およびＮ−形半導体領域８０２に印加される電
界が大きくなって、ホットキャリアが多数形成され、ド
レイン電流が減少してしまうなどといった問題点が発生
する。
域８１０およびＮ−形半導体領域８０２に印加される電
界が大きくなって、ホットキャリアが多数形成され、ド
レイン電流が減少してしまうなどといった問題点が発生
する。
【００１７】この発明は、上記の問題点に鑑みてなされ
たもので、半導体基板に形成した凹部の底面に電界を緩
和するための低濃度不純物領域とチャネル領域とを自己
整合的に形成することによって、マスク合わせ誤差等の
製造プロセス上の精度に依存しないＭＩＳ電界効果形半
導体装置の電気的特性とすることができるＭＩＳ電界効
果形半導体装置の製造方法を提供することを目的として
いる。
たもので、半導体基板に形成した凹部の底面に電界を緩
和するための低濃度不純物領域とチャネル領域とを自己
整合的に形成することによって、マスク合わせ誤差等の
製造プロセス上の精度に依存しないＭＩＳ電界効果形半
導体装置の電気的特性とすることができるＭＩＳ電界効
果形半導体装置の製造方法を提供することを目的として
いる。
【００１８】
【問題を解決するための手段】この発明は、上記の如き
目的を達成するためになされたもので、第１導電形の半
導体基板に第２導電形の第１不純物をドーピングして低
濃度不純物領域を形成する工程と、高濃度不純物領域に
低濃度不純物領域よりも浅く、第２導電形の第１不純物
をドーピングして高濃度不純物領域を形成する工程と、
低濃度不純物領域に低濃度不純物領域よりも浅く、且つ
高濃度不純物領域よりも深い凹部を形成する工程と、低
濃度および高濃度不純物領域の上にマスク材を形成し、
異方性エッチングを用いてマスク材をエッチングして凹
部の底部の一部および側壁部にサイドウォールを形成す
る工程と、該サイドウォールをマスクとして凹部の底部
の低濃度不純物領域に第１導電形の第２不純物をドーピ
ングしてチャネル領域を形成する工程と、サイドウォー
ルを除去した後、凹部の側壁部および底部の低濃度およ
び高濃度不純物領域の表面にゲート絶縁膜を形成し、該
ゲート絶縁膜の表面にゲート電極を形成する工程とを含
むＭＩＳ電界効果形半導体装置の製造方法とする。
目的を達成するためになされたもので、第１導電形の半
導体基板に第２導電形の第１不純物をドーピングして低
濃度不純物領域を形成する工程と、高濃度不純物領域に
低濃度不純物領域よりも浅く、第２導電形の第１不純物
をドーピングして高濃度不純物領域を形成する工程と、
低濃度不純物領域に低濃度不純物領域よりも浅く、且つ
高濃度不純物領域よりも深い凹部を形成する工程と、低
濃度および高濃度不純物領域の上にマスク材を形成し、
異方性エッチングを用いてマスク材をエッチングして凹
部の底部の一部および側壁部にサイドウォールを形成す
る工程と、該サイドウォールをマスクとして凹部の底部
の低濃度不純物領域に第１導電形の第２不純物をドーピ
ングしてチャネル領域を形成する工程と、サイドウォー
ルを除去した後、凹部の側壁部および底部の低濃度およ
び高濃度不純物領域の表面にゲート絶縁膜を形成し、該
ゲート絶縁膜の表面にゲート電極を形成する工程とを含
むＭＩＳ電界効果形半導体装置の製造方法とする。
【００１９】
【作用】この発明では、半導体基板に形成した凹部の側
壁面に形成したサイドウォールをマスクとして、該凹部
の底面に低濃度不純物領域とチャネル領域を自己整合的
に形成されるようにした。このため、高濃度不純物領域
からチャネル領域までの低濃度不純物領域の最短距離は
、サイドウォールの厚さにより容易に制御することがで
き、製造したＭＩＳ電界効果形半導体装置の電気特性を
最適化することができる。
壁面に形成したサイドウォールをマスクとして、該凹部
の底面に低濃度不純物領域とチャネル領域を自己整合的
に形成されるようにした。このため、高濃度不純物領域
からチャネル領域までの低濃度不純物領域の最短距離は
、サイドウォールの厚さにより容易に制御することがで
き、製造したＭＩＳ電界効果形半導体装置の電気特性を
最適化することができる。
【００２０】
【実施例】以下、この発明を実施例に基づいて説明する
。図１は、この発明の一実施例を示す図であり、この発
明に基づく製造方法を用いて製造した半導体装置の位置
断面図を示している。また、図２〜図７は、この発明の
製造工程を説明するための断面構造図である。
。図１は、この発明の一実施例を示す図であり、この発
明に基づく製造方法を用いて製造した半導体装置の位置
断面図を示している。また、図２〜図７は、この発明の
製造工程を説明するための断面構造図である。
【００２１】まず、基づいてこの発明により製造される
半導体装置の構造を説明する。図１において、１００は
Ｐ形半導体基板であり、この実施例においては、請求項
１に記載した第１導電形に相当しているのがＰ形であり
、第２導電形に相当しているのがＮ形である。
半導体装置の構造を説明する。図１において、１００は
Ｐ形半導体基板であり、この実施例においては、請求項
１に記載した第１導電形に相当しているのがＰ形であり
、第２導電形に相当しているのがＮ形である。
【００２２】そして、１１０は請求項１に記載したチャ
ネル領域に相当するＰ＋形半導体領域であり、１０２，
１０４は請求項１に記載した低濃度不純物領域に相当す
るＮ−形半導体領域であり、１０６，１０８は請求項１
に記載した高濃度不純物領域に相当するＮ＋形半導体領
域である。
ネル領域に相当するＰ＋形半導体領域であり、１０２，
１０４は請求項１に記載した低濃度不純物領域に相当す
るＮ−形半導体領域であり、１０６，１０８は請求項１
に記載した高濃度不純物領域に相当するＮ＋形半導体領
域である。
【００２３】なお、Ｎ＋形半導体領域１０６がドレイン
領域を構成しており、Ｎ＋形半導体領域１０８がソース
領域を構成している。そして、Ｎ−形半導体領域１０２
，１０４は、それぞれＮ＋形半導体領域１０６，１０８
に電界が集中するのを緩和するための電界緩和領域を構
成しており、図１はＬＤＤ構造のＭＩＳ電界効果形半導
体装置の断面構造を示している。
領域を構成しており、Ｎ＋形半導体領域１０８がソース
領域を構成している。そして、Ｎ−形半導体領域１０２
，１０４は、それぞれＮ＋形半導体領域１０６，１０８
に電界が集中するのを緩和するための電界緩和領域を構
成しており、図１はＬＤＤ構造のＭＩＳ電界効果形半導
体装置の断面構造を示している。
【００２４】次に、図２〜図７に基づいて製造方法を工
程順に説明する。 ２−ａ） 図２に示すように、Ｐ形半導体基板１００
表面をイオン打ち込みから保護するために、Ｐ形半導体
基板１００表面を薄く（約 ５００オンク゛ストローム
）酸化して保護膜１４２を形成する。この保護膜１４２
を介してＰ形半導体基板１００の中に、請求項１に記載
した第１不純物に相当する例えばリン等のＮ形不純物イ
オンを打ち込み、低濃度のＮ形不純物領域１４４を形成
する。
程順に説明する。 ２−ａ） 図２に示すように、Ｐ形半導体基板１００
表面をイオン打ち込みから保護するために、Ｐ形半導体
基板１００表面を薄く（約 ５００オンク゛ストローム
）酸化して保護膜１４２を形成する。この保護膜１４２
を介してＰ形半導体基板１００の中に、請求項１に記載
した第１不純物に相当する例えばリン等のＮ形不純物イ
オンを打ち込み、低濃度のＮ形不純物領域１４４を形成
する。
【００２５】２−ｂ） 図３に示すように、保護膜１
４２を介して低濃度のＮ形不純物領域１４４の中に、請
求項１に記載した第１不純物に相当する例えば砒素等の
Ｎ形不純物イオンを低濃度不純物領域１４４より浅く打
ち込み、高濃度のＮ形不純物領域１４６を形成し、さら
に熱処理を行うことによって打ち込んだＮ形不純物イオ
ンを活性化する。
４２を介して低濃度のＮ形不純物領域１４４の中に、請
求項１に記載した第１不純物に相当する例えば砒素等の
Ｎ形不純物イオンを低濃度不純物領域１４４より浅く打
ち込み、高濃度のＮ形不純物領域１４６を形成し、さら
に熱処理を行うことによって打ち込んだＮ形不純物イオ
ンを活性化する。
【００２６】２−ｃ） 図４に示すように、高濃度の
Ｎ形不純物領域１４６の表面を酸化して厚い酸化膜を形
成し、フォト・エッチングにより凹部を形成する部分の
上の酸化膜を除去してマスク材１５０を形成し、異方性
エッチングによりＮ形不純物領域１４４より浅くかつＮ
＋形半導体領域１０６，１０８より深い凹部をＰ形半導
体基板１００中に形成する。このとき、形成した凹部に
よりＮ形不純物領域１４６がＮ＋形半導体領域１０６，
１０８の２つに分割される。
Ｎ形不純物領域１４６の表面を酸化して厚い酸化膜を形
成し、フォト・エッチングにより凹部を形成する部分の
上の酸化膜を除去してマスク材１５０を形成し、異方性
エッチングによりＮ形不純物領域１４４より浅くかつＮ
＋形半導体領域１０６，１０８より深い凹部をＰ形半導
体基板１００中に形成する。このとき、形成した凹部に
よりＮ形不純物領域１４６がＮ＋形半導体領域１０６，
１０８の２つに分割される。
【００２７】２−ｄ） 図５に示すように、マスク材
１５０の上およびＰ形半導体基板１００（Ｎ形不純物領
域１４４およびＮ＋形半導体領域１０６，１０８を含む
）の上に、例えばＣＶＤ法を用いて、ほぼ均一の厚さの
請求項１に記載したマスク材に相当するマスク材１５２
を形成する。
１５０の上およびＰ形半導体基板１００（Ｎ形不純物領
域１４４およびＮ＋形半導体領域１０６，１０８を含む
）の上に、例えばＣＶＤ法を用いて、ほぼ均一の厚さの
請求項１に記載したマスク材に相当するマスク材１５２
を形成する。
【００２８】２−ｅ） 図６に示すように、ＲＩＥ（
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｈｇ）法等によ
る異方性エッチングを行ない、凹部の側壁部および底部
の一部を除いてマスク材１５２を除去することによって
、サイドウォール１５４を形成する。次に、サイドウォ
ール１５４をマスクとして、凹部の底部のＮ形不純物領
域１４４およびＰ形半導体基板１００に、請求項１に記
載した第２不純物に相当する例えばボロン等のＰ形不純
物イオンを打ち込み、熱拡散させてＰ＋形半導体領域１
１０を形成する。このとき、Ｎ形不純物領域１４４がＰ
＋形半導体領域１１０により電気的に２つに分離されＮ
−形半導体領域１０２，１０４となる。
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｈｇ）法等によ
る異方性エッチングを行ない、凹部の側壁部および底部
の一部を除いてマスク材１５２を除去することによって
、サイドウォール１５４を形成する。次に、サイドウォ
ール１５４をマスクとして、凹部の底部のＮ形不純物領
域１４４およびＰ形半導体基板１００に、請求項１に記
載した第２不純物に相当する例えばボロン等のＰ形不純
物イオンを打ち込み、熱拡散させてＰ＋形半導体領域１
１０を形成する。このとき、Ｎ形不純物領域１４４がＰ
＋形半導体領域１１０により電気的に２つに分離されＮ
−形半導体領域１０２，１０４となる。
【００２９】２−ｆ） 図７に示すように、マスク材
１５０およびサイドウォール１５４を除去した後、Ｐ＋
形半導体領域１１０、Ｎ−形半導体領域１０２，１０４
およびＮ＋形半導体領域１０６，１０８の表面を酸化し
て、ゲート絶縁膜１１２を形成する。 そして、ゲート絶縁膜１１２の上に、例えばＣＶＤ法を
用いて多結晶シリコンよりなるゲート電極１１４を形成
する。
１５０およびサイドウォール１５４を除去した後、Ｐ＋
形半導体領域１１０、Ｎ−形半導体領域１０２，１０４
およびＮ＋形半導体領域１０６，１０８の表面を酸化し
て、ゲート絶縁膜１１２を形成する。 そして、ゲート絶縁膜１１２の上に、例えばＣＶＤ法を
用いて多結晶シリコンよりなるゲート電極１１４を形成
する。
【００３０】上記のごとき製造方法によりＭＩＳ電界効
果形半導体装置を製造することによって、Ｎ−形半導体
領域１０２，１０４を自己整合的に形成することが可能
となる。したがって、従来の製造方法を用いて製造を行
っていた場合のように、Ｎ−形半導体領域１０２，１０
４の長さのバラツキに起因するホットキャリア効果によ
る電気特性の劣化や相互コンダクタンスの低下等を防止
することができる。
果形半導体装置を製造することによって、Ｎ−形半導体
領域１０２，１０４を自己整合的に形成することが可能
となる。したがって、従来の製造方法を用いて製造を行
っていた場合のように、Ｎ−形半導体領域１０２，１０
４の長さのバラツキに起因するホットキャリア効果によ
る電気特性の劣化や相互コンダクタンスの低下等を防止
することができる。
【００３１】さらに、Ｎ−形半導体領域１０２，１０４
のキャリアの通路に沿って、ゲート電極１１４が形成さ
れているために、Ｎ−形半導体領域１０２，１０４表面
近傍のキャリアの通路のキャリア密度をゲート電極１１
４に印加する電圧よって制御することが可能となる。し
たがって、電界緩和効果を向上させるためにＮ−形半導
体領域１０２，１０４の不純物濃度を低くした場合でも
、Ｎ−形半導体領域１０２，１０４の直列抵抗成分によ
る相互コンダクタンスの低下やホットキャリアの影響に
よる電気特性の劣化等を防止することができる。
のキャリアの通路に沿って、ゲート電極１１４が形成さ
れているために、Ｎ−形半導体領域１０２，１０４表面
近傍のキャリアの通路のキャリア密度をゲート電極１１
４に印加する電圧よって制御することが可能となる。し
たがって、電界緩和効果を向上させるためにＮ−形半導
体領域１０２，１０４の不純物濃度を低くした場合でも
、Ｎ−形半導体領域１０２，１０４の直列抵抗成分によ
る相互コンダクタンスの低下やホットキャリアの影響に
よる電気特性の劣化等を防止することができる。
【００３２】なお、上記実施例においては、Ｐ形半導体
基板に対し、Ｎ形不純物を用いてＮ形のＦＥＴを形成し
たが、各半導体領域の導電形を逆にしてもよい。つまり
、Ｎ形半導体基板に対し、Ｐ形不純物を用いてＰ形のＦ
ＥＴを形成してもよい。
基板に対し、Ｎ形不純物を用いてＮ形のＦＥＴを形成し
たが、各半導体領域の導電形を逆にしてもよい。つまり
、Ｎ形半導体基板に対し、Ｐ形不純物を用いてＰ形のＦ
ＥＴを形成してもよい。
【００３３】また、上記実施例においては、Ｎ−形半導
体領域１０２，１０４を形成するための第１不純物とし
て砒素、Ｎ＋形半導体領域１０６，１０８を形成するた
めの第１不純物としてリンをそれぞれ一例として別々の
不純物を示したが、Ｎ−形半導体領域１０２，１０４お
よびＮ＋形半導体領域１０６，１０８を形成する第１不
純物は同一の不純物であってもよく、またＮ形不純物と
して砒素・リン以外の不純物を用いてもよく、Ｐ形不純
物としてボロン以外の不純物を用いてもよい。
体領域１０２，１０４を形成するための第１不純物とし
て砒素、Ｎ＋形半導体領域１０６，１０８を形成するた
めの第１不純物としてリンをそれぞれ一例として別々の
不純物を示したが、Ｎ−形半導体領域１０２，１０４お
よびＮ＋形半導体領域１０６，１０８を形成する第１不
純物は同一の不純物であってもよく、またＮ形不純物と
して砒素・リン以外の不純物を用いてもよく、Ｐ形不純
物としてボロン以外の不純物を用いてもよい。
【００３４】さらに、Ｐ＋形半導体領域１１０は、チャ
ネルを形成する領域であって、上記の実施例において導
電形をＰ＋形としたが、Ｎ−形半導体領域１０２，１０
４を電気的に分離し、チャネルを形成できれば良く、ス
レッショルド電圧を制御するために、Ｐ形不純物イオン
の打ち込み量を少なくして、チャネル領域の導電形をＮ
−−形としてもよい。
ネルを形成する領域であって、上記の実施例において導
電形をＰ＋形としたが、Ｎ−形半導体領域１０２，１０
４を電気的に分離し、チャネルを形成できれば良く、ス
レッショルド電圧を制御するために、Ｐ形不純物イオン
の打ち込み量を少なくして、チャネル領域の導電形をＮ
−−形としてもよい。
【００３５】
【発明の効果】以上説明してきたように、この発明によ
れば、ゲート電極およびチャネル領域を形成する凹部の
側壁部および底部の一部にサイドウォールを形成し、該
サイドウォールをマスクとして上記凹部の底面に低濃度
不純物領域とチャネル領域を自己整合的に形成すること
ができる。このため、低濃度不純物領域の長さが、マス
クの合わせ精度に依存せず、ＭＩＳ電界効果形半導体装
置の電気特性のバラツキを低減することができるという
ような効果がある。
れば、ゲート電極およびチャネル領域を形成する凹部の
側壁部および底部の一部にサイドウォールを形成し、該
サイドウォールをマスクとして上記凹部の底面に低濃度
不純物領域とチャネル領域を自己整合的に形成すること
ができる。このため、低濃度不純物領域の長さが、マス
クの合わせ精度に依存せず、ＭＩＳ電界効果形半導体装
置の電気特性のバラツキを低減することができるという
ような効果がある。
【図１】この発明により製造したＭＩＳ電界効果形半導
体装置を示す断面図である。
体装置を示す断面図である。
【図２】この発明の一実施例の製造工程を説明するため
の断面図である。
の断面図である。
【図３】この発明の一実施例の製造工程を説明するため
の断面図である。
の断面図である。
【図４】この発明の一実施例の製造工程を説明するため
の断面図である。
の断面図である。
【図５】この発明の一実施例の製造工程を説明するため
の断面図である。
の断面図である。
【図６】この発明の一実施例の製造工程を説明するため
の断面図である。
の断面図である。
【図７】この発明の一実施例の製造工程を説明するため
の断面図である。
の断面図である。
【図８】従来の半導体装置を示す断面図である。
【図９】従来の半導体装置の製造工程を説明するための
断面図である。
断面図である。
【図１０】従来の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図１１】従来の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図１２】従来の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図１３】従来の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【符号の説明】
１００ Ｐ形半導体基板
１０２，１０４，１６０，１４４ Ｎ形低濃度不純物
領域１０６，１０８，１４６ Ｎ形高濃度不純物領域
１１０ チャネル領域 １１２ ゲート絶縁膜 １１４ ゲート電極 １５４ サイドウォール
領域１０６，１０８，１４６ Ｎ形高濃度不純物領域
１１０ チャネル領域 １１２ ゲート絶縁膜 １１４ ゲート電極 １５４ サイドウォール
Claims (1)
- 【請求項１】 第１導電形の半導体基板に、第２導電
形の第１不純物をドーピングして低濃度不純物領域を形
成する工程と、該低濃度不純物領域に該低濃度不純物領
域よりも浅く、第２導電形の第１不純物をドーピングし
て高濃度不純物領域を形成する工程と、該高濃度不純物
領域に前記低濃度不純物領域よりも浅く、且つ前記高濃
度不純物領域よりも深い凹部を形成する工程と、前記低
濃度および高濃度不純物領域の上にマスク材を形成し、
異方性エッチングを用いて前記マスク材をエッチングし
て前記凹部の底部の一部および側壁部にサイドウォール
を形成する工程と、該サイドウォールをマスクとして前
記凹部の底部の前記低濃度不純物領域に第１導電形の第
２不純物をドーピングしてチャネル領域を形成する工程
と、前記サイドウォールを除去した後、前記凹部の側壁
部および底部の前記低濃度および高濃度不純物領域の表
面にゲート絶縁膜を形成し、該ゲート絶縁膜の表面にゲ
ート電極を形成する工程とを含むことを特徴とするＭＩ
Ｓ電界効果形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021061A JPH04259258A (ja) | 1991-02-14 | 1991-02-14 | Ｍｉｓ電界効果形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021061A JPH04259258A (ja) | 1991-02-14 | 1991-02-14 | Ｍｉｓ電界効果形半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259258A true JPH04259258A (ja) | 1992-09-14 |
Family
ID=12044385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021061A Pending JPH04259258A (ja) | 1991-02-14 | 1991-02-14 | Ｍｉｓ電界効果形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04259258A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466957A (en) * | 1991-10-31 | 1995-11-14 | Sharp Kabushiki Kaisha | Transistor having source-to-drain nonuniformly-doped channel and method for fabricating the same |
| US5675159A (en) * | 1995-03-24 | 1997-10-07 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
| US6204128B1 (en) | 1998-10-26 | 2001-03-20 | Matsushita Electronics Corporation | Method for fabricating semiconductor device |
| US6285061B1 (en) * | 1994-09-30 | 2001-09-04 | United Microelectronics Corp. | Structure and method for fabricating a field effect transistor with a self-aligned anti-punchthrough implant channel |
| US6566216B1 (en) | 1998-12-18 | 2003-05-20 | Nec Corporation | Method of manufacturing a trench transistor |
| JP2008192985A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置、及び半導体装置の製造方法 |
| WO2020162620A1 (ja) * | 2019-02-07 | 2020-08-13 | ローム株式会社 | 半導体装置 |
| WO2023013200A1 (ja) * | 2021-08-05 | 2023-02-09 | ローム株式会社 | 半導体装置 |
-
1991
- 1991-02-14 JP JP3021061A patent/JPH04259258A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466957A (en) * | 1991-10-31 | 1995-11-14 | Sharp Kabushiki Kaisha | Transistor having source-to-drain nonuniformly-doped channel and method for fabricating the same |
| US6285061B1 (en) * | 1994-09-30 | 2001-09-04 | United Microelectronics Corp. | Structure and method for fabricating a field effect transistor with a self-aligned anti-punchthrough implant channel |
| US5675159A (en) * | 1995-03-24 | 1997-10-07 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
| US6204128B1 (en) | 1998-10-26 | 2001-03-20 | Matsushita Electronics Corporation | Method for fabricating semiconductor device |
| US6566216B1 (en) | 1998-12-18 | 2003-05-20 | Nec Corporation | Method of manufacturing a trench transistor |
| JP2008192985A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置、及び半導体装置の製造方法 |
| WO2020162620A1 (ja) * | 2019-02-07 | 2020-08-13 | ローム株式会社 | 半導体装置 |
| WO2023013200A1 (ja) * | 2021-08-05 | 2023-02-09 | ローム株式会社 | 半導体装置 |
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