KR100567030B1 - 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 얕은 접합 및 실리사이드를 형성하여 숏 채널 효과 및 기생 저항 발생을 방지할 수 있도록 하는 트랜지스터 제조 방법에 관한 것으로, 상기 트랜지스터 제조 방법은 게이트 및 소정의 하부 구조가 형성된 반도체 기판을 1차 세정 공정을 진행하는 단계와, 상기 세정 공정을 진행한 후 실리사이드 형성 물질 및 캡핑막을 증착하는 단계와, 상기 실리사이드 형성 물질에 1차 어닐링 공정을 진행하는 단계와, 상기 1차 어닐링 공정시에 미반응된 실리사이드 물질을 2차 세정 공정으로 제거한 후 2차 어닐링 공정을 진행하는 단계와, 상기 2차 어닐링 공정을 진행한 후 소오스/드레인 이온 주입 공정을 진행하는 단계와, 상기 이온 주입을 실시한 결과물에 3차 어닐링 공정을 열처리 온도까지 승온 직후 하강시키는 단계를 포함하여 구성된다.
실리사이드, 얕은 접합, 열처리 온도, 스파이크
Description
도1a 내지 도1f는 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 나타낸 도면이다.
도2a 내지 도2e는 본 발명에 의한 트랜지스터의 제조 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 필드 산화막
220 : 게이트 산화막 230 : 폴리실리콘
240 : LDD 영역 250 : 할로 이온 주입층
260 : 버퍼 산화막 270 : 게이트 스페이서
280 : 실리사이드 290 : 소오스/드레인
본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 얕은 접합 형성과 함께 실리사이드를 형성함으로써 숏 채널 효과 및 기생 저항 발생을 방지하여 소자 특성을 향상시킬 수 있도록 하는 트랜지스터 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 게이트 패턴의 폭 역시 미세하게 형성하는 것이 요구된다. 하지만, 이러한 게이트 패턴의 미세화는 상기 게이트 패턴의 저항을 증가시키고, 그 결과 반도체 장치의 고속화에 악영향을 미친다. 이러한 문제를 해결하기 위하여, 상기 게이트 패턴 상부에 우수한 전도성을 갖는 실리사이드 패턴을 더 형성하는 기술이 통상적으로 사용된다.
종래 기술에 의해 실리사이드를 형성시킬 때, 고농도로 도핑된 소오스/드레인 영역 실리콘의 상당 부분이 실리사이드에 소모되어 쉘로우 정션(Shallow Junction) 형성에 한계가 발생하여 접합 누설 전류를 유발하는 문제점이 있었다.
이하, 상기 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 하기 도면을 참조하여 설명한다.
도1a 내지 도1f는 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 나타낸 도면이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100)에 필드 산화막(110)을 형성하여 액티브 영역 및 필드 영역을 정의하고, 도1b에 도시된 바와 같이 n형 또는 p형 이온 주입을 실시하여 웰(미도시함)을 형성한다.
그리고 나서, 도1c에 도시된 바와 같이 게이트 산화막(120) 및 폴리실리콘(130)을 형성한 후 소저의 사진 및 식각 공정으로 게이트 전극을 패터닝한다. 그리고, 저농도 불순물 이온 주입을 실시하여 LDD 영역(140)을 형성한 후 할로 이온 주입 공정을 진행하여 할로 이온 주입층(150)을 형성한다.
이어서, 도1d에 도시된 바와 같이 게이트 전극의 측벽에 버퍼 산화막(160) 및 게이트 스페이서(170)를 형성한 후에 이온 주입 공정을 진행하여 소오스/드레인 접합 영역(180)을 형성한다. 이때, LDD 영역(140)과 소오스/드레인(180) 접합층의 깊이에 따라 소자의 특성 열화 즉, 숏 채널 현상이 발생할 수 있기 때문에 보다 쉘로우한 접합 영역 형성이 필요하다.
상기 소오스/드레인 접합 영역을 형성하고 나서, 도1e에 도시된 바와 같이 상기 결과물 전면에 코발트(190)를 증착한 다음 2차례의 열 공정을 진행하여 도1f에 도시된 바와 같이 게이트 전극 상부와 소오스/드레인 접합 영역에 코발트 실리사이드막(190')을 형성한다. 이때, 코발트는 실리사이드를 형성하기 위하여 실리콘 안쪽으로 확산 이동하는 특성이 있어서 실리콘 소모가 매우 크다. 결국, 고농도로 도핑된 소오스/드레인 접합 영역의 실리콘을 소모시켜 접합 누설 전류를 유발하는 취약점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 실리사이드 공정을 먼저 진행한 후 소오스/드레인 이온 주입 공정을 진행하고 열처리 온도에서 유지 시간이 0초에 가깝게 순간적으로 온도를 올렸다가 하강시키는 공정 조건으로 열처리 공정을 진행하여 접합 영역을 형성함으로써 매우 높게 도핑된 영역의 실리콘의 소모를 방지하여 얕은 접합을 형성할 수 있도록 하는 트랜지스터 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 게이트 및 소정의 하부 구조가 형성된 반도체 기판을 1차 세정 공정을 진행하는 단계와, 상기 세정 공정을 진행한 후 실리사이드 형성 물질 및 캡핑막을 증착하는 단계와, 상기 실리사이드 형성 물질에 1차 어닐링 공정을 진행하는 단계와, 상기 1차 어닐링 공정시에 미반응된 실리사이드 물질을 2차 세정 공정으로 제거한 후 2차 어닐링 공정을 진행하는 단계와, 상기 2차 어닐링 공정을 진행한 후 소오스/드레인 이온 주입 공정을 진행하는 단계와, 상기 이온 주입을 실시한 결과물에 3차 어닐링 공정을 열처리 온도까지 승온 직후 하강시키는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법에 관한 것이다.
상기 본 발명에 의한 트랜지스터 제조 방법에 의하면, 실리사이드 공정을 먼저 진행한 후 소오스/드레인 이온 주입 공정을 진행하고 열처리 온도에서 유지 시간이 0초에 가깝게 순간적으로 온도를 올렸다가 하강시키는 공정 조건으로 열처리 공정을 진행하여 접합 영역을 형성함으로써 매우 높게 도핑된 영역의 실리콘의 소모를 방지할 뿐만 아니라 실리사이드에만 데미지가 발생하도록 함으로써 기판에 영향을 주지 않아 접합 특성을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2e는 본 발명에 의한 트랜지스터의 제조 방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 버즈 빅 현상 없이 소자의 고집적화에 따라 소자간 전기 분리 영역을 축소시킬 수 있도록 STI 공정으로 필드 산화막(210)을 형성하여 액티브 영역 및 필드 영역을 정의하고, 도2b에 도시된 바와 같이 NMOSFET의 경우에는 보론을 이용한 이온 주입 공정을 진행하여 p웰을 형성하고, PMOSFET의 경우에는 인(Phosphorus)또는 아세닉(Arsenic)을 이용하여 n웰을 형성한다.
그리고 나서, 도2c에 도시된 바와 같이 게이트 산화막(220) 및 폴리실리콘(230)을 형성한 후 소정의 사진 및 식각 공정으로 게이트 전극을 패터닝한다. 그리고, 저농도 불순물 이온 주입을 실시하여 LDD 영역(240)을 형성하여 후속에서 형성되는 소오스/드레인 간에 흐르는 전하(Carrier) 들의 전기장을 조절한다. 이는, 소자의 크기 감소나 그에 따라 소자의 동작 전압이 작아지지 못하여 채널 드레인 쪽 일부분에 매우 높은 전기장이 집중되는 현상에 의한 원치 않는 케이어의 흐름이 형성되어 소자의 동작에 페일을 발생하는 문제를 최소화하기 위한 것이다.
이어서, LDD 영역(240) 형성에 따라 채널 길이가 감소하여 문턱 전압이 낮아지는 숏채널 효과를 방지하기 위하여 소정의 틸트를 주어 할로 이온 주입 공정을 진행하여 할로 이온 주입층(250)을 형성한다.
이어서, 도2d에 도시된 바와 같이 게이트 전극의 측벽에 버퍼 산화막(260) 및 게이트 스페이서(270)를 형성하고 HF : H2O =1:99 혼합된 용액을 이용하여 23±0.5℃에서 60~180초 동안 세정 공정을 진행하여 실리사이드가 형성될 영역의 자연 산화막을 제거한다. 그런 후에 코발트를 50~80Å의 두께로 아주 얇게 증착하고, 캐핑막으로 티타늄나이트라이드막(미도시함)을 100~300Å 두께로 증착한다. 이때, 코발트의 두께가 너무 두꺼우면 코발트 원자가 질소 이온이 주입된 깊이 이상으로 침투하여 질소 이온 깊이 이상에서는 균일하지 못한 비이상적인 실리사이드가 형성될 수 있으므로, 50~80Å의 두께로 증착하는 것이 바람직하다.
그런 다음, RTP 장비내에서 400~500℃의 온도에서 30~60초 동안 1차 어닐링 공정을 진행하되, 이때 챔버는 100% N2 분위기를 유지하며 승온 속도는 30~50℃/sec의 범위를 유지한다.
그리고 나서, 1차 어닐링 공정시에 미반응된 코발트를 제거하기 위하여 SC1(NH4:H2O2:H2O=0.2:1:10) 용액을 이용한 1차 세정 공정을 50±5℃의 온도에서 5~10분 동안 실시한 후 SC2(HCl:H2O2:H2O=1:1:5)용액을 이용하여 50±5℃의 온도에서 5~10분 동안 2차 세정 공정을 진행한다.
이어서, 700~800℃의 온도에서 20~30초 동안 2차 열처리 공정을 진행하되, 이때 챔버는 100% N2 분위기를 유지하며 승온 속도는 30~50℃/sec의 범위를 유지하여 2차 열처리 공정을 진행함으로써 실리사이드막(280)을 형성한다.
그런 다음, 도2e에 도시된 바와 같이 실리사이드막 형성 영역에 접합 영역을 형성하기 위한 이온 주입 공정 및 열처리 공정을 진행하여 소오스/드레인 접합 영역(290)을 형성한다. 상기 이온 주입 공정시 N+ 쪽 이온 주입시 아세닉을 이용할 경우 20~30KeV의 에너지와 2.0E15~5.0E15의 도즈량으로 이온 주입 공정을 진행하고, 포스포러스를 이용할 경우에는 20~40KeV 에너지와, 3.0E13~5.0E14의 도즈량으로 이온 주입 공정을 진행한다. 또한, P+ 쪽은 보론을 이용하되, 3~5KeV의 에너지와 2.0E15~5.0E15의 에너지하에서 이온 주입 공정을 진행한다.
또한, 상기 열처리 공정은 챔버 분위기 100% N2 분위기에서 RTP 장비를 이용하여 850~1050℃의 내에서 승온 속도 150~400℃/sec, 하강 속도 60~90℃/sec 범위에서 열처리 공정을 진행한다. 이때, 상기 열처리 공정시에 실리사이드를 재형성하기 위하여 열적 안정성이 요구되므로 고온 열처리에 한계가 있으며 소오스/드레인 형성을 위해서는 고온에서의 열처리가 진행되어야 하기 때문에 고온의 열처리가 필요하므로, 고온에서 단시간에 열공정을 진행하여야 한다.
이와 같이 본 발명에 의한 트랜지스터 제조 방법에 의하면, 소오스/드레인 형성 이전에 실리사이드를 먼저 형성하고 소오스/드레인 이온 주입 공정 및 열처리 공정을 진행하되, 고온에서 단시간에 열처리 하는 스파이크 어닐링 공정을 진행함으로써 도핑된 이온이 실리사이드로부터 확산되어 소오스/드레인 형성에 필요한 만 큼만 확산되기 때문에 고농도로 도핑된 부분의 실리콘의 소모를 막을 수 있어 낮은 접합 형성이 가능하다.
또한, 후속 열처리에 의해 실리사이드가 재형성될 때 표면의 거칠기가 증가되는 등의 문제점을 최소화함으로써, 균일하고 그레인 사이즈가 작은 실리사이드를 형성할 수 있으며, 실리사이드 내에만 데미지가 발생하도록 함으로써 기판에 영향을 주지 않아 접합 특성이 우수해진다.
또한, 실리사이드와 접합 영역의 계면 도핑 농도를 증가시킬 수 있어 콘택 저항 특성을 향상시킬 수 있다.
상기한 바와 같이 본 발명은 고농도로 도핑된 부분의 실리콘 소모를 방지하여 얕은 접합 형성이 가능하고, 균일하고 그레인 사이즈가 작은 실리사이드를 형성함으로써 숏 채널 효과를 개선으로 인하여 숏 채널 마진 증대시켜 소자 성능을 향상시킬 수 있는 이점이 있다.
Claims (5)
- 소정의 하부 구조가 형성된 반도체 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 양 측의 반도체 기판 내에 저농도 불순물을 주입하여 LDD 영역을 형성하는 단계;상기 게이트 전극의 양 측벽에 버퍼 산화막 및 게이트 스페이서를 순차 형성하는 단계;상기 반도체 기판에 대한 1차 세정 공정을 진행하는 단계와,상기 세정 공정을 진행한 후 실리사이드 형성 물질 및 캡핑막을 증착하는 단계와,상기 실리사이드 형성 물질에 1차 어닐링 공정을 진행하는 단계와,상기 1차 어닐링 공정시에 미반응된 실리사이드 물질을 2차 세정 공정으로 제거한 후 2차 어닐링 공정을 진행하는 단계와,상기 2차 어닐링 공정을 진행한 후 소오스/드레인 이온 주입 공정을 진행하는 단계와,상기 이온 주입을 실시한 결과물에 3차 어닐링 공정을 열처리 온도까지 승온 직후 하강시키는 단계를포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 1차 어닐링 공정은 RTP 장비로 100% N2 분위기 400~500℃에서 승온 속도는 30~50℃/sec로 30~60초 동안 진행하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 1차 세정 공정은 SC1(NH4:H2O2:H2O=0.2:1:10) 용액을 이용하여 50±5℃의 온도에서 5~10분 동안 실시한 후 SC2(HCl:H2O2:H2O=1:1:5)용액을 이용하여 50±5℃의 온도에서 5~10분 동안 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 2차 어닐링 공정은 100% N2 분위기와 700~800℃의 온도에서 승온 속도 30~50℃/sec으로 20~30초 동안 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 3차 열처리 공정은 100% N2 분위기에서 RTP 장비를 이용하여 어닐링 온도를 850~1050℃로 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |