KR960000899B1 - 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 데이타 출력버퍼를 도시한 회로도.
제2도는 본 발명의 고전압 선택회로도.
제3도는 본 발명에 의한 데이타 출력버퍼의 제1실시예를 도시한 회로도.
제4도는 제2도에 도시된 데이타 출력버퍼의 제1시뮬레이션도.
제5도는 종래 및 제2도에 도시된 데이타 출력버퍼가 동작할 때에 생성되는 누설전류를 비교분석한 제2시뮬레이션도.
제6도는 본 발명에 의한 데이타 출력버퍼의 제2실시예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 고전압 선택회로부 22 : 고전압 전달회로부
23 : 부트스트랩 소자
본 발명은 반도체 메모리 장치의 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼에 관한 것으로, 특히 두 노드의 전압레벨을 서로 비교하여 더 높은 전압레벨을 출력단으로 전달하는 고전압 선택회로와, 이 고전압 선택회로를 조합하여 데이타 출력단의 전위레벨이 전원전위보다 높을때 출력단에서 전원전위로 흐르는 누설전류를 줄인 데이타 출력버퍼에 관한 것이다.
일반적으로, 반도체 소자의 제조기술이 발전해 가면서 반도체 소자의 집적도가 높아지고 소자의 크기가 작아짐에 따라, 소자의 신뢰성을 향상시키고, 전력 소모를 줄이기 위해 전원전압을 낮추려는 시도가 진행되고 있다. 이 경우 종래의 CMOS회로에서의 NMOS형 출력 드라이버단을 갖는 데이타 출력버퍼는 풀-업(Pull-Up) 특성이 고전압에서 신뢰성의 취약하다는 문제점을 가지고 있으므로, 출력 드라이버단의 풀-업 트랜지스터에 CMOS 트랜지스터를 사용하는 CMOS형 데이타 출력버퍼에 대하여 다시금 주의를 기울이고 있다. 그런데, CMOS형 출력 드라이버단을 이용하여 데이타 출력버퍼를 구성하는 경우에 있어서는 래치-업(Latch-Up)이 발생한다거나, 데이타 출력단 Dout의 전압레벨이 전원전압보다 높은 경우에 발생하는 누설전류의 문제가 생기게 된다.
본 발명에서는 래치-업의 문제보다는 데이타 출력단 Dout의 전압레벨이 전원전압보다 높아지는 경우에 발생하는 누설전류를 차단시키기 위한 데이타 출력버퍼를 구현하고자 한다.
제1도는 종래의 데이타 출력버퍼를 도시한 회로도로서, 전원전압을 N-웰 (Well)의 바이어스로 걸어주는 경우를 나타낸 것이다. 상기 데이타 출력버퍼는 전원전압 및 출력노드 Dout 사이에 접속되며 게이트가 노드 N1에 접속된 PMOS 트랜지스터 MP1와, 상기 출력노드 Dout 및 접지전압 사이에 접속되며 게이트가 노드 N2에 접속된 NMOS 트랜지스터 MN1와, 상기 전원전압 및 PMOS 트랜지스터 MP1의 N-웰이 접속된 노드 N3 사이에 접속된 졍션 다이오드 D2와, 상기 전원전압 및 노드 N3 사이에 접속된 저항 R1으로 구성되어 있다.
그 동작은 상기 노드 N1, N2의 전압레벨에 따라 데이타 출력단 Dout으로 출력되는 데이타가 결정되며, 노드 N1, N2가 모두 로직하이일때는 풀-다운 트랜지스터 MN1가 턴-온되어 로우 데이타가 출력되고, 노드 N1,N2가 모두 로직로직로우일때는 풀-업 트랜지스터 MP1가 턴-온되어 하이 데이타가 출력되게 된다.
만약, 데이타 출력단 Dout에 전원전압보다 높은 전압이 인가되는 경우에 있어서는 전원전압으로의 전류 누설통로가 형성되게 되는데, 하나는 웰 바이어스를 통해서 전원전압으로 빠지는 누설전류이고, 하나는 풀-업 트랜지스터가 턴-온되므로 풀-업 트랜지스터를 통해 흐르는 누설전류이다.
먼저, N-웰을 통하여 흐르는 누설전류는 풀-업 트랜지스터 MP1이 데이타 출력단 Dout과 연결된 P+영역과 N-웰 사이의 PN 졍션이 정방향으로 턴-온되어 출력단 Dout→정선 다이오드 D2→저항 R1→전원 전압 Vcc로의 전류 흐름이 생기므로, 데이타 출력단 Dout로부터 전원전압으로의 누설전류가 생기게 되고, 풀-업 트랜지스터 MP1을 통하여 누설전류가 흐르는 경우는 데이타 출력단 Dout의 전압레벨이 전원전압에 비하여 풀-업 트랜지스터의 문턱전압(Threshold Voltage) 이상으로 높아질때에 풀-업 트랜지스터가 턴온되므로 출력단 Dout에서 전원전압으로의 누설전류가 생기게 된다.
따라서 본 발명의 목적은 두 노드의 전압레벨을 서로 비교하여 더 높은 전압레벨을 출력단으로 전달하는 고전압 선택회로와, 이 고전압 선택회로를 이용하여 데이타 출력단의 전위레벨이 전원전위보다 높을때 출력단에서 전원전위로 흐르는 누설전류를 줄인 데이타 출력버퍼를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 고전압 선택회로는 드레인과 벌크가 출력노드에 접속되고 게이트가 제2전압이 접속되며, 소오스는 제1전압에 접속된 PMOS트랜지스터 MP2와, 드레인은 제2전압에 접속되며 게이트는 제1전압에 접속되고, 소오스와 벌크가 연결되어 출력노드에 접속되어 있는 PMOS트랜지스터 MP3을 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 데이타 출력버퍼는 전원전압을 출력단자로 전달하는 풀-업 트랜지스터와, 접지전압을 출력단자로 전달하는 풀-다운 트랜지스터와, 상기 전원전압 및 출력단자의 전압레벨을 비교하여 높은 전압레벨을 상기 풀-업 트랜지스터의 벌크 바이어스로 출력하여 래치-업을 방지하는 고전압 선택수단을 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 다른 데이타 출력버퍼는 전원전압을 출력단자로 전달하는 풀-업 트랜지스터와, 접지전압을 출력단자로 전달하는 풀-다운 트랜지스터와, 상기 풀-업 트랜지스터의 게이트에 공급될 입력 데이타의 전압을 승압시키기 위한 부스트랩 수단과, 전원전압 및 고전압을 비교하여 높은 전압레벨을 갖는 전압을 상기 풀-업 트랜지스터의 벌크 및 상기 부스트랩 수단에 공급하여 상기 풀-업 트랜지스터의 래치-업 및 상기 부스트랩 수단의 래치-업을 방지하는 고전압 선택수단을 구비하였다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제2도는 본 발명의 고전압 선택회로를 도시한 것으로, 드레인과 벌크가 출력단 out에 접속되고 게이트가 제2전압에 접속되며, 소오스는 제1전압에 접속된 PMOS트랜지스터 MP2와, 드레인은 제2전압에 접속되며 게이트는 제1전압에 접속되고, 소오스와 벌크가 연결되어 출력단 out에 접속되어 있는 PMOS트랜지스터 MP3로 구성되어 있으며, 그 동작은 제1전압이 제2전압에 비해 전압레벨이 높은 경우에는 트랜지스터 MP2이 턴-온되어 제1전압이 출력단 out에 전달되고, 제1전압에 비해 제2전압의 전압레벨이 높은 경우에는 트랜지스터 MP3가 턴-온되어 제2전압의 전압레벨이 출력단 out에 전달된다.
제3도는 본 발명에 의한 데이타 출력버퍼의 제1실시예를 도시한한 회로도로서, 제2도에 도시된 고전압 선택회로를 제1도의 데이타 출력버퍼에 조합하여 구성하였다.
그 구성은 드레인과 벌크가 상기 노드 N3에 접속되고 게이트가 출력노드 Dout에 접속되며, 소오스는 전원전압에 접속된 PMOS트랜지스터 MP2와, 드레인은 상기 출력노드 Dout에 접속되며 게이트는 전원전압에 접속되고, 소오스와 벌크가 상기 노드 N3에 접속되어 있는 PMOS트랜지스터 MP3가 제1도의 데이타 출력버퍼에서 추가로 구성된 회로이다.
상기 고전압 선택회로(이하, 고전압 선택회로부라 칭함)(11)의 동작을 살펴보면, 전원전압이 출력노드 Dout의 전압에 비해 전압레벨이 높은 경우에는 상기 PMOS트랜지스터 MP2가 턴-온되어 전원전압이 상기 노드 N3로 전달되고, 상기 전원전압에 비해 출력노드 N3의 전압레벨이 높은 경우에는 상기 PMOS트랜지스터 MP3가 턴-온되어 출력노드 N3의 전압레벨이 상기 노드 N3에 전달되게 된다.
제4도는 제3도에 도시된 데이타 출력버퍼의 시뮬레이션도로서, N-웰로 인가되는 노드 N3의 전압레벨이 초기에는 전원전압을 따라가다가 출력단 Dout의 전압레벨이 전원전압보다 높아지는 시점에서 출력단 Dout의 전압레벨을 따라감을 알 수 있다.
제5도는 종래 및 제3도에 도시된 데이타 출력버퍼가 동작할 때에 생성되는 누설전류를 비교분석한 제2시뮬레이션도로서, 전원전압은 5V로 고정되어 있는 상태에서 데이타 출력단 Dout의 전압레벨을 변화시키면서 누설전류의 양을 비교한 것이다.
제5도에서 (A)는 제1도에 도시된 종래의 데이타 출력버퍼의 N-웰을 통하여 흐르는 전류를 나타낸 것이고, (B)는 제1도에 도시된 데이타 출력버퍼의 풀-업 트랜지스터 MP1를 통하여 흐르는 전류를 나타낸 것이며, (C)는 제2도에 도시된 데이타 출력버퍼의 풀-업 트랜지스터 MP1를 통하여 흐르는 전류를 나타낸 것으로, 본 발명의 제1실시예에 의한 데이타 출력버퍼를 사용할 경우에 있어서는 N-웰을 통하여 흐르는 전류는 역 바이어스 상태의 졍션 다이오드를 통하여 흐르는 양 뿐이고, 이 양은 아주 작다는 것을 알 수 있다.
제6도는 본 발명에 의한 데이타 출력버퍼의 제2실시예를 도시한 회로도로서, 고전압 선택회로부(21), 고전압 전달회로부(22), 부트스트랩소자(23)를 제1도에서 추가로 구비하였다.
상기 고전압 선택회로부(21)는 전원전압 및 노드 N3 사이에 접속되며 게이트가 고전압에 접속되고 N형 벌크가 상기 노드 N3에 접속된 PMOS트랜지스터 MP4와, 고전압 및 노드 N3 사이에 접속되며 게이트가 전원전압에 접속되고 N형 벌크가 상기 노드 N3에 접속된 PMOS트랜지스터 MP5로 구성된다. 이 고전압 선택회로부(21)는 제2도의 고전압 선택회로부(11)와 그 동작 및 구성이 동일한 것으로, 다만 전원전압과 고전압의 전위레벨을 비교하여 전위레벨이 더 높은 전압을 상기 노드 N3로 출력하게 된다.
상기 고전압 전달회로부(22)는 고전압 및 노드 N5 사이에 접속되며 게이트가 상기 노드 N1에 접속되고 N형 벌크가 고전압에 접속된 PMOS트랜지스터 MP6가, 상기 노드 N5 및 접지전압 사이에 접속되며 게이트가 입력노드 N4에 접속된 NMOS트랜지스터 MN2와, 고전압 및 노드 N1 사이에 접속되며 게이트가 상기 노드 N5에 접속되고 N형 벌크가 고전압에 접속된 PMOS트랜지스터 MP7과, 상기 노드 N1 및 접지전압 사이에 접속되며 게이트에 상기 입력노드 N1의 신호가 인버터 G1에 의해 반전된 신호가 인가되는 NMOS트랜지스터 MN3로 구성된다.
그 동작은 상기 입력노드 N4의 전위레벨이 하이이면 상기 NMOS트랜지스터 MN2 및 PMOS트랜지스터 MP7이 턴-온되어 출력노드 N1으로 고전압이 전달되고, 반면 출력노드 N1의 전위레벨이 로우이면 상기 NMOS트랜지스터 MN3가 턴-온되어 출력노드 N1의 전위를 로우로 만든다.
그리고 상기 부트스트랩 소자(23)는 상기 고전압 전달회로부(22)의 출력노드 N1의 전위레벨을 전원전압으로 유지시켜 주기 위한 것으로, 전원전압 및 노드 N1 사이에 접속되며 게이트가 고전압에 접속되고 N형 벌크가 상기 노드 N3에 접속된 PMOS트랜지스터 MP8로 구성된다.
상기 고전압 선택회로부(21)과 고전압 전달회로부(22) 및 부트스트랩소자 (23)를 데이타 출력버퍼에 조합하여 구성하면, 상기 고전압 전달회로부(22)를 통하여 풀-업 트랜지스터 MP1의 게이트를 제어하는 노드 N1로 전원전압보다 전압레벨이 높은 고전압을 인가하고, 상기 고전압 선택회로부(21)를 통하여 고전압과 전원전압을 비교하여 전압레벨이 더 높은 전압을 풀-업 트랜지스터 MP1 및 스위치 소자 MP8의 N-웰로 인하여 반도체 소자에 전력이 공급되는 초기에 고전압이 전원전압보다 낮은 경우에만 노드 N1를 전원전압 레벨까지 상승시키도록 구현하였다.
제6도의 데이타 출력버퍼는 풀-업 트랜지스터 MP1를 턴-오프시키는 경우에 게이트 전압이 전원전압보다 높은 고전압까지 전압레벨이 상승하기 때문에 상기 제5도에 도시된 (C)의 누설전류로 나타나지 않게 된다.
또한, 제6도의 데이타 출력버퍼에 포함된 전원전압과 고전압의 전압레벨을 비교하는 고전압 선택회로부(21)를 고전압 발생회로(도시안됨)에 포함시키고, 게이트가 고전압에 의해 제어되며 소오스로 전원전압이 인가되고 벌크 바이어스로 상기 고전압 선택회로부(21)의 출력을 이용하는 PMOS트랜지스터 MP8의 드레 인을 고전압 발생회로의 고전압 출력단에 접속시켜, 고전압 발생회로가 동작하는 초기에 고전압 출력단의 전압레벨을 전원전압레벨까지 빠른 시간 내에 끌어 올릴 수 있다.
이상에서 설명한 바와 같이, 본 발명의 고전압 선택회로 및 그를 포함하는 데이트 출력버퍼를 반도체 메모리 장치의 내부에 구현하게 되면, 데이타 출력단 Dout의 전압레벨이 전원전압보다 높은 경우에 데이타 출력단 Dout에서 전원전압으로의 누설전류가 생기는 것을 방지하여 전력소모를 줄일 수 있는 효과가 있다. 또한, 본 발명의 고전압 선택회로를 이용하여 고전압 발생회로의 고전압 출력단을 프리차지시키게 되면 단시간 내에 고전압의 전압레벨을 상승시킬 수 있는 효과를 얻을 수 있다.
Claims (6)
- 두 노드의 전압레벨을 비교하여 전압레벨이 높은 전압을 출력하는 고전압 선택회로에 있어서, 드레인과 벌크가 출력노드에 접속되고 게이트가 제2전압에 접속되며, 소오스는 제1전압에 접속된 PMOS트랜지스터 MP2와, 드레인은 제2전압에 접속되며 게이트는 제1전압에 접속되고, 소오스와 벌크가 연결되어 출력노드에 접속되어 있는 PMOS트랜지스터 MP3을 구비한 것을 특징으로 하는 고전압 선택회로.
- 반도체 메모리 장치의 데이타 출력버퍼에 있어서, 전원전압을 출력단자로 전달하는 풀-업 트랜지스터와, 접지전압을 출력단자로 전달하는 풀-다운 트랜지스터와, 상기 전원전압 및 출력단자의 전압레벨을 비교하여 높은 전압레벨을 상기 풀-업 트랜지스터의 벌크 바이어스로 출력하여 래치-업을 방지하는 고전압 선택수단을 구비하는 것을 특징으로 하는 데이타 출력버퍼.
- 제2항에 있어서, 상기 고전압 선택수단은, 드레인과 벌크가 상기 풀-업 트랜지스터의 N-웰로 인가되는 출력노드에 접속되고 게이트가 데이타 출력단에 접속되며, 소오스는 전원전압에 접속된 제1PMOS트랜지스터와, 드레인은 데이타 출력단에 접속되며 게이트는 전원전압에 접속되고, 소오스와 벌크가 공통으로 출력노드에 접속된 제2PMOS트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼.
- 반도체 메모리 장치에 있어서, 전원전압을 출력단자로 전달하는 풀-업 트랜지스터와, 접지전압을 출력단자로 전달하는 풀-다운 트랜지스터와, 상기 풀-업 트랜지스터의 게이트에 공급될 입력 데이타의 전압을 승압시키기 위한 부스트랩 수단과, 전원전압 및 고전압을 비교하여 높은 전압레벨을 갖는 전압을 상기 풀-업 트랜지스터의 벌크 및 상기 부스트랩 수단에 공급하여 상기 풀-업 트랜지스터의 래치-업 및 상기 부스트랩 수단의 래치-업을 방지하는 고전압 선택수단을 구비한 것을 특징으로 하는 데이타 출력버퍼.
- 제4항에 있어서, 상기 고전압 선택수단은, 상기 풀-업 트랜지스터의 벌크 및 상기 부스트랩 수단에 공통적으로 접속된 전송라인과, 상기 전송라인에 접속된 드레인, 상기 전원전압에 접속된 게이트 및 상기 고전압에 접속된 소오스를 갖는 제1PMOS트랜지스터와, 상기 전원전압에 접속된 드레인, 상기 고전압에 접속된 게이트 및 상기 전송라인에 접속된 소오스를 갖는 제2PMOS트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼.
- 제4항에 있어서, 상기 고전압 및 제1노드(N5)의 사이에 접속되어 자신의 게이트로 인가되는 상기 부스트랩 수단에 접속되는 제2노드(N1)상의 전압에 따라 상기 고전압을 상기 제1노드(N5)쪽으로 전송하는 PMOS트랜지스터 MP6과, 상기 제1노드 (N5) 및 접지전압 사이에 접속되어 자신의 게이트으로 인가되는 입력노드(N4)상의 입력 데이타의 논리값에 따라 상기 제1노드(N5)상의 전압을 접지전압쪽으로 통과시키는 NMOS트랜지스터 MN2와, 상기 고전압 및 상기 제2노드(N1)의 사이에 접속되어 자신의 게이트쪽으로 인가되는 상기 제1노드(N5)상의 전압에 따라 상기 고전압을 상기 제2노드(N1)쪽으로 전송하는 PMOS트랜지스터 MP7과, 상기 제2노드(N1) 및 접지전압 사이에 접속되어 인버터(G1)을 경유하여 자신의 게이트에 인가되는 상기 입력노드 (N4)로부터의 상기 입력 데이타의 논리값에 따라 상기 NMOS트랜지스터(MN2)와 상호 보완적으로 구동되어 상기 제2노드(N1)상의 전압을 상기 접지전압쪽으로 바이패스시키는 NMOS트랜지스터(MN3)로 구성되어 상기 부스트랩 수단과 상기 입력 데이타를 매칭시키는 고전압 전달수단을 추가로 구비한 것을 특징으로 하는 데이타 출력버퍼.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014275A KR960000899B1 (ko) | 1993-07-27 | 1993-07-27 | 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014275A KR960000899B1 (ko) | 1993-07-27 | 1993-07-27 | 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004742A KR950004742A (ko) | 1995-02-18 |
| KR960000899B1 true KR960000899B1 (ko) | 1996-01-13 |
Family
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| KR1019930014275A KR960000899B1 (ko) | 1993-07-27 | 1993-07-27 | 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼 |
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| KR (1) | KR960000899B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101286241B1 (ko) * | 2007-11-26 | 2013-07-15 | 삼성전자주식회사 | 최대 전압 선택회로 |
-
1993
- 1993-07-27 KR KR1019930014275A patent/KR960000899B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101286241B1 (ko) * | 2007-11-26 | 2013-07-15 | 삼성전자주식회사 | 최대 전압 선택회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004742A (ko) | 1995-02-18 |
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