KR100243850B1 - 비휘발성 메모리 집적 회로의 고전압 스위칭용고전압 레벨 시프터 - Google Patents

비휘발성 메모리 집적 회로의 고전압 스위칭용고전압 레벨 시프터 Download PDF

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Abstract

고전압 레벨 시프터는 저전압 PMOS 디바이스와 저전압 NMOS 디바이스만을 이용하고 있다. 상기 고전압 레벨 시프터는 각종 브레이트다운 메카니즘에 대해 저전압 MOS 디바이스의 디바이스 전기적 사양을 충족시키기 위해 PMOS 디바이스(P1-P4)사이에 거의 동일하게 그리고 NMOS 디바이스(N1-N4)사이에 거의 동일하게 상기 고전압을 분산하는데 사용된다. 또한, 레이아우트 기술이 N+ 드레인-P기판의 훨씬 높은 접합과 NMOS 디바이스(N1,N2)의 보다 양호한 게이트부 다이오드 브레이크다운을 달성하는데 사용된다.

Description

비휘발성 메모리 집적 회로의 고전압 스위칭용 고전압 레벨 시프터
2개 이상의 전원 공급기로 동작하는 집적 회로에서는, 상이한 전원 공급 전압에 의해 공급된 신호들이 집적 회로의 부분들간을 인터페이스해야 한다. 다수의 전력 공급 전압은 외부 전원으로부터 공급될 수 있는데, 즉 비휘발성 메모리, 감시 회로 및 디스플레이 구동기와 같은 각종의 집적 회로의 경우에서는 단일의 전원으로부터 내부적으로 또는 온칩상에서 발생될 수 있다. 하지만, 신호가 스윙하는 전압 범위는 흔히 상기 집적 회로의 다른 부분에서는 적합하지 않다. 예컨대, 제어될 회로보다 작은 전압 스윙을 가지고 있는 논리 신호는 상기 회로에 의해 요구된 최대 로우 레벨 또는 최소 하이 레벨을 이탈할 수 있다. CMOS 집적 회로의 경우에, 상기 논리 신호의 이탈은 인식불가능한 논리 신호 레벨로 인한 상기 회로의 오기능을 유발할 수 있고, 그리고 또한 PMOS 디바이스와 NMOS 디바이스의 동시 도통을 유발할 수 있으며, 이에따라 상기 회로의 동작 전류가 증가하게 된다. 제어될 회로보다 높 은 공급전압으로부터 발생된 신호도 또한 오기능을 유발할 수 있다. 일예로서, 고전압 신호가 집적 회로의 저전압 영역측으로 확산 유입되면, 이 집적 회로는 SCR 래치업으로 구동될 수 있다. 레벨 시프터가 출력신호를 그 입력신호의 전압 범위와는 다른 전압 범위로 변환 또는 시프트시킴으로써 상기 래치업 문제가 해결되게 된다.
도 1에는 일반적인 종래 고전압 레벨 시프터가 예시되어 있다. 도 1을 참조하면, 저전압 논리 신호가 입력 노드(IN)에 인가되고, 또한 P 채널 및 N 채널 디바이스(N1,N3,P3)의 게이트에 인가된다. 일예로서, 이 저전압 논리 신호는 0 내지 2.5 볼트의 논리 신호일 수 있다. 인버터쌍(N3,P3)에 의해 생성된 상기 입력신호의 반전신호(INB)는 디바이스(N2)의 게이트에 인가된다. 풀업 P 채널 디바이스(P1,P2)는 고전압 공급(VHV)측에 접속되어 있는 기판과 소오스를 가지고 있다. 신호(IN,INB)와 디바이스(N1,N2)의 소오스는 동일한 노드(VSS)에 기준점을 두고 있다. 입력 신호(IN)의 극성에 따라, 상기 N 채널 디바이스중 한 디바이스(N1 또는 N2)는 전도상태가 되고, 다른 디바이스는 비전도상태가 된다. 전도 상태의 디바이스는 자신의 드레인 전압을 VSS측으로 풀다운시키며, 그리고 드레인이 상대측의 P채널 디바이스(P1 또는 P2)의 게이트에 접속되어 있으므로 상기 P 채널 디바이스는 비전도상태로 되게 된다. 따라서, 교차접속된 구조로 인해, 상기 레벨 시프터의 일측은 로우측으로 풀다운되며, 이에 의해 상대측 풀업 디바이스가 턴온되어 다른 측을 VHV로 표기된 고전압측으로 풀업시킨다.
천이 기간 동안에, 상기 레벨 시프터가 하나의 안정 상태에서 다른 안정상태로 변하면, 충전 전류와 동시 전도 전류가 상기 P채널 디바이스(P1,P2)와 상기 N채널 디바이스(N1,N2)를 통해 흐르게 된다. 하지만, 디바이스 치수를 정확하게 설계하면, 상기 레벨 시프터 노드는 출력 노드(HVOUT,HVOUTB)의 전위가 반대로 때까지, 즉 일측 노드가 고전압 공급 레벨(VHV)로 되고 다른 측이 VSS로 될 때까지, 계속적으로 전압을 변화시킨다. 안정 상태에서는 두 전류 경로중 한 경로(P1/N1 또는 P2/N2)를 통해 흐르는 전류는 없는데, 이는 한쌍이 상기 N채널 디바이스의 게이트에 VSS를 가지고 있고, 다른 한쌍이 상기 P 채널 디바이스의 게이트에 높은 공급전압(VHV)을 가지고 있기 때문이다.
도 1의 레벨 시프터의 P채널 디바이스(P1,P2)는 잠재적으로 드레인측에서 게이트부 다이오드 브레이크다운(BVDP)과 P+드레인-n우물 접합 브레이크다운(BVJP)된다. 도 1의 N채널 디바이스(N1,N2)도 또한 잠재적으로 게이트부 다이오드 브레이크다운(BVDN)과 N+드레인-P기판 접합 브레이크다운(BVDN)된다. 이러한 브레이크다운을 피하기 위해서는, 모든 브레이크다운 전압이 공급된 고전압(VHV)보다, 즉 주어진 예의 21 볼트보다 커야만 한다. 이를 달성하기 위해, 고전압 P채널 디바이스(P1,P2)와 고전압 N채널 디바이스(N1,N2)의 소오스와 드레인의 이중 확산 접합을 사용하는 단계와 같은 특정 고전압 공급 단계들이 상기 소오스-드레인 접합의 전계를 최소화하기 위해 사용된다. 이러한 특정 고전압 단계들은 일반적으로 바람직하지 않다.
본 발명은 CMOS 집적 회로 분야에 관한 것으로, 특히 비휘발성 메모리 집적 회로의 칩상에 있는 고전압 스위칭 회로에 관한 것이다.
도 1은 MOS 기술을 사용하는 일반적인 종래 고전압 레벨 시프터의 회로도.
도 2는 본 발명의 바람직한 실시예의 회로도.
도 3a는 종래 NMOS의 단면도.
도 3b는 새로운 NMOS의 단면도.
고전압 레벨 시프터는 저전압 PMOS 디바이스와 저전압 NMOS 디바이스만을 이용한다. 상기 고전압 레벨 시프터는 각종 브레이크다운 메카니즘에 대한 저전압 MOS 디바이스의 디바이스 전기적 사양을 충족하기 위해 상기 PMOS 디바이스들사이에서 대략 동일하게 그리고 상기 NMOS디바이스들상에서 대략 동일하게 고전압을 분배하는데 사용된다. 또한, 레이아우트 기술이 N+드레인-P기판의 휠씬 높은 접합 브레이크다운과 NMOS 디바이스의 보다 양호한 게이트부 다이오드 브레이크다운을 달성하는데 또한 사용된다.
저전압 P 채널 디바이스와 N 채널 디바이스만을 사용하는 고전압 레벨 시프터의 방법 및 장치에 대해 설명한다.
도 2는 본 발명의 바람직한 실시예에 대한 회로도이다. 이 회로도에서, P채널 디바이스는 P1, P2, P3, P4, P5, P6 및 P7로 각각 나타내어져 있다. 이와 유사하게, N 채널 디바이스는 N1, N2, N3, N4 및 N5로 각각 나타내어져 있다. 고 고전압원(VHV)은 높은 동작 전압이며, 바람직한 실시예에서는 일반적으로 21 볼트이다. 중 고전압원(MHV)은 중간 레벨 시프트 전압이며, 바람직한 실시예에서는 일반적으로 11 볼트이다. 제3전압원(VSS)은 저 동작 전압으로, 바람직한 실시예에서는 일반적으로 0 볼트이다. 상기 입력 신호(IN)는 VSS 또는 VSS 보다 높은 레벨인 입력 전압이다. 하지만, 다른 실시예에서, 상기 입력 신호는 VHV로 나타내어져 있을 수 있으며, VHV 또는 이 VHV 보다 낮은 레벨이다. 도 2를 다시 참조하면, HVOUT와 HVOUTB는 0볼트 또는 21볼트의 상보 저/고 전압 출력이며, 이들 VHVOUT와 VHVOUTB는 10 볼트 또는 21볼트의 상보 중/고 전압 출력이다.
상기 중 고전압원(MHV)은 P채널 디바이스(P2/P4) 쌍의 양단에 그리고 N채널 디바이스(N1/N3)의 쌍의 양단에, 또는 P채널 디바이스(P1/P3)의 쌍의 양단에 그리고 N채널 디바이스(N2/N4)의 쌍의 양단에 대략 동일하게 상기 고 고전압원(VHV)을 분배한다. 또한, MHV의 전압 레벨은 상기 P 채널 디바이스(P1-P4)와 N 채널 디바이스(N3,N4)의 브레이크다운 메카니즘을 위반하지 않도록 선택되어 있다.
P채널 디바이스(P5,P6)는 선택적이며, P3와 P4의 소오스를 대략 10볼트로 안정화하기 위해 P채널 디바이스(P3,P4)의 접합 누설을 위해 각각 제공되어 있다. 당업자에게 명백한 바와같이, P채널 디바이스(P5,P6)는 각각 VHVOUTB와 VHVOUT에 접속되어 있는 캐소드와 MHV에 접속되어 있는 애노드를 가지고 있는 한쌍의 다이오드로 대체될 수 있다. 저항기(R1,R2)는 상기 회로의 스위칭 전류르 감소시킨다. 일실시예에서 R1과 R2는 필요없을 수 있고, 다른 실시예에서 R1과 R2는 일부 다른 전류 제한 디바이스 또는 회로에 의해 대체될 수 있음은 당업자에게 명백하다. 상기 P7 및 N5 디바이스 인버터 쌍은 상기 입력 신호(IN)의 필요한 반전 제어를 제공한다.
도 2를 참조하면, 상기 신호(IN)는 상기 고전압 레벨 시프터 회로에 저전압 입력을 제공한다. 따라서, VCC와 VSS에 의해 공급된 P7과 N5 디바이스 인버터 쌍은 신호(INB)를 제공하기 위해 상기 입력 신호(IN)의 필요한 반전을 제공한다. 바람직한 실시예에서, IN은 일반적으로 0 볼트에서 2.5 볼트 사이에 있다. 하지만, 다른 실시예에서는, IN은 예컨대 0 볼트와 5 볼트 사이에 있을 수 있다. 일반적으로 VCC는 2.5 볼트와 5 볼트 사이에 있다.
도 2를 다시 참조하면, 입력 노드(IN)에 인가된 논리 0은 상기 인버터 쌍(P7,N5)으로 인해 노드(INB)에서 논리 하이, 즉 VCC를 생성한다. IN 및 INB는 N3 및 N4의 게이트에 각각 동시에 제공된다. 결과적으로, N4가 턴온되어(전도 상태로 되어), 자신의 드레인이 VSS측으로 풀다운된다. 또한 N2가 턴온되어, N2의 드레인, 즉 HVOUT는 VSS 즉 0 볼트측으로 풀다운된다. N2의 드레인이 P1의 게이트에 교차 접속되어 있으므로, 상대측의 디바이스(P1)가 턴온되며, 이에따라 VHVOUTB가 VHV, 즉 21 볼트측으로 풀업된다. VHVOUTB가 21 볼트로서 P3의 소오스에 접속된 경우에, P3가 또한 턴온되어, 상기 출력(VHOUTB)도 또한 21 볼트측으로 풀업되게 된다.
도 2를 계속 참조하면, N3의 게이트에 0 볼트의 입력(IN)이 인가된 경우에, 이 N3는 턴오프되며(비전도상태로 되며), 이에따라 VSS로부터 상기 출력(HVOUTB)이 격리되게 된다. HVOUTB가 P2의 게이트에 교차 접속되어 있고 그리고 21볼트이므로, P2도 또한 턴오프되고 VHV로부터 VHOUT가 격리되게 된다. 결과적으로, VHVOUT가 MHV 보다 높은 하나의 P채널 문턱이 될 때까지 P4는 턴온되며, 이때 P6은 상기 출력(VHVOUT)을 대략 10볼트로 유지하기 위해 턴온된다. 이와같이, 상기 고전압 레벨 시프터 회로가 대칭을 이루고 있으므로, 입력 노드(IN)에 인가된 반전 신호에 의해 상기 출력(HVOUT,VHVOUT)이 VHV, 즉 21 볼트측으로 풀업되고, 출력(HVOUTB)은 VSS, 즉 0 볼트측으로 풀다운되며, 상기 출력(VHVOUTB)은 대략 10볼트가 되게 된다.
상기 입력(IN)이 논리 로우, 즉 0 볼트이면, P2는 21 볼트의 소오스, 21 볼트의 게이트, 및 10 볼트의 드레인을 가지게 된다. P2의 게이트-드레인 전압은 11 볼트이고, P2의 P+ 드레인-n 우물 접합 전압은 11볼트이다. P4는 10 볼트의 소오스, 11볼트의 게이트, 및 0볼트의 드레인을 가지게 된다. P4의 게이트-드레인 전압은 11볼트이고 P4의 P+ 드레인-n 우물 접합 전압은 10볼트이다. N1은 대략 10볼트의 소오스, 11볼트의 게이트, 및 21볼트의 드레인을 가지게 된다. N1의 게이트-드레인 전압은 10볼트이다. N3는 0 볼트의 소오스, 9 볼트의 게이트, 및 10 볼트의 드레인을 가지게 된다. 그러므로, N3의 게이트-드레인 전압은 10볼트이다. N3의 N+ 드레인-P 기판 전압은 10볼트이다. 상기 회로는 대칭적이므로, 상기 전압들은 상기 입력이 반전될 때 다른 각각의 P 채널 디바이스와 N 채널 디바이스에 대해 동일하다.
일반적인 저전압 P 채널 디바이스와 일반적인 저전압 N 채널 디바이스는 다음의 전기적 사양을 제공하게 된다:
N 채널 게이트부 다이오드 브레이크다운-BVDN 15 볼트
N+ 드레인-P 기판 브레이크다운-BVJN 16 볼트
P 채널 게이트부 다이오드 브레이크다운-BVDP 15 볼트
P+ 드레인-n 우물 브레이크다운-BVJP 16 볼트
앞서 언급한 바와같이, P1-P4와 N1-N4의 게이트-드레인 전압은 상기 게이트부 다이오드 브레이크다운 전압보다 작으며, 따라서 브레이크다운은 발생되지 않는다. 또한, P1-P4의 P+ 드레인-n우물 전압와 N3 및 N4의 N+드레인-P기판 전압은 상기 접합 브레이크다운보다 작다. 그러므로, P채널 디바이스(P1-P7)와 N채널 디바이스(N3-N5)의 경우에, 정규의 저전압 P채널 디바이스와 N 채널 디바이스만이 고전압 레벨 시프트를 수행하는데 필요하다.
하지만, N채널 디바이스(N1,N2)의 경우에, N+드레인-P기판 접합의 양단 전압은 여전히 21 볼트이다. 따라서, 저전압 N채널 디바이스는 사용될 수 없는데, 이는 상기 드레인전압이 최대 허용가능 전압(BVJN)보다 높은 대략 5볼트이기 때문이다. 21 볼트보다 높은 접합 브레이크다운 전압을 높이기 위해, 특정 레이아우트 기술에 대해 설명한다. 도 3A에는 종래 N채널 디바이스의 단면이 도시되어 있다. 공지된 바와같이, N+ 드레인-P기판의 접합 브레이크다운은 상기 P기판의 도핑 레벨에 좌우된다. 도 3A의 표준 N채널 디바이스의 경우에, 붕소 전계 임플랜트는 전계에 걸쳐서 폴리 실리콘과 금속 상호접속의 전계 문턱전압을 증가시키는데 사용되지만, 상기 붕소 전계 임플랜트는 상기 N+영역 아래로 확산되며, 이에따라 접합 브레이크다운 전압이 보다 낮아진다. 도 3B에는 본 발명의 수정된 N채널 디바이스의 단면이 도시되어 있다. 전계 임플랜트 확산을 보상해 주기 위해, 상기 전계 임플랜트는 상기 N+ 드레인 영역로부터 끌어당겨지거나 이 N+ 드레인 영역에 못미쳐 종료되게 된다. 결과적으로, N+ 드레인-P기판 브레이크다운 전압은 높은 동작 전압보다 수십볼트만큼 상승한다. 따라서, 본 발명의 레이아우트 기술은 21 볼트의 N+드레인-P기판 접합 전압을 충족하고 있다. 다른 실시예에서, 상기 전계 임플랜트는 상기 디바이스의 양단 전압에 따라 N+ 소오스 영역으로부터만 끌어당겨지거나 N+ 드레인 및 소오스 영역 모두로부터 끌어당겨질 수 있다.
종래 고전압 레벨 시프터보다 우수한 본 발명의 이점으로는 고전압 레벨 시프트를 수행하는데 단지 정규의 저전압 P 채널 디바이스와 N 채널 디바이스만이 필요하다는 점을 들 수 있다. 중 고전압원(MHV)을 추가함으로써, 고고전압원(VHV)은 직렬 디바이스(P2,P4,N1,N3)들사이에 또는 직렬 디바이스(P1,P3,N2,N4)들사이에 대략 동일하게 분배된다. 또한, 디바이스(N3-N4)의 최대 N+ 드레인-P 기판 전압과 디바이스(P1-P6)의 P+드레인-n 우물 전압은 브레이크다운 전압보다 작다. 또한, N+ 드레인 영역으로부터 전계 임플랜트를 끌어당기는 레이아우트 기술, 즉 N+ 드레인 영역에 못미쳐 전계 임플랜트를 종료시키는 레이아우트 기술의 경우에, N 채널 디바이스(N1-N2)의 N+ 드레인-P 기판 브레이크다운 전압은 수십볼트가 될 때까지 증가된다. 결과적으로, 특정 고전압 P채널 및 N채널 디바이스는 고전압 레벨 시프트를 수행하는데 필요하지 않게 된다.
또한, 본 발명의 또 다른 실시예에서, 높은 입력 신호는 VHV 와 동일할 수 있고 상기 낮은 입력 신호는 VHV 보다 작을 수 있으며, 상기 출력은 VHV와 VSS간을 스윙함은 당업자에게 명백하다. 이 특정 실시예에서, 상기 입력 신호(IN)와 이 입력 신호의 반전 신호(INB)는 상기 레벨 시프터의 P 채널 디바이스의 게이트에 접속되어 있고, 교차 접속은 N채널 디바이스의 게이트에 대해 행해진다. 상기 기본 회로의 추가적인 확장은 종속접속된 P채널 디바이스와 N채널 디바이스의 개수를 증가시킴으로써 얻어질 수 있다. 도 2의 바람직한 실시예에서, 상기 고전압(VHV)은 직렬 디바이스(P2,P4,N1,N3) 또는 직렬 디바이스(P1,P3,N2,N4)의 양단에서 분배된다. 하지만, 또 다른 실시예에서, 직렬 디바이스의 개수와 대응하는 중간 공급 전압은 다수의 직렬 디바이스의 양단에 걸쳐서 VHV를 분리하기 위해 증가될 수 있다. 이는 게이트부 다이오드 전압(BVDN,BVDP)는 고전압 공급 레벨(VHV)의 1/2보다 작은 경우에 필요하다.
이와같이, 여기에서는 본 발명의 바람직한 실시예에 대해서 공개 및 설명하였지만, 당업자에게 형태와 상세 사항에 대한 각종 변형예가 본 발명의 취지 및 범위로부터 이탈하지 않고 행해질 수 있음은 물론이다.

Claims (41)

  1. 저전압 CMOS 디바이스를 사용하는 고전압 상보형 출력 레벨 시프터에 있어서,
    제1전압원에의 접속을 위한 제1단자, 제1전압원과 제3전압원의 중간값인 제2전압원에의 접속을 위한 제2단자, 및 제3전압원에의 접속을 위한 제3단자;
    각각 소오스, 드레인 및 게이트를 가지고 있는 제1전도형의 제1,제2,제3 및 제4디바이스로서, 상기 제1 및 제2디바이스의 상기 소오스는 상기 제1단자에 접속되어 있고, 상기 제1 및 제2디바이스의 상기 드레인은 상기 제3 및 제4디바이스의 상기 소오스에 각각 접속되어 있는 제1전도형의 제1,제2,제3 및 제4디바이스;
    각각 소오스, 드레인 및 게이트를 가지고 있는 제2전도형의 제5,제6,제7 및 제8디바이스로서, 상기 제3,제4,제5 및 제6 디바이스의 상기 게이트는 상기 제2단자에 접속되어 있고, 상기 제7 및 제8디바이스의 상기 소오스는 상기 제3단자에 접속되어 있으며, 상기 제5 및 제6디바이스의 상기 소오스는 상기 제7 및 제8디바이스의 상기 드레인에 각각 접속되어 있으며, 상기 제6디바이스의 상기 드레인은 상기 제4디바이스의 상기 드레인과 상기 제1디바이스의 상기 게이트에 접속되어 있고, 상기 제5디바이스의 상기 드레인은 상기 제3게이트의 상기 드레인과 상기 제2디바이스의 상기 게이트에 접속되어 있는 제2전도형의 제5,제6,제7 및 제8디바이스를 구비하고 있는 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  2. 제 1 항에 있어서, 상기 제7 및 제8디바이스의 게이트에 각각 접속되어 있는 입력 회로를 더 포함하고 있는 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  3. 제 2 항에 있어서, 상기 입력 회로는 입력 신호를 반전시키고 이 입력신호와 반전된 입력신호를 상기 제7 및 제8디바이스의 상기 게이트에 각각 제공하는 인버터로 구성되어 있는 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  4. 제 3 항에 있어서, 상기 제5 및 제6디바이스의 상기 드레인에 각각 접속되어 있는 제1출력단자와 제2출력단자를 더 포함하고 있는 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  5. 제 4 항에 있어서, 상기 제3 및 제4디바이스의 상기 소오스에 각각 접속되어 있는 제3출력단자와 제4출력단자를 더 포함하고 있는 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  6. 제 4 항에 있어서, 상기 제3 및 제4디바이스의 상기 소오스의 제1전압과 제2전압을 각각 안정화하기 위해, 각각 애노드와 캐소드를 가지고 있는 제1 및 제2다이오드를 더 구비하고 있고, 상기 제1 및 제2다이오드의 상기 애노드는 상기 제2단자에 접속되어 있으며, 상기 제1 및 제2다이오드의 상기 캐소드는 상기 제3 및 제4디바이스의 상기 소오스에 각각 접속되어 있는 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  7. 제 4 항에 있어서, 각각 소오스, 드레인 및 게이트를 가지고 있는 상기 제1전도형의 제9 및 제10디바이스를 더 구비하고 있고, 상기 제9 및 제10디바이스는 상기 제3 및 제4디바이스의 상기 소오스의 제1전압과 제2전압을 각각 안정화하기 위해 상기 제3 및 제4디바이스에 각각 접속되어 있는 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  8. 제 1 항에 있어서, 제1 및 제2저항기를 더 구비하고 있고, 상기 제1저항기는 상기 제1디바이스의 상기 드레인과 상기 제3디바이스의 상기 소오스사이에 접속되어 있으며, 상기 제2저항기는 상기 제2디바이스의 상기 드레인과 상기 제4디바이스의 상기 소오스에 접속되어 있는 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  9. 제 1 항에 있어서, 상기 제1전도형의 상기 디바이스는 n우물 영역을 가지고 있는 P채널 전계 효과 디바이스로 구성되어 있고, 상기 제2전도형의 상기 디바이스는 P기판 영역을 가지고 있는 n채널 전계 효과 디바이스로 구성되어 있는 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  10. 제 1 항에 있어서, 상기 제1전압원은 대략 21볼트이고, 상기 제3전압원은 대략 0볼트인 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  11. 제 1 항에 있어서, 상기 제5 및 제6디바이스는 상기 드레인 영역에 못미쳐 종료되는 전계 임플랜트를 가지고 있는 것을 특징으로 하는 고전압 상보형 출력 레벨 시프터.
  12. 복수의 디바이스를 가지고 있는 회로에서, 전도형이 반대인 직렬 디바이스들사이에 전압을 분배하는 방법에 있어서,
    a)제1전압원에의 접속을 위한 제1단자, 제1전압원과 제3전압원의 중간값인 제2전압원에의 접속을 위한 제2단자, 및 제3전압원에의 접속을 위한 제3단자를 제공하는 단계;
    b)각각 소오스, 드레인 및 게이트를 가지고 있는 제1전도형의 제1,제2,제3 및 제4디바이스를 제공하고, 상기 제1 및 제2디바이스의 상기 소오스를 상기 제1단자에 접속하며, 상기 제1 및 제2디바이스의 상기 드레인을 상기 제3 및 제4디바이스의 상기 소오스에 각각 접속하는 단계;
    c)각각 소오스, 드레인 및 게이트를 가지고 있는 제2전도형의 제5,제6,제7 및 제8디바이스를 제공하고, 상기 제3,제4,제5 및 제6 디바이스의 상기 게이트를 상기 제2단자에 접속하며, 상기 제7 및 제8디바이스의 상기 소오스를 상기 제3디바이스에 접속하고, 상기 제5 및 제6디바이스의 상기 소오스를 상기 제7 및 제8디바이스의 상기 드레인에 각각 접속하고, 상기 제6디바이스의 상기 드레인을 상기 제4디바이스의 상기 드레인과 상기 제1디바이스의 상기 게이트에 접속하며, 상기 제5디바이스의 상기 드레인을 상기 제3게이트의 상기 드레인과 상기 제2디바이스의 상기 게이트에 접속하는 단계; 및
    d)입력 회로를 제공하고, 상기 제5 및 제6디바이스의 상기 드레인 전압을 제어하기 위해 상기 입력 회로를 상기 제7 및 제8디바이스의 상기 게이트에 접속하는 단계를 포함하고 있는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 입력회로는 입력신호를 반전시키고 이 입력신호와 반전된 입력신호를 상기 제7 및 제8디바이스의 상기 게이트에 각각 접속하는 인버터로 구성되어 있는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 제1출력단자와 제2출력단자를 제공하고 이 제1출력단자와 제2출력단자를 상기 제5 및 제6디바이스의 상기 드레인에 각각 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 제3출력단자와 제4출력단자를 제공하고 이 제3출력단자와 제4출력단자를 상기 제3 및 제4디바이스의 상기 소오스에 각각 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  16. 제 14 항에 있어서, 상기 제3 및 제4디바이스의 상기 소오스의 제1전압과 제2전압을 각각 안정화하기 위해, 각각 애노드와 캐소드를 가지고 있는 제1 및 제2다이오드를 제공하고, 상기 제1 및 제2다이오드의 상기 애노드를 상기 제2단자에 접속하며, 상기 제3 및 제4디바이스의 상기 소오스에 상기 제1 및 제2다이오드의 상기 캐소드를 각각 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  17. 제 14 항에 있어서, 상기 제3 및 제4디바이스의 상기 소오스의 제1전압과 제2전압을 각각 안정화하기 위해, 각각 소오스, 드레인 및 게이트를 가지고 있는 상기 제1전도형의 제9 및 제10디바이스를 제공하고, 상기 제9 및 제10디바이스를 상기 제3 및 제4디바이스에 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  18. 제 12 항에 있어서, 제1 및 제2저항기를 제공하고, 상기 제1디바이스의 상기 드레인과 상기 제3디바이스의 상기 소오스사이에 상기 제1저항기를 접속하며, 상기 제2디바이스의 상기 드레인과 상기 제4디바이스의 상기 소오스사이에 상기 제2저항기를 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  19. 제 12 항에 있어서, 상기 제1전도형의 상기 디바이스는 n우물 영역을 가지고 있는 P채널 전계 효과 디바이스로 구성되어 있고, 상기 제2전도형의 상기 디바이스는 P기판 영역을 가지고 있는 n채널 전계 효과 디바이스로 구성되어 있는 것을 특징으로 하는 방법.
  20. 제 12 항에 있어서, 상기 제1전압원은 대략 21볼트이고, 상기 제3전압원은 대략 0볼트인 것을 특징으로 하는 방법.
  21. 제 12 항에 있어서, 단계 c)에서, 상기 전계 임플랜트는 상기 제5 및 제6디바이스의 상기 드레인 영역에 못미쳐 종료되는 것을 특징으로 하는 방법.
  22. 복수의 직렬 디바이스를 가지고 있는 회로에 있어서,
    제1전압원에의 접속을 위한 제1단자, 제1전압원과 제3전압원의 중간값인 제2전압원에의 접속을 위한 제2단자, 및 제3전압원에의 접속을 위한 제3단자;
    각각 소오스, 드레인 및 게이트를 가지고 있는 제1전도형의 제1 및 제2디바이스로서, 상기 제1디바이스의 상기 소오스는 상기 제1단자에 접속되어 있고, 상기 제1디바이스의 상기 드레인은 상기 제2디바이스의 상기 소오스에 접속되어 있는 제1전도형의 제1 및 제2디바이스;
    각각 소오스, 드레인 및 게이트를 가지고 있는 제2전도형의 제3 및 제4디바이스로서, 상기 제2 및 제3 디바이스의 상기 게이트는 상기 제2단자에 접속되어 있고, 상기 제4디바이스의 상기 소오스는 상기 제3디바이스에 접속되어 있으며, 상기 제3디바이스의 상기 소오스는 상기 제4디바이스의 상기 드레인에 접속되어 있으며, 상기 제2디바이스의 상기 드레인은 상기 제3디바이스의 상기 드레인에 접속되어 있는 제2전도형의 제3 및 제4디바이스; 및
    상기 제1디바이스의 상기 게이트에 접속되어, 상기 제1전압원측으로 상기 제2디바이스의 상기 드레인을 풀업시키는 수단을 포함하고 있는 것을 특징으로 하는 회로.
  23. 제 22 항에 있어서, 상기 제4디바이스의 상기 게이트에 접속되어 있는 입력 수단을 더 포함하고 있는 것을 특징으로 하는 회로.
  24. 제 23 항에 있어서, 상기 제3디바이스의 상기 드레인에 접속되어 있는 제1출력 단자를 더 포함하고 있는 것을 특징으로 하는 회로.
  25. 제 24 항에 있어서, 상기 제2디바이스의 상기 소오스에 접속되어 있는 제2출력단자를 더 포함하고 있는 있는 것을 특징으로 하는 회로.
  26. 제 24 항에 있어서, 상기 제2디바이스의 상기 소오스의 제1전압을 안정화하기 위해, 애노드와 캐소드를 가지고 있는 다이오드를 더 포함하고 있고, 이 다이오드의 상기 애노드는 상기 제2단자에 접속되어 있고, 상기 다이오드의 상기 캐소드는 상기 제2디바이스의 상기 소오스에 접속되어 있는 것을 특징으로 하는 회로.
  27. 제 24 항에 있어서, 소오스, 드레인 및 게이트를 가지고 있는 상기 제1전도형의 제5디바이스를 더 포함하고 있고, 이 제5디바이스는 상기 제2디바이스의 상기 소오스의 제1전압을 안정화하기 위해 상기 제2디바이스에 접속되어 있는 것을 특징으로 하는 회로.
  28. 제 22 항에 있어서, 저항기를 더 포함하고 있고, 이 저항기는 상기 제1디바이스의 상기 드레인과 상기 제2디바이스의 상기 소오스 사이에 접속되어 있는 것을 특징으로 하는 회로.
  29. 제 22 항에 있어서, 상기 제1전도형의 상기 디바이스는 n우물 영역을 가지고 있는 p채널 전계 효과 디바이스로 구성되어 있고, 상기 제2전도형의 상기 디바이스는 p기판 영역을 가지고 있는 n채널 전계 효과 디바이스로 구성되어 있는 것을 특징으로 하는 회로.
  30. 제 22 항에 있어서, 상기 제1전압원은 대략 21볼트이고 상기 제3전압원은 대략 0볼트인 것을 특징으로 하는 회로.
  31. 제 22 항에 있어서, 상기 전계 임플랜트는 상기 제3디바이스의 상기 드레인 영역에 못미쳐 종료되는 것을 특징으로 하는 회로.
  32. 전도형이 반대인 복수의 직렬 디바이스를 가지고 있는 회로에서, 비전도형 디바이스의 양단 전압을 제한하는 방법에 있어서,
    a)제1전압원에의 접속을 위한 제1단자, 제1전압원과 제3전압원의 중간값인 제2전압원에의 접속을 위한 제2단자, 및 제3전압원에의 접속을 위한 제3단자를 제공하는 단계;
    b)각각 소오스, 드레인 및 게이트를 가지고 있는 제1전도형의 제1 및 제2디바이스를 제공하고, 상기 제1디바이스의 상기 소오스를 상기 제1단자에 접속하며, 상기 제1디바이스의 상기 드레인을 상기 제2디바이스의 상기 소오스에 접속하는 단계;
    c)각각 소오스, 드레인 및 게이트를 가지고 있는 제2전도형의 제3 및 제4디바이스를 제공하고, 상기 제2 및 제3디바이스의 상기 게이트를 상기 제2단자에 접속하며, 상기 제4디바이스의 상기 소오스를 상기 제3단자에 접속하고, 상기 제3디바이스의 상기 소오스를 상기 제4디바이스의 상기 드레인에 접속하며, 상기 제2디바이스의 상기 드레인을 상기 제3게이트의 상기 드레인에 접속하는 단계; 및
    d)상기 제1디바이스의 상기 게이트에 접속되어, 상기 제1전압원측으로 상기 제2디바이스의 상기 드레인을 풀업시키는 수단을 제공하는 단계를 포함하고 있는 것을 특징으로 하는 방법.
  33. 제 32 항에 있어서, 입력 수단을 제공하고, 이 입력 수단을 상기 제4디바이스의 상기 게이트에 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  34. 제 33 항에 있어서, 제1출력단자를 제공하고, 이 제1출력단자를 상기 제3디바이스의 상기 드레인에 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  35. 제 34 항에 있어서, 제2출력단자를 제공하고, 이 제2출력단자를 상기 제2디바이스의 상기 소오스에 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  36. 제 34 항에 있어서,상기 제2디바이스의 상기 소오스의 제1전압을 안정화하기 위해, 애노드와 캐소드를 가지고 있는 다이오드를 제공하고, 이 다이오드의 상기 애노드를 상기 제2단자에 접속하며, 상기 다이오드의 상기 캐소드를 상기 제2디바이스의 상기 소오스에 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  37. 제 34 항에 있어서, 소오스, 드레인 및 게이트를 가지고 있는 상기 제1전도형의 제5디바이스를 제공하고, 상기 제2디바이스의 상기 소오스의 제1전압을 안정화하기 위해 상기 제2디바이스에 상기 제5디바이스를 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  38. 제 32 항에 있어서, 저항기를 제공하고, 상기 제1디바이스의 상기 드레인과 상기 제2디바이스의 상기 소오스사이에 상기 저항기를 접속하는 단계를 더 포함하고 있는 것을 특징으로 하는 방법.
  39. 제 32 항에 있어서, 상기 제1전도형의 상기 디바이스는 n우물 영역을 가지고 있는 p채널 전계 효과 디바이스로 구성되어 있고, 상기 제2전도형의 상기 디바이스는 p기판 영역을 가지고 있는 n채널 전계 효과 디바이스로 구성되어 있는 것을 특징으로 하는 방법.
  40. 제 32 항에 있어서, 상기 제1전압원은 대략 21볼트이고 상기 제3전압원은 대략 0볼트인 것을 특징으로 하는 방법.
  41. 제32항에 있어서, 단계 c)에서, 상기 전계 임플랜트는 상기 제3디바이스의 상기 드레인 영역에 못미쳐 종료되는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180084614A (ko) * 2017-01-17 2018-07-25 에이블릭 가부시키가이샤 레벨 시프트 회로

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917358A (en) * 1997-12-09 1999-06-29 Motorola, Inc. Method and output buffer with programmable bias to accommodate multiple supply voltages
US7133729B1 (en) 1999-08-17 2006-11-07 Microsoft Corporation Pattern-and model-based power line monitoring
JP3603769B2 (ja) * 2000-09-06 2004-12-22 セイコーエプソン株式会社 レベルシフト回路及びそれを用いた半導体装置
JP3532153B2 (ja) * 2000-12-22 2004-05-31 沖電気工業株式会社 レベルシフタ制御回路
US6864718B2 (en) * 2003-02-20 2005-03-08 Taiwan Semiconductor Manufacturing Company Charge pump level converter (CPLC) for dual voltage system in very low power application
US7227383B2 (en) * 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
KR100672987B1 (ko) * 2004-12-20 2007-01-24 삼성전자주식회사 고속 아날로그 인벨롭 디텍터
JP4707099B2 (ja) * 2005-08-23 2011-06-22 ルネサスエレクトロニクス株式会社 差動出力回路
KR100925034B1 (ko) * 2006-12-05 2009-11-03 한국전자통신연구원 비동기 디지털 신호레벨 변환회로
US7696804B2 (en) * 2007-03-31 2010-04-13 Sandisk 3D Llc Method for incorporating transistor snap-back protection in a level shifter circuit
US7696805B2 (en) * 2007-03-31 2010-04-13 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
TWI376097B (en) * 2008-09-18 2012-11-01 Ili Technology Corp Level shift circuit
KR101532271B1 (ko) 2008-11-10 2015-06-29 삼성전자주식회사 저전력 고속 레벨 쉬프터
US20100214001A1 (en) * 2009-02-26 2010-08-26 Himax Analogic, Inc. Level Shift Circuit
JP5537099B2 (ja) 2009-09-08 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
US8400206B2 (en) * 2009-11-12 2013-03-19 Broadcom Corporation Low voltage input level shifter circuit and method for utilizing same
JP5530344B2 (ja) 2010-12-08 2014-06-25 ルネサスエレクトロニクス株式会社 レベルシフト回路及びそれを備えた駆動回路
US10146713B2 (en) * 2012-06-28 2018-12-04 David Schie Direct drive LED driver and offline charge pump and method therefor
US9536578B2 (en) 2013-03-15 2017-01-03 Qualcomm Incorporated Apparatus and method for writing data to memory array circuits
US9755621B1 (en) * 2016-05-24 2017-09-05 Stmicroelectronics International N.V. Single stage cascoded voltage level shifting circuit
US10164481B2 (en) 2016-11-21 2018-12-25 Witricity Corporation Current shunt monitor
US10348139B2 (en) 2017-09-29 2019-07-09 Witricity Corporation Configurable wireless charging transmit and receive monitoring device
KR102465420B1 (ko) * 2018-04-27 2022-11-11 에스케이하이닉스 주식회사 레벨 쉬프터 및 이를 포함하는 메모리 시스템

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4490629A (en) * 1982-05-10 1984-12-25 American Microsystems, Inc. High voltage circuits in low voltage CMOS process
US5170078A (en) * 1990-10-22 1992-12-08 Gould Inc. Highly stable high-voltage output buffer using CMOS technology
JPH07235868A (ja) * 1994-02-23 1995-09-05 Nec Corp 電流バッファ回路
US5477180A (en) * 1994-10-11 1995-12-19 At&T Global Information Solutions Company Circuit and method for generating a clock signal

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180084614A (ko) * 2017-01-17 2018-07-25 에이블릭 가부시키가이샤 레벨 시프트 회로
KR102322658B1 (ko) 2017-01-17 2021-11-05 에이블릭 가부시키가이샤 레벨 시프트 회로

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Publication number Publication date
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KR970707637A (ko) 1997-12-01
AU6853396A (en) 1997-03-19
EP0788684A1 (en) 1997-08-13

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